JPH04179126A - シールド構造をもつ半導体集積回路装置 - Google Patents
シールド構造をもつ半導体集積回路装置Info
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- JPH04179126A JPH04179126A JP30467090A JP30467090A JPH04179126A JP H04179126 A JPH04179126 A JP H04179126A JP 30467090 A JP30467090 A JP 30467090A JP 30467090 A JP30467090 A JP 30467090A JP H04179126 A JPH04179126 A JP H04179126A
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- Japan
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- metallic layer
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- metallic
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- Pending
Links
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- 239000002184 metal Substances 0.000 claims description 47
- 239000010410 layer Substances 0.000 abstract description 73
- 239000000758 substrate Substances 0.000 abstract description 12
- 239000011229 interlayer Substances 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 4
- 239000010703 silicon Substances 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 238000009792 diffusion process Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は多層構造のメタル配線をもつ半導体集積回路装
置に関するものである。
置に関するものである。
（従来の技術）
多層構造のメタル配線は、各メタル層が配線を形成する
ためにパターン化されており、各メタル層の間がスルー
ホールにより接続され、メタル層と基板との間がコンタ
ク１−ホールにより接続されて多層配線構造が構成され
る。
ためにパターン化されており、各メタル層の間がスルー
ホールにより接続され、メタル層と基板との間がコンタ
ク１−ホールにより接続されて多層配線構造が構成され
る。
（発明が解決しようとする課題）
−ｌ −
従来の多層メタル配線構造では各メタル層が配線層であ
るために、外部から侵入する雑音をこれらの配線層によ
ってはシールドすることはできず、また上層の配線層で
発生した雑音が基板に侵入するのをシールドすることも
できない。そのため、もし外部からの雑音の侵入を防止
しようとすれば、各半導体集積回路装置を被うシールド
部材が別に必要となる１、シかし、そのようなシールド
機構を設けると、機器が大型になったり、コスト高にな
るなどの問題が生じる。
るために、外部から侵入する雑音をこれらの配線層によ
ってはシールドすることはできず、また上層の配線層で
発生した雑音が基板に侵入するのをシールドすることも
できない。そのため、もし外部からの雑音の侵入を防止
しようとすれば、各半導体集積回路装置を被うシールド
部材が別に必要となる１、シかし、そのようなシールド
機構を設けると、機器が大型になったり、コスト高にな
るなどの問題が生じる。
本発明は半導体集積回路装置チップ内部にシールド構造
を持たせることにより、雑音に対して強く、かつ大型化
やコスト高にもならない半導体集積回路装置を提供する
ことを目的とするものである。
を持たせることにより、雑音に対して強く、かつ大型化
やコスト高にもならない半導体集積回路装置を提供する
ことを目的とするものである。
（課題を解決するための手段）
本発明では多層構造のメタル層の１層をシールド用に用
いる。
いる。
すなわち本発明は、第２層日収」二のいずれかのメタル
層をチップ表面のほぼ全面を被うように形成し、かつ、
このメタル層を接地電位又は電源電圧電位に固定する。
層をチップ表面のほぼ全面を被うように形成し、かつ、
このメタル層を接地電位又は電源電圧電位に固定する。
（作用）
シールド層はメタル層がチップ表面のほぼ全面を被い、
その電位が固定されたものであるので、外部から雑音が
侵入したり、その層よりも上層でＭ音が発生した場合に
は、そのシールド層で吸収されて基板やそのシールド層
より下層の配線層には雑音が到達しなくなる１、 （実施例） 図は一実施例を表わす。
その電位が固定されたものであるので、外部から雑音が
侵入したり、その層よりも上層でＭ音が発生した場合に
は、そのシールド層で吸収されて基板やそのシールド層
より下層の配線層には雑音が到達しなくなる１、 （実施例） 図は一実施例を表わす。
２はシリコン基板であり、種々の素子が形成されている
。図では一例としてＭＯ３ｈランジスタが示されている
。４はＭＯ５ｈランジスタの拡散層、６はゲート酸化膜
であり、ケート酸化膜」二には多結晶シリコン層にてな
るゲート電極８が形成されている。
。図では一例としてＭＯ３ｈランジスタが示されている
。４はＭＯ５ｈランジスタの拡散層、６はゲート酸化膜
であり、ケート酸化膜」二には多結晶シリコン層にてな
るゲート電極８が形成されている。
シリコン基板２に形成された素子上には層間絶縁膜１０
を介して１層目のメタル層１２が形成され、メタル層１
２１−には層間絶縁膜１４を介して２層目のメタル層１
６が形成され、メタル層］６−にには層間絶縁膜］８を
介して３層目のメタル層２０が形成されている。２２は
パッシベーション膜である。
を介して１層目のメタル層１２が形成され、メタル層１
２１−には層間絶縁膜１４を介して２層目のメタル層１
６が形成され、メタル層］６−にには層間絶縁膜］８を
介して３層目のメタル層２０が形成されている。２２は
パッシベーション膜である。
１層目のメタル層】２と３層目のメタル層２０は配線用
メタル層であり、パターン化されている。
メタル層であり、パターン化されている。
２層目のメタル層１６はシールド用メタル層であり、シ
ールド用メタル層１６を接地電位、基板電位又は電源電
圧電位に固定するために、１層目メタル層の所定の配線
１．２ ａとの間がスルーホール２４を介して接続され
、その配線１．２ ａを介して基板２とコンタクトホー
ル２６で接続されている。
ールド用メタル層１６を接地電位、基板電位又は電源電
圧電位に固定するために、１層目メタル層の所定の配線
１．２ ａとの間がスルーホール２４を介して接続され
、その配線１．２ ａを介して基板２とコンタクトホー
ル２６で接続されている。
シールド用メタル層１６はまた、３層目メタル層の所定
の配線２０ａにスルーホール２８を介して接続されてい
る。シールド用メタル層１６は基板２．１層目メタル配
線１．２ａ、３層目メタル配線２０ａのいずれかを経て
接地電位や電源電圧電位に固定される。
の配線２０ａにスルーホール２８を介して接続されてい
る。シールド用メタル層１６は基板２．１層目メタル配
線１．２ａ、３層目メタル配線２０ａのいずれかを経て
接地電位や電源電圧電位に固定される。
図には示されていないが、シールド用メタル層１６と接
続されていない１層目及び第３層目のメタル配線は、コ
ンタクトホールやスルーホールを介して基板２や、基板
２に形成された素子と接続される。
続されていない１層目及び第３層目のメタル配線は、コ
ンタクトホールやスルーホールを介して基板２や、基板
２に形成された素子と接続される。
第３層目のメタル配線２０を１層目のメタル配線１２′
と接続するときは、シールド用メタル層１６のうち、そ
のスルーホール部分が除去されてシールド用メタル層】
６とは絶縁されたスルーホールが形成される。
と接続するときは、シールド用メタル層１６のうち、そ
のスルーホール部分が除去されてシールド用メタル層】
６とは絶縁されたスルーホールが形成される。
実施例では配線用メタル層の間にシールド用メタル層１
６が形成されているが、シールド用メタル層を最」二層
に形成するようにしてもよい。
６が形成されているが、シールド用メタル層を最」二層
に形成するようにしてもよい。
（発明の効果）
本発明では多層配線の２層日収」二のいずれかのメタル
層がシールド用メタル層となっているので、それよりも
上層からの雑音や外部からの雑音がシールド用メタル層
より基板側に侵入するのを防止することができ、面１ノ
イス性が向上する。
層がシールド用メタル層となっているので、それよりも
上層からの雑音や外部からの雑音がシールド用メタル層
より基板側に侵入するのを防止することができ、面１ノ
イス性が向上する。
シールド用メタル層は半導体集積回路装置内部に設けら
れているので、機器に実装したときに別にシールド部拐
を設ける必要がなく、したがって機器が大型化したり、
コスト高になるなどの不都合は生じない。
れているので、機器に実装したときに別にシールド部拐
を設ける必要がなく、したがって機器が大型化したり、
コスト高になるなどの不都合は生じない。
図は一実施例を示す断面図である。
２− シリコン基板、４ ・拡散層、６・ ゲート酸化
膜、８ ・ゲート電極、］、０． １．４． １８
・・層間絶縁膜、１２．２０・・ メタル配線層、１６
・・・ シールド用メタル層、２２・ ・・パッシベー
ション膜、２４．２８ スルーホール、２６コンタ
クトホール。
膜、８ ・ゲート電極、］、０． １．４． １８
・・層間絶縁膜、１２．２０・・ メタル配線層、１６
・・・ シールド用メタル層、２２・ ・・パッシベー
ション膜、２４．２８ スルーホール、２６コンタ
クトホール。
Claims (1)
- （１）多層構造のメタル配線をもつ半導体集積回路装置
において、第２層目以上のいずれかのメタル層がチップ
表面のほぼ全面を被い、かつ、このメタル層が接地電位
又は電源電圧電位に固定されていることを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30467090A JPH04179126A (ja) | 1990-11-09 | 1990-11-09 | シールド構造をもつ半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30467090A JPH04179126A (ja) | 1990-11-09 | 1990-11-09 | シールド構造をもつ半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04179126A true JPH04179126A (ja) | 1992-06-25 |
Family
ID=17935813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30467090A Pending JPH04179126A (ja) | 1990-11-09 | 1990-11-09 | シールド構造をもつ半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04179126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717267B1 (en) | 2000-01-13 | 2004-04-06 | Renesas Technology Corp. | Semiconductor device having multilayer interconnection structure |
| DE10309614A1 (de) * | 2003-03-05 | 2004-09-23 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung derselben |
-
1990
- 1990-11-09 JP JP30467090A patent/JPH04179126A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717267B1 (en) | 2000-01-13 | 2004-04-06 | Renesas Technology Corp. | Semiconductor device having multilayer interconnection structure |
| US6956289B2 (en) | 2000-01-13 | 2005-10-18 | Renesas Technology Corporation | Semiconductor device |
| DE10309614A1 (de) * | 2003-03-05 | 2004-09-23 | Infineon Technologies Ag | Halbleiterstruktur und Verfahren zur Herstellung derselben |
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