CN100370623C - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供半导体器件及其制造方法。在硅基片(1)上至少形成栅绝缘膜(6)和栅电极(7)的积层体以及活性区(13)，另外形成基底层间绝缘膜(10)。然后，在基底层间绝缘膜(10)上，同时形成与栅电极(7)相连接的布线(11a)、以及作为虚设布线且与活性区(13)相连接的布线(11b)。之后，在基底层间绝缘膜(10)上，用等离子体工艺形成层间绝缘膜(12)。这时，利用作为虚设布线的布线(11b)，排出从等离子体(14)来的充电电流。
Description
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
近几年，由半导体集成电路构成的半导体器件，高集成化的发展很快。尤其MIS(Metal Insulated semiconductor：金属绝缘物半导体型半导体器件，为了适应高集成化，已经实现晶体管等元件微细化、高性能化，但要求更进一步的微细化、高性能化。
并且，在这种半导体器件的布线的形成工序，以等离子体CVD和等离子体腐蚀为代表的等离子体工艺的利用在增多。这是因为在半导体器件的布线形成工序，由于杂质扩散和金属布线材料的耐热性方面，使热处理量受到限制，若采用等离子体工艺，则能减小热处理量。
再有，近几年为了实现高性能化，有时采用铜(Cu)布线，在形成铜(Cu)布线时使用“镶嵌(damascene)”法，在此情况下，等离子体工艺的利用增多。
这样，等离子体工艺不仅在腐蚀时，而且在成膜时也大量使用。等离子体工艺的利用出现逐年增加的趋势。但是，随着等离子体工艺的利用增多，等离子体工艺造成的器件损伤日益明显。将其主要称为“等离子体充电损伤”，近几年人们大力研究。
受到这种等离子体充电损伤的半导体器件，由于器件特性变坏，成为废品，并且，在等离子体充电损伤问题中，尤其栅绝缘膜的可靠性降低已成为重大问题。
以下利用图11和图12，说明等离子体充电损伤。图11是表示现有的半导体器件的局部结构的剖面图，图11(a)是沿着构成半导体器件的半导体基片的法线方向进行切断的剖面图，图11(b)是沿着图11(a)所示的切断线C-C′进行切断的剖面图。
如图11(a)所示，现有的半导体器件具有n型硅基片21。在硅基片21上，利用STI(Shallow Trench Isolation：浅沟槽隔离)法，按规定间隔形成多个元件隔离件22，并使其在硅基片21上露出。
在硅基片21上的元件隔离件22之间，利用硅基片21内部形成的p阱(p well)23、栅绝缘膜(膜厚2.2nm)26，由n+多晶硅形成的栅电极27、以及设置在硅基片21的表层部分上的源(n+)区24a和漏(n+)区24b，来形成n沟道MOS晶体管。
栅绝缘膜26和栅电极27形成互相匹配的状态，在这两个侧面上，形成侧壁(侧面保护膜)28，对两侧面进行覆盖。而且，25是n+区，是作为其他晶体管的源区和漏区使用的活性区(有源区)。
并且，在硅基片21上，依次重叠用于实现多层布线的基底层间绝缘膜30和层间绝缘膜32。在基底层间绝缘膜30上形成布线31a～31c。布线31a～31c是利用镶嵌法形成的铜布线(厚500nm)，它埋入基底层间绝缘膜30。
布线31a是通过钨(W)插针(plug)29b而与栅电极27相连接的栅电极连接布线。并且，布线31c是通过钨插针29a而与n+区25相连接的源漏连接布线。布线31a和31c如图11(b)所示形成窄长条状。
钨插针29a和29b是在基底层间绝缘膜30上形成的接触孔内充填钨而形成。而且，钨插针29a形成为与n+区25相连接的状态，钨插针29b形成与栅电极27相连接的状态。
布线31b是利用镶嵌法进行的CMP(化学机械抛光)工序的用于确保平整性的虚设布线，与布线31a相邻接而形成。布线31b如图11(b)所示，由数个构成，形成正方形状。并且，布线31b，其整个周围由基底层间绝缘膜30和层间绝缘膜32而进行绝缘，处于电气浮置状态。
图12是表示图11所示的现有的半导体器件的层间绝缘膜的形成工序的剖面图，表示等离子体充电损伤的产生的概念。
最初，在设置了元件隔离件22和p阱23的硅基片21上，形成栅绝缘膜26。然后，在栅绝缘膜26上形成栅电极27，在栅绝缘膜26和栅电极27的两侧面上形成侧壁28。然后，利用离子注入来形成n+区25，源(n+)区24a和漏(n+)区24b，形成基底层间绝缘膜30。
然后，在基底层间绝缘膜30上形成钨插针29a和29b之后，用镶嵌法同时形成布线31a～31c。具体来说，在基底层间绝缘膜30的要设置布线31a～31c的位置上形成沟槽，形成铜层把该沟槽填埋，然后用CMP法进行研磨，把多余的厚度除掉。
然后，如图12所示，利用等离子体CVD装置(无图示)来产生等离子体33，形成层间绝缘膜32。在此情况下，布线31b如上所述在电气上被浮置，并且，布线31c直接连接到硅基片21上，所以，从等离子体33来的充电电流流入到栅电极27和栅绝缘膜26。因此，栅绝缘膜26被破坏，器件特性变坏。
为解决这样的问题，在特开平10-173157号公报中公布了在半导体基片上设置了与栅电极相连接的保护二极管的半导体器件。在特开平10-173157号公报中公开的半导体器件，生成等离子体充电损伤的充电电流通过保护二极管而排入到设置电位，因此，能抑制充电电流加到栅绝缘膜上，避免栅绝缘膜受破坏。
但是，随着半导体器件的高集成化，栅绝缘膜逐年减薄，其结果，栅绝缘膜的绝缘耐压低于保护二极管的结耐压。因此，随着栅绝缘膜厚度减薄，充电电流不流至保护二极管，而漏泄到栅电极上的充电电流增大。
因此，保护二极管对等离子体充电损伤的抑制效果，随栅绝缘膜的减薄而减小。尽管设置了保护二极管，但仍然是等离子体充电损伤造成器件特性变坏。
并且，在形成了保护二极管的半导体基片上进行等离子体工艺时，也会产生以下所示的问题。以下利用图13一边说明现有的半导体器件的制造方法，一边说明这一问题。
图13是表示现有的半导体器件的层间绝缘膜的形成工序的剖面图，图13(a)是半导体基片沿法线方向切断的剖面图，图13(b)是沿图13(a)所示的切断线F-F′切断的剖面图。图13所示的半导体器件具有多层布线结构。
最初，在设置了元件隔离件132和n阱(n well)133的P型硅基片131上，形成栅绝缘膜136。元件隔离件132的形成方法，可以采用STI(浅沟槽隔离)法。然后，在栅绝缘膜(膜厚2.2nm)136上形成栅电极37，在栅绝缘膜136和栅电极137的两侧面，形成侧壁38。而且，利用P+多晶硅来形成栅电极137。
然后，通过离子注入，形成作为保护二极管使用的活性区(P+)135、源(P+)区134a和漏(P+)区134b。这样，制成具有栅绝缘膜136和栅电极137的P沟道MOS晶体管。然后，利用等离子体CVD装置(无图示)来产生等离子体，形成第1层间绝缘膜140。
再者，在第1层间绝缘膜140上形成接触孔，充填钨而形成钨插针139a～139c。然后用镶嵌法，同时形成布线142a、142b、143和144。这些布线是铜布线(厚度500nm)，埋入第1层间绝缘膜140。
而且，布线142a形成为：通过钨插针139c而连接至栅电极137，通过钨插针139b而连接至活性区135。布线142b形成为：通过钨插针139a而与活性区135相连接。
另一方面，从图13(b)中也可以看出，布线143和144是利用镶嵌法进行的CMP工序中为确保平整性用的虚设布线。并且，布线143和144，其整个周围用第1绝缘层140和第2绝缘层141而进行绝缘，处于电气浮置状态。
然后，利用等离子体CVD装置(无图示)来产生等离子体，在第1层间绝缘膜140上，形成第2层间绝缘膜141。之后，和上述工序一样，在第2层间绝缘膜141上也形成钨插针148a和148b，进一步形成布线145a、布线145b和布线146。布线146是和上述布线143和144相同的虚设布线，位于布线143和144的正上面。
然后，如图13所示，在第2层间绝缘膜141上，利用等离子体CVD装置(无图示)产生等离子体，形成第3层间绝缘膜147。这样反复进行层间绝缘膜的形成、钨插针的形成、布线的形成，即可制成具有所需多层布线结构的半导体器件。
但是，如上所述，利用等离子体CVD装置(无图示)进行等离子体工艺，来形成第1层间绝缘膜140、第2层间绝缘膜141、及第3层间绝缘膜147，但在等离子体工艺时从等离子体向硅基片131放射紫外区的光线。并且，当这种紫外区的光线射入到活性区135时，根据射入的光线量，二极管的整流特性被破坏，在活性区135和n阱133之间产生向正向的漏电流增大的现象。
在产生这种现象的情况下，即使电场的施加方向相反(从硅基片向等离子体的方向)，也会是从等离子体来的充电电流通过保护二极管而向设置电位漏泄，加在栅绝缘膜37上的电气应力减小。
但是，在图13的例中，在第2层间绝缘膜141形成时，布线144位于活性区135的正上方；在第3层间绝缘膜147形成时，布线146之一位于活性区135的正上方。而且，在图13(b)中，145表示使活性区135沿硅基片131的法线方向投影到第1层间绝缘膜140的切剖面上而获得的区域。
因此，从等离子体向保护二极管放射的紫外区的光线的一部分，在第2层间绝缘膜141形成时被布线144吸收，并且，在第3层间绝缘膜148形成时，被布线144和布线146吸收。在此情况下，射入到活性区135内的光量不足，并且，产生的向正向的漏电流也小。
因此，在电场的施加方向为反方向的情况下，来自等离子体的充电电流的一部分不流入保护二极管，而流向栅绝缘膜136，对栅绝缘膜136施加电气应力，使器件特性变坏。并且，在等离子体工艺中，在等离子体CVD装置的电压波形的切换也在进行，可以说，不少情况下，向硅基片131的电场施加方向不是正向，而是反向。
这样，在图13所示的例中，尽管形成了保护二极管，但在形成第2层间绝缘膜141时和形成第3层间绝缘膜147时，二者在电场施加方向为反方向的情况下，两次对栅绝缘膜136施加电气应力。所以，保护二极管的作用有限。
发明内容
本发明的第1目的在于解决上述问题，提供能够抑制等离子体工艺中的等离子体充电损伤的半导体器件及其制造方法。
为了达到上述本发明的第1目的，本发明涉及的第1半导体器件具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、覆盖上述栅绝缘膜和上述栅电极的绝缘层、以及设置在上述绝缘层上的布线，该半导体器件的特征在于布线具有：与上述栅电极进行电连接的栅电极布线以及虚设布线，上述虚设布线与形成在上述半导体基片上的活性区进行电连接。
若采用涉及上述本发明的第1半导体器件，则虚设布线与形成在硅基片上的活性区进行电连接。因此，等离子体产生的充电电流不是流入栅电极布线，而是流入虚设布线。并且，连接虚设布线的活性区不是构成上述特开平10-173157号公报所公开的保护二极管的。因此，若采用涉及本发明的半导体器件，则即使栅绝缘膜进一步减薄，也能抑制充电电流向栅电极布线漏泄。
以下，为了达到上述第1目的，本发明涉及的第1半导体器件的制造方法，其特征在于具有以下工序：(a)在半导体基片上至少同时形成栅绝缘膜和栅电极的积层体和活性区；(b)在上述半导体基片上形成用于覆盖上述积层体和上述活性区的第1绝缘层；(c)在上述第1绝缘层上，同时设置与上述栅电极进行电连接的栅电极布线、以及与上述活性区进行电连接的虚设布线；(d)在上述第1绝缘层上，利用等离子体工艺来形成第2绝缘层。
若采用涉及上述本发明的第1半导体器件的制造方法，则在硅基片上所形成的活性区内对虚设布线进行电连接的状态下，形成第2绝缘层。因此，用等离子体来形成第2绝缘层时所产生的充电电流，不是流入栅电极布线，而是流入虚设布线。并且，虚设布线与上述特开平10-173157号公报所公开的保护二极管以外的活性区进行电连接。因此，若采用涉及本发明的半导体器件的制造方法，则即使栅绝缘膜进一步减薄，也能抑制充电电流向栅电极布线漏泄。
并且，本发明的第2目的在于解决上述问题，提供一种不受等离子体工艺时的电场施加方向的影响，能够抑制等离子体充电损伤的半导体器件及其制造方法。
为了达到上述本发明的第2目的，本发明涉及的第2半导体器件具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、覆盖上述栅绝缘膜和上述栅电极的绝缘层、以及设置在上述绝缘层上的布线，该半导体器件的特征在于：在上述半导体基片上形成具有二极管功能的活性区，上述布线至少具有虚设布线和与上述栅电极或上述活性区进行电连接的非虚设布线，上述虚设布线布置成不与下述的区域相重叠，该区域是指把上述活性区沿上述半导体基片的法线方向投影到上述绝缘膜上而获得的区域。
若采用上述第2半导体器件，则与背景技术中所示的图13的例相比较，能够增加作为二极管使用的活性区内所射入的紫外区的光线量，所以，能使二极管的整流特性大大变坏，使活性区内的正向漏电流增大。因此，即使在等离子体的电场施加方向为反方向的情况下，也能使从等离子体来的充电电流通过二极管漏泄到设置电位，在等离子体工艺中能减小栅绝缘膜承受的电气应力。
并且，为了达到上述本发明的第2目的，本发明涉及的第3半导体器件，具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、以及多个绝缘膜，该半导体器件的特征在于：在上述半导体基片上形成作为二极管使用的活性区，在上述多个绝缘层中，最下层的绝缘层形成为覆盖上述栅绝缘膜和上述栅电极，在上述最下层的绝缘层中，设置了第1虚设布线、以及与栅电极或上述活性区进行电连接的第1布线，在与上述最下层的绝缘层相比，位于上层的绝缘层中，设置了第2虚设布线、以及与上述第1布线进行电连接的第2布线，上述第2虚设布线布置成不与下述的区域相重叠，该区域是指把上述活性区沿上述半导体基片的法线方向投影到上述设置了第2虚设布线的绝缘膜上而获得的区域。
利用上述第3半导体器件，也和上述第2半导体器件一样，与背景技术中所示的图13的例相比较，能够增加作为二极管使用的活性区内所射入的紫外区的光线量，所以，能使二极管的整流特性大大变坏，使活性区内的正向漏电流增大。因此，即使在上述第3半导体器件中、也能在等离子体工艺中减小栅绝缘膜承受的电气应力。
以下，为了达到上述本发明的第2目的，本发明涉及的第2半导体器件的制造方法，具有以下工序：(a)在半导体基片上，至少形成栅绝缘膜和栅电极的积层体、及作为二极管使用的活性区；(b)在上述半导体基片上用等离子体工艺形成用于覆盖上述积层体和上述活性区的第1绝缘层；(c)在上述第1绝缘层，同时形成虚设布线、以及与上述栅电极或上述活性区进行电连接的非虚设布线；及(d)在上述第1绝缘层上，利用等离子体工艺形成第2绝缘层；其特征在于：在上述(c)工序，上述虚设布线布置成不与下述的区域相重叠，该区域是指把上述活性区沿上述半导体基片的法线方向投影到上述绝缘膜上而获得的区域，这样形成上述虚设布线和上述非虚设布线。
若采用上述第2半导体器件的制造方法，则在用等离子体工艺来形成第2绝缘层时，与背景技术中所示的图13的例相比较，能够增加作为二极管使用的活性区内所射入的紫外区的光线量，所以，能使二极管的整流特性大大变坏，使活性区内的正向漏电流增大。因此，即使在等离子体的电场施加方向为反方向的情况下，也能使从等离子体来的充电电流通过二极管漏泄到设置电位，在等离子体工艺中能减小栅绝缘膜承受的电气应力，制成上述半导体器件。
以下，为了达到上述本发明的第2目的，本发明涉及的第3半导体器件的制造方法，具有以下工序：(a)在半导体基片上，至少形成栅绝缘膜和栅电极的积层体、及作为二极管使用的活性区；(b)在上述半导体基片上，用等离子体工艺形成用于覆盖上述积层体和上述活性区的基底绝缘层；(c)在上述基底绝缘层上，同时形成第1虚设布线、以及与上述栅电极或上述活性区进行电连接的第1布线；(d)在上述基底绝缘层上，利用等离子体工艺来形成位于上述基底绝缘层的上层的绝缘膜；(e)在用上述(d)工序制成的绝缘层上，同时形成第2虚设布线、以及与上述第1布线进行电连接的第2布线；其特征在于：上述(e)工序，上述第2虚设布线布置成不与下述的区域相重叠，该区域是指把上述活性区沿上述半导体基片的法线方向投影到形成上述第2虚设布线的上述绝缘膜上而获得的区域，来形成上述第2虚设布线和上述第2布线。
若采用上述第3半导体器件的制造方法，则在上述(d)工序取得的绝缘层上，在用等离子体工艺来形成进一步绝缘膜时，与背景技术中所示的图13的例相比较，能够增加作为二极管使用的活性区内所射入的紫外区的光线量，所以，在第3半导体器件的制造方法中，也能使二极管的整流特性大大变坏，使活性区内的正向漏电流增大。在等离子体工艺中能减小栅绝缘膜承受的电气应力，制成上述半导体器件。
附图说明
图1是表示涉及本发明实施方式1的半导体器件的局部结构的剖面图，图1(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图1(b)是沿图1(a)所示的切断线A-A′切断的剖面图。
图2是涉及本发明实施方式1的半导体器件的制造方法的剖面图。
图3是涉及本发明实施方式2的半导体器件的局部结构的剖面图，图3(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图3(b)是沿图3(a)所示的切断线B-B′切断的剖面图。
图4是涉及本发明实施方式2的半导体器件的制造方法的剖面图。
图5是表示涉及实施方式1体和实施方式2的半导体器件的寿命的曲线图。
图6是涉及本发明实施方式3的半导体器件的局部结构的剖面图，图6(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图6(b)是沿图6(a)所示的切断线D-D′切断的剖面图。
图7是表示涉及本发明实施方式3的半导体器件的制造方法的剖面图。
图8是表示构成涉及本发明实施方式3的半导体器件的晶体管元件的特性曲线的图。
图9是放大表示图8所示的特性曲线的饱和区域的图。
图10是涉及本发明实施方式4的半导体器件的局部结构的剖面图，图10(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图10(b)是沿图10(a)所示的切断线E-E′切断的剖面图。
图11是现有的半导体器件的局部结构的剖面图，图11(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图11(b)是沿图11(a)所示的切断线C-C′切断的剖面图。
图12是表示图11所示的现有的半导体器件中的层间绝缘膜的形成工序的剖面图，它表示产生等离子体充电损伤的概念。
图13是表示现有的半导体器件中的层间绝缘膜的形成工序的剖面图，图13(a)是构成半导体器件的半导体基片沿法线方向切断的剖面图，图13(b)是沿图13(a)所示的切断线F-F′切断的剖面图。
具体实施方式
在涉及上述本发明的第1半导体器件中，上述虚设布线进行连接的活性区，优选既不是作为源区也不是作为漏区使用的活性区。在此情况下，在上述半导体基片上形成作为源区或漏区使用的活性区，优选上述布线还具有与作为源区或漏区使用的活性区进行电连接的布线。
并且，在上述本发明涉及的第1半导体器件中，上述布线还具有第2虚设布线，上述第2虚设布线形成在与上述虚设布线相邻接的位置上，优选上述第2虚设布线的整个周围由上述绝缘膜进行绝缘。在此情况下，上述虚设布线布置在与上述栅电极布线相邻接的位置上，上述第2虚设布线由多个布线构成，构成上述第2虚设布线的多个布线，优选布置在上述虚设布线不与上述栅电极布线相邻接的一侧，对上述虚设布线进行包围。
再者，上述本发明涉及的第1半导体器件中，优选上述布线用镶嵌法来形成，埋入上述绝缘层中，把连接上述虚设布线的活性区设置在与设置了上述栅绝缘膜的上述半导体基片的区域的相邻的位置上，并隔着元件隔离件进行设置。
并且，优选上述栅电极布线、上述虚设布线和上述第2虚设布线，利用同样的金属材料来形成，上述金属材料可以采用包括铜的金属材料。
上述本发明涉及的第1半导体器件的制造方法，优选在上述(d)工序，由上述等离子体工艺产生的等离子体的充电电流，一边由上述虚设布线进行排出，一边形成上述第2绝缘层。并且，在上述(c)工序，也优选用镶嵌法来形成上述栅电极布线和上述虚设布线。
并且，上述本发明涉及的第1半导体器件的制造方法，优选在上述(a)工序，形成作为源区或漏区使用的活性区、以及既不作为源区也不作为漏区使用的活性区，在上述(c)工序，把上述虚设布线连接到上述既不作为源区也不作为漏区使用的活性区上。再者，优选上述第1绝缘层是用于多层布线的基底层间绝缘膜；上述第2绝缘层是用于形成多层布线的层间绝缘膜。
再者，上述本发明涉及的第1半导体器件的制造方法，优选在上述(c)工序，在与上述虚设布线相邻接的位置上，利用上述第1绝缘层对上述栅电极和上述活性区进行绝缘的第2虚设布线和上述栅电极布线同时形成。并且，优选上述第1绝缘层和上述第2绝缘层是氧化硅膜或氮化硅膜。
在上述第2半导体器件中，优选上述虚设布线和非虚设布线用镶嵌法同时形成，埋入上述绝缘层中。在此方式下，优选上述虚设布线和非虚设布线用同样的金属材料来形成，尤其优选上述金属材料是包括铜的金属材料。
在上述第3半导体器件中，优选上述1虚设布线和上述第1布线用镶嵌法同时形成，埋入到上述最下层的绝缘层中。再者，优选采用以下方式：设置在同一绝缘层上的上述第2布线和第2虚设布线，用镶嵌法同时形成，埋入到设置了上述内容的上述绝缘层中。在此方式下，优选上述第1虚设布线、上述第1布线、第2虚设布线和第2布线，用同样的金属材料来形成，尤其优选上述金属材料是包括铜的金属材料。
在上述第2半导体器件的制造方法中，优选在上述(c)工序中用镶嵌法来形成上述虚设布线和上述非虚设布线。并且优选上述第1绝缘层和上述第2绝缘层是氧化硅膜或氮化硅膜。
在上述第3半导体器件的制造方法中，优选在上述(c)工序中用镶嵌法来形成上述第1布线和上述第1布线，在上述(e)工序，用镶嵌法来形成上述第2虚设布线和上述第2布线。另外优选上述基底绝缘层和位于上述基底绝缘层上层的绝缘层，是氧化硅膜或氮化硅膜。
<实施方式1>
以下参照图1和图2，说明涉及本发明实施方式1的半导体器件和半导体器件的制造方法。首先，用图1和图2来说明涉及实施方式1的半导体器件的结构。
如图1(a)所示，涉及实施方式1的半导体器件，和在背景技术中图11所示的半导体器件一样，具有n型硅基片1，在n型硅基片上按规定间隔形成多个元件隔离件2，并使其露出在硅基片1上。
并且，在硅基片1上的元件隔离件2之间，和在背景技术中图11所示的半导体器件一样，利用在n型硅基片1内部形成的p阱(pwell)3、栅绝缘膜6、用n+多晶硅形成的栅电极7、以及设置在硅基片1表层部分上的源(n+)区4a和漏(n+)区4b，形成了n沟道MOS晶体管。
栅绝缘膜6和栅电极7与在背景技术中图11所示的半导体器件一样，形成互相匹配的状态。在其两侧面形成了侧壁(侧面保护膜)8，对两侧面进行覆盖。5是n+区，是作为其他晶体管的源区域或漏区使用的活性区。
并且，在硅基片1上，与背景技术中图11所示的半导体器件一样，依次积层用于实现多层布线的基底层间绝缘膜10和层间绝缘膜12。再有，在基底层间绝缘膜10上，形成布线11a～11c。而且，基底层间绝缘膜10和层间绝缘膜12是氧化硅膜或氮化硅膜。
布线11a～11c是利用镶嵌法同时形成的铜布线(厚度500nm)，埋入到基底层间绝缘膜10中。布线11a是通过(间隔着)钨插针9c而与栅电极7相连接的栅电极连接布线。布线11c是通过钨插针9a而与n+区5相连接的源、漏连接布线。并且，在本实施方式1中，如图1(b)所示，布线11a和11c形成长方形状。
布线11b是用镶嵌法进行的CMP工序中的用于确保平整性的虚设布线，是没有半导体器件功能的布线。并且，布线11b如图1(b)所示，由多个构成，形成正方形状。
这样，涉及实施方式1的半导体器件，其结构与背景技术中图11所示的现有的半导体器件相同，如以下所述，与现有的半导体器件的不同点如下。
在实施方式1中，与背景技术中图11所示的半导体器件不同，既不作为源区也不作为漏区使用的活性区(n+区)13，设置在与已设置了栅绝缘膜6的硅基片1的区相邻接的位置上，且隔着元件隔离件2设置。并且，作为虚设布线的布线11b不是处于电气浮置状态，而是通过钨插针9b而与该活性区13相连接。
而且，本说明书中所述的“既不作为源区也不作为漏区使用的活性区”，是指形成为与源区和漏区一样，但由于不存在与其相邻接的栅电极，所以说“既不作为源区也不作为漏区使用的活性区”。
并且，在实施方式1中，钨插针9a～9c与背景技术中图11所示的钨插针29a和29b一样，在基底层间绝缘膜10上所形成的接触孔中充填钨而形成。另外，在实施方式1中，在层间绝缘膜12上形成了多层布线用的布线和钨插针(均无图示)。也可以在层间绝缘膜12上形成别的多个层间绝缘膜。
以下用图2，详细说明涉及实施方式1的半导体器件的制造方法和虚设布线的作用。而且，图2表示构成图1所示的半导体器件的层间绝缘膜的形成工序。图2表示用实施方式1来控制等离子体充电损伤的发生的情况的概念。
首先，在设置了元件隔离件2和P阱3的硅基片1上，形成栅绝缘膜6。然后，在栅绝缘膜6上形成栅电极7，在栅绝缘膜6和栅电极7的两侧面上形成侧壁8。
接着，例如离子注入As、P，形成n+区5、源(n+)区4a和漏(n+)区4b、还有活性区13。然后，用等离子体CVD装置(无图示)产生等离子体，形成基底层间绝缘膜1.0。而且，这时与栅电极7相连接的布线11a尚未形成，所以，不会产生等离子体的充电电流。
然后，在基底层间绝缘膜10上，形成了在底面上露出了n+区5的接触孔、在底面上露出了活性区13的接触孔、以及在底面上露出了栅电极7的接触孔。另外，在这些接触孔内部充填钨，形成钨插针9a～9c。
然后，用镶嵌法同时形成布线11a～11c。具体来说，在基底层间绝缘膜10上，形成在底面上分别露出了钨插针9a～9c的沟槽，形成铜层把该沟槽填埋，然后用CMP法研磨来除掉多余的厚度。
以下，如图2所示用等离子体CVD装置(无图示)，产生等离子体14，形成层间绝缘膜12。这时，在实施方式1中，与背景技术所示的图12时不同，作为虚设布线的布线11b通过钨插针9b与形成在硅基片1上的活性区13进行电连接。利用等离子体14成膜时的充电电流不是流入到与栅电极7相连接的布线11a中，而是流入到布线11b中。
并且，在实施方式1中，虚设布线(布线11b)，不是与背景技术中的特开平10-173157号公报所公开的保护二极管，而是与活性区13进行电连接。再者，虚设布线(布线11b)与栅电极连接布线(布线11a)进行绝缘，所以即使栅绝缘膜进一步减薄，仍然是充电电流流入到作为虚设布线的布线11b内。
这样，若采用实施方式1，则即使在薄膜更薄使栅绝缘膜的绝缘耐压降低的情况下，也能控制栅绝缘膜6破坏造成的器件特性变坏。
而且，在实施方式1中，既可以使形成的全部虚设布线不与活性区13相连接，也可以只使一部分虚设布线与活性区13相连接。在实施方式1中，与形成的虚设布线的活性区13的连接比例，可以根据栅绝缘膜6的厚度等工艺条件而适当设定。
实施方式2
以下参照图3和图14，详细说明涉及本发明实施方式2的半导体器件和半导体器件的制造方法。首先用图3，说明实施方式2的半导体器件的结构。而且，在图3和图4中，标注的符号与图1所示的符号相同的部分，其结构与图1所示相同。
如图3所示，在实施方式2中，与实施方式1不同，设置了作为第2虚设布线的布线11d。布线11d也用镶嵌法，与布线11a和布线11b同时形成，但布线11d的整个周围均用基底层间绝缘膜10和层间绝缘膜12进行绝缘，使布线11d处于电气浮置状态。
以下用图4，详细说明实施方式2的半导体器件的制造方法和虚设布线的作用。图4是表示本发明实施方式2的半导体器件的制造方法的剖面图。而且，图4表示构成图3所示的半导体器件的层间绝缘膜的形成工序。图4还表示用实施方式2来控制等离子体充电损伤的发生的情况的概念。
首先，与实施方式1一样，在设置了元件隔离件2和P阱3的硅基片1上，形成栅绝缘膜6，进一步形成栅电极7和侧壁8。
以下，和实施方式1一样，通过离子注入，形成源(n+)区4a、和漏(n+)区4b，再形成活性区13。然后，用等离子体CVD装置(无图示)产生等离子体，形成基底层间绝缘膜10。之后，与实施方式1一样，在基底层间绝缘膜10上形成钨插针9b和9c后，用镶嵌法同时形成布线11a、11b和11d。
以下如图4所示，利用等离子体CVD装置(无图示)产生等离子体14，形成层间绝缘膜12。这时在实施方式2中，也和实施方式1中所示的图2的情况一样，用等离子体14成膜时的充电电流，不是流入到与栅电极7相连接的布线11a内，而是流入到布线11b内。
但是，在实施方式2中，和实施方式1不同，与活性区13相连接的布线相邻接，设置了布线11d。因此，布线11b具有与实施方式1所示情况相比容易集中电荷的特性。
也就是说，若采用实施方式2，则把处于电气浮置状态的布线11d布置在与布线11b相邻接的地方，这样，能使从等离子体14来的充电电流有选择地流入到布线11b内，其结果，在布线11b内流入与实施方式1所示情况相比更多的充电电流。因此，若采用实施方式2，则与实施方式1相比，能进一步提高器件特性变坏的抑制效果。
并且，在实施方式2中，如图3(b)所示，作为第2虚设布线的布线11d由多个布线构成。并且，多个布线11d形成为与布线11b(虚设布线)相邻接的状态，该布线11b与活性区13相连接，在布线11b的不与布线11a(栅电极布线)相邻接的一侧，布置成对布线11b包围的状态。因此，能有效地集中向布线11b的充电电流。
在实施方式2中，作为第2虚设布线的布线11d的布局并非限于图3(b)所示的布置。布线11d的布局，可以根据CMP工序中的工艺特性和虚设布线规则等而适当设定。
在此，用图5来说明上述实施方式1和实施方式2的半导体器件和半导体器件的制造方法的效果。图5是表示实施方式1和实施方式2的半导体器件的寿命的曲线图。
在图5中，横坐标表示作为可靠性寿命指标的恒电压TDDB(TimeDependent Dielectric Breakdown：时间相关电介质击穿)试验的半导体器件的寿命。纵坐标表示假定威泊尔分布的累计废品率。并且，图5中的“现有的半导体器件”表示图11所示的半导体器件。现有的半导体器件、实施方式1和实施方式2的半导体器件，栅绝缘膜厚度均为2.2nm。
从图5中可以看出，在累计废品率相同的情况下，现有的半导体器件(图中“○”)的损坏前时间，与本发明实施方式1的半导体器件(图中“□”)和实施方式2的半导体器件(图中“●”)损坏前的时间相比，前者短得多。这表示本发明实施方式1的半导体器件(图中“□”)和实施方式2的半导体器件(图中“●”)，与现有的半导体器件(图中“○”)相比，寿命长得多。也就是说，若采用本发明的半导体器件和半导体器件的制造方法，则能抑制器件特性变坏。
而且，第1和实施方式2并非是限定图1～图5所示的例子。在第1和实施方式2中，虚设布线只要是与既不作为源区也不作为漏区使用的活性区进行电连接即可。并且，连接虚设布线的活性区的类型并不限定为n型，也可以是P型。另外，在第1和实施方式2中，半导体基片既可以是p型硅基片，也可以是硅基片以外的基片。
再者，在图1～图5所示的例中，在基底层间绝缘膜10上形成钨插针9a～9c和Cu布线11之后，进行层间绝缘膜12的淀积，但也不仅限于此。例如，也可以在基底层间绝缘膜10上仅形成钨插针9a～9c，然后，淀积层间绝缘膜12。
在该实施方式中，不存在虚设布线11b，但钨插针9b作为虚设布线11b使用。也就是说，在该实施方式中，用等离子体14(参见图2和图4)成膜时的充电电流，流入到与用于栅电极的钨插针9c相邻的用于活性区的钨插针9b内，钨插针9b作为虚设布线11b使用。因此，在实施方式中也能抑制栅绝缘膜6损坏造成的器件特性变坏。
<实施方式3>
以下参照图6～图9，详细说明本发明实施方式3的半导体器件和半导体器件的制造方法。首先，用图6，说明实施方式3的半导体器件的结构。
如图6(a)所示，实施方式3的半导体器件与背景技术中的图13所示的半导体器件一样，具有p型硅基片101，在硅基片101上按规定间隔形成了多个元件隔离件102，并使其在硅基片101上露出。
并且，在硅基片101上的元件隔离件102之间，与背景技术中的图13所示的半导体器件一样，利用在硅基片101内部形成的n阱(nwell)103、栅绝缘膜106、用p+多晶硅形成的栅电极107、以及在硅基片101的表层部分设置的源(p+)区104a和漏(p+)区104b，形成了p沟道MOS晶体管。
栅绝缘膜106和栅电极107，与在背景技术中图13所示的半导体器件一样，形成互相匹配的状态。在其两侧面上，形成了侧壁(侧面保护膜)108，对两侧面进行覆盖。并且在硅基片101上形成了作为保护二极管使用的活性区(p+)105。
并且，在硅基片101上，与背景技术中图13所示的半导体器件一样，形成了第1层间绝缘膜110，再在第1层间绝缘膜110上，形成第2层间绝缘膜111。而且，在第1层间绝缘膜110上形成布线112a、布线112b和布线113。而且第1层间绝缘膜110和第2层间绝缘膜111是氧化硅膜或氮化硅膜。
布线112a、布线112b和布线113是利用镶嵌法同时形成的铜布线(厚度500nm)，埋入到第1层间绝缘膜110内。这些布线中，布线113是用镶嵌法进行的CMP工序中的用于确保平整性的虚设布线，布线113的全部周围利用第1层间绝缘膜110和第2层间绝缘膜111进行绝缘，布线113处于电气浮置的状态。并且，布线113如图6(b)所示，由多个构成，形成正方形状。
另一方面，布线112a和112b是非虚设布线。布线112a通过钨插针109a而与活性区105相连接。并且，布线112b通过钨插针109b而与活性区105相连接；通过钨插针109c而与栅电极107相连接。而且，在实施方式3中，如图6(b)所示，布线112a和112b形成长方形状。
而且，钨插针109a～109c，与背景技术中的图13所示的钨插针139a～139c一样，是在第1层间绝缘膜110上形成的接触孔内充填钨而形成的。
这样，实施方式3涉及的半导体器件，其结构与背景技术中的图13所示的现有的半导体器件一样，关于和现有的半导体器件的不同点说明如下。
在实施方式3中，如图6(b)所示，与背景技术中的图13所示的半导体器件不同，作为虚设布线的布线113，其布置的方法是不与区域(投影区)115相重叠，该区域115是指把活性区105沿硅基片101的法线方向投影到第1层间绝缘膜110上而获得的区域。也就是说，从图6(b)中可以看出，在实施方式3中，在作为保护二极管使用的活性区105的上方，不存在虚设布线113。因此，在用等离子体工艺来形成第2层间绝缘膜111的情况下，与背景技术中的图13的例相比，射入到活性区105内的紫外区的光线的量较大。现对其说明如下。
用图7，说明实施方式3的半导体器件的制造方法和虚设布线的作用。而且，图7表示构成图6所示的半导体器件的第2层间绝缘膜111的形成工序。
首先，在设置了元件隔离件102和n阱103的硅基片101上，形成栅绝缘膜106。然后，在栅绝缘膜106上形成栅电极107，在栅绝缘膜106和栅电极107的两侧面上，形成侧壁108。接着，例如，离子注入硼(B)离子，形成活性区105、源(p+)区104a和漏(p+)区104b。
然后，用等离子体CVD装置(无图示)来产生等离子体，形成第1层间绝缘膜110。而且，这时因为尚未形成与栅电极107相连接的布线，所以不会产生等离子体充电电流。
然后，在作为基底层间绝缘膜的第1层间绝缘膜110上，形成了在底面上露出了活性区105的一端部分的接触孔、在底面上露出了活性区105的另一端部分的接触孔、以及在底面上露出了栅电极107的接触孔。另外，在这些接触孔内部充填钨，形成钨插针109a～109c。
然后，用镶嵌法同时形成布线112a、112b和布线113。具体来说，首先在应当设置基底层间绝缘膜10的布线的位置上形成沟槽。但是作为构成虚设布线的布线113的沟槽，必须设计布置成不与投影区5相重叠。然后，形成铜层，把形成在第1层间绝缘膜110上的沟槽填埋后，用CMP法研磨，除掉多余的厚度。
以下，如图7所示，用等离子体CVD装置(无图示)产生等离子体114，形成第2层间绝缘膜111。这时，在实施方式3中，因为在投影区115(参见图6)上不存在的虚设布线，所以与背景技术中的图13的例相比，有较多的紫外区的光线射入到活性区105内。因此，二极管的整流特性严重变坏，在活性区105和n阱103之间，往正向去的漏电流增大。
其结果，在实施方式3中，即使在电场施加方向为反方向的情况下，从等离子体114来的充电电流仍如图7中的箭头所示，通过保护二极管泄漏到设置电位内。而且，二极管的整流特性严重变坏，即使电场施加方向为正方向的情况下，仍然没有问题，充电电流通过保护二极管而漏泄到设置电位。
这样，在实施方式3中，不管等离子体工艺时的电场施加方向如何，仍能使充电电流流入到保护二极管内。因此，与过去相比，能减小栅绝缘膜承受的电气应力，能抑制器件特性的变坏。
在此，利用图8和图9，说明实施方式3的半导体器件和半导体器件的制造方法的效果。而且，图8所示的晶体管元件如上所述是p沟道MOS晶体管。在图8和图9中，横坐标表示栅电压，纵坐标表示漏电流。漏电压设定为1.2V。
并且，图8和图9所示的现有的半导体器件是图13所示的半导体器件，在图8和图9中还示出了构成图13所示的半导体器件的p沟道MOS晶体管的特性曲线。
从图8和图9中可以看出，构成实施方式3涉及的半导体器件的晶体管元件，与构成现有的半导体器件的晶体管元件相比较，驱动能力提高5％以上(实施方式3：138uA/um、过去：134uA/um)。这说明，若采用实施方式3，则与过去相比，能够抑制栅绝缘膜的等离子体充电损伤，能提高器件特性。
而且，在实施方式3中，半导体器件也可以是具有多层布线结构的。并且，例如背景技术中的图13所示，布线层是2层情况下，预计仅在第1层间绝缘膜成膜时电场施加方向为反方向的情况下，第2层间绝缘膜中形成的虚设布线也可以布置在与投影区重叠的位置上。
<实施方式4>
以下参照图10，说明本发明实施方式4涉及的半导体器件和半导体器件的制造方法。而且，在图10中，标号与图6所示符号相同的部分，与图6所示内容相同。
如图10(a)和(b)所示，在实施方式4的半导体器件中，也是在第1层间绝缘膜110上用镶嵌法设置了布线121～124和129。布线124和129是与实施方式3中图6所示布线113相同的虚设布线，形成正方形状。并且，布线121、布线122和布线123是与实施方式3中图6所示的布线112a和112b相同的非虚设布线，具有与实施方式3相同的长方形状。
但是，在实施方式4中，与实施方式3不同，虚设布线之中的布线129形成与投影区115相重叠的状态。因此，用等离子体工艺来形成第2层间绝缘膜111和下述第3层间绝缘膜28时，和利用背景技术中的图13说明的半导体器件一样，从等离子体放射的紫外区的光线之中朝向保护二极管的光线的一部分，被布线129吸收。
而且，布线121、布线122和布线123，设计布置得与实施方式3不同。布线123通过钨插针109a与活性区105相连接；布线122通过钨插针109b与活性区105相连接。布线121通过钨插针109c与栅电极107相连接。
另一方面，在实施方式4中，在第2层间绝缘膜111中也形成了作为非虚设布线的布线125和126、以及作为虚设布线的布线130，而形成多层布线结构。并且，在第2层间绝缘膜111的上层，用等离子体工艺来形成第3层间绝缘膜128。而且，布线126通过钨插针127a而与布线123相连接，布线125通过钨插针27b而与布线22相连接。
再者，作为虚设布线的布线130如图10(b)所示，布置在不与投影区115相重叠的布线124的正上面。也就是说，布线130布置成不与这样的区域相重叠，该区域是指使活性区105沿硅基片101的法线方向投影到第2层间绝缘膜111上而获得的区域。
因此，在实施方式3中，不同于用背景技术中的图13说明的例，由于在第2层间绝缘膜111上形成的虚设布线(布线130)，所以，在形成第3层间绝缘膜128时朝向活性区105的紫外区的光线不会被吸收。所以，与背景技术中的图13的例相比，在形成第3层间绝缘膜128时，射入到活性区105内的紫外区的光线的量较大，栅绝缘膜106承受的电气应力减小。
所以，在实施方式4中，在形成第2层间绝缘膜111时和形成第3层间绝缘膜128时这两者，即使电场施加方向为反方向的情况下，仍然是在半导体器件制成之前，栅绝缘膜106承受的电气应力的总和，与背景技术中的图13的例相比，较小，器件特性的劣化也较小。
并且，位于上层的布线之上形成的层间绝缘膜，对其形成时的充电损伤加以估计，与上述布线相比位于下层的虚设布线不与投影区相重叠。为此需要的工时很多，超过了形成布线所用的掩模数据和设计规则检查所需要的工时，效率较差。所以，实施方式4的半导体器件和半导体器件的制造方法，尤其仅在形成第3层间绝缘膜128时，对电场施加方向为反方向的情况下或者其可能性大的情况下是有效的。
而且，第3和实施方式4并非仅限于图6～图10所示的例。在图6～图10所示的例中，说明了设置布线的层间绝缘膜是2层的情况。但，实施方式4并非仅限于此。设置了布线的层间绝缘膜也可以不少于3层。在此情况下，仅仅预计产生充电电流的层间绝缘膜正下面的虚设布线，形成与投影区不重叠即可。
在第1～4实施方式中，为了提高CMP工序的效果，并且为了便于规则化，虚设布线的形状设定为矩形。但是，本发明并不是特意限制虚设布线的形状。
并且，在第1～实施方式4中，在虚设布线和活性区的连接、以及栅电极连接布线和栅电极的连接等，采用钨插针。但是，本发明并不仅限于该例，本发明也能采用Cu插针。再者，在本发明中，也可以采用双镶嵌法，取代上述插针。
再者，在第1～4实施方式中，布线是Cu布线。但本发明并非仅限于此。在本发明中，只要是用金属材料形成布线即可，也可以是铝布线。在Al布线的情况下，可以用腐蚀法来形成布线。并且，在此情况下，虚设布线也可以是一种位置对准用的布线，用于在腐蚀前进行刻蚀时检查确认对准的位置。
产业上利用的可能性
如上所述，若采用本发明的半导体器件和半导体器件的制造方法，则通过对布线周围所布置的虚设布线的结构进行优化，能够抑制用等离子体工艺制作层间绝缘膜时的等离子体充电损伤。其结果，能提供可靠性高的半导体器件及其制造方法。
并且，若采用本发明的半导体器件和半导体器件的制造方法，则也能在等离子体工艺加工时不受电场施加方向的影响，能抑制等离子体充电损伤。
Claims (25)
1.一种半导体器件，具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、覆盖上述栅绝缘膜和上述栅电极的绝缘层、以及用镶嵌法设置在上述绝缘层上的布线，该半导体器件的特征在于：
上述布线具有栅电极连接插针、栅电极布线、虚设插针、第1虚设布线以及第2虚设布线；
上述栅电极连接插针贯通上述绝缘层，且电连接到上述栅电极；
上述栅电极布线连接到上述栅电极连接插针；
上述虚设插针贯通上述绝缘层，且与形成在上述半导体基片上的活性区进行电连接；
上述第1虚设布线连接到上述虚设插针；
上述第2虚设布线形成在与上述第1虚设布线相邻的位置，上述第2虚设布线的全部周围用上述绝缘层进行绝缘；
上述第1虚设布线布置在与上述栅电极布线相邻的位置上，
上述第2虚设布线由多个布线构成，构成上述第2虚设布线的多个布线，在上述第1虚设布线的不与上述栅电极布线相邻的一侧，布置成对上述第1虚设布线进行包围。
2.如权利要求1所述的半导体器件，其特征在于：连接了上述虚设插针的活性区，是既不作为源区使用，也不作为漏区使用的活性区。
3.如权利要求1所述的半导体器件，其特征在于：连接了上述虚设插针的活性区，在与已设置了上述栅绝缘膜的上述半导体基片的区域相邻的位置上，隔着元件隔离件进行设置。
4.如权利要求1所述的半导体器件，其特征在于：
在上述半导体基片上，形成了作为源区或漏区使用的活性区；
上述布线还具有源漏连接插针和源漏连接布线；
上述源漏连接插针贯通上述绝缘层，且与作为上述源区或漏区使用的活性区电连接；
上述源漏连接布线被埋入上述绝缘层的上部，且连接到上述源漏连接插针。
5.如权利要求1所述的半导体器件，其特征在于：
上述栅电极布线、上述第1虚设布线和上述第2虚设布线，由同一金属材料形成。
6.如权利要求5所述的半导体器件，其特征在于：
上述金属材料是包括铜的金属材料。
7.一种半导体器件的制造方法，其特征在于具有以下工序：
(a)在半导体基片上，至少形成栅绝缘膜和栅电极的积层体、及活性区的工序；
(b)在上述半导体基片上，形成用于覆盖上述积层体和上述活性区的第1绝缘层的工序；
(c)在上述第1绝缘层上，用镶嵌法形成布线；及
(d)在上述第1绝缘层上，利用等离子体处理来形成第2绝缘层的工序；
在上述(c)的工序，作为上述布线，而形成贯通上述第1绝缘层且电连接到上述栅电极上的栅电极连接插针、连接到上述栅电极连接插针上的栅电极布线、贯通上述第1绝缘层且与形成在上述半导体基片上的活性区进行电连接的虚设插针、连接到上述虚设插针上的第1虚设布线、以及在与上述第1虚设布线相邻的位置上全部周围由上述第1绝缘层进行绝缘的第2虚设布线。
8.如权利要求7所述的半导体器件的制造方法，其特征在于：在上述(d)工序，将从用上述等离子体处理产生的等离子体来的充电电流，一边通过上述第1虚设布线和上述虚设插针排出，一边形成上述第2绝缘层。
9.如权利要求7所述的半导体器件的制造方法，其特征在于：在上述(a)工序，形成作为源区或漏区使用的活性区、以及既不作为源区也不作为漏区使用的活性区，
在上述(c)工序，将上述虚设插针连接至既不作为源区也不作为漏区使用的活性区。
10.如权利要求7所述的半导体器件的制造方法，其特征在于：上述第1绝缘层是用于形成多层布线的基底层间绝缘膜；上述第2绝缘层是用于形成多层布线的层间绝缘膜。
11.如权利要求7所述的半导体器件的制造方法，其特征在于：上述第1绝缘层和上述第2绝缘层是氧化硅膜或氮化硅膜。
12.一种半导体器件，具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、覆盖上述栅绝缘膜和上述栅电极的绝缘层、以及设置在上述绝缘层上的布线，该半导体器件的特征在于：
在上述半导体基片上形成具有二极管功能的活性区，
上述布线至少具有虚设布线和与上述栅电极及上述活性区进行电连接的非虚设布线，
上述虚设布线布置成，不与将上述活性区沿上述半导体基片的法线方向投影到上述绝缘层上而获得的区域相重叠。
13.如权利要求12所述的半导体器件，其特征在于：上述虚设布线和非虚设布线是利用镶嵌法同时形成的，它埋入在上述绝缘层中。
14.如权利要求13所述的半导体器件，其特征在于：上述虚设布线和非虚设布线用同一种金属材料形成。
15.如权利要求14所述的半导体器件，其特征在于：上述金属材料是包括铜的金属材料。
16.一种半导体器件，具有：半导体基片、设置在上述半导体基片上的栅绝缘膜、设置在上述栅绝缘膜上的栅电极、以及多个绝缘层，该半导体器件的特征在于：
在上述半导体基片上，形成作为二极管使用的活性区，
在上述多个绝缘层中，最下层的绝缘层形成为覆盖上述栅绝缘膜和上述栅电极，在上述最下层的绝缘层，设置了第1虚设布线、以及与上述栅电极及上述活性区进行电连接的第1布线，
在位于上述最下层的绝缘层的上层的绝缘层，设置了第2虚设布线、以及与上述第1布线进行电连接的第2布线，
上述第2虚设布线布置成，不与将上述活性区沿上述半导体基片的法线方向投影到上述设置了第2虚设布线的绝缘层上而获得的区域相重叠。
17.如权利要求16所述的半导体器件，其特征在于：上述第1虚设布线和上述第1布线是用镶嵌法同时形成的，埋入在上述最下层的绝缘层中，
在同一绝缘层设置的上述第2布线和上述第2虚设布线是用镶嵌法同时形成的，埋入在设置了这些布线的上述绝缘层中。
18.如权利要求17所述的半导体器件，其特征在于：上述第1虚设布线、上述第1布线、上述第2虚设布线和上述第2布线，用同一种金属材料形成。
19.如权利要求18所述的半导体器件，其特征在于：上述金属材料是包括铜的金属材料。
20.一种半导体器件的制造方法，其特征在于具有以下工序：
(a)在半导体基片上，至少形成栅绝缘膜和栅电极的积层体、及作为二极管使用的活性区的工序；
(b)在上述半导体基片上，用等离子体处理形成用于覆盖上述积层体和上述活性区的第1绝缘层的工序；
(c)在上述第1绝缘层上，同时形成虚设布线、以及与上述栅电极及上述活性区进行电连接的非虚设布线的工序；及
(d)在上述第1绝缘层上，利用等离子体处理来形成第2绝缘层的工序；
在上述(c)的工序，使上述虚设布线不与将上述活性区沿上述半导体基片的法线方向投影到上述绝缘层上而获得的区域相重叠，来形成上述虚设布线和上述非虚设布线。
21.如权利要求20所述的半导体器件的制造方法，其特征在于：在上述(c)工序，上述虚设布线和上述非虚设布线，用镶嵌法形成。
22.如权利要求20所述的半导体器件的制造方法，其特征在于：上述第1绝缘层和上述第2绝缘层是氧化硅膜或氮化硅膜。
23.一种半导体器件的制造方法，具有以下工序：
(a)在半导体基片上，至少形成栅绝缘膜和栅电极的积层体、及作为二极管使用的活性区的工序；
(b)在上述半导体基片上，用等离子体处理形成用于覆盖上述积层体和上述活性区的基底绝缘层的工序；
(c)在上述基底绝缘层上，同时形成第1虚设布线、以及与上述栅电极及上述活性区进行电连接的第1布线的工序；
(d)利用等离子体处理来形成绝缘层的工序，该绝缘层位于上述基底绝缘层的上层；及
(e)在用上述(d)工序制成的绝缘层上，同时形成第2虚设布线、以及与上述第1布线进行电连接的第2布线的工序；
在上述(e)工序，上述第2虚设布线布置成不与将上述活性区沿上述半导体基片的法线方向投影到形成了上述第2虚设布线的上述绝缘层上而获得的区域相重叠，来形成上述第2虚设布线和上述第2布线。
24.如权利要求23所述的半导体器件的制造方法，其特征在于：在上述(c)工序，上述第1虚设布线和上述第1布线用镶嵌法形成，
在上述(e)工序，上述第2虚设布线和上述第2布线，用镶嵌法形成。
25.如权利要求23所述的半导体器件的制造方法，其特征在于：上述基底绝缘层和位于上述基底绝缘层的上层的绝缘层，是氧化硅膜或氮化硅膜。
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