CN1941369A - 具多数导电结构层及线圈之集成电路装置及方法 - Google Patents

Abstract

说明一种特别是包含至少三个导电结构层的集成电路装置(210)，在所述每个导电结构层中都配置加长的互连。因为省略了通常使用的通道层因此产生了许多技术效果以及新颖的应用可能，特别是具有高品质因子的线圈(221)。

Description

具多数导电结构层及线圈之集成电路装置及方法

技术领域

本发明与一种具有线圈的集成电路装置有关。举例而言，一种具有基板及具有至少三个直接连续导电结构层的集成电路装置。特别是，所述基板是一种单结晶半导体基板或是一种所谓的硅绝缘(SOI)基板。所述导电结构层也称为一种金属化层，因为其所包含的所述导电结构通常包括一种金属或金属合金，例如一种铝原子比例大于百分之60或大于百分之90的铝合金，或是一种铜原子比例大于百分之60或大于百分之90的铜合金。然而，也可以利用适合做为导电结构的其它材料，例如像是掺杂的半导体材料。

背景技术

在导电结构中，可以明显区分用于侧向电流传输以及做为垂直电流传输所谓通道(via)或是接触(contact)的互连。在此情况中，垂直意指位于正交于所述基板主要区域方向的方向，集成半导体组件则配置于所述基板之中。替代的，垂直也意指一种相反于所述正交方向的方向。侧向则意指位于横向方向或是对于所述正向方向为90度的方向。

所述每一导电结构层都包含配置在一层或一平面中的复数导电结构。因此，目前例如像是化学机械研磨法(CMP)的平面化方法，便可以在所述导电结构层之间制造基本的平面接口。然而，当在制造极限中无法进行完全的平面化时，也可以利用导电结构层所指定。所述各别层可以利用其它结构特征而彼此区别，例如利用介于导电结构层之间的特定中间层，或是利用介于所述层底部区域与所述基板主要区域之间的特定距离。在此情况中，不同层所使用的特定距离差异，为所述导电结构层底部区域空间位置制造极限的至少两倍或至少三倍，在所述导电结构层中，则配置具有所述底部区域的互连。

所述每个导电结构包含至少靠近于所述基板的一底部区域，以及远离所述基板的一顶部区域。正向于所述底部区域的方向，在正向于所述基板主要区域相反方向的方向中延伸。正向于所述顶部区域的方向，则在正向于所述基板主要区域方向的方向中延伸，所述基板主要区域则为包含例如像是晶体管半导体组件的区域。

所述每个导电结构层的导电结构顶部区域，都位于所述导电结构层的层顶部区域之中。所述层顶部区域则为一平面。所述每个导电结构层的导电结构底部区域，则位于所述导电结构层的层底部区域之中。所述层底部区域同样也是一平面。一平面层顶部区域或一平面层底部区域的误差，将造成像是邻近导电结构层的导电结构互相啮合(intermeshing)。

在一导电结构层的所述层顶部区域与所述层底部区域之间，并不存在像是其中配置所述导电结构层导电结构顶部区域或底部区域的中间区域。据此，在不同的导电结构层之中，则特别配置利用双重波纹技术的装置所产生的导电结构。此外，也可以利用单一波纹方法或是一种所谓的减去方法制造导电结构层，在所述减去方法中，于图形化期间利用一种像是反应离子蚀刻(RIE)方式，再次从被制造的导电结构层去除所述导电材料。

配置各别导体结构层导体结构的层或平面，较佳的是平行于所述基板主要区域，其因此也彼此平行。

一般所已知的金属化或接线，是一种特别包含信道的信道层，与包含互连以及如果适当的通道或所谓平台衬垫的一互连层替代使用。此配置特别用在所述电路装置的内部导电结构层中。

发明内容

本发明的目标，是具体说明一种具有金属化的集成电路装置，其具有改良的电力性质以及特别地开放一种新颖的应用可能性，例如制造具有特别良好电力性质的被动组件。此外，本发明也具体说明其制造方法。

所述目标所相关的电路装置是利用一种具有如同权利要求1特征的电路装置所达成。其发展则在其它权利要求中指明。

根据本发明的电路装置中，其至少具有三个直接连续的导电结构层，所述三个导电结构层的每一个都含有至少一接线互连或是多数个接线互连。在配置中，每个接线互连都具有所述互连宽度至少五倍的长度。所述互连的长度与宽度则于所述侧向方向中量测。举例而言，如果所述互连沿着其方向具有不同的宽度，则选择具有最小宽度的互连区段做为其参考宽度。

在所述集成电路装置操作期间，电流流过所述接线互连，其结果随着所述集成电路装置的填充结构或其它辅助结构而不同。

因此，根据本发明的电路装置并不展示介于两接线互连层之间所配置的信道层。在此方法中，如果邻近导电结构层的互连是沿着其完全长度或相对长区段而以彼此相邻的方式配置时，例如在具有长度为所述区段宽度十倍的区段中，便可以利用简单的方式制造具有高品质因子的线圈、具有低接触阻抗的电容器、具有低非反应阻抗的操作电压线、共轴线与其它的被动组件。

此外，在配置中，如果所述三个金属化层每一个都只在与其总长度相比之下的短区段处，例如只在其端点处含有相邻于其它金属层导电结构的互连时，根据本发明的接线便具有显著的电力性质。在此情况中，短意味着例如小于在相关导电结构层中所述互连总长度的三分之一，或甚至小于其十分之一。介于所述区段之间的区段，其所有侧边都与介电质相邻。

在所述配置中，所述三个导电结构层中的中间一个包含一中间接线互连。所述三个导电结构层中与所述基板相离最远的导电结构层，则含有远离所述基板的接线互连。所述三个导电结构层中与所述基板相离最近的导电结构层，则含有靠近所述基板的接线互连。所述中间接线互连、远离所述基板的接线互连以及靠近所述基板的接线互连，每一个都具有其顶部区域与其底部区域不与另一金属化层相邻的区段。所述区段具有至少为所述宽度或两倍所述区段宽度的总长度，且较佳的是为所述区段宽度的十倍或甚至五十倍。在所述接线互连处都具有下述的装置之一：

-所述接线互连只与在所述相关导电结构层以下直接配置导电结构层的至少两导电结构相邻，但不与所述上方导电结构层的任何导电结构相邻。

-所述接线互连只与直接在上方配置导电结构层的至少两导电结构相邻，但不与所述下方导电结构层的任何导电结构相邻。

-所述接线互连只与直接在下方配置导电结构层的至少一导电结构，以及直接在上方配置导电结构层的至少一导电结构相邻。

所有与接线互连有关的三种可能性，其具有的总长度为最小宽度的至少五倍。在配置中，所述接线互连于相同方向中延伸。在另一示范实施例中，一互连对于所述三个互连的另外两个横向延伸，例如在x方向中，而所述另外两个互连则在y方向中延伸。在另一方向中延伸的互连则像是所述三个互连的下方、中间或上方的互连。

在次一配置中，所述中间接线互连在接触区域处，与远离所述基板的接线互连以及靠近所述基板的接线互连相邻。所述接触区域则利用彼此之间具有侧向偏移的方式配置。在所述接触区域之间为所述中间接线互连的区段，其所具有的顶部区域不是与远离所述基板的接线互连相邻，就是与远离所述基板的某些其它导电结构相邻。所述中间接线互连的区段，其所具有的底部区域，不是与靠近所述基板的接线互连相邻，就是与某些其它导电结构相邻。所述中间接线互连的区段具有的长度则至少为所述区段的宽度，或是两倍宽度，较佳的是所述宽度的十倍。

其因此可能要以一种简单的方式确保在不使用通道时，电流可以从靠近于所述基板接线互连，藉由所述第一中间互连通过远离所述基质的接线互连，并于垂直方向与侧向方向中传输，或是以相反的方向传输。

在另一发展中，所述三个导电结构层的中间一个含有所述中间接线互连之外的至少一中间组件互连。所述三个导电结构层中远离所述基板的导电结构层，则含有远离所述基板接线互连之外，远离所述基板的至少一组件互连。所述三个导电结构层中靠近所述基板的导电结构层，则含有靠近所述基板接线互连之外，靠近所述基板的至少一组件互连。所述中间组件互连与一组件区段中远离所述基板的组件互连相邻。在所述组件区段处，所述中间组件互连另外与靠近所述基板的组件互连相邻。所述组件区段具有的总长度为所述组件区段宽度，例如其最小宽度的至少四倍或至少十倍，或甚至五十倍。利用这样的结构，便可能利用简单的方式制造被动组件，特别是具有高品质因子的线圈、共轴线或是在考虑彼此平行布置互连的大线段横断面而具有低非反应阻抗的线，以及垂直电容器。

由于成本与制造的理由，所述波纹结构只准许受限的轨道横断面(宽度限制而形成所谓的碟形(dishing)，以及为了成本或制造技术理由的厚度限制)。由于此项原因，且因为到目前为止所利用离散通道方式连接的互连平面，其可获得的物理参数，例如线圈的品质因子，将不如利用本发明或其发展之一时的优良。

在次一发展中，所述三个导电结构层的每一个导电结构，都包括铝或是原子比例至少为百分之60的铝。在替代发展中，所述三个导电结构层的每一个导电结构，都包括铜或是原子比例至少为百分之60的铜。就技术观点而言，由材料制造的金属化处理便藉此获得良好控制。

在根据本发明电路装置的另一发展中，所述三个导电结构层为所述电路装置的内部导电结构层。此发展克服内部导电结构层、信道层与互连层必须交替布置，以确保接线具有良好电力性质的缺点，特别是一种具有小型电阻电容(RC)的产品。

在次一发展中，举例而言，具有交替通道层与互连层的另一导电结构层是配置于所述三个导电结构层最接近所述基板的导电结构层及所述基板之间。然而，所述下方导电结构层也可以具体化为包含通道与互连两者的层。

本发明另外与制造根据本发明或是其发展之一电路装置的方法有关。在所述方法中，所述三个导电结构层每一个都利用单一波纹方法的方式制造。与一种具有两微影装置的双重波纹方法相比之下，在单一波纹方法中，于沉积一或多层电力绝缘层之后，为了开始进行各别导电结构层的导电结构，仅使用单一微影方法以将所述绝缘层进行图形化。与双重波纹方法相比之下，所述单一波纹方法可以具有较高的产出。

本发明另外与一种具有集成线圈的集成电路装置有关，也与一种具有集成共轴线的集成电路装置以及一种具有电容器的集成电路装置有关。这些被动组件也可以包含在传统的金属化层之中，其中信道层与互连层相互交替。然而，做为替代，这样的被动组件也可以与以上说明的电路装置一起结合于基板之上，特别是一种单结晶基板，例如多数连续互连层，或是在多数连续互连层以下或以上。

本发明或其发展因此提出一种设计改变，从处理技术的观点其可以简单地实作，并在”减少互连阻抗”、”符合提升电流负载电容要求”、”支持热消散”、”实作具以非常高品质因子的线圈”以及”实作垂直电容器”等方面具有良好效果。

根据本发明或其发展的解决方式提供一种接线，其中特别做为垂直电流传输的标准金属化离散通道，可部分或完全的省去，或是利用单一波纹结构中的互连平面所置换。此意味着每个金属层都可以在此平面之中于垂直或侧向方向中运送电流。

本发明或其发展可以在所有具有波纹接线结构(例如，铜金属化、铝金属化、钨金属化)的半导体技术中使用。然而，原则上也可以利用减去结构所实作(例如铝离子反应蚀刻(AL-RIE))。

技术效果：

本发明或其发展可能在不同平面中实作具有明显较大横断面的互连，并且-由于此原因以及由于被省去的离散通道，而-具有较低阻抗。也可由此获得其它不同的技术效果：

-一般来说，与标准金属化相比之下可以获得较高电流及/或较长服务寿命及/或较高操作温度等，其对于例如所谓自动化应用而言为重要的因素。

-”焦耳加热(Joule Heating)效应”，也就是说因为高操作电流与不良热消散所形成的互连加热现象，对于相同的电流以及电流密度而言，可以因为增加轨道横断面而明显减少，并因此可以证明具有减缓加热的效果。基本上即使在90纳米的制程技术的绝缘功率总线互连中，所述”焦耳加热条件”将限制可利用的电流密度为大于纯粹直流(DC)条件的程度。

-一般来说，可以达成较高的电流密度。在根据先前技术的金属化中，最大可利用电流密度通常由所述信道或所述信道/互连接触区域的电流负载能力所限制。在根据本发明的解决方案中，可以选择与需要的平面间接触区域。

-根据铜互连阻抗在尺寸小于100纳米时，一种大大增加称为”尺寸(size)”效果的效应，也就是说其特别在所述较低平面中具有最小宽度，可以利用本发明或其发展所显著降低。此意味着特别是在这些平面中的所述电阻电容(RC)组件，提升至较在标准结构中的较小程度，且可以延缓或完全避免引入”超低介电常数”介电质或是空气间隙。

本发明或其发展可以实作新颖的集成组件或是被动组件，其具有以前从未达成的物理品质因子：

-利用将所述先前互连平面两倍化或三倍化的方式获得非常厚的金属层，其可以制造具有非常高品质因子的线圈，特别是具有低串连阻抗，

-藉由在互层或内层基础上的低串连及接触阻抗，供应具有高品质因子的大面积电容，

-实作较完美屏护的共轴线或无线频率(RF)传输的互连，例如大于1百万赫或大于1兆赫，将首次变成可以信赖的。

本发明或其发展与先前技术相比之下准许一种更可靠及更节省成本的制造实作：

-本发明或其发展形成的极端情况，是一种可以特别在单一波纹结构中实作的结构。其因此包括一种单一、多次重复的模块，而仅需要极少的制造设置。

-所述临界与产出限制步骤，例如通道蚀刻、清洁、以高深宽比进行填充、高度审视与重做比率等等，都可以在利用本发明或其发展时，于其位置或平面中完全或部分的省去。较高的产出意味着每个芯片的较低成本。

-可以减少接线平面的总数，而同样的降低成本。

-可以达成在金属化中的较高封装密度，因为可以产生与以前相比之下的较大接触面积。就此理由而言，便不需要为了确保一最小接触面积，而存在对于封装密度具有不利影响的偏斜(重迭)。

-通常在先前技术中为了安全保护较高电流密度的目的或是增加产出的目的，所需要的”多余”通道，可以利用更简单及更容易的方式实作，也就是说特别在使用x与y方向中具有最小尺寸的最少可能离散通道时，并不需要额外增加面积。

-本发明或其发展准许利用放大所述垂直尺寸的方式，增加互连的横断面，而因为可以减少侧向尺寸，便因此可以节省相关面积。

-本发明或其发展在设计上具有较大的自由度与选择性。

-可以选择性的与先前技术结构结合(例如，根据传统结构的最小宽度下方互连，以及根据所述新颖结构的较高、全域互连)。

-在所述”前者”离散通道平面中的互连侧向尺寸，可以在所述(波纹)设计规则的背景中，以连续变量方式及任意方式选择。

-利用本发明或其发展，其可能满足结合或埋嵌技术的不同要求，例如在双极互补性氧化金属半导体(BiCMOS)技术中的”厚”及”薄”的接线。

-本发明或其发展可以使芯片上的电流分布较佳并较均匀的配置。

-与先前技术相比之下，由于具有较低的互连阻抗，功率损失便较低，并可减少在所述设计中所需的”重复器(repeater)”数量。

-本发明或其发展对所述互连中的电阻电容(RC)组件并无不利影响，其愈增地限制总体效能。重要的是本发明或其发展提供一种在之前无法获得的技术解决方式，其用于减少互连的阻抗，而不需同时增加互连之间所述接线与所述垂直电耦所需要的面积。

-一完整考量也显示本发明或其发展对于所述电阻电容(RC)组件的正向效果，例如其电容因子并不直接正比于所述互连厚度而增加，而是一较小的范围，而且所形成的电阻电容(RC)产品也因此可以更小。所述”尺寸”的缩减效果也可以形成一种小型电阻电容(RC)产品。

-此外，在局部接线情况中，其通常不是由线电容所主导，而是由被驱动电容所主导，例如所述金属半晶体管的闸极电容，其具有减少阻抗的效果，而因此所述阻抗在所述电阻电容(RC)产品中正比于1/d，也同样具有正向效果，其中d为一金属化层上互连或是多数金属化层上两倍化或三倍化互连的总厚度。

这不但可以在一种手工最佳化的”完全传统”配置情况中使用，也可以在所述合成”半传统”区块-利用到目前为止的普遍接线概念-中使用。其因此可能根据要求，利用6个单一互连平面及5个通道平面(在较小效能关键的区块)的方式，或是利用4个双重互连平面及3个信道平面(在效能关键的区块)的方式，而在相同芯片上实作例如11层金属层。

接线便藉此可以具体指明，可以被部分或完全省去在所有或在选择平面主导垂直电流传输的所述标准金属化离散通道，并利用互连平面所取代。此意味着所述相关金属层可以在此层或平面中垂直地或侧向地负载电流。

总结来说，本发明或其发展与下述技术问题的降低或解决相关：

-在未来大尺寸集成半导体系统中，避免接线变的更复杂，或是避免所谓的”接线灾难”，

-降低接线阻抗，特别是在电压供应线(电力输送)与电感的情况中，

-减少所述电阻电容(RC)组件，例如在总线系统的情况中，

-由屏护关键线的方式减少电耦或干扰的情况，特别是利用例如共轴线的三维(3D)接线以及无线电频率(RF)互连所减少，

-减少功率损失以及所述组件或集成电路装置的加热效应，特别是利用具有相对介电常数小于3.9或小于3的”低介电常数”介电质，

-根据铜互连将非反应阻抗提升至大于如90纳米尺寸技术中所预期的范围，在未来接线中减少所谓的”尺寸效应”。

-减少所述可靠损失，特别是由电流密度/阻抗关键互连/信道转移所造成的损失，

-利用狭窄”处理窗”所形成的产出损失及复杂处理实作，特别是利用减少产出限制通道的需要数目以及利用所述较少要求的”单一波纹结构”。

附图说明

以下将参考伴随图示说明本发明的示范实施例，其中：

图1显示穿过一集成电路装置金属化的横断面，

图2显示一集成电路装置金属化的三维视点，

图3显示在金属化中配置的线圈，

图4显示在金属化中配置的集成共轴线，

图5显示在金属化中配置的线圈，以及

图6显示穿过具有一集成电容器的金属化横断面。

具体实施方式

图1显示穿过一集成电路装置10金属化的横断面。所示横断面位于正交于一基板20主要区域平面所延伸方向的平面中，同样的，所述基板包含多数个集成组件，例如集成双极晶体管或场校晶体管。

卡式坐标系统12具有x轴14、y轴16与z轴18。在图1中显示的横断面则位于x-z平面中。相比之下，所述基板20的主要区域位于x-y平面中。联结第2至图6所显示的坐标系统112、212、312、412与512，且对于坐标系统12所进行的陈述也适用于这些坐标系统的位置。

所述电路装置10在所述基板20之上直接包含一接触层22，特别是包含接触K2、K4、K6、K8、K10及K12。所述接触K2至K12提供垂直电流传输。做为范例，所述接触K2至K12是由钨所形成，其包含以不同于钨的材料所制造的导电线层。所述接触K2至K12都具有相同的侧向尺寸。

在所述接触层22的制造期间，供应例如由二氧化硅所制造具有电绝缘性质的绝缘层24。利用微影方法的协助，在所述绝缘层中蚀刻用于所述接触K2至K12的接触洞。接着沉积用于填充所述接触洞的材料。之后进行用于接触K2至K12的材料沉积。接着进行例如一种化学机械研磨(CMP)步骤，移除用于所述接触K2至K12接触洞外侧的填充层材料与接触材料。在所述平面化之后，沉积一电绝缘辅助层26，其与所述绝缘层25相比之下厚度较薄。做为范例，所述绝缘层24的厚度介于100纳米至500纳米之间的范围。所述辅助层26的厚度则例如介于30纳米至70纳米之间的范围。所述辅助层26做为一蚀刻终止层及/或抵抗铜扩散的阻滞层。举例而言，做为所述辅助层26的适当材料为氮化硅。

沉积所述辅助层26之后，进行绝缘层30的沉积，举例而言，其利用具有厚度介于200纳米至500纳米范围之间的电力绝缘材料所制造。利用微影方法制造用于金属化层28导电结构的沟渠及切割(cutout)或洞，其在之后也称为金属化层1。在所述金属化层28中的导电结构彼此在x方向中具有不同尺寸。此外，所述导电结构彼此在y方向中也具有不同尺寸。在蚀刻做为金属化层28导电结构的沟渠及切割(cutout)期间，利用一种过度蚀刻的效果将所述辅助层26贯穿。接着制造局部互连34、36与38以及通道40，尤其是传统波纹技术之中。所述互连34于x方向中延伸，并与所述接触K2及K4连接。相比之下，所述互连36于y方向中延伸，并将所述接触K6连接至一(未描述)导电结构或是所述接触层22的一(未描述)接触。所述互连38于x方向中延伸，并与所述接触K8及K10连接。所述互连34、36及38则具有例如介于80纳米与200纳米范围之间的最小侧向宽度。所述互连34、36及38的长度每一个都大于例如500纳米，但小于1微米，特别是小于10微米。

相比之下，所述通道40在x方向与y方向中具有相同的侧向尺寸，并做为将所述接触12连接至配置在所述金属化层28上金属化层42的互连。在制造所述金属化层42之前，再次以化学机械研磨(CMP)步骤的协助进行平面化。

图1另外显示所述互连34、36及38及所述通道40的各别底部区域B2、B4、B6及B8以及各别顶部区域D2、D4、D6及D8。在所述示范实施例中，所述顶部区域D2至D8位于一平面之中。相比之下，所述底部区域B2至B8由于在所述金属化层28中接触层22的较佳互相啮合，而位于两平面之中，但所述两平面之间的距离小于50纳米，且特别是小于20纳米。所述金属化层22与28则在此距离中互相啮合。

在所述化学机械研磨(CMP)步骤之后，沉积一辅助层32，对于所述材料组成与厚度则与对于所述辅助层26的陈述相同。在沉积所述辅助层32之后，沉积另一具有电力绝缘性质的绝缘层44，而在所述示范实施例中，其厚度小于所述绝缘层30，例如至少小于50纳米。制造所述金属化层42的互连48与50，尤其是利用一单一波纹方法的协助于所述绝缘层44中制造。此外，所述金属化层42也包含(未描述的)通道。所述导电结构48、50则-与所述导电结构34至40的相同方式-利用一种像是氮化钽层的填充层所填充，以做为铜扩散阻滞。所述互连48在x方向中延伸，并除了处理限制以外，具有与所述互连34的相同长度。因此，所述互连48提供所述互连34与配置在所述互连48上次一较高金属化层52导电结构之间的垂直电流传输，也同样提供介于所述接触K3与K4之间的侧向电流传输。所述互连50于y方向中延伸，并提供所述通道40的连接。

在一化学机械研磨(CMP)步骤之后，再次沉积一辅助层46，对于所述材料组成与厚度则与对于所述辅助层26的陈述相同。接着沉积具有电力绝缘性质的绝缘层54，其具有例如与所述绝缘层44的相同厚度，或是大于所述绝缘层44厚度50纳米的厚度。在所述绝缘层54中，利用单一波纹方法的协助制造用于互连与通道的切割(cutout)，可参考例如用于互连58的切割。在一电解铜沉积之后，再次进行一化学机械研磨(CMP)步骤。

接着提供一电力绝缘辅助层56，对于所述材料组成与厚度则与对于所述辅助层26的陈述相同。

接着供应具有电力绝缘性质的金属化层60绝缘层62，其中制造信道与互连66、68两者。所述金属化层60的导电结构也同样利用单一波纹方法的协助所制造。

在次一化学机械研磨(CMP)步骤之后，供应一辅助层64，对于所述材料组成与厚度则与对于所述辅助层26的陈述相同。接着供应一绝缘层72，其中制造一金属化层70的导电结构74与76。另一金属层80则利用点符号所指出。

所述互连58在x方向中布置，并在其左手端与所述互连48相邻。所述互连58的中间部分则与所述互连66相邻。所述互连58的右手端则与x方向中布置的所述互连68相邻。

所述互连74于y方向中布置。所述互连76于x方向中布置，并在其左手端与所述互连68的右手部分相邻。所述互连68的区段AB1至AB3以及所述互连68的各别区段，并不与任何另外导电结构相邻。所述区段AB1、AB2与AB3每一个分别都具有所述互连58及68至少五倍宽度的长度。

因此，在x-y平面中，所述接触层22以及所述金属化层28、42、52、60、70、80平行于所述基板20主要区域。

图2显示一集成电路装置110金属化的三维视点，其与所述电路装置10相同，包含多数个连续互连层M1至M5。所述电路装置110导电结构也同样利用单一波纹技术所制造，其参考结果则与利用对于图1的说明所给定。

所述电路装置110同样也包含例如利用单结晶硅所制造的半导体基板120。一接触层122，举例而言，其与所述接触层22同样建构，则位于图2中描述一半导体基板120与一第一金属化层之间。在y方向中布置的互连124则在所述重迭金属化层M1中描绘。一互连126则特别配置于在所述金属化层M1上的金属化层M2之中，所述互连具有三个连续区段A2、A4与A6，所述两区段A2与A6布置于y方向中。所述区段A4在其端点处连接所述区段A2与A6，并在x方向中布置。所述区段A6则例如长于所述区段A2。

所述互连128与130则描绘于配置在所述金属化层M2以上的金属化层M3中。所述互连128从其相邻的所述区段A4中间部分于y方向中延伸。相比之下，所述互连130从其相邻的所述区段A6自由端于x方向中延伸。做为范例，所述金属化层M3在所述区段A2自由端也包含一通道140，以替代所述互连128。

所述金属化层M4包含一互连132，其包含区段A10、A12、A14与A16，并依序位置于y方向、x方向、y方向与x方向之中，其形成一矩形或方形框的3/4。所述区段A16与所述互连128相邻。做为替代，所述通道140则与所述区段A10相邻。

一互连134则描绘于配置在所述金属化层M4以上的金属化层M5中，所述互连依次含有区段A20、A22、A24与A26。在所述金属化层M4中的区段A20至A26则与在所述金属化层M3中区段A10至A16的相同位置，在两层中相同的x、y位置则做为参考点。因此，做为范例，所述区段A20直接位于所述区段A10上方，并沿着其完全长度与所述区段A10相邻。所述互连132与134因此形成一种所谓的”双重”互连，其线横断面便获得放大，例如与一互连132或134横断面相比之下的两倍大小。在另一示范实施例中，也可以利用三倍或多于三倍的方式，在彼此上方进行互连配置，例如为了高电流流动的线通道，特别是为了供应电压线。

介于一互连区段之间的边界，例如其可以用来定义介于所述互连改变其方向位置处，内部与外部边缘之间的连接区域，举例而言，参考辅助线136。接着，长度指示则与例如所述辅助线136的平均长度有关。

所有所述金属化层M1至M5都另外包含像是(未描述的)信道导电结构，其只提供垂直电流传输，并例如在x方向与y方向中具有相同尺寸。做为替代，在所述金属化层M1至M5中并不存在通道。

图1与图2结构显示所述解决方法。在本发明中的平面选择可以根据技术、需要、要求与被整合组件而决定。所述应用较佳的是在一种”全体互连”的一或多数层之中作用，例如在电力轨道(rail)或电力格网(数字电路区块)、功率总线线、静电放电(ESD)总线(模拟/混合信号电路区块)、三维接线(共轴)、电感、无线电频率(RF)互连等等之中。然而，也可以在”局部互连”的情况中使用，像是静电放电(ESD)保护组件的连接，并从特定观点而言是有用的。

图3显示显示在一集成电路装置210金属化中配置的线圈221或电感。首先，进行用于在例如硅晶圆基板220上制造微机电装置的处理步骤，以制造所述电路装置210。接着制造一接触层的(未描述)接触。依序制造一金属化层M1a与一金属化层M2a，例如利用彼此依序进行的两次单一波纹方式。图3描述所述金属化层M1a的互连222，其在y方向中布置，并形成所述线圈221的供应线。

所述金属化层M2a包含一通道224，尤其是邻近于所述互连222的一端。所述金属化层M2a(于图3中未显示)的一互连则介于所述互连另一端与所述线圈221卷绕之间。

利用沉积金属间介电质(IMD)层的方式以单一波纹(SD)结构制造次一金属化层M3a，其例如由二氧化硅或是低介电参数的材料所制造，并利用参考图1所说明的方法，制造选择性的蚀刻终止、抗反射覆盖(ARC)与硬式屏蔽层。接着利用传统阻抗覆盖、微影、条状蚀刻与清洁步骤的方式，制造用于互连226的沟渠。所述沟渠具有例如从0.5微米至2微米范围间的深度。所述阻滞与互连材料的沉积以及后续化学机械研磨(CMP)及清洁步骤，以及介电覆盖层的沉积，是以随意几何利用单一波纹(SD)结构所进行的金属化层M3a制造。所述互连226的内部端邻近于在所述金属化层M2a中线圈221-在图3中由所述线圈转圈所隐藏-的互连。此外，在所述金属化层M3a中，在所述金属化层M2a中所述信道224的相同位置处，制造一信道228。

一金属化层M4a在此位置处以离散信道替代一平面或层。所述第四金属化层M4a的侧向尺寸则适应于在线圈制造位置处的所述金属层M3a，而(在设计规则的脉络中)于其它位置处则可以任意选择。接着，所述沟渠深度则介于以上指明的范围之中。在单一波纹(SD)结构中制造金属化层M4a的步骤序列，基本上对应于所述金属化层M3a的叙述。在所述金属化层M4a中制造一互连230，所述互连具有与所述互连226的相同方向，并在其完整方向中与所述互连226相邻。此外，所述金属化层M4a在所述信道228上包含一信道232。

利用所述模块建构，可以在单一波纹(SD)结构中利用相同的处理步骤制造一金属化层M5a。所述尺寸则模拟于前述步骤。其中制造一互连234，其具有与在所述线圈221区域中互连230的相同方向，并另外形成所述线圈221的另外连接。所述金属化层M5a另外包含配置在所述信道232上的信道236。

如同可从图3所见，因此所制造的集成线圈221具有例如在1.5微米至6微米范围之间的卷绕高度，其与在传统双重波纹结构中必须以困难及高成本耗费方式所实作的相同。所述卷绕横断面，也就是其宽度乘以高度，是明显大于标准结构中的相对应组件。在具体项目上，所述卷绕的总高度为标准结构中的相对应线圈的三倍，或至少一倍半的高度。此意味着利用其它相同的尺寸，能够具有相较于参考线圈为明显高的物理品质因子。做为替代，可以透过根据本发明具有所述结构，获得与标准结构相比之下具有较佳品质因子、具有较小侧向尺寸的线圈，其也形成显著的面积节省。所述连接的供应与朝外配置便因此受到影响，例如在所述金属化层M5a的最顶层，或是藉由一种”下方通道(underpass)”协助下的最下方层(在此为第一层)。

所述线圈221具有利用所述三重互连226、230与234的连续区段A、B、C、D、E、F及G所形成的1又3/4圈。所述区段A、C、E与G在y方向中延伸，并具有依序减少的长度。相比之下，所述区段B、D与F在x方向中延伸，并同样依序具有减少的长度。所述互连226、230与243的宽度位于例如1微米至10微米的范围中。所述互连226、230与234的长度每一个都介于例如10微米至500微米的范围之间。

所述线圈的另外处理与完成，则由传统的方法与处理所产生。

在其它示范实施例中，所述线圈221位于其它金属化层之中，或是所述卷绕只位于二、四或多于四个的金属化层之中。

图4显示在一集成电路装置310金属化中配置的共轴线321。首先，实作在例如一硅晶圆基板320上制造微机电组件的处理步骤。之后以此领域的已知步骤进行(在图4中未描述)接触以及一金属化层M1b的制造。在所述共轴线321位置处，一互连322形成所述共轴线321的基础平板，并具有特别宽的矩形轮廓，例如介于10微米至20微米范围之间的宽度，特别是具有14微米的宽度。

之后利用沉积金属间介电质(IMD)层(二氧化硅或是低介电参数材料)的方式以一单一波纹(SD)结构制造金属化层M2b，以传统的方法制造选择性的蚀刻终止、抗反射覆盖(ARC)与硬式屏蔽层。接着另外利用传统阻抗覆盖、微影、条状蚀刻与清洁步骤的方式制造沟渠。所述阻滞与互连材料的沉积以及后续化学机械研磨(CMP)及清洁步骤，以及介电覆盖层的沉积，是以随意几何利用单一波纹(SD)结构所进行的金属化层M2b制造。在所述共轴线位置处，所述第二金属层的宽度则例如为2微米，是明显小于所述下方层的宽度。两互连324、326则于所述金属化层M2b中终止，例如与所述互连322的纵侧切齐。

利用所述模块建构，可以在单一波纹(SD)结构中利用相同的处理步骤制造一金属化层M3b。所述互连328与332的位置、长度及宽度与在所述金属层M2b中分别用于互连324与326的数值相符。此外，在用于所述金属化层M3b的屏蔽中，在处理的过程中提供并制造例如具有2微米宽度的另一互连330。所述互连330位于所述金属化层M3b中两外侧互连328与332的中央位置。所述互连330与所述完整共轴线321相同于x方向中延伸，例如多于其50微米或多于其100微米。

再次利用所述模块建构，可以在单一波纹(SD)结构中利用相同的处理步骤制造一金属化层M4b。所述互连324与332的位置、长度及宽度与在所述金属层M2b中分别用于互连324与326的数值相符。所述互连324、328与334形成所述共轴线321的一侧边。相比之下，所述互连326、332与336形成所述共轴线321的另一侧边。

同样利用所述模块建构，可以再次在单一波纹(SD)结构中利用相同的处理步骤制造一金属化层M5b。形成所述共轴线321顶部平板的互连328位置、长度及宽度，则与在所述金属化层M1b中用于所述互连322所选择的数值相符。在所述周围方向中完全闭合的屏护鞘型结构，也已经围绕在所述金属化层M3b中所配置的中央共轴互连330。

在所描述的处理步骤中，已经对于目前有兴趣的组件陈述其尺寸。不用另外说明，在设计规则的脉络中，也可以在具有其它侧向尺寸晶圆结构的其它位置上制造属于其它电路部分，特别是以图1至图6所说明的电路装置。

所述电路的其它处理与完成则利用传统的方式与处理所完成。在其它示范实施例中，利用多于五个金属化层做为所述共轴线的制造。做为范例，接着便由在两金属化层中的互连形成所述屏护中央线。具有多数彼此电力绝缘互连的共轴线也可根据另一示范实施例所制造，所述内部导体则位于一金属化层或多数金属化层以及所述鞘型范围中，例如垂直于所述共轴线的纵轴，并具有方形或矩形的横断面。在其它示范实施例中，所述共轴线的方向在例如x方向与y方向中改变。在各自金属化层M1b至M5b之中的导电结构尺寸也可以进行选择，例如具有介于0.1微米至2微米范围之间用于所述内部导体或用于所述侧边的最小侧向宽度。

图5显示在一集成电路装置420金属化中配置的线圈421。首先，实作在例如一硅晶圆基板420上制造微机电组件的处理步骤。之后以参考图3所说明的技术方式，进行(未描述)接触层与金属化层M1c及金属化层M2c导电结构的制造。这造成至所述金属化层M1c中互连422的提升，所述互连于其尺寸、其位置以及其材料都对应于所述互连222。形成对应于所述信道224的信道424，尤其是在所述金属化层M2c之中。一互连425则对应于参考图2所说明金属化层M2a的互连。

利用制造所述金属化层M3a的方法制造所述金属化层M3c，所述线圈421的互连326则对应于所述互连226，并特别产生对应于所述信道228的信道428。用于所述互连426的适当互连材料则为钨或铜，但以可以使用铝、金、银或其它材料。所述金属化层M3c在此位置处以离散信道取代平面。

接着利用反应离子蚀刻(RIE)或是其它的减去式图形化技术方式制造金属化层M4c，制造对应于所述互连230的互连430，以及对应于所述信道232的信道432。在所述化学机械研磨(CMP)处理进行之后沉积一阻滞层或像是氮化钽/钛/氮化钛的阻滞层堆栈，其具有例如15纳米/10纳米/20纳米的厚度，之后沉积具有2.8微米铝铜或是具有例如40纳米厚度选择性氮化钛层的沉积。死数沉积接着在一种物理气象沉积(PVD)工具中完成，其不需要真空中断。所述第四金属化层M4c的侧向尺寸与在所述被制造线圈421位置处的金属化层M3c相适应，或是稍微大于其尺寸，而(于设计规则脉络中)在其它位置处则可以任意选择。接着在例如一种含氯等离子体反应离子蚀刻处理(氯/三氯化硼化学药剂)中，利用端点侦测的方式将所述金属层堆栈进行图形化。

接着也可以替代的完成以下步骤：

a)已知被动保护层的沉积及图形化，像是二氧化硅/氮化硅(Si₃N₄)，或

b)一水平中间介电质的沉积，其例如由等离子体增强化气相沉积(PECVD)二氧化硅及高密度等离子体(HDP)二氧化硅所制造，具有足够的总厚度(在此至少为2.8微米)，利用化学机械研磨进行平面化，并在产生的平面支撑上另外沉积一单一等离子体增强化气相沉积(PECVD)二氧化硅金属间介电质(IMD)层。其厚度则根据接着在单一波纹结构中所制造的后续金属平面要求厚度所选择。所述用于在单一波纹结构中选择性金属化层M5c的制造步骤序列则对应于对于所述金属化层M3c的描述，并制造对应于所述互连234的互连434以及对应于所述信道236的信道436。

如果所述处理是以根据说明a)的被动制造所终止，则已经制造具有总扰卷高度为例如4.0微米的集成线圈421，其与在传统双重波纹结构中必须以困难及高成本耗费方式所实作的相同。在例如60×80平方微米的被动层中，可透过对应开口410同时将铝衬垫442移除覆盖，所述衬垫是用于已知的黏合或产生接触的目的。所述铝衬垫同样的配置于所述金属层M4c之中。此波纹与反应离子蚀刻(RIE)结构的结合便因此特别是用于具有高品质因子线圈的节省成本制造。

有关所述互连426、430与434的区段a至g区段配置，则分别参考互连226、230与234的区段A至G区段，其已经参考图3所说明。其它电路的处理与完成则利用传统方式与处理进行。

图6显示穿过具有一集成电路装置510的金属化横断面，所述集成电路装置510包含一电容器521。所述电容器装置521在例如六个依序彼此相邻的金属化层530至538上延伸。所述电容器装置包含：

-一导电结构582，其具有与在所述金属化层530中电容器装置521中间导电结构相比之下的较大面积，所述导电结构582同时形成一基础平板与一连接平板，做为所述电容器装置521的垂直电极，

-一导电结构584，其具有与在所述金属化层580中电容器装置521中间导电结构相比之下的较大面积，其具有例如与所述导电结构582的相同面积，并形成所述电容器装置的顶部平板，或是做为所述电容器装置521的垂直电极，

-一第一垂直部分电极，其包括在z方向中延伸的三个导电结构600、602与604，所述导电结构600、602与604以此次序分别位于所述所述金属化层540、550与560之中，并具有同样的x位置。所述导电结构600与所述导电结构582相邻。所有的三个导电结构600、602与604都具有大于其宽度五倍的长度。

-一第二垂直部分电极，其包括在z方向中延伸的三个导电结构610、612与614，所述导电结构610、612与614，以此次序分别位于所述所述金属化层550、560与570之中，并具有同样的x位置。所述导电结构614与所述导电结构584相邻。所有的三个导电结构610、612与614都具有大于其宽度五倍的长度。

-一第三垂直部分电极，其包括在z方向中延伸的三个导电结构620、622与624，所述导电结构620、622与624，以此次序分别位于所述所述金属化层540、550与560之中，并具有同样的x位置。所述导电结构620与所述导电结构582相邻。所有的三个导电结构620、622与624都具有大于其宽度五倍的长度。

-一第四垂直部分电极，其包括在z方向中延伸的三个导电结构630、632与634，所述导电结构630、632与634，以此次序分别位于所述所述金属化层550、560与570之中，并具有同样的x位置。所述导电结构634与所述导电结构584相邻。所有的三个导电结构630、632与634都具有大于其宽度五倍的长度。

-一第五垂直部分电极，其包括在z方向中延伸的三个导电结构640、642与644，所述导电结构640、642与644，以此次序分别位于所述所述金属化层540、550与560之中，并具有同样的x位置。所述导电结构640与所述导电结构582相邻。所有的三个导电结构640、642与644都具有大于其宽度五倍的长度。

-一第六垂直部分电极，其包括在z方向中延伸的三个导电结构650、652与654，所述导电结构650、652与654，以此次序分别位于所述所述金属化层550、560与570之中，并具有同样的x位置。所述导电结构654与所述导电结构584相邻。所有的三个导电结构650、652与654都具有大于其宽度五倍的长度。

形成所述电容器第一主要电极部分的所述第一垂直电极、所述第三垂直电极与所述第五垂直电极，是据此与形成所述电容器521第二主要电极部分的所述第二垂直电极、所述第四垂直电极与所述第六垂直电极连接。介于所述垂直电极之间则是一种(未描述的)绝缘材料，例如二氧化硅或是具有相对介电系数大于4的高介电常数材料。

在其它实施例中，所述中间导电结构于x方向中延伸。所述电容器装置使用多于或少于六个金属化层。所述垂直电极的数量也因此改变，并例如介于2至100之间。

在所述示范实施例中，在图6中描述的导电结构是利用铜或铜合金以单一波纹技术所制造。然而，在其它示范实施例中，也可以使用不同的材料及不同的制造技术，例如利用铝合金，并藉由反应离子蚀刻(RIE)方法的协助进行图形化。

参考第3至图6所说明的被动组件也可以与具有交替互连层及通道层的传统金属化结合，也可以与具有多数连续互连层的新颖金属化结合。

组件符号

10集成电路装置

12坐标系统

14x轴

16y轴

18z轴

20半导体基板

22接触层

K2至K12接触

24绝缘层

26辅助层

28第一金属化层

30绝缘层

32辅助层

34至38互连

B2至B8底部区域

D2至D8顶部区域

40通道

42第二金属化层

44绝缘层

46辅助层

48、50互连

52第三金属化层

54绝缘层

56辅助层

58互连

60第四金属化层

62介电层

64辅助层

66、68互连

70第五金属化层

72绝缘层

74、76互连

80金属化层

110电路装置

112坐标系统

120半导体基板

122接触层

M1至M5金属化层

124、126互连

A2至A6区段

128至134互连

136辅助线

A10至A26区段

140通道

210电路装置

212坐标系统

220基板

M1a至M5a金属化层

221线圈

222互连

224通道

226互连

228通道

230互连

232通道

234互连

236通道

A至G区段

310电路装置

312坐标系统

320基板

M1b至M5b金属化层

321线圈

322至328互连

410电路装置

412坐标系统

420基板

M1c至M5c金属化层

421线圈

422互连

424通道

425、426互连

428通道

430互连

432通道

434互连

436通道

a至g区段

440切割

442连接衬垫

510电路装置

512坐标系统

521电容器

530至580金属化层

582至654导电结构

Claims (9)

1.一种具有一集成组件的集成电路装置，其特征在于包括靠近一基板的组件互连、一中间组件互连以及远离所述基板的一组件互连，其利用此次序以增加相距于所述基板距离的方式配置，并在一组件区段中具有相同方向，

在所述组件区段中，每一个所述组件互连都包含一平面底部区域以及一平面顶部区域，

在所述组件区段中，每一个组件互连的长度都至少大于其宽度的五倍，或是至少大于其宽度的十倍，

在所述组件区段中，所述中间组件互连的顶部区域与远离所述基板的组件互连底部区域相邻，

在所述组件区段中，所述中间组件互连的底部区域与靠近所述基板的组件互连顶部区域相邻。

2.一种具有一集成组件的集成电路装置，其特征在于包括靠近一基板的组件互连，以及远离所述基板的一组件互连，其利用此次序以增加相距于所述基板距离的方式配置，并在一组件区段中具有相同方向，

在所述组件区段中，每一个所述组件互连都包含一平面底部区域以及一平面顶部区域，

在所述组件区段中，每一个组件互连的长度都至少大于其宽度的五倍，或是至少大于其宽度的十倍，

在所述组件区段中，靠近所述基板的组件互连顶部区域与远离所述基板的组件互连底部区域相邻。

3.如权利要求1或2所述的集成电路装置，其中所述组件区段形成一线圈(221)的至少一转圈。

4.如权利要求1或2所述的集成电路装置(10)，其中所述中间组件互连(230)的顶部区域沿着整个所述组件区段(A至G)或是沿着至少50微米的长度而与远离所述基板的组件互连(234)底部区域相邻，且/或其中所述中间组件互连(230)的底部区域沿着整个所述组件区段(A至G)或是沿着至少50微米的长度而与靠近所述基板的组件互连(226)底部区域相邻。

5.如权利要求1或2所述的集成电路装置(10)，其中靠近所述基板的组件互连顶部区域沿着所述完整组件区段或是沿着至少50微米的长度而与远离所述基板的组件互连底部区域相邻。

6.如前述权利要求1或2所述的集成电路装置，其中所述组件互连分别位于一导电结构层中，或位于一各别的导电结构层中。

7.如权利要求6所述的集成电路装置，其中一导电结构层为一种具有接线互连的互连层，且其中一相邻于所述导电结构层的导电结构层为一种信道层，或其中所述两导电结构层为具有接线互连的互连层。

8.如权利要求7所述的集成电路装置，其中所述每一个接线互连都具有一中间区段，其并不与另一导电结构层的任何导电结构相邻，所述中间区段较佳的是相距所述互连每一端点为至少三分之一的互连长度。

9.如前述权利要求1或2所述的集成电路装置，其中在所述互连的顶部区域上配置一种不同于所述互连内部中的导电材料，其较佳的是为钽、氮化钽、钛、氮化钛、钨、氮化钨或钌。

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