CN1217403C - 多层配线装置和配线方法以及配线特性分析和预测方法 - Google Patents

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Abstract

本发明的多层配线装置，具备：在同一方向上保持间距排列的多条配线(M1a，M1b，…，M1h，M2a，M2b，…，M2f、M3a，M3b，…，M3h)的，该保持间距排列的方向相互交叉地叠层的多个配线层(M1，M2，M3)。还具备：所述多个配线层(M1，M2，M3)的，使所述多条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h)相互连接，以使相邻配线得到各不相同的第1、第2电位的多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)。

Description

多层配线装置和配线方法以及配线特性分析和预测方法
相关申请参考文件
本申请基于2002年2月22日的日本专利申请№2002-46765号，在这里可一并参阅。
技术领域
本发明涉及多层配线装置和配线方法以及配线特性分析和预测方法。更详细地说，涉及采用微细间隔多层配线结构的并排配线间电容形成的去耦电容。
背景技术
在大规模集成电路(以下称“LSI”)中，迄今为止对电路的电源电压及电流供应是稳定的。但随着电路数目的增大、芯片面积增大，更由于高速动作，在电路中出现瞬间大电流流动，因配线阻抗及电感引起的电源线(VDD配线，VSS配线)的电压降(电源噪音)导致电路发生误动作等弊病。将去耦电容插入VDD配线、VSS配线间可减轻这种弊病。即亦，为减轻所述弊病，以往采用在LSIpackage插件的VDD引线(pin)与VSS引线间插入陶瓷电容器的方法。但是，虽然这种方法对减低输入输出驱动等的电源噪声有效，但对于减少芯片内的大电流在高速驱动电路产生的电源噪声(尖峰脉冲电流)则不起作用。
作为减低电源噪声的其他方法，已知有采用MOSFET(Metal OxideSemiconductor Field Effect Transistor)的栅极氧化膜电容的方法。该方法使用MOSFET的栅极氧化膜电容，在VDD配线、VSS配线间设置去耦电容，以此使吸收所述尖峰脉冲电流。作为用来使电源噪声减低的方法，这种方法是有效的。但是，存在高频特性及高速特性差的缺点。此外还存在这样的缺点，即需要大栅极面积的电容，栅极氧化膜的微小的针孔会导致VDD配线、VSS配线间的漏电流增大，结果使耗电增加。
近年来也提出了利用遍及多个配线层产生的，多层配线的并排配线间产生电容，将VDD配线与VSS配线交互连接，以在片内制作大去耦电容的提案(例如2001 Symposium on VLSI Circuits Digest of Technical Paper，pp，201-204所述的提案)。该提案的去耦电容是利用金属配线间的电容形成的。因此，与采用所述MOSFET的栅极氧化膜电容的方法相比，具有可提供高频特性和高速特性都好的去耦电容的优点。但是，在该提案的去耦电容的情况下，不能使信号线横过该电容配线区域。因此，该提案的去耦电容只能配置在LSI芯片内的周边部，在需要吸收大电流高速驱动的电路的尖峰脉冲电流的情况下，也不能设置在该电路附近，这是个大问题。
发明内容
本发明的第1目的在于，提供可形成高频特性及高速特性俱佳的大的去耦电容，同时能横过电容配线区域布设信号线，在LSI芯片内的以大电流进行高速驱动的电路的附近也可以配置的多层配线装置和配线方法以及配线特性分析和预测方法。
本发明第1种形态的多层配线装置，包括在同一方向上保持间距排列的多条配线的，其保持间距排列的方向相互交叉地叠层的多个配线层，以及将所述多条配线相互连接，以向所述多个配线层的相邻配线供给各不相同的第1、第2电位的接点部。
本发明第2种形态的多层配线装置，具备使同一方向上保持间距排列多条配线的多个配线层通过多个接点部的纵方向上连接形成的多层配线结构的配线元件块；所述多个配线层形成叠层，在积层时使各配线保持间距排列的方向相互交叉；且对相邻配线供给各不相同的第1、第2电位。
本发明第3种形态的多层配线装置，具备使在同一方向上保持间距排列p(i)条(i＝3～k)配线的n个(n≥2)的配线层通过多个接点部在纵方向上连接的形成的，由m层(m≥n)构成的多层配线结构的配线元件块；所述n个的配线层形成叠层，在叠层时使各配线保持间距排列的方向相互交叉，且在所述p(i)条配线中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)被分配为也可以作为信号线使用的配线，同时，除所述信号线外，对相邻配线供给各不相同的第1、第2电位。
本发明第4种形态的多层配线装置的配线方法，是p(i)条(i＝3～k)配线保持间距排列于同一方向，同时所述p(i)条配线中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)被分配为可作为信号线使用的配线，且除所述信号线外，相邻配线得到不相同的第1、第2电位的n个(n≥2)配线层(M3，M2)，通过多个接点部形成叠层，在积层时使各配线保持间距排列的方向相互交叉，构成由m层(m≥n)组成的多层配线结构的配线元件块形成的多层配线装置的配线方法；该方法将多个配线元件块配置成矩阵状，使得在半导体芯片上的电源配线区域或电路块间信号配线区域不相互重合，将所述多个配线元件块的，连接于第1，第2电位供给源的第1、第2电位配线通过第1、第2电源线共同连接，将横跨于所述多个配线元件块间的信号线通过元件块间连接配线相互连接，将横跨于同一配线元件块内的上下配线层的信号线通过接点配线相互连接。
本发明第5种形态的多层配线装置的配线特性分析和预测方法，是包括以下步骤，即
p(i)条(i＝3～k)配线保持间距排列于同一方向上，同时所述p(i)条配线中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)被分配为能够作为信号线使用的配线，且除所述信号线外，相邻配线得到各不相同的第1、第2电位的n个(n≥2)配线层通过多个接点部叠层，且在叠层时使各配线的保持间距排列的方向相互交叉，这样叠层形成的由m层(m≥n)组成的多层配线结构的多个配线元件块被配置成矩阵状，而且在半导体芯片上的电源配线区域或电路块间信号配线区域不相互重合；将所述多个配线元件块的，连接于第1、第2电位供给源的第1、第2电位配线通过第1、第2电源线共同连接，将横跨于所述多个配线元件块间的信号线通过元件块间连接配线相互连接，将横跨于同一配线元件块内的上下配线层的信号线通过接点配线相互连接形成的多层配线装置的配线特性分析和预测方法；对与同一配线元件块内的信号线的配线结构相应的输入输出信号传播特性进行分析，并以其结果为依据算出横跨于所述多个配线元件块间的信号线的信号传播特性。
本发明第6种形态的多层配线装置，具备将多个配线层叠层形成形成的，具有各不相同的尺寸的多层配线结构的多个配线元件块。
采用本发明的多层配线装置和配线方法以及配线特性分析和预测方法，可有效且系统化地规定对各配线层的相邻配线如何通过穿孔接点供给第1电位或第2电位。
而且，在通过删除穿孔接点，不对某配线供给第1电位或第2电位的情况下，可将该配线作为信号线使用。这样，可穿过电容配线区域设置信号线。其结果是，能容易地在以大电流进行高速驱动的电路的附近设置高频特性及高速特性俱佳的大的去耦电容。
还有，由于可在信号线的周围存在屏蔽配线，噪声难以搭载到信号线上的信号中，可实现噪声引起误动作的情况极少发生的自动配线连接规则系统(algorithm)。
还有，在将配线元件块铺满LSI芯片整个面上的情况下，LSI芯片表面的平坦性容易确保。这样，在LSI芯片表面形成金属配线时，也利于提高LSI芯片内的金属配线的均匀性和成品率。
此外，仅通过对连接各配线层间的接点的删除和追加，就可任意变更信号线的路径。因此，可望在有效地缩短ASIC(Application Specific IntegratedCircuit；特定用途集成电路)事务的设计周期中取得效果。
还有，关于作为配线结构的应用，在将与配线元件块内的信号线的配线结构相应的输入输出信号的传播特性作为以配线单元为中心的程序库进行管理的情况下，可采用以该程序库为基础的ASIC，SoC(System on Chip；芯片系统)设计用的新方法。
以下将阐明发明的其他对象和优势，其中部分将和说明书有显著的区别，或者可以在发明的实施中认识到这一点。通过在下文中特别指出的手段和组合，可以意识到发明的对象和优势。
附图说明
关于附图的几点简要说明：
所附的图，合并在一起组成了说明书的一部分，举例说明了目前发明中较好的实施例，加上以上的描述和以下对较好实施例的详细说明将用来说明发明的原理。
图1是表示本发明第1实施形态的配线元件块的配线结构的一例的立体图。
图2A及2B是图1的配线元件块的分解图，是用以说明各配线层间的连接的平面图。
图3A及3B是图1所示的配线元件块的，以将其一部分配线作为信号线使用的情况为例的分解立体图。
图4A及4B是本发明第2实施形态的，以减少穿孔接点数实现与图1所示的配线元件块相同配线结构的情况的例子的分解立体图。
图5A及5B是图4A及4B所示的配线元件块的，以将其一部分配线作信号线使用的情况为例的分解立体图。
图6A及6B是本发明的第3实施形态的，以减少穿孔接点数实现与图1所示的配线元件块相同的配线结构的情况的另一例子的分解立体图。
图7A及7B是图6A及6B所示的配线元件块的，以将其一部分配线作信号线使用的情况为例的分解立体图。
图8是本发明第4实施形态的配线元件块的配置的一个例子的芯片平面图。
图9是本发明第5实施形态的配线元件块的配置的另一例的芯片平面图。
图10是本发明第6实施形态的用来说明配线方法的多层配线装置平面图。
图11是图10所示的多层配线装置中的信号线的布设例的平面图。
图12A及12B是本发明第7实施形态的，用来说明多层配线装置的配线特性分析和预测方法的图，图12A是多层配线装置中的信号线布设例的平面图，图12B是由图12A求出的，关于某配线元件块的特性程序库的一例的图。
图13A～13E是本发明第8实施形态的，使配线元件块有尺寸变化的情况的示例。
图14是表示图13的配线元件块(最小单元)的基本结构的剖面图。
图15A及15B表示配线元件块的平面尺寸的分析结果。
图16A是本发明第9实施形态的，取信号线为宽幅配线的情况的示例，图16B是本发明第9实施形态的取信号线为台阶状配线情况的示例。
图17A及图17B是本发明第10实施形态的，对VDD配线及VSS配线取宽幅配线的情况的示例。
图18A及图18B是本发明第11实施形态的总线信号线示例。
图19A～19C是本发明第12实施形态的T型配线的示例。
图20A是本发明第13实施形态的以2条金属配线为线对的情况的示例，图20B是本发明第13实施形态的，将金属配线阶梯状弯折的形状的示例。
图21A及图21B是本发明第14实施形态将信号线完全屏蔽的情况的示例。
图22A～22C是本发明第15实施形态的装配电感器的情况的示例。
图23A是本发明第16实施形态的以平面电容为例的图，图23B是本发明第16实施形态的以垂直型电容为例的图。
图24是本发明第17实施形态的以4位的扭折状配线为例的图。
图25A及图25B是表示本发明第18实施形态的，作为应对天线定则(antennarule)产生的问题的对策用的配线结构的示例。
图26是表示本发明第19实施形态的，以并行配线切换用的配线为例的图。
图27A及图27B表示本发明第20实施形态的关于配线配置的设计方法。
具体实施形态
以下参照附图对本发明的实施形态进行说明。
第1实施形态
图1及图2A和2B是本发明第1实施形态的多层配线装置(多层配线结构的配线元件块)的构成例图。其中，图1是配线元件块的配线结构的立体图。图2A及2B是图1的配线元件块的分解图，是平面表示配线层间连接关系的图。此外，在这里，对将配线元件块的层数(m)取为5，配线层数(n)取为3的情况进行说明(这里，m≥n，n≥2)。即亦，层M1～层M5(M1层～M5层)中，例如，下层侧的M1层～M3层作为配线层使用，未图示的上层侧的M4层、M5层作为电源网格使用。此外，表示M1层、M3层各自的配线数p(i)取为8，M2层的配线数p(i)取为6的情况(这里，i＝3～k)。
在配线层M1～M3，下层的M1层具有8条金属配线M1a，M1b，…，M1h。各金属配线M1a，M1b，…，M1h按照同一间距排列(保持间距排列)于第1方向上。中层的M2层具有6条金属配线M2a，M2b，…，M2f。各金属配线M2a，M2b，…，M2f保持间距排列于与所述M1层大致垂直相交的第2方向上。上层M3层具有8条金属配线M3a，M3b，…，M3h。各金属配线M3a，M3b，…，M3h保持间距排列于与所述M2层大致垂直相交的方向、即与所述M1层相同的第1方向上。
所述M1层及M2层，如图2A所示，通过第1接点即穿孔接点Via-1aa，-1ab(图标□标记)与第2接点的穿孔接点Via-1ba，-1bb，…，-1bj(图标○标记)，分别电气连接。上述M2层和M3层，如图2B所示，通过第1接点即穿孔接点Via-2aa，-2ab(图标□标记)与第2接点即穿孔接点Via-2ba，-2bb，…，-2bj(图标○标记)，分别电气连接。
即亦，穿孔接点Via-1aa设置在所述M1层的金属配线M1a与所述M2层的金属配线M2a的交点上，同样，穿孔接点Via-1ab设置在所述M1层的金属配线M1h与所述M2层的金属配线M2f的交点上。同样，穿孔接点Via-1ba设置在所述M1层的金属配线M1a与所述M2层的金属配线M2c的交点上。此外，穿孔接点Via-1bb设置在所述M1层的金属配线M1a与所述M2层的金属配线M2e的交点上。还有，穿孔接点Via-1bc设置在所述M1层的金属配线M1b与所述M2层的金属配线M2f的交点上。还有，穿孔接点Via-1bd，设置在所述M1层的金属配线M1c与所述M2层的金属配线M2a的交点上。还有，穿孔接点Via-1be设置在所述M1层的金属配线M1d与所述M2层的金属配线M2f的交点上。还有，穿孔接点Via-1bf设置在所述M1层的金属配线M1e与所述M2层的金属配线M2a的交点上。又，穿孔接点Via-1bg设置在所述M1层的金属配线M1f与所述M2层的金属配线M2f的交点上。又，穿孔接点Via-1bh设置在所述M1层的金属配线M1g与所述M2层的金属配线M2a的交点上。还有，穿孔接点Via-1bi设置在所述M1层的金属配线M1h与所述M2层的金属配线M2b的交点上。还有，穿孔接点Via-1bj设置在所述M1层的金属配线M1h与所述M2层的金属配线M2d的交点上。
另一方面，穿孔接点Via-2aa设置在所述M2层的金属配线M2a与所述M3层的金属配线M3a的交点上，同样，穿孔接点Via-2ab设置在所述M2层的金属配线M2f与所述M3层的金属配线M3h的交点上。同样，穿孔接点Via-2ba设置在所述M2层的金属配线M2c与所述M3层的金属配线M3a的交点上。还有，穿孔接点Via-2bb设置在所述M2层的金属配线M2e与所述M3层的金属配线M3a的交点上。此外，穿孔接点Via-2bc设置在所述M2层的金属配线M2f与所述M3层的金属配线M3b的交点上。此外，穿孔接点Via-2bd设置在所述M2层的金属配线M2a与所述M3层的金属配线M3c的交点上。此外，穿孔接点Via-2be设置在所述M2层的金属配线M2f与所述M3层的金属配线M3d的交点上。此外，穿孔接点Via-2bf设置在所述M2层的金属配线M2a与所述M3层的金属配线M3e的交点上。还有，穿孔接点Via-2bg设置在所述M2层的金属配线M2f与所述M3层的金属配线M3f的交点上。此外，穿孔接点Via-2bh设置在所述M2层的金属配线M2a与所述M3层的金属配线M3g的交点上。还有，穿孔接点Via-2bi设置在所述M2层的金属配线M2b与所述M3层的金属配线M3h的交点上。又，穿孔接点Via-2bj设置在所述M2层的金属配线M2d与所述M3层的金属配线M3h的交点上。
这里，在各配线层M1，M2，M3的平面尺寸被做成例如20μm大小的正方形(20μm×20μm)时，按有代表性的0.13μm程度的CMOS(ComplementaryMOS)工艺形成的，各配线层M1、M2、M3的配线间距分别为0.36μm、0.4μm、0.36μm。因此，对于所述平面尺寸的配线层M1、M2、M3，可分别布设55条，50条，55条金属配线。
对各配线层M1，M2，M3的最外侧配置的金属配线M1a，M1h，M2a，M2f，M3a，M3h，通常提供来自VDD电位供给源的VDD电位(第1电位)或来自VSS电位供给源的VSS电位(第2电位)。例如，所述VDD电位提供给金属配线(VDD配线)M1a，M2a，M3a，所述VSS电位提供给金属配线(VSS配线)M1h，M2f，M3h。这是通过将VDD电位经所述穿孔接点Via-1aa，-2aa依次提供给例如所述M3层，M2层，M1层实现的。又，利用通过所述穿孔接点Via-1ab，-2ab，将VSS电位依次提供给例如所述M3层，M2层，M1层的方法实现。
也可以对各配线层M1，M2，M3的最外侧以外的金属配线(也可作为信号线利用的s(j)条配线)M1b～M1g，M2b～M2e，M3b～M3g，交叉地提供VDD电位、VSS电位(这里，s(j)≤p(i)-2，j＝1～k-2)。例如，所述VDD电位被提供给金属配线(奇数编号的配线)M1c，M1e，M1g，M2c，M2e，M3c，M3e，M3g；所述VSS电位被分别提供给金属配线(偶数编号的配线)M1b，M1d，M1f，M2b，M2d，M3b，M3d，M3f。这是利用将VDD电位经所述穿孔接点Via-1ba，-1bb，-1bd，-1bf，-1bh，-2ba，-2bb，-2bd-2bf，-2bh依次提供给例如所述M3层，M2层，M1层的方法实现的。又利用将VSS电位经所述穿孔接点Via-1bc，-1be，-1bg，-1bi，-1bj，-2bc，-2be，-2bg-2bi，-2bj，依次提供给例如所述M3层，M2层，M1层的方法实现。
这里，如将利用所述0.13μm程度的CMOS工艺形成的金属配线的相邻配线电容(并排配线间电容)假设为0.26fF/μm，则电容配线区域的尺寸为20μm的四方形的情况下，可实现约0.2pF的高速去耦电容。又，按照该CMOS工艺形成的配线带电阻值为0.07Ω/四方形，配线时间常数小于0.1ps，反应性能很好。因此，本实施形态的配线元件块的情况下，各配线层M1，M2，M3中的金属配线的相邻配线电容(采用微间距多层配线结构的并排配线间电容)作为VDD、VSS间去耦电容规则，因此可容易地形成大的去耦电容。且由于是利用并排配线间电容形成大去耦电容，所以随着微细工艺技术的进步，其效果会更好。
此外，在本实施形态的配线元件块中，可将各配线层M1，M2，M3中的一部分金属配线作为信号线使用。即亦，除各配线层M1，M2，M3的最外侧的金属配线外，即除了VDD配线M1a，M2a，M3a及VSS配线M1h，M2f，M3h，所有的金属配线都可作为信号线使用。
图3A及图3B，是图1的配线元件块中一部分的金属配线作为信号线使用情况的示例。又，图3A及3B分别表示M1层与M2层间，以及M2层与M3层间的连接。
在所述配线元件块中，利用删除例如所述穿孔接点Via-1ba，-2ba，不向金属配线M2c供给VDD电位(采取浮动状态)的方法，可将该金属配线M2c作为信号线使用。此时，别的金属配线上一定要供给VDD电位或VSS电位。因此，作为信号线使用的金属配线M2c，周围被直流电极屏蔽，即亦，金属配线M2c，存在着与之相邻，以VDD或VSS的固定电位屏蔽的金属配线(屏蔽配线)，具有抗信号线噪声(交调噪声)性能好的大优点。
并不这样限于所述金属配线M2c，利用不对除了VDD配线及VSS配线的所希望的金属配线提供VDD电位或VSS电位的方法，可将该金属配线作为穿过电容配线区域中的信号线使用。这样，在LSI芯片内的利用大电流高速驱动的电路附近也可配置配线元件块。
如上所述，在本实施形态中，能够具有大去耦电容，同时还能实现以往结构做不到的，使信号线能够通过的多层配线装置。即亦能够消除以往的缺点，即不能够布设穿过电容配线区域的信号线的大问题，能够将高速的去耦电容在LSI芯片内部广泛地配置。
特别是，在具有这种结构的多层配线装置中，在例如高频、高速CMOS领域，最可能得到使用。此外，还可作为芯片面积大的系统LSI的配线结构获得广泛使用。
此外，在所述第1实施形态中，取配线元件块为5层结构(层数m为5)，对将其中的M1层，M2层，M3层作为配线层使用的情况进行说明。但是并不限于此，例如，也可以将M1层，M2层，M3层，M4层作为配线层使用，此外，层数m也不限于5。
第2实施形态
图4A及4B是表示本发明第2实施形态的多层配线装置(多层配线结构的配线元件块)的结构例图。在这里，对通过减少配线层M1，M2间的穿孔接点数实现与图1所示的结构的配线元件块相同的配线结构的情况的例子进行说明。
如图4A所示，即使利用删除例如所述穿孔接点Via-1ba，-1bb，-1bi，-1bj的方法，也可实现与图1所示的结构的配线元件块相同的配线结构。即亦在删除穿孔接点Via-1ba时，对金属配线M2c的VDD电位的供给，可通过穿孔接点Via-2ba，利用金属配线M3a进行(参照图4B)。同样，在删除穿孔接点Via-1bb时，对金属配线M2e的VDD电位的供给，可通过穿孔接点Via-2bb，利用金属配线M3a进行(参照图4B)。同样，在删除穿孔接点Via-1bi时，对金属配线M2b的VSS电位的供给，可通过穿孔接点Via-2bi，利用金属配线M3h进行(参照图4B)。同样，在删除穿孔接点Via-1bj时，对金属配线M2d的VSS电位的供给，可通过穿孔接点Via-2bj，由金属配线M3h进行(参照图4B)。
这样，在图1表示的构成的配线元件块中，可以删除穿孔接点Via-1ba，-1bb，-1bi，-1bj，这样，可简化工艺。
此外，如图5A及5B所示，在该第2实施形态的配线元件块中，也与所述第1实施形态情况相同，可将一部分金属配线作为信号线使用。即亦，在删除穿孔接点Via-1ba，-1bb，-1bi，-1bj的构成中，例如，如图5A所示，由于删除穿孔接点Via-1be，不对金属配线M1d提供VSS电位，可以将该金属配线M1d作为信号线使用。在该例情况下，对于其他金属配线，一定要提供VDD电位或VSS电位。因此，作为信号线使用的金属配线M1d具有良好的抗信号线噪声特性。
还有，并不限于所述金属配线M1d，利用除了VDD配线及VSS配线外，不对所希望的金属配线供给VDD电位及VSS电位的方法，就能将该金属配线作为穿过电容配线区域的信号线使用。
第3实施形态
图6A及6B是表示本发明第3实施形态的多层配线装置(多层配线结构的配线元件块)的结构例。这里，对通过减少配线层M2，M3间的穿孔接点数实现与图1结构的配线元件块相同的配线结构的情况例进行说明。
如图6B所示，利用删除例如所述穿孔接点Via-2ba，-2bb，-2bi，-2bj的方法，也可实现与图1的结构的配线元件块相同的配线结构。即亦，在删除穿孔接点Via-2ba时，对金属配线M2c的VDD电位供给，可通过穿孔接点Via-1ba，由金属配线M1a进行(参照图6A)。同样，在删除穿孔接点Via-2bb时，对金属配线M2e的VDD电位的供给，可通过穿孔接点Via-1bb，由金属配线M1a进行(参照图6A)。同样，在删除穿孔接点Via-2bi时，对金属配线M2b的VSS电位的供给，可通过穿孔接点Via-1bi，由金属配线M1h进行(参照图6A)。同样，在删除穿孔接点Via-2bj时，对金属配线M2d的VSS电位的供给，可通过穿孔接点Via-1bj，由金属配线M1h进行(参照图6A)。
这样，在图1所示结构的配线元件块中，可以利用删除穿孔接点Via-2ba，-2bb，-2bi，-2bj的方法以简化工艺。
此外，如图7A及7B所示，在该第3实施形态的配线元件块中，也与所述第1实施形态情况相同，可将一部分金属配线作为信号线使用。即亦，在删除穿孔接点Via-2ba，-2bb，-2bi，-2bj的结构中，例如，如图7A所示，可以利用删除所述穿孔接点Via-1ba，不对金属配线M2c提供VDD电位的方法，将该金属配线M2c作为信号线使用。在该例的情况下也是对其他金属配线，一定要供给VDD电位或VSS电位。因此，作为信号线使用的金属配线M2c具有良好的抗信号线噪声特性。
还有，并不限于所述金属配线M2c，利用除了VDD配线及VSS配线外，不对所希望的金属配线供给VDD电位及VSS电位的方法，就能将该金属配线作为穿过电容配线区域的信号线使用。
第4实施形态
图8表示本发明第4实施形态的多层配线装置(多层配线结构的配线元件块)的配置例。在这里，以在具有20mm四方形的平面尺寸的LSI芯片中，在分别布设的100μm四方形的电源网格(以下称“Pw网格”)的网格边的下面埋入多个配线元件块的情况为例进行说明。
如图8所示，在例如5层结构的LSI芯片11，上层侧的第4层、第5层被作为电源网格使用时，在最上层的第5层，16个配线区域13被配置成围棋盘格(矩阵)状。这样，在相当于Pw网格的网格边的各配线区域13的周边部，配置着5组第1VDD、VSS线对15及5组第2VDD、VSS线对17。各第1VDD、VSS线对15，由设置在所述第4层的VDD电源线15a与VSS电源线15b构成，对所述LSI芯片11，分别布设在第1方向(行方向)。各第2VDD、VSS线对17，由设置在所述第5层的VDD电源线17a与VSS电源线17b构成，对所述LSI芯片11，分别布设在与第1方向大致垂直的第2方向(列方向)。
所述第1的VDD、VSS线对15的VDD电源线15a及所述第2VDD、VSS线对17的VDD电源线17a在各交点分别通过穿孔接点19a连接。此外，所述第1VDD、VSS线对15的VSS电源线15b及所述第2VDD、VSS线对17的VSS电源线17b在各交点分别通过穿孔接点19b连接。
在所述各第1VDD、VSS线对15的下面，分别埋入例如图1所示的结构的配线元件块21。即亦，将下层侧的M1层，M2层，M3层这三层作为配线层使用的5层结构的配线元件块21，每行埋入20个(全部100个)。在此例的情况下，配线元件块21的M4层、M5层分别兼用作为所述LSI芯片11的第4层、第5层。另外，在所述各第2VDD、VSS线对17的下面，将未图示的M1层，M2层，M3层，M4层这四层作为配线层使用的5层结构的配线元件块31，每列埋入20个(全部100个)。在此例的情况下，配线元件块31的M5层兼用作所述LSI芯片11的第5层。
在20mm四方形的LSI芯片11中，将100μm四方形的多个Pw网格布设于全体时，利用在各Pw网格的网格边的下面分别埋入配线元件块21、31的方法，可在VDD电源线、VSS电源线间形成总共200nF的去耦电容。此时的去耦电容的配线时间常数小于1ps，能容易地吸收高速的电流噪声及电容耦合噪声。
还有，在本实施形态中，也可以使用例如LSI芯片11的第5层形成所述第1VDD、VSS线对15，使用第4层形成所述第2VDD、VSS线对17。此时，配线元件块31被埋入于所述第1VDD、VSS线对15的下面，配线元件块21被埋入于所述第2VDD、VSS线对17的下面。
此外，当配线元件块21、31的平面尺寸取20μm见方时，其配线时间常数小于1ps，考虑到是作为去耦电容使用的情况，有过于充分的响应速度。但是，并不限于此尺寸，例如为了对应于10GHz的时钟脉冲响应，需具备约100GHz的响应特性，为此，将配线元件块的平面尺寸做成50μm见方也无问题。但是，所述配线时间常数是在假定为0.13μm程度的CMOS工艺下计算出来的，是随技术水平而变化的。
第5实施形态
图9表示本发明第5实施形态的多层配线装置(多层配线结构的配线元件块)的另一配置例。这里以在具有20mm见方的平面尺寸的LSI芯片的整个面上埋入多个配线元件块的情况为例进行说明。
如图9所示，在例如5层结构的LSI芯片11’，上层侧的第4层、第5层被作为电源网格使用时，在最上层的第5层，布设着多个具有100mm见方的平面尺寸的Pw网格。而在各Pw网格的网格边，配线有5组第1VDD、VSS线对15’及5组第2VDD、VSS线对17’。各第1VDD、VSS线对15’由设置在所述第5层的VDD电源线15a’与VSS电源线15b’构成，对所述LSI芯片11’，分别布设在第1方向(行方向)。各第2VDD、VSS线对17’，由设置在所述第4层的VDD电源线17a’与VSS电源线17b’构成，对所述LSI芯片11’，分别布设在与第1方向大致垂直的第2方向(列方向)。
所述第1VDD、VSS线对15’的VDD电源线15a’及所述第2VDD、VSS线对17’的VDD电源线17a’在各交点分别通过穿孔接点19a’连接。此外，所述第1VDD、VSS线对15’的VSS电源线15b’及所述第2VDD、VSS线对17’的VSS电源线17b’在各交点分别通过穿孔接点19b’连接。
在所述各第2VDD、VSS线对17’的下面，分别埋入例如图1所示的结构的配线元件块21各20个(全部为100个)。在此例的情况下，配线元件块21的M4层、M5层分别兼用作所述LSI芯片11’的第4层、第5层。另外，在所述各第2VDD、VSS线对17’的相互间(相当于分别包含所述第1VDD、VSS线对15’的图8的配线区域13)的下面，分别埋入以未图示的M1层、M2层、M3层、M4层四个层作为配线层使用的5层结构的配线元件块31各100个(全部共400个)。在此例的情况下，配线元件块31的M5层兼用作所述LSI芯片11’的第5层。
在20mm四方形的LSI芯片11’上，将100μm四方形的多个Pw网格布设于整个芯片时，通过在LSI芯片11’的整个面上分别埋入配线元件块21、31，与所述第4实施形态相比，可大幅度增大形成的去耦电容的电容量。这样，可抑制电源电压的变动，使LSI芯片11’内的电路的动作极其稳定。
此外，在LSI芯片11’的整个面上分别埋入配线元件块21、31时，在形成配线层时的，CMP(Chemical Mechanical Polishing；化学-机械抛光)技术方面，不需要为了保持金属配线膜厚的均匀性，而将微细的长方形的配线图形(模拟图形(dummy pattern))布满金属配线密度小的领域。这样，可避免配线信号传输性能的劣化和配线荫罩设计中的设计差错等问题的发生。此外，还可有效地提高工艺的均匀性和抗静电损坏性能。
此外，在本实施形态，使用例如LSI芯片11’的第4层形成所述第1VDD、VSS线对15’，使用第5层形成所述第2VDD、VSS线对17’，此时，配线元件块21被埋入在所述第1VDD、VSS线对15’的下面，配线元件块31被埋入在所述第1VDD、VSS线对15’相互间的下面。无论什么情况，都是更多地配置配线层数多的配线元件块31的情况对于使去耦电容增大更有利。
第6实施形态
图10及图11是表示本发明第6实施形态的多层配线装置的配线方法图。这里，以用6个配线元件块布满但不相互重合的情况为例进行说明。还有，图10是表示多层配线装置的基本结构的平面图，图11是表示图10的多层配线装置中的信号线的布设例的平面图。
在图10中，6个配线元件块21a，21b，…，21f在LSI芯片11a上的可布设领域(例如，电源配线区域及电路块间信号配线区域)配置成矩阵状。在此例的情况下，各配线元件块21a，21b，…，21f具有对着所述LSI芯片11a的第1方向分别保持间距排列的，由例如M3层(n层)形成的12(p(i)，i＝3～k)条金属配线22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m。还有，所述各配线元件块21a，21b，…，21f具有对着与所述第1方向大致垂直的第2方向分别保持间距排列的，例如M2层(n-1层)形成的12条金属配线23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m。
各配线元件块21a，21b，…，21f，其各层的最外侧的金属配线(第1，第2的电位配线)与共用的VSS配线(第2电源线)22a、23a或共用的VDD配线(第1电源线)22m、23m相连接。在此例的情况下，所述VSS配线22a及所述VDD配线22m利用M3层布设，所述VSS配线23a及所述VDD配线23m利用M2层布设。
在12条金属配线22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m中，除了所述VSS配线22a及所述VDD配线22m外，金属配线22b，22d，22f，22h，22j分别设定为VDD电位，金属配线22c，22e，22g，22i，22k分别设定为VSS电位。这些金属配线22b，22c，22d，22e，22f，22g，22h，22i，22j，22k被分配为也可以作为信号线使用的配线(s(j)条(s(j)≤p(i)-2，j＝1～k-2))。同样，在12条金属配线22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m中，除了所述VSS配线23a及所述VDD配线23m外，金属配线23b，23d，23f，23h，23j分别设定为VDD电位，金属配线23c，23e，23g，23i，23k分别设定于VSS电位。这些金属配线23b，23c，23d，23e，23f，23g，23h，23i，23j，23k被分配为可以作为信号线使用的配线(s(j)条(s(j)≤p(i)-2，j＝1～k-2))。
这样，在各配线元件块21a，21b，…，21f中，对相邻的金属配线供给VDD电位或VSS电位，形成由并排配线间电容产生的VDD、VSS间去耦电容。要增大VDD、VSS间去耦电容，最好以最小间距排列各层的金属配线。因为配线间电容将达到最大。
在所述结构的多层配线装置中，如图11所示，在布设信号线(以粗线图示)24时，同一块内的信号线的连接通过在M2层、M3层间设置块内连接Via(接点配线)实现。例如，配线元件块21b内的金属配线24b-1、24b-2，通过在位于上下方向的M2层、M3层间设置配线元件块内连接Via 25b-1，以进行相互连接。此外，在所述第1方向上相邻的配线元件块间的信号线的连接通过在两块间设置块间连接配线(M2层)实现。例如，配线元件块21b的金属配线24b-2及配线元件块21a的金属配线24a-1，通过在两块21a、21b间设置块间连接配线26进行相互连接。同样，在所述第2方向上相邻的块间的信号线的连接，通过在两块间设置块间连接配线(M3层)实现。例如，配线元件块21b的金属配线24b-3及配线元件块21e的金属配线24e-1，通过在两块21b，21e间设置块间连接配线27进行相互连接。
还有，在此例的情况下，在各配线元件块21a，21b，…，21f，作为信号线24使用的金属配线，预先将供给VDD电位或VSS电位用的穿孔接点全部删除(参照图3A及3B)。即亦，如上所述，在例如配线元件块21b，不对作为信号线24b-1，24b-2，…使用的金属配线22d，22g，22j，22k，23c，23f供给VDD电位及VSS电位。
在形成所述配线元件块内连接Via 25b-1及所述配线元件块间连接配线26，27时，采用低电阻导电材料。或者也可以采用能从高阻抗状态向低阻抗状态过渡的熔丝材料。
采用这样的结构，不仅能在LSI芯片11a上的电源配线区域及电路配线元件块间信号配线区域配置具有大去耦电容的多层配线装置，还能使任意的信号线24具有高配线自由度。
而且，容易使具有VDD电位或VSS电位的金属配线存在于任意的信号线24附近。即亦，靠近信号线24一定配置具有VDD电位或VSS电位的金属配线。这样，就可将具有VDD电位或VSS电位的金属配线作为屏蔽配线使用。其结果是，使混入信号线24的电磁场噪声减少，具有大大提高信号完整性的突出优点。这利于实现极少因噪声引起误动作的自动配线连接规则系统(algorithm)。
还有，通过改变接点配线的位置，可任意变更配线连接路径(信号线路)，因此对于缩短ASIC业务中的设计周期等特别有效。
在本实施形态的情况下，在同一配线元件块内，被分配用作信号线的金属配线电气连接着，所以基本上只能作为一路信号线路使用。在这点上，比之以往的配线方法，存在配线密度小的缺点。但是，加上在配线元件块内的任意地方切断金属配线(电气绝缘)的措施，该缺点不难克服。
又，上面以使用M2层、M3层的情况为例进行了说明，但是并不限于此。在具有例如3层以上的多层配线结构的配线元件块的情况下，也同样能够适用。
第7实施形态
图12A及12B用来说明本发明第7实施形态的多层配线装置的配线特性分析和预测方法。此外，图12A表示多层配线装置中的信号线的布设例(参照图11)。在此例的情况下，配线元件块21a，21b，…，21f具有对LSI 11a的第1方向分别保持间距排列的12条金属配线22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m，以及对第2方向分别保持间距排列的12条金属配线23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m。因此，即使所有的金属配线(VSS配线22a，23a及VDD配线22m，23m除外)被作为信号线利用的情况下，配线元件块21a，21b，…，21f仍是分别具有40个端子的基本配线元件块。另一方面，图12B表示根据图12A的布设例求得的，关于配线元件块21b的特性程序库的一个例子。这里，分别将第1方向的10条金属配线22b～22k分配为X值(1～10)，将第2方向的10条金属配线23b～23k分配为Y值(1～10)。
又，作为进行多层配线装置的配线特性分析和预测用的参数的信号传输函数(输入输出信号传输特性)，这里取传输特性τ(延迟值)。作为信号传输函数，也可以另外使用S参数等。
这样，对配线元件块的40个端子间的信号传输函数预先就各种组合进行计算，将其结果作为以配线单元为中心的程序库进行管理。这样，布设于任意配线元件块的信号线的特性可一边参照该程序库一边进行对应于配线连接路径的纯四则运算，以进行正确预测。
此外，作为特性程序库，不限于该形态，别的形态也可以。
如上所述，在任何实施形态，都以位于上下位置的各配线层的金属配线相互正交的形态表示，但也可以不平行，不一定限定于正交方向。
此外，虽然在各配线层的最外侧配置VDD配线及VSS配线，但不限于此。例如，如果是与别的配线层所有的金属配线交叉的金属配线，也可将它作为VDD配线及VSS配线配置。
还有，对于该多层配线装置，也可以利用例如在VDD电源及VSS电源以外的信号线间连接的方法，作为具有大电容值，高频特性好的电容元件使用。特别是，可作为模拟电路中的反馈电容使用，或作为开关电容电路的电容元件使用。或者，也可以作为数字电路中的升压电容使用。
此外，也可将下层侧的M1层，M2层作为电源网格构成。又，下层侧的M1层、M2层也可作为单元内外本机配线拉出。
第8实施形态
图13A～13E表示本发明第8实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。这里，以配线元件块尺寸有变更的情况为例进行说明。
下面根据从正上方看到的平面尺寸对配线元件块作如下式(1)所述的定义。(X×2α-1-Xmargin)×(Y×2β-1-Ymargin)                      …(1)在上式(1)，(X×2α-1-Xmargin)是配线元件块的第1方向的长度，(Y×2β-1-Ymargin)是第2方向的长度。此外，α，β是正整数，Xmargin，Ymargin≥0。
图13A～13C，分别表示配线元件块的变更例。即亦，α＝β＝1，Xmargin＝Ymargin＝0时，配线元件块WBa为最小平面尺寸(X×Y)，这就是基本尺寸(最小单元)。α＝2，β＝1，Xmargin＝Ymargin＝0时，配线元件块WBb所述第1方向的尺寸是基本尺寸的2倍(2X×Y)。α＝2，β＝2，Xmargin＝Ymargin＝0时，配线元件块WBc所述第1方向的尺寸及所述第2方向的尺寸均为基本尺寸的2倍(2X×2Y)。
图13D表示将平面尺寸不同的几个配线元件块WBa，WBb，WBc加以组合、构成希望的电路的情况的例子。在例如构成具有4X×2Y尺寸的电路时，利用2个配线元件块WBa与1个配线元件块WBb及1个配线元件块WBc组合的方法，可以简单地构成。这样，作为配线元件块的变更，可预先准备平面尺寸不同的多个配线元件块WBa，WBb，WBc。这样，在构成希望的电路时，可用几个配线元件块WBa，WBb，WBc进行组合，以高效率地构成。
图13E表示将平面尺寸不同的几个配线元件块加以组合，构成所希望的电路的情况的其他例子。在此例的情况下，各配线元件块WBa’，WBb’，WBc’在构成时具有连接余量(Xmargin，Ymargin)。这样，在具有连接余量的配线元件块WBa’，WBb’，WBc’的情况下，在构成希望的电路后，可使配线元件块WBa’，WBb’，WBc’相互简单连接。
此外，各种情况下配线元件块的平面尺寸都是任意的，不限于所述尺寸。
图14表示图13A的配线元件块(最小单元)WBa的基本结构。如图14所示，该配线元件块WBa具有M1层～M7层的7层结构，它的最上层(M7层)作为电源网格使用。在所述M7层，具有最小宽度Wg，min的偶数条金属配线41，以与最小间隔Sg，min相同的间隔保持间距排列。所述金属配线41作为提供来自VDD电位供给源的VDD电位的VDD电源线(V)，或者作为提供来自VSS电位供给源的VSS电位的VSS电源线(G)使用。在M6层～M1层，具有最小宽度Wg，min的偶数条金属配线42～47以与最小间隔Sg，min相同的间隔保持间距排列。来自所述VDD电源线的VDD电位，或者，来自VSS电源线的VSS电位，通过未图示的穿孔接点提供给所述金属配线42～47。
在此例的情况下，所述金属配线42～47的最小宽度Wm，min以所述金属配线41的最小宽度Wg，min为基准，可设定为例如(1/3)·Wg，min。同样，所述金属配线42～47的最小间隔Sg，min以所述金属配线41的最小间隔Sg，min为基准，可设定为例如(1/3)·Sg，min。此外，所述M7层的两端部的最小间隔设定为(1/2)·Sg，min，所述M6层～M1层的两端部的最小间隔设定为(1/2)·Sm，min。这样，在将多个配线元件块WBa相互不重合地布满时，也能维持交叉提供的VDD电位与VSS电位间的关系。
下面参照图15A及15B对配线元件块WBa的平面尺寸作具体进行分析。
图15A表示在VDD配线(V)与VSS配线(G)交叉配置的配线元件块WBa中，信号线(S)的分配方法的一个例子。这里表示对于某配线层的各金属配线，每隔例如6条配置信号线(S)的情况表示为“隔6条配置”，…各4条配置信号线(S)的情况表示为“隔1/4条配置”。
图15B表示在VDD配线(V)与VSS配线(G)交叉配置的配线元件块WBa，VDD配线(V)和VSS配线(G)通常作为线对存在时，信号线(S)的分配方法。这里，对于某一配线层的各金属配线，以例如各5条配置信号线(S)的情况表示为“S为5条”，…，在不配置信号线(S)时表示为“S为0条”。
在将多个配线元件块WBa并排时，VDD配线(V)或VSS配线(G)两者之一位于各配线元件块WBa的端部，如果考虑VDD配线(V)和VSS配线(G)并排形成反复的图形，则M7层的金属配线41的条数可取24条。此外，如考虑连接余量，M7层的金属配线41的条数可取28条左右。
无论哪一个例子的情况下，在配线元件块WBa中，如果M7层的金属配线41的条数取24条，各金属配线41的最小宽度Wg，min及最小间隔Sg，min取0.42μm计算，则配线元件块WBa的平面尺寸一边为10.08μm。又，所述金属配线41的条数取28条时，配线元件块WBa的平面尺寸一边为11.73μm。
第9实施形态
图16A及16B表示本发明第9实施形态的多层配线装置(多层配线结构的配线元件块)的其他结构。这里，以图13A所示尺寸的配线元件块为例，对某配线层的金属配线有变更的情况进行说明。
图16A表示在例如所述配线元件块WBa中，多条金属配线51a、51b中，将一部分金属配线51b做得比另外的金属配线51a宽的情况。此时，宽的金属配线51b被作为信号线利用。信号线使用的金属配线51b采用宽配线，这样很适合信号的高速传输。特别是通过在金属配线51b的侧配置VDD配线或VSS配线，可获得稳定的电容及电感。
图16B表示在例如所述配线元件块WBa中，多条金属配线53a、53b中，可以将其一部分金属配线53b作成台阶状配线使用的情况。由于这样把金属配线53b做成台阶状配线，可以把时钟脉冲线等的信号传输延迟最佳化，在这种情况下，也可以通过在金属配线53b的两侧配置VDD配线或VSS配线的方法，获得稳定的电容及电感。
第10实施形态
图17A及17B表示本发明第10实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。这里，以图13B所示尺寸的配线元件块为例，对某配线层的金属配线变更的情况进行说明。
图17A表示在例如配线元件块WBb，至少一个配线层上设置宽幅的2条金属配线61a、61b的情况的例子。所述金属配线61a、61b沿配线元件块WBb的第1方向分别作平行配置。此时，所述金属配线61a用作VDD配线，所述金属配线61b用作VSS配线。这样，由于把某配线层的金属配线61a、61b作成VDD配线或VSS配线用的宽幅配线，可减少由电源配线的阻抗引起的电源电压的下降。
图17B表示在例如配线元件块WBb，至少2层配线层上分别设置宽幅的2条金属配线61a、61b及61a’、61b’的情况的例子。所述各配线层的金属配线61a、61b及61a’、61b’沿配线元件块WBb的第1方向分别平行配置。此时，一的配线层的所述金属配线61a用作VDD配线，所述金属配线61b用作VSS配线。还有，另一配线层的所述金属配线61a’用作VSS配线，所述金属配线61b’用作VDD配线。这样，上下配线层的金属配线61a、61b及61a’、61b’分别为VDD配线或VSS配线用的宽幅配线，所以，不仅可减低电源配线的阻抗，还能增大VDD、VSS间去耦电容。
第11实施形态
图18A及18B表示本发明第11实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。
图18A表示在例如图13B所示的尺寸的配线元件块WBb，至少一配线层上设置包括N位(N条)宽幅的金属配线71的多条金属配线73的情况的例子。所述金属配线71及所述金属配线73沿配线元件块WBb的第1方向分别平行配置。此时，所述金属配线71被用作总线信号线。这样，通过准备具有总线信号线用的宽幅配线(金属配线71)的配线元件块WBb，可使构成希望的电路时的高速总线信号线的配置高效化。
还有，在所述金属配线71间，配置着1条乃至多条的VDD配线或VSS配线，通过将其作为屏蔽配线使用，可得到高感应性屏蔽效果。
特别是，如图18B所示，在对金属配线71的上下都能在同方向上配置VDD配线或VSS配线的情况下，能电容地完全屏蔽总线信号线，同时谋求环路电感最小化。
当然，总线信号线的宽度和条数，以及间隔等，都是可以适当变更的。
第12实施形态
图19A～19C表示本发明第12实施形态的多层配线装置(多层配线结构的配线元件块)的其他结构。
图19A表示在例如图13A所示的尺寸的配线元件块WBa中，将至少一配线层的多条件金属配线81的一部分做成T型形状的金属配线(T型配线)83的情况的例子。此时，所述T型配线83被用作时钟脉冲配线H-tree等。这样，通过准备具有T型配线83的配线元件块WBa，如图19B所示，使能够有效地切换构成希望的电路时的配线方向。关于该配线方向的切换，与使用Via的方式相比，可实现相当于不存在穿孔接点(Via)引起的延迟和穿孔接点(Via)电阻的增加的，信号的高速传输。
还有，在具有图19A所示的T型配线83的配线元件块WBa，如图19C所示，可在所述T型配线83插入缓冲器85。
又，在插入驱动器及接收器取代缓冲器85时，可提高作为所述T型配线83的延迟时间最佳的信号线的利用价值。
还有，所述T型配线83除形成于同一配线层外，也可用两个不同的配线层形成。此外，所述T型配线83也可以带有锥度。
第13实施形态
图20A及20B表示本发明第13实施形态的多层配线装置(多层配线结构的配线元件块)的其他结构。
图20A表示分别通过Via(穿孔接点)95a、95b，使在例如图13A所示的尺寸的配线元件块WBa上，至少上下相邻的两条配线层91、93上同方向保持间距排列的多条金属配线91a、93a相互连接的情况的例子。对所述金属配线91a、93a各线对，交叉提供各不相同的电位。在采用这样的结构的情况下，由于可减低所述各线对的电阻，能得到适合于形成需降低阻抗的电源配线等的配线元件块WBa。
图20B表示在例如图13A所示的尺寸的配线元件块WBa中，至少一配线层上保持间距排列的多条金属配线97分别做成阶梯状弯曲形状的情况的例子。对所述各金属配线97分别提供各不相同的电位。这样构成的情况下，可减低电容性交调干扰，增大VDD、VSS间去耦电容，同时可减少阻抗，所以能得到适合于形成需抑低交调干扰的总线信号线等的配线元件块WBa。
第14实施形态
图21A及21B表示本发明第14实施形态的多层配线装置(多层配线结构的配线元件块)的其他结构。
图21A表示在例如图13A所示的尺寸的配线元件块WBa，将作为信号线使用的金属配线101的周围完全屏蔽的情况的例子。在此例的情况下，将所述金属配线101的下层侧及上层侧的各配线层103a、103b作成平面状。又，将所述金属配线101与同层的金属配线101a，分别通过穿孔接点(Via)105与所述配线层103a、103b连接。这样，如图21B所示，可利用VDD配线或VSS配线将所述金属配线101的周围完全屏蔽。在这样的结构的情况下，可对非常灵敏的信号线(传输线路)进行近乎理想的，电容性噪声及感应性噪声屏蔽，因此，能得到适合于形成需防止噪声的信号线等的配线元件块WBa。
第15实施形态
图22A～22C表示本发明第15实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。
图22A表示在例如图13A所示的尺寸的配线元件块WBa中，装入横型线圈(电感)111情况的例子。通过调整线圈匝数及绕组的大小，可得到所希望尺寸的线圈111。在这样的结构的情况下，能得到适合于形成线圈的配线元件块WBa。
图22B表示在例如图13A所示的尺寸的配线元件块WBa中，装入横型变压器113的情况的例子。在这样的结构的情况下，能得到适合于形成变压器的配线元件块WBa。
图22C表示在例如图13A所示的尺寸的配线元件块WBa中，装入纵型变压器115的情况的例子。在这样的结构的情况下，能得到适合于形成变压器的配线元件块WBa。
无论哪一种情况，通过在周围配置VSS配线，都可减轻对相邻的其他配线元件块的影响。
第16实施形态
图23A及23B表示本发明第16实施形态的多层配线装置(多层配线结构的配线元件块)的其他结构。
图23A表示在例如图13A所示的尺寸的配线元件块WBa上，形成平面电容的情况的例子。即亦，在将各配线层的金属配线作成宽幅的平面配线121a，121b，121c，121d，121e，121f的同时，对所述各平面配线121a，121b，121c，121d，121e，121f交叉提供各不相同的电位。在这样的结构的情况下，容易实现想要的电容图形，能得到适于以小面积形成大电容的配线元件块WBa。
图23B表示在例如图13A所示的尺寸的配线元件块WBa上形成垂直型电容的情况的例子。在此例的情况下，利用Via(穿孔接点)125将分别在相同方向上保持间距排列的各配线层的多条金属配线123a，123b，123c，123d，123e，123f相互连接，形成多个垂直型电容。对各垂直型电容交叉提供各不相同的电位。在这样的结构的情况下，能得到适合于形成RF(Radio Frequency amplifier；射频放大器)等的配线元件块WBa。
第17实施形态
图24表示本发明第17实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。这里，以在图13B所示的尺寸的配线元件块WBb中，形成4位弯折形配线(1条接地线GND及4条信号线S1～S4)的情况为例进行说明。
即亦所述弯折形配线做成使接地线GND与4条信号线S1～S4相互缠绕的扭折结构，以在抵消信号线S1～S4相互间使磁通相互抵消，并将作为电流返回路径的接地线GND配置在信号线S1～S4旁边来实现。还有，所述接地线GND用例如VDD配线及VSS配线的线对形成。在这样的结构的情况下，由于能够用少量的屏蔽配线(接地返回线)来减低电感应性交调干扰噪声，能得到适合于形成需抑制电感应性交调干扰噪声的信号线等的配线元件块WBa。
此外，弯折形线盘(bundle)配线不限于4位，可以构成2N位的弯折形配线。在这种情况下，只要准备与位数数目相同数目的信号线，利用1条以上的接地线GND在各位上构成线盘即可。
第18实施形态
图25A及25B表示本发明第18实施形态的多层配线装置(多层配线结构的配线元件块)的其他的结构。这里，以在例如图13A所示的尺寸的配线元件块WBa上形成应对天线定则(antenna rule)产生的问题用的配线结构的情况为例进行说明。
图25A表示，将用来防止在半导体制造用的金属制纹(メタルダマシン)工艺中在某些条件下因称为“天线”的静电电荷的积蓄而产生的栅极损坏的配线层切换型配线131，作为应对这种损坏的配线结构装入配线元件块WBa情况的例子。在这样的结构的情况下，能得到适合于应对这种损坏的配线元件块WBa。
图25B表示作为应对因称为“天线”的静电电荷的积蓄而产生的栅极损坏的配线结构，将二极管133装入配线元件块WBa的例子。在这样的结构的情况下，能得到适合于应对因称为“天线”的静电电荷的积蓄而产生的栅极损坏的配线元件块WBa。
第19实施形态
图26表示本发明第19实施形态的多层配线装置(多层配线结构的配线元件块)的其他的构成。这里，以在例如图13A所示的尺寸的配线元件块WBa上形成并排配线切换用的配线的情况为例进行说明。
即亦，将用于切换应对电容性交调干扰用的并排配线的切换配线141装入配线元件块WBa内。对于交调干扰，以配线层的切换应对在面积上是有效的。因此，在这样的结构的情况下，能得到适合于形成须应对交调干扰的并排配线的配线元件块WBa。
第20实施形态
图27A及27B表示本发明第20实施形态的有关配线方案的设计图。而图27A是表示用来说明本实施形态的设计方法的配置图，图27B是表示以往的设计方法的配置图。
这里，如图27B所示，为了满足配置配线终了后的密度规则，在没有金属配线(信号线)151的间隔领域插入虚拟金属配线153。
而在本实施形态的配置设计中，则如图27A所示，对无金属配线151的间隔区域，全层布满VDD配线155及VSS配线157。所述VDD配线155及VSS配线157配置于每一层，以方向各相差90°配置。此外，所述VDD配线155及VSS配线157是交叉配置的。此时，对于同层的电源线，调整间隔，在最小间隔中使VDD配线155或VSS配线157并排；对于信号线，在比最小间隔宽的间隔中使VDD配线155或VSS配线157并行。
采用这样的构成，可期待得到下述成果，即(1)可增大电源的去耦电容。(2)可使金属密度均匀化。(3)可非常简单、高速地提取配线电容。例如，可将最上层及最下层假定为接地平面，计算电容。(4)由于增大接地电容，可减削电容性交调干扰。(5)由于能在信号线旁边配置电源线及接地线，可减小电感。
此外，所述VDD配线155及VSS配线157也可在所有的层或部分层上同方向配置。
此外，对于相邻并排的2条配线(并排配线)，可加宽配线间的间距以插入VDD配线及VSS配线的线对(VDD、VSS配线线对)。在这样的情况下，也可获得与在间隔领域布满VDD配线155及VSS配线157的所述情况大致相同的效果。
还有，并不限于并排配线间，对无金属配线151的间隔(space)领域，也可布满所述VDD、VSS配线线对。
深入理解本发明内容有利于扩展成果和进行举一反三的修改，本发明不限制于其细节描述和典型实施形态的表示，在不脱离在权利要求及相关部分中体现的宗旨下，允许作种种修改。

Claims (20)

1.一种多层配线装置，其特征在于，该多层配线装置包括：
同一方向上保持间距排列的多条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h)的，其保持间距排列的方向相互交叉地叠层的多个配线层(M1，M2，M3)，以及
使所述多条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h)相互连接，以使所述多个配线层(M1，M2，M3)的相邻的配线得到各不相同的第1、第2电位的多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)；
相应于形成所述多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)，所述多个配线层(M1，M2，M3)的各条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h)用作电源线或信号线。
2.如权利要求1所述的多层配线装置，其特征在于，
所述相邻的配线通过提供各不相同的第1、第2电位，构成VDD、VSS间的去耦电容。
3.如权利要求1所述的多层配线装置，其特征在于，
所述多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)至少被设置于某配线层的最外侧的配线与别的配线层的配线之间。
4.如权利要求1所述的多层配线装置，其特征在于，
所述多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)含有：在某配线层的最外侧的配线与别的配线层的最外侧的配线间必然设置的第1接点部(Via-1aa，-1ab、Via-2aa，-2ab)，以及在某配线层的最外侧的配线与别的配线层的最外侧以外的配线间有选择地设置的第2接点部(Via-1ba，-1bb，…，-1bj、Via-2ba，-2bb，…，-2bj)。
5.如权利要求4所述的多层配线装置，其特征在于，
所述某配线层的最外侧的配线是与VDD、VSS电位供给源连接的VDD配线(M1a，M2a，M3a)、VSS配线(M1h，M2f，M3h)，所述VDD配线(M1a，M2a，M3a)和VSS配线(M1h，M2f，M3h)以外的别的配线(M1b～M1g，M2b～M2e，M3b～M3g)用作信号线。
6.如权利要求1所述的多层配线装置，其特征在于，
所述多个配线层(M1，M2，M3)及所述多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)形成多层配线结构的配线元件块(21)。
7.一种多层配线装置，其特征在于，
具备使在同一方向上保持间距排列p(i)条(i＝3～k)配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h/22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)的n个(n≥2)的配线层(M1，M2，M3/M3，M2)，通过多个接点部(Via-1aa，-1ab、Via-1ba，-1bb，…，-1bj、Via-2aa，-2ab、Via-2ba，-2bb，…，-2bj)在纵方向的连接形成的，由m层(m≥n)构成的多层配线结构的配线元件块(21、31/21a，21b，…，21f)；
所述n个的配线层(M1，M2，M3/M3，M2)形成叠层，在叠层时使各配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h/22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)保持间距排列的方向相互交叉，且在所述p(i)条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h/22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)也可以用作信号线的配线(M1b～M1g、M2b～M2e、M3b～M3g/22b，22c，22d，22e，22f，22g，22h，22i，22j，22k、23b，23c，23d，23e，23f，23g，23h，23i，23j，23k)被分配，同时除所述信号线外的相邻配线被提供各不相同的第1、第2电位；
在所述n个配线层(M1，M2，M3/M3，M2)的，某配线层的P(i)条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h/22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m，23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)中，至少2条配线是被提供来自VDD、VSS电位供给源的VDD、VSS电位的VDD配线(M1a，M2a，M3a/22m，23m)，VSS配线(M1h，M2f，M3h/22a，23a)；
所述VDD配线(M1a，M2a，M3a/22m，23m)，通过各交点上分别配置的穿孔接点，与上一层或下一层的配线层中的，除所述信号线以外的相邻配线中得到所述VDD电位供应的配线电气连接；
所述VSS配线(M1h，M2f，M3h/22a，23a)通过各交点上分别配置的穿孔接点，与上一层或下一层的配线层中，除所述信号线以外的相邻配线中得到所述VSS电位供应的配线电气连接。
8.如权利要求7所述的多层配线装置，其特征在于，所述相邻的配线构成VDD、VSS间的去耦电容。
9.如权利要求7所述的多层配线装置，其特征在于，
所述VDD配线(M1a，M2a，M3a/22m，23m)，VSS配线(M1h，M2f，M3h/22a，23a)分别位于所述p(i)条配线(M1a，M1b，…，M1h、M2a，M2b，…，M2f、M3a，M3b，…，M3h/22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)的最外侧。
10.如权利要求7所述的多层配线装置，其特征在于，
所述配线元件块(21，31/21a，21b，…，21f)配置得与半导体芯片(11，11’/11a)的电源网格配线平面重合。
11.如权利要求10所述的多层配线装置，其特征在于，
所述配线元件块(21，31/21a，21b，…，21f)被配置于所述半导体芯片(11a)上的电源配线区域或电路块间信号配线区域。
12.如权利要求11所述的多层配线装置，其特征在于，
所述半导体芯片(11a)被配置成矩阵状，并且使多个配线元件块(21a，21b，…，21f)不相互重合，
同时具备将共同连接所述多个配线元件块(21a，21b，…，21f)的VDD配线(22m，23m)、VSS配线(22a，23a)的VDD、VSS电源线、将横跨于所述多个配线元件块(21a，21b/21b，21e)间的信号线(24a-1，24b-2/24b-3，24e-1)相互连接的元件块间连接配线(26/27)、以及将横跨于同一配线元件块(21b)内的上下的配线层(M2，M3)的信号线(24b-1，24b-2)相互连接的接点配线(Via25b-1)。
13.一种多层配线装置的配线方法，所述装置是
p(i)条(i＝3～k)配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)被保持间距配置于同一方向，同时所述p(i)条配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)被作为也可以用作信号线的配线(22b，22c，22d，22e，22f，22g，22h，22i，22j，22k、23b，23c，23d，23e，23f，23g，23h，23i，23j，23k)分配，且使除所述信号线外的，相邻配线得到各不相同的第1、第2电位供应的n个(n≥2)配线层(M3，M2)通过多个接点部，使各配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)保持间距排列的方向相互交叉地叠层，构成由m层(m≥n)组成的多层配线结构的配线元件块(21a，21b，…，21f)的多层配线装置；所述方法的特征在于，
将多个配线元件块(21a，21b，…，21f)配置成矩阵状，使在半导体芯片(11a)上的电源配线区域或电路块间信号配线区域不相互重合，
通过第1、第2电源线(22m，23m、22a，23a)将所述多个配线元件块(21a，21b，…，21f)的，连接于第1、第2电位供给源的第1、第2电位配线(22m，23m、22a，23a)共同连接，
将横跨于所述多个配线元件块(21a，21b，…，21f)间的信号线(24a-1，24b-2/24b-3，24e-1)通过元件块间连接配线(26/27)相互连接，
将横跨于同一配线元件块(21b)内的上下配线层(M2，M3)的信号线(24b-1，24b-2)通过接点配线(Via 25b-1)相互连接。
14.一种多层配线装置的配线特性分析和预测方法，包括以下步骤：
p(i)条(i＝3～k)配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)保持间距排列于同一方向上，同时所述p(i)条配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)中，s(j)条(s(j)≤p(i)-2，j＝1～k-2)作为也可以作为信号线使用的配线(22b，22c，22d，22e，22f，22g，22h，22i，22j，22k、23b，23c，23d，23e，23f，23g，23h，23i，23j，23k)被分配，且除所述信号线外，使相邻配线得到各不相同的第1、第2电位的供应的n个(n≥2)配线层(M3，M2)，通过多个接点部，各配线(22a，22b，22c，22d，22e，22f，22g，22h，22i，22j，22k，22m、23a，23b，23c，23d，23e，23f，23g，23h，23i，23j，23k，23m)保持间距排列的方向相互交叉地叠层，将叠层形成的由m层(m≥n)组成的多层配线结构的多个配线元件块(21a，21b，…，21f)配置成矩阵状，使其在半导体芯片(11a)上的电源配线区域或电路块间信号配线区域不相互重合；
通过第1、第2电源线(22m，23m、22a，23a)将所述多个配线元件块(21a，21b，…，21f)的、连接于第1、第2电位供给源的第1、第2的电位配线(22m，23m、22a，23a)共同连接，
通过元件块间连接配线(26/27)将横跨于所述多个配线元件块(21a，21b，…，21f)间的信号线(24a-1，24b-2/24b-3，24e-1)相互连接，
通过接点配线(Via 25b-1)将横跨于同一配线元件块(21b)内的上下配线层(M2，M3)的信号线(24b-1，24b-2)相互连接，
其特征在于，对与同一配线元件块(21b)内的信号线(24b-1，24b-2)的配线结构相应的输入输出信号传播特性进行分析，并以该结果为依据算出横跨于所述多个配线元件块(21a，21b，…，21f)间的信号线(24)的信号传播特性。
15.如权利要求14所述的多层配线装置的配线特性分析和预测方法，其特征在于，所述分析结果依次作为程序库进行管理。
16.一种多层配线装置，其特征在于，同一方向上保持间距排列的多条配线(41-47)的，其保持间距排列的方向相互交叉地叠层多个配线层(M1-M7)，且经多个接点部使所述多条配线(41-47)相互连接，以使所述多个配线层(41-47)的相邻的配线得到各不相同的第1、第2电位而构成的，具有各不相同的尺寸的多层配线结构的多个配线元件块(WBa，WBb，WBc)。
17.如权利要求16所述的多层配线装置，其特征在于，
所述多个配线元件块(WBa，WBb，WBc)被任意组合，构成所希望的电路。
18.如权利要求16所述的多层配线装置，其特征在于，
所述多个配线元件块(WBa，WBb，WBc)都具有矩形形状，各平面的尺寸由(X×2α-1-Xmargin)×(Y×2β-1-Ymargin)定义，这里的α、β是正整数，Xmargin，Ymargin≥0。
19.如权利要求18所述的多层配线装置，其特征在于，
当所述α＝β＝1，Xmargin＝Ymargin＝0时，所述配线元件块(WBa)具有最小的基本尺寸。
20.如权利要求18所述的多层配线装置，其特征在于，
所述基本尺寸的配线元件块(WBa)具有多个配线层(M1～M7)，最上层的配线层(M7)的各配线(41)，最小宽度设定为Wg，min，最小间隔设定为Sg，min，最上层(M7)以外的配线层(M1～M6)的各配线(42～47)，最小宽度Wm，min设定为(1/3)·Wg，min，最小间隔Sm，min设定为(1/3)·Sg，min。
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