KR100497712B1 - 다층 배선장치, 배선방법, 및 배선특성 해석/예측 방법 - Google Patents

다층 배선장치, 배선방법, 및 배선특성 해석/예측 방법 Download PDF

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Abstract

다층 배선장치는 동일 방향으로 피치 배열된 복수의 배선을 각각 포함하되, 인접한 배선층들의 배선들의 피치 배열 방향이 서로 교차하도록 적층되는 복수의 배선층을 포함한다. 본 다층 배선장치는 서로 다른 제1 전위와 제2 전위가 상기 복수의 배선층의 인접한 배선들에 공급될 수 있도록 상기 복수의 배선을 서로 접속시키는 복수의 콘택트부를 더 포함한다.

Description

다층 배선장치, 배선방법, 및 배선특성 해석/예측 방법{MULTI-LAYER WIRING DEVICE, WIRING METHOD AND WIRING CHARACTERISTIC ANALYZING/PREDICTING METHOD}
본 발명은 다층 배선장치, 배선방법 및 배선특성 해석/예측 방법에 관한 것으로, 특히 미세 피치(fine-pitch) 다층 배선구조에서 병렬 연장 배선간 커패시터로 구성된 디커플링 커패시터(decoupling capacitor)에 관한 것이다.
관련출원의 참조
본 출원은 2002년 2월 22일자 출원된 일본 특허출원 제2002-46765호에 기초하며 그 우선권 이익을 주장하며, 이 기초 출원의 전체 내용은 본 명세서에 인용으로 포함된다.
대규모 집적회로(LSI) 칩에서는 지금까지 각종 회로에 대한 전원 전압과 전류의 공급이 안정된 것으로 생각되어 왔다. 그러나 회로수가 많아질수록 칩면적은 더 커지게 된다. 더욱이, 고속동작에 의해 순간적으로 커진 전류가 회로 내에 흐르게 되면, 배선의 인덕턴스와 저항에 기인하는 전원선(VDD 배선, VSS 배선)의 전압 강하(전원 잡음)에 의해 회로가 오동작하는 문제가 생긴다. 이러한 문제는 VDD 배선과 VSS 배선 간에 디커플링 커패시터를 삽입함으로써 어느 정도는 해결될 수 있다. 즉, 이 문제를 해결하기 위해서 종래에는 LSI 패키지의 VDD핀과 VSS핀 간에 세라믹 커패시터를 삽입하는 방법을 이용하였다. 그러나, 이 방법은, 비록 입출력 드라이버에서의 전원 잡음 저감에는 효과가 있지만, 칩 내의 대전류에 의해 고속 동작하는 회로에서 생기는 전원 잡음(스파이크 전류)의 저감에는 효과가 없다.
전원 잡음 저감을 위한 다른 방법으로는 금속산화물 반도체 전계효과 트랜지스터(MOSFET)를 이용하는 방법이 알려져 있다. 이 방법은 MOSFET의 게이트 산화막 커패시터를 이용하여 VDD 배선과 VSS 배선 간에 디커플링 커패시터를 연결시킴으로써 스파이크 전류를 흡수하는 것이다. 이 방법은 전원 잡음을 저감시키는 방법으로서는 효과적이다. 그러나, 이 방법은 고주파수 특성과 고속 동작 특성이 나쁘다는 단점이 있다. 더욱이, 이 방법은 큰 게이트 면적을 가진 커패시터를 필요로 하며, 게이트 산화막 내의 작은 핀 홀(pin hole)에 의해서 VDD 배선과 VSS 배선 간에 누설 전류가 증가하며, 그 결과 전력 소모가 증대한다는 단점이 있다.
근년에, 다층 배선구조의 병렬 연장 배선간 커패시터를 복수의 배선층 위에 형성하고, VDD 배선과 VSS 배선을 서로 접속시킴으로써, 큰 디커플링 커패시터를 칩 상에 형성하는 것이 제안되어 있다(예컨대, 2001 Symposium on VLSI Circuits Digest of Technical Paper, pp. 201-204 참조). 이 제안에서 디커플링 커패시터는 금속 배선들 간의 커패시턴스를 이용한다. 그러므로, MOSFET의 게이트 산화막 커패시터를 이용하는 방법에 비해서, 우수한 고주파 특성과 고속 동작 특성을 가진 디커플링 커패시터를 제공하는 이점이 있다. 그러나, 이 제안에서의 디커플링 커패시터의 경우에는 커패시턴스 배선 영역을 가로질러 신호선을 통과시키는 것이 불가능하다. 그 결과, 이 제안에서의 디커플링 커패시터는 LSI 칩의 주변부 만에 배치하는 것이 가능하다. 더욱이, 대전류에 의해 고속으로 구동되는 회로의 스파이크 전류를 흡수하려고 하는 경우에는 디커플링 커패시터를 그 회로 근방에 배치할 수가 없는 심각한 문제가 생긴다.
본 발명의 제1 목적은 우수한 고주파수 특성과 고속 동작 특성을 가진 디커플링 커패시터를 형성할 수 있고, 커패시턴스 배선 영역을 가로질러 그리고 LSI 칩 내의 대전류에 의해 고속으로 구동되는 회로 근방에 신호선을 배치할 수 있는, 다층 배선장치, 배선방법 및 배선특성 해석/예측 방법을 제공하는 것이다.
본 발명의 제1 양상에 따른 다층 배선장치는 동일 방향으로 피치 배열된 복수의 배선을 각각 포함하되, 인접한 배선층들의 배선들의 피치 배열 방향이 서로 교차하도록 적층되는 복수의 배선층, 및 서로 다른 제1 전위와 제2 전위가 상기 복수의 배선층의 인접한 배선들에 공급될 수 있도록 상기 복수의 배선을 서로 접속시키는 복수의 콘택트부를 포함한다.
본 발명의 제2 양상에 따른 다층 배선장치는 동일 방향으로 피치 배열되는 복수의 배선을 각각 포함하는 복수의 배선층을 복수의 콘택트부를 통해 수직 방향으로 서로 접속시킴으로써 구성되는 다층 배선구조를 갖는 배선소자 블록을 포함하고, 상기 복수의 배선층은 상기 복수의 배선층들 중 인접한 배선층들의 배선 피치 배열 방향이 서로 교차하도록 적층되고, 서로 다른 제1 전위와 제2 전위가 상기 복수의 배선층의 인접한 배선들에 공급된다.
본 발명의 제3 양상에 따른 다층 배선장치는 동일 방향으로 피치 배열되는 p(i)(i=3 내지 k)개의 배선을 각각 포함하는 n(n≥2)개의 배선층을 복수의 콘택트부를 통해 수직 방향으로 서로 접속시킴으로써 구성되는 m(m≥n)개 층의 다층 배선구조를 갖는 배선소자 블록을 포함하고, 상기 n개 배선층은 상기 배선층들 중 인접한 배선층들의 배선 피치 배열 방향이 서로 교차하도록 적층되고, 상기 p(i)개 배선 중에서 s(j)(s(j)≤p(i)-2, j=1 내지 k-2)개 배선이 신호선으로 사용될 수 있는 배선으로 할당되고, 서로 다른 제1 전위와 제2 전위가 상기 신호선을 제외한 인접 배선들에 공급된다.
본 발명의 제4 양상에 따른 배선방법은 배선층들 중 인접한 배선층들의 배선 피치 배열 방향이 서로 교차하도록 복수의 콘택트부를 이용하여 n(n≥2)개의 배선층을 서로 적층시킴으로써 구성되는 m(m≥n)개 층의 다층 배선구조를 가진 배선소자 블록을 포함하며, 상기 배선층 각각은 동일 방향으로 피치 배열되는 p(i)(i=3 내지 k)개의 배선을 포함하며, 상기 p(i)개 배선 중에서 s(j)(s(j)≤p(i)-2, j=1 내지 k-2)개 배선이 신호선으로 사용될 수 있는 배선으로 할당되고, 서로 다른 제1 전위와 제2 전위가 상기 신호선을 제외한 인접 배선들에 공급되는 다층 배선장치의 배선방법에 있어서, 복수의 배선소자 블록을 반도체칩 상의 전원 배선영역 또는 회로 블록간 신호 배선영역에 서로 중첩됨이 없이 매트릭스 형태로 배치하는 단계, 상기 복수의 배선소자 블록에서 제1 및 제2 전위 공급원에 접속되는 제1 및 제2 전위 배선을 제1 및 제2 전원선을 통해 각각 공통으로 접속시키는 단계, 상기 복수의 배선소자 블록들 사이에서 연장되는 신호선들을 블록간 접속 배선을 통해 서로 접속시키는 단계, 및 동일한 배선소자 블록에서 상부 및 하부 배선층 위로 연장되는 신호선들을 콘택트 배선을 통해 서로 접속시키는 단계를 포함한다.
본 발명의 제5 양상에 따른 배선특성 해석/예측 방법은 m개 층의 다층 배선구조를 각각 구비하며, 배선층들 중 인접한 배선층들의 배선 피치 배열 방향이 서로 교차하도록 복수의 콘택트부를 이용하여 n(m≥n≥2)개의 배선층을 서로 적층시킴으로써 각각 구성되며, 상기 개개의 배선층 각각은 동일 방향으로 피치 배열되는 p(i)(i=3 내지 k)개의 배선을 포함하며, 상기 p(i)개 배선 중에서 s(j)(s(j)≤p(i)-2, j=1 내지 k-2)개 배선이 신호선으로 사용될 수 있는 배선으로 할당되고, 서로 다른 제1 전위와 제2 전위가 상기 신호선을 제외한 인접 배선들에 공급되는 복수의 배선소자 블록을 반도체칩 상의 전원 배선영역 또는 회로 블록간 신호 배선영역에 서로 중첩됨이 없이 매트릭스 형태로 배치하고; 상기 복수의 배선소자 블록에서 제1 및 제2 전위 공급원에 접속되는 제1 및 제2 전위 배선을 제1 및 제2 전원선을 통해 각각 공통으로 접속시키며; 상기 복수의 배선소자 블록들 사이에서 연장되는 신호선들을 블록간 접속 배선을 통해 서로 접속시키고; 동일한 배선소자 블록에서 상부 및 하부 배선층 위로 연장되는 신호선들을 콘택트 배선을 통해 서로 접속시켜 구성되는 다층 배선장치의 배선특성 해석/예측 방법에 있어서, 상기 동일한 배선소자 블록에서 신호선의 배선구조에 대응하는 입/출력 신호전파 특성을 해석하는 단계, 및 상기 해석 결과에 기초하여, 상기 복수의 배선소자 블록들 사이에서 연장되는 신호선의 신호전파 특성을 도출하는 단계를 포함한다.
본 발명의 제6 양상에 따른 다층 배선장치는 복수의 배선층을 적층시킴으로써 각각 구성되는 서로 다른 크기를 갖는 다층 배선구조의 복수의 배선소자 블록을 포함한다.
본 발명의 다층 배선장치, 배선방법 및 배선특성 해석/예측 방법에 따르면, 제1 전위와 제2 전위를 쓰루 홀 컨택트를 통해서 각 배선층의 인접 배선들에 공급하는 방법을 효율적이고 체계적으로 정할 수가 있다.
또한, 쓰루 홀 콘택트를 제거함으로써 상기 배선으로의 제1 또는 제2 전위의 공급이 컷 오프, 즉 차단되면 배선이 신호선으로 사용될 수 있다. 그러므로, 커패시턴스 배선영역을 가로지르는 신호선을 통과시시키는 것이 가능하다. 그 결과, 대전류에 의해 고속으로 구동되는 회로 근방에 우수한 고주파수 특성과 고속 동작 특성을 가진 디커플링 커패시터를 쉽게 배치할 수 있다.
신호선 주위에는 은폐 배선이 설치될 수 있으므로, 신호선에 인가되는 신호에 잡음이 부가되기 어려우며, 잡음으로 인한 오동작에 의해 영향을 거의 받지 않는 자동 배선 접속 알고리즘이 실현될 수 있다.
*배선소자 블록이 LSI칩의 전체 표면 상에 놓이는 경우에는 LSI칩의 표면의 평탄성을 쉽게 얻을 수 있다. 그 결과, LSI칩의 표면에 금속배선이 형성될 때에 그 LSI칩에서의 금속배선의 균일성과 효율 향상에 바람직하다.
또한, 배선을 서로 접속시키는 콘택트를 제거 또는 추가함으로써 신호선의 경로를 자유롭게 간단히 변경할 수 있다. 그러므로, ASIC(주문형 집적회로)을 위한 설계 기간이 단축될 수 있는 효과가 기대될 수 있다.
또한, 배선구조로서의 응용에 있어서는, 배선소자 블록 내의 신호선의 배선구조에 대응하는 입/출력 신호전파 특성이 배선셀의 특성에 중심을 둔 라이브러리로서 관리된다면, 그 라이브러리에 기초하여 ASIC, SoC(시스템 온 칩)를 위한 새로운 방법을 개발할 수 있다.
본 발명의 추가적인 목적과 이점들은 이하의 상세한 설명에 기재될 것이며 이 설명으로부터 부분적으로 명백하게 드러날 것이며, 본 발명의 실시에 의해 알수 있다. 본 발명의 목적과 이점들은 이후에 특정되는 구체예들과 그 조합들을 통해 달성될 수 있다.
첨부된 도면은 명세서의 일부로서 포함되며 본 발명의 바람직한 실시예들을 도시한 것이며, 상기 설명된 발명의 요지와 이하에 설명될 바람직한 실시예들에 대한 상세한 설명과 함께, 본 발명의 원리를 설명하는데 제공된다.
이하에서는 첨부 도면을 참조로 본 발명의 실시예들에 대해서 설명한다.
(제1 실시예)
도 1과 도 2a 및 2b는 본 발명의 제1 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 일례를 보여준다. 도 1은 배선소자 블록의 배선구조의 사시도이다. 도 2a 및 2b는 도 1의 배선소자 블록의 분해도로서 배선층들 간의 접속관계를 2차원적으로 보여준다. 또한, 여기서는 배선소자 블록의 층수(m)가 "5"로 배선층수(n)가 "3"으로 설정된 경우(m≥n≥2)에 대해서 설명한다. 층들(M1 내지 M5)(M1층 내지 M5층) 중에서 하층 측의 M1층 내지 M3층은 배선층으로 이용되고 상층 측의 M4층 및 M5층(미도시)은 전원 그리드로 이용된다. 이 예에서는 M1층과 M3층 각각의 배선수(p(i))는 "8"로 M2층의 배선수(p(i))는 "6"으로 설정된 경우가 나타나 있다(단, I = 3 내지 k).
배선층(M1 내지 M3) 중에서 하단의 M1층은 8개의 금속배선(M1a, M1b, ..., M1h)을 갖고 있다. 금속배선(M1a, M1b, ..., M1h)은 제1 방향으로 동일 피치로 배열(피치 배열)되어 있다. 중간단의 M2층은 6개의 금속배선(M2a, M2b, ..., M2f)을 갖고 있다. 금속배선(M2a, M2b, ..., M2f)은 제1 방향과 거의 수직인 제2 방향에서 피치 배열되어 있다. 상단의 M3층은 8개의 금속배선(M3a, M3b, ..., M2h)을 갖고 있다. 금속배선(M3a, M3b, ..., M2h)은 제2 방향과 거의 수직인 방향에서, 즉 M1층의 피치 배열방향과 동일한 제1 방향에서 피치 배열된다.
도 2a에 도시된 바와 같이, M1층과 M2층은 제1 콘택트(□ 표시)인 쓰루홀 콘택트(through hole contact)(Via-1aa, Via-1ab)와 제2 콘택트(○ 표시)인 쓰루홀 콘택트(Via-1ba, Via-1bb, ..., Via-1bj)을 통해 서로 전기적으로 접촉된다. 도 2b에 도시된 바와 같이, M2층과 M3층은 제1 콘택트(□ 표시)인 쓰루홀 콘택트(Via-2aa, Via-2ab)와 제2 콘택트(○ 표시)인 쓰루홀 콘택트(Via-2ba, Via-2bb, ..., Via-2bj)을 통해 서로 전기적으로 접촉된다.
즉, 쓰루홀 콘택트(Via-1aa)는 M1층의 금속배선(M1a)과 M2층의 금속배선(M2a)의 교점에 설치되고, 쓰루홀 콘택트(Via-1ab)는 M1층의 금속배선(M1h)과 M2층의 금속배선(M2f)의 교점에 설치된다. 마찬가지로, 쓰루홀 콘택트(Via-1ba)는 M1층의 금속배선(M1a)과 M2층의 금속배선(M2c)의 교점에 설치되고, 쓰루홀 콘택트(Via-1bb)는 M1층의 금속배선(M1a)과 M2층의 금속배선(M2e)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-1bc)는 M1층의 금속배선(M1b)과 M2층의 금속배선(M2f)의 교점에 설치되고, 쓰루홀 콘택트(Via-1bd)는 M1층의 금속배선(M1c)과 M2층의 금속배선(M2a)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-1be)는 M1층의 금속배선(M1d)과 M2층의 금속배선(M2f)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-1bf)는 M1층의 금속배선(M1e)과 M2층의 금속배선(M2a)의 교점에 설치된다. 쓰루홀 콘택트(Via-1bg)는 M1층의 금속배선(M1f)과 M2층의 금속배선(M2f)의 교점에 설치된다. 쓰루홀 콘택트(Via-1bh)는 M1층의 금속배선(M1g)과 M2층의 금속배선(M2a)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-1bi)는 M1층의 금속배선(M1h)과 M2층의 금속배선(M2b)의 교점에 설치되고, 쓰루홀 콘택트(Via-1bj)는 M1층의 금속배선(M1h)과 M2층의 금속배선(M2d)의 교점에 설치된다.
쓰루홀 콘택트(Via-2aa)는 M2층의 금속배선(M2a)과 M3층의 금속배선(M3a)의 교점에 설치되고, 쓰루홀 콘택트(Via-2ab)는 M2층의 금속배선(M1f)과 M3층의 금속배선(M3h)의 교점에 설치된다. 마찬가지로, 쓰루홀 콘택트(Via-2ba)는 M2층의 금속배선(M1c)과 M3층의 금속배선(M3a)의 교점에 설치되고, 쓰루홀 콘택트(Via-2bb)는 M2층의 금속배선(M2e)과 M3층의 금속배선(M3a)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-2bc)는 M2층의 금속배선(M2f)과 M3층의 금속배선(M3b)의 교점에 설치되고, 쓰루홀 콘택트(Via-2bd)는 M2층의 금속배선(M2a)과 M3층의 금속배선(M3c)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-2be)는 M2층의 금속배선(M2f)과 M3층의 금속배선(M3d)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-2bf)는 M2층의 금속배선(M2a)과 M3층의 금속배선(M3e)의 교점에 설치된다. 쓰루홀 콘택트(Via-2bg)는 M2층의 금속배선(M2f)과 M3층의 금속배선(M3f)의 교점에 설치된다. 쓰루홀 콘택트(Via-2bh)는 M2층의 금속배선(M2a)과 M3층의 금속배선(M3g)의 교점에 설치된다. 또한, 쓰루홀 콘택트(Via-2bi)는 M2층의 금속배선(M2b)과 M3층의 금속배선(M3h)의 교점에 설치되고, 쓰루홀 콘택트(Via-2bj)는 M2층의 금속배선(M2d)과 M3층의 금속배선(M3h)의 교점에 설치된다.
이 경우, 각 배선층(M1, M2, M3)의 평면 크기가 예컨대 20 ㎛ 평방(20㎛ × 20㎛)이라면, 대표적인 0.13㎛ 레벨의 CMOS(상보형 MOS) 프로세스에서 배선층(M1, M2, M3)의 배선피치는 0.36㎛, 0.4㎛, 0.36㎛으로 각각 설정된다. 그러므로, 상기 평면 크기의 배선층(M1, M2, M3)에는 각각 55개, 50개, 55개의 금속배선이 설치될 수 있다.
VDD 전위 공급원으로부터 VDD 전위(제1 전위)나 VSS 전위 공급원으로부터의 VSS 전위(제2 전위)는 항상 배선층(M1, M2, M3)의 최외측에 배치된 금속배선(M1a, M1h, M2a, M2f, M3a, M3h)에 공급된다. 예컨대, VDD 전위는 금속배선(VDD 배선)(M1a, M2a, M3a)에 공급되고, VSS 전위는 금속배선(VSS 배선)(M1h, M2h, M3h)에 공급된다. 이것은 VDD 전위를 예컨대 쓰루홀 콘택트(Via-1aa, Via-2aa)를 통해 M3층, M2층, M1층에 이 순서대로 순차적으로 공급함으로써 실현된다. 더욱이, 이것은 VSS 전위를 예컨대 쓰루홀 콘택트(Via-1ab, Via-2ab)를 통해 M3층, M2층, M1층에 이 순서대로 순차적으로 공급함으로써 실현된다.
VDD 및 VSS 전위는 배선층(M1, M2, M3)의 최외측에 배치된 금속배선 이외의 금속배선(M1b 내지 M1g, M2b 내지 M2e, M3b 내지 M3g)(신호선으로 이용될 수 있는 배선(s(j))(단, s(j)≤p(i)-2, j=1 내지 k-2)에 교대로 공급된다. 예컨대, VDD 전위는 금속배선(홀수번째 배선)(M1c, M1e, M1g, M2c, M2e, M3c, M3e, M3g)에 공급되고, VSS 전위는 금속배선(짝수번째 배선)(M1b, M1d, M1f, M2b, M2d, M3b, M3d, M3f)에 공급된다. 이것은 VDD 전위를 예컨대 쓰루홀 콘택트(Via-1ba, Via-1bb, Via-1bd, Via-1bf, Via-1bh, Via-2ba, Via-2bb, Via-2bd, Via-2bf, Via-2bh)를 통해 M3층, M2층, M1층에 이 순서대로 순차적으로 공급함으로써 실현된다. 더욱이, 이것은 VSS 전위를 예컨대 쓰루홀 콘택트(Via-1bc, Via-1be, Via-1bg, Via-1bi, Via-1bj, Via-2bc, Via-2be, Via-2bg, Via-2bi, Via-2bj)를 통해 M3층, M2층, M1층에 이 순서대로 순차적으로 공급함으로써 실현된다.
이 경우, 0.13㎛ 레벨의 CMOS 프로세스에 의해 형성된 금속배선들의 인접 금속배선들 간의 커패시턴스(병렬 연장 배선간 커패시턴스)는 0.26 fF/㎛이라고 가정된다. 그러면, 만일 커패시턴스 배선영역의 크기가 20㎛ 평방이라면, 대략 0.2 pF의 고속 디커플링 커패시터가 실현될 수 있다. 더욱이, 배선 시트저항은 0.07 Ω/평방이며, 배선시정수는 0.1 ps 이하이고, 응답특성이 충분히 크다. 그러므로, 본 실시예의 배선소자 블록의 경우에는, 각 배선층(M1, M2, M3)에서의 금속배선들의 인접한 금속배선들 간의 커패시터(미세 피치 다층 배선구조를 가진 병렬 연장 배선간 커패시턴스)를 VDD와 VSS간 디커플링 커패시터로서 이용함으로써 큰 디커플링 커패시터를 쉽게 형성할 수 있다. 병렬 연장 배선간 커패시터의 이용에 의해서 큰 디커플링 커패시터가 형성되므로, 미세 패터닝 프로세스 기술이 더 진보함에 따라서 그 효과는 더욱 현저해진다.
더욱이, 본 실시예의 배선소자 블록에서는 각 배선층(M1, M2, M3)의 금속배선의 일부를 신호선으로 사용할 수 있다. 즉, 배선층(M1, M2, M3의 최외측에 배치된 금속배선 이외의 금속배선 모두, 즉 VDD 배선(M1a, M2a, M3a)과 VSS 배선(M1h, M2f, M3h)가 신호선으로 사용될 수 있다.
도 3a 및 3b는 도 1의 배선소자 블록의 배선들 중 적어도 하나의 배선이 신호선으로 사용되는 경우의 일례를 도시한 것이다. 도 3a는 M1층과 M2층 간의 접속관계를 보여주고, 도 3b는 M2층과 M3층 간의 접속관계를 보여준다.
이 배선소자 블록에서는, 예컨대, 쓰루홀 콘택트(Via-1ba, Via-2ba)를 제거하여 금속배선(M2c)으로의 VDD 전위의 공급을 컷오프, 즉 차단(금속배선(M2c)을 전기적 부동상태로 설정하는 것)함으로써 금속배선(M2c)이 신호선으로서 사용될 수 있다. 이 경우에, VDD 전위 또는 VSS 전위가 반드시 다른 금속배선에 공급된다. 그러므로, 신호선으로 사용된 금속배선(M2c)은 직류적으로 사용된 전극들에 의해 은폐된다. 즉, 금속배선(M2c)은 이것에 인접하여 설치되어 VDD 또는 VSS의 고정전위로 설정된 금속배선(은폐배선)에 의해 은폐되므로 신호선 잡음(누화) 저항이 우수한 큰 이점을 갖는다.
따라서, 금속배선(M2c) 이외도 원하는 어떠한 금속배선도 원하는 금속배선으로의 VDD 전위 또는 VSS 전위의 공급을 차단함으로써 커패시턴스 배선영역을 가로지르는 신호선으로서 사용될 수 있다. 그 결과, 배선소자 블록은 LSI칩에서 대전류에 의해 고속 구동되는 회로 근방에 배치될 수 있다.
전술한 바와 같이, 본 실시예에서는 종래의 구조에서는 실현될 수 없는 신호선의 통과를 가능하게 하는 다층 배선장치를 실현할 수 있다. 즉, 종래 기술의 결점이었던, 신호선이 커패시턴스 배선영역을 가로질러 통과할 수 없었던 심각한 문제가 해결될 수 있고, 고속 디커플링 커패시터가 LSI칩의 여러 위치에 배치될 수 있다.
특히, 상기 구성의 다층 배선장치는 고주파수 및 고속 CMOS 분야에서 가장 빈번하게 사용될 가능성이 높다. 더욱이, 이것은 큰 칩면적을 가진 시스템 LSI에서의 배선구조로 널리 이용될 수 있다.
제1 실시예에서는, 배선소자 블록이 5층 구조(층수(m)가 "5"로 설정됨)이고, 이 5개의 층 중에서 M1층, M2층 및 M3층이 배선층으로 사용된 경우에 대해서 설명하였다. 그러나 이에 한정되는 것은 아니며, M1층, M2층, M3층 및 M4층이 배선층으로 사용될 수도 있다. 더욱이, 층수(m)는 "5"에 한정되지 않는다.
(제2 실시예)
도 4a 및 4b는 본 발명의 제2 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 구성의 예를 도시한 것이다. 이 경우에서는, 배선층(M1, M2) 간 쓰루홀 콘택트의 수를 감소시킴으로 도 1에 도시된 배선소자 블록의 배선구조와 동일한 배선구조가 실현되는 예에 대해서 설명한다.
도 4a에 도시된 바와 같이, 예컨대 도 1에 도시된 배선소자 블록의 배선구조와 동일한 배선구조가 쓰루홀 콘택트(Via-1ba, Via-1bb, Via-1bi, Via-1bj)를 제거함으로써 실현될 수 있다. 즉, 쓰루홀 콘택트(Via-1ba)가 제거되면, 금속배선(M3a)으로부터 금속배선(M2c)으로의 VDD 전위의 공급이 쓰루홀 콘택트(Via-2ba)를 통해 행해진다(도 4b 참조). 마찬가지로, 쓰루홀 콘택트(Via-1bb)가 제거되면, 금속배선(M3a)으로부터 금속배선(M2e)으로의 VDD 전위의 공급이 쓰루홀 콘택트(Via-2bb)를 통해 행해진다(도 4b 참조). 또한, 쓰루홀 콘택트(Via-1bi)가 제거되면, 금속배선(M3h)으로부터 금속배선(M2b)으로의 VSS 전위의 공급이 쓰루홀 콘택트(Via-2bi)를 통해 행해진다(도 4b 참조). 마찬가지로, 쓰루홀 콘택트(Via-1bj)가 제거되면, 금속배선(M3h)으로부터 금속배선(M2d)으로의 VSS 전위의 공급이 쓰루홀 콘택트(Via-2bj)를 통해 행해진다(도 4b 참조).
따라서, 도 1에 도시된 배선소자 블록에서는 쓰루홀 콘택트(Via-1ba, Via-1bb, Via-1bi, Via-1bj)는 제거될 수 있고, 그 결과, 프로세스는 간단화될 수 있다.
또한, 도 5a 및 5b에 도시된 바와 같이, 제1 실시예의 경우와 같이, 제2 실시예에 따른 배선소자 블록에서는 적어도 하나의 금속배선이 신호선으로 사용될 수 있다. 즉, 쓰루홀 콘택트(Via-1ba, Via-1bb, Via-1bi, Via-1bj)가 제거된 구조에서는, 예컨대 도 5a에 도시된 바와 같이, 쓰루홀 콘택트(Via-1be)를 제거하고 금속배선(M1d)으로의 VSS 전위 공급을 차단함으로써 금속배선(M1d)은 신호선으로 사용될 수 있다. 또한, 이 예의 경우에서 VDD 전위 또는 VSS 전위는 다른 금속배선들에 반드시 공급된다. 그러므로, 신호선으로 사용된 금속배선(M1d)은 신호선 잡음에 대한 내성이 우수하게 된다.
신호선으로 사용되는 금속배선은 이 금속배선(M1d)에 한정되는 것은 아니다. VDD 배선과 VSS 배선 이외의 원하는 어떠한 금속배선도 금속배선으로의 VDD 전위 또는 VSS 전위의 공급을 차단함으로써 커패시턴스 배선영역을 가로지르는 신호선으로서 사용될 수 있다.
(제3 실시예)
도 6a 및 6b는 본 발명의 제3 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 구성의 예를 도시한 것이다. 이 예서는, 배선층(M2, M3) 간 쓰루홀 콘택트의 수를 감소시킴으로 도 1에 도시된 배선소자 블록의 배선구조와 동일한 배선구조가 실현되는 경우에 대해서 설명한다.
예컨대, 도 6b에 도시된 바와 같이, 도 1에 도시된 배선소자 블록의 배선구조와 동일한 배선구조가 쓰루홀 콘택트(Via-2ba, Via-2bb, Via-2bi, Via-2bj)를 제거함으로써 실현될 수 있다. 즉, 쓰루홀 콘택트(Via-2ba)가 제거되면, 금속배선(M1a)으로부터 금속배선(M2c)으로의 VDD 전위의 공급이 쓰루홀 콘택트(Via-1ba)를 통해 행해진다(도 6a 참조). 마찬가지로, 쓰루홀 콘택트(Via-2bb)가 제거되면, 금속배선(M1a)으로부터 금속배선(M2e)으로의 VDD 전위의 공급이 쓰루홀 콘택트(Via-1bb)를 통해 행해진다(도 6a 참조). 또한, 쓰루홀 콘택트(Via-2bi)가 제거되면, 금속배선(M1h)으로부터 금속배선(M2b)으로의 VSS 전위의 공급이 쓰루홀 콘택트(Via-1bi)를 통해 행해진다(도 6a 참조). 마찬가지로, 쓰루홀 콘택트(Via-2bj)가 제거되면, 금속배선(M1h)으로부터 금속배선(M2d)으로의 VSS 전위의 공급이 쓰루홀 콘택트(Via-1bj)를 통해 행해진다(도 6a 참조).
따라서, 도 1에 도시된 배선소자 블록에서는 쓰루홀 콘택트(Via-2ba, Via-2bb, Via-2bi, Via-2bj)는 제거될 수 있고, 그 결과, 프로세스는 간단화될 수 있다.
또한, 도 7a 및 7b에 도시된 바와 같이, 제1 실시예의 경우와 같이, 제3 실시예에 따른 배선소자 블록에서는 적어도 하나의 금속배선이 신호선으로 사용될 수 있다. 즉, 쓰루홀 콘택트(Via-2ba, Via-2bb, Via-2bi, Via-2bj)가 제거된 구조에서는, 예컨대 도 7a에 도시된 바와 같이, 쓰루홀 콘택트(Via-1ba)를 제거하고 금속배선(M2c)으로의 VDD 전위 공급을 차단함으로써 금속배선(M2c)은 신호선으로 사용될 수 있다. 또한, 이 예의 경우에서 VDD 전위 또는 VSS 전위는 다른 금속배선들에 반드시 공급된다. 그러므로, 신호선으로 사용된 금속배선(M2c)은 신호선 잡음에 대한 내성이 우수하게 된다.
신호선으로 사용되는 금속배선은 이 금속배선(M2c)에 한정되는 것은 아니다. VDD 배선과 VSS 배선 이외의 원하는 어떠한 금속배선도 금속배선으로의 VDD 전위 또는 VSS 전위의 공급을 차단함으로써 커패시턴스 배선영역을 가로지르는 신호선으로서 사용될 수 있다.
(제4 실시예)
도 8은 본 발명의 제4 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 배치예를 도시한 것이다. 이 예에서는, 20 mm의 평면 크기를 가진 LSI칩에 배치된 100㎛ 평방의 파워 그리드(power grid: 이하 Pw 그리드라 함)의 그리드변 아래에 복수의 배선소자 블록이 매립되어 있는 경우에 대해서 설명한다.
도 8에 도시된 바와 같이, 예컨대 5층 구조의 LSI칩(11)에서는 만일 상층 측의 제4 및 제5층이 전원 그리드로 사용되는 경우에는 16개의 배선영역(13)이 최상층의 제5층 상에 매트릭스 형태로 배치된다. Pw 그리드의 그리드변에 대응하는 배선영역(13)의 주변부에는 5개 세트의 제1 VDD, VSS 쌍(15)과 5개 세트의 제2 VDD, VSS 쌍(17)이 배치된다. 제1 VDD, VSS 쌍(15) 각각은 제4층 상에서 LSI칩(11)의 제1 방향(행방향)으로 배치된 VDD 전원선(15a) 및 VSS 전원선(15b)을 포함한다. 제2 VDD, VSS 쌍(17) 각각은 제5층 상에서 LSI칩(11)의 제1 방향에 거의 수직한 제2 방향(열방향)으로 배치된 VDD 전원선(17a) 및 VSS 전원선(17b)을 포함한다.
제1 VDD, VSS 쌍(15)의 VDD 전원선(15a)과 제2 VDD, VSS 쌍(17)의 VDD 전원선(17a)은 각 교점에서 대응 쓰루홀 콘택트(19a)를 통해 함께 접속되어 있다. 또한, 제1 VDD, VSS 쌍(15)의 VSS 전원선(15b)과 제2 VDD, VSS 쌍(17)의 VSS 전원선(17b)은 각 교점에서 대응 쓰루홀 콘택트(19b)를 통해 함께 접속되어 있다.
각 제1 VDD, VSS 쌍(15) 아래에는 예컨대 도 1에 도시된 구성을 가진 배선소자 블록(21)이 매립되어 있다. 즉, 하층 측의 M1층, M2층, 및 M3층의 3개 층을 배선층으로 사용하는 5층 구조의 배선소자 블록(21)이 행마다 20개씩 매립되어 있다(전부해서 100개 블록). 이 예의 경우에, 배선소자 블록(21)의 M4층과 M5층도 각각 LSI칩(11)의 제4층 및 제5층으로 사용된다. 또한, M1층, M2층, M3층, 및 M4층(미도시)의 4개 층을 배선층으로 사용하는 5층 구조의 배선소자 블록(31)이 열마다 제2 VDD, VSS 쌍(17) 아래에 20개씩 매립되어 있다(전부해서 100개 블록). 이 예의 경우에, 배선소자 블록(31)의 M5층도 LSI칩(11)의 제5층으로 사용된다.
만일 20 mm 평방의 LSI칩(11)의 전체에 100㎛ 평방의 복수의 Pw 그리드가 배치되는 경우라면, 각 Pw 그리드의 그리드변 아래에 배선소자 블록(21, 31)을 매립함으로써 VDD 전원선과 VSS 전원선 간에 총 200 nF의 디커플링 커패시터가 형성될 수 있다. 이 경우에 디커플링 커패시터의 배선 시정수는 1ps 이하이며, 고속 전류 잡음과 용량성 커플링 잡음을 쉽게 흡수할 수 있다.
본 실시예에서는, 예컨대 제1 VDD, VSS 쌍(15)은 LSI칩(11)의 제5층을 이용하여 형성될 수 있고, 제2 VDD, VSS 쌍(17)은 제4층을 이용하여 형성될 수 있다. 이 경우, 제1 VDD, VSS 쌍(15) 아래에는 배선소자 블록(31)이 매립되고, 제2 VDD, VSS 쌍(17) 아래에는 배선소자 블록(21)이 매립된다.
또한, 배선소자 블록(21, 31)의 평면 크기가 20㎛ 평방이면, 그 배선 시정수는 1ps 이하이고, 이 블록들을 디커플링 커패시터로 사용하는 경우를 고려하면 충분히 높은 응답속도가 될 수 있다. 그러나 이 평면 크기는 제한적인 것이 아니다. 예컨대, 10GHz의 클록 응답에 대응하기 위해서는 대략 100GHz의 응답 특성이 요구되며, 이 조건을 충족시키기 위하여 배선소자 블록의 평면 크기가 대략 50㎛ 평방으로 증가하더라도 아무런 문제가 생기지 않는다. 그러나, 상기 배선 시정수는 0.13㎛ 레벨의 CMOS 프로세스가 이용된다는 가정 하에 계산되며, 기술 수준에 따라 변화될 수 있음은 본 기술 분야에 잘 알려져 있다.
(제5 실시예)
도 9는 본 발명의 제5 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 배치예를 도시한 것이다. 이 예에서는, 20 mm의 평면 크기를 가진 LSI칩의 전체 표면 아래에 복수의 배선소자 블록이 매립되어 있는 경우에 대해서 설명한다.
도 9에 도시된 바와 같이, 예컨대 5층 구조의 LSI칩(11')에서는 만일 상층 측의 제4 및 제5층이 전원 그리드로 사용되는 경우에는 100㎛의 평면 크기를 갖는 복수의 Pw 그리드가 최상층의 제5층 상에 배치된다. 각 Pw 그리드의 그리드변에는 5 세트의 제1 VDD, VSS 쌍(15')과 5 세트의 제2 VDD, VSS 쌍(17')이 배치된다. 제1 VDD, VSS 쌍(15') 각각은 제5층 상에서 LSI칩(11')의 제1 방향(행방향)으로 배치된 VDD 전원선(15a') 및 VSS 전원선(15b')을 포함한다. 제2 VDD, VSS 쌍(17') 각각은 제4층 상에서 LSI칩(11')의 제1 방향에 거의 수직한 제2 방향(열방향)으로 배치된 VDD 전원선(17a') 및 VSS 전원선(17b')을 포함한다.
제1 VDD, VSS 쌍(15')의 VDD 전원선(15a')과 제2 VDD, VSS 쌍(17')의 VDD 전원선(17a')은 각 교점에서 대응 쓰루홀 콘택트(19a')를 통해 함께 접속되어 있다. 또한, 제1 VDD, VSS 쌍(15')의 VSS 전원선(15b')과 제2 VDD, VSS 쌍(17')의 VSS 전원선(17b')은 각 교점에서 대응 쓰루홀 콘택트(19b')를 통해 함께 접속되어 있다.
제2 VDD, VSS 쌍(17') 아래에는 예컨대 도 1에 도시된 구성을 가진 배선소자 블록(21)이 20개 매립되어 있다(전부해서 100개 블록). 이 예의 경우에, 배선소자 블록(21)의 M4층과 M5층도 각각 LSI칩(11')의 제4층 및 제5층으로 사용된다. 또한, M1층, M2층, M3층, 및 M4층(미도시)의 4개 층을 배선층으로 사용하는 5층 구조의 배선소자 블록(31)이 제2 VDD, VSS 쌍(17') 상호간(제1 VDD, VSS 쌍(15')을 포함하며, 도 8의 배선영역(13)에 상당함)의 아래에 100개씩 매립되어 있다(전부해서 400개 블록). 이 예의 경우에, 배선소자 블록(31)의 M5층도 LSI칩(11')의 제5층으로 사용된다.
만일 20mm 평방의 LSI칩(11')의 전체에 100㎛ 평방의 복수의 Pw 그리드가 배치되는 경우라면, LSI칩(11') 아래에 배선소자 블록(21, 31)을 매립함으로써 형성되는 디커플링 커패시터의 커패시턴스는 제4 실시예의 경우에 비해 크게 증가될 수 있다. 그러므로, 전원 전압의 변동이 억제될 수 있으며, LSI칩(11') 내의 회로 동작은 극히 안정될 수 있다.
또한, LSI칩(11')의 전체 표면 아래에 배선소자 블록(21, 31)을 매립하는 경우에는, 배선층 형성 시에 이용되는 CMP(화학적 기계적 연마)에서 금속배선의 막두께를 일정하게 유지하기 위하여 미세 장방형 배선패턴(더미 패턴)을 금속배선이 저밀도로 배치된 영역 전체에 배치하는 처리가 불필요하다. 그 결과, 배선신호 전달 성능의 저하나 배선 마스크 설계의 설계오차와 같은 문제의 발생이 방지될 수 있다. 또한, 이것은 프로세스의 균일성을 향상시키고 정전 파괴에 대한 내성을 향상시키는데 효과적이다.
본 실시예에서는, 예컨대 제1 VDD, VSS 쌍(15')은 LSI칩(11')의 제4층을 이용하여 형성될 수 있고, 제2 VDD, VSS 쌍(17')은 제5층을 이용하여 형성될 수 있다. 이 경우, 제1 VDD, VSS 쌍(15') 아래에는 배선소자 블록(21)이 매립되고, 제1 VDD, VSS 쌍(15') 상호간 아래에는 배선소자 블록(31)이 매립된다. 어느 경우에서도, 많은 수의 배선층을 가진 많은 수의 배선소자 블록(31)을 배치함으로써 디커플링 커패시터의 커패시턴스를 증가시키는데 적합하다(효율적이다).
(제6 실시예)
도 10과 11은 본 발명의 제6 실시예에 따른 다층 배선장치의 배선방법을 도시한 것이다. 이 예에서는 6개의 배선소자 블록이 상호 중첩됨이 없이 배치되는 경우에 대해서 설명한다. 도 10은 다층 배선장치의 기본구조을 도시한 평면도이고, 도 11은 도 10에 도시된 다층 배선장치에서의 신호선의 레이아웃의 일례를 도시한 평면도이다.
도 10에는 LSI칩(11a) 상의 레이아웃 가능 영역(예컨대, 전원 배선영역과, 회로 블록간 신호 배선영역)에 6개의 배선소자 블록(21a, 21b, ..., 21f)이 배치되어 있다. 이 예의 경우에 각 배선소자 블록(21a, 21b, ..., 21f)은 예컨대 M3층(제n층)으로 구성되고 LSI칩(11a)의 제1 방향으로 피치 배열된 12개(p(i), i=3 내지 k)의 금속배선(22a, 22b, 22c, 22d, 22e, 22f, 22g, 22h, 22i, 22j, 22k, 22m)을 포함한다. 또한, 각 배선소자 블록(21a, 21b, ..., 21f)은 예컨대 M2층(제(n-1)층)으로 구성되고 제1 방향에 거의 n직한 제2 방향으로 피치 배열된 12개의 금속배선(23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h, 23i, 23j, 23k, 23m)을 포함한다.
각 배선소자 블록(21a, 21b, ..., 21f)에서, 각 층의 최외측 상의 금속배선(제1, 제2 전위 배선)은 각각 공통 VSS 배선(제2 전원선)(22a, 23a) 또는 공통 VDD 배선(제1 전원선)(22m, 23m)에 접속된다. 이 예의 경우에 VSS 배선(22a)과 VDD 배선(22m)은 M3층을 이용하여 배치되고, VSS 배선(23a)과 VDD 배선(23m)은 M2층을 이용하여 배치된다. 12개의 금속배선(22a, 22b, 22c, 22d, 22e, 22f, 22g, 22h, 22i, 22j, 22k, 22m) 중에서 VSS 배선(22a)과 VDD 배선(22m)을 제외한 금속배선(22b, 22d, 22f, 22h, 22j)과 금속배선(22c, 22e, 22g, 22i, 22k)은 각각 VDD 전위와 VSS 전위로 설정된다. 금속배선(22b, 22c, 22d, 22e, 22f, 22g, 22h, 22i, 22j, 22k)도 신호선으로 사용될 수 있는 배선(s(j)개 배선, (s(j)≤p(i)-2, j=1 내지 k-2))으로 할당된다. 마찬가지로, 12개의 금속배선(23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h, 23i, 23j, 23k, 23m) 중에서 VSS 배선(23a)과 VDD 배선(23m)을 제외한 금속배선(23b, 23d, 23f, 23h, 23j)과 금속배선(23c, 23e, 23g, 23i, 23k)은 각각 VDD 전위와 VSS 전위로 설정된다. 금속배선(23b, 23c, 23d, 23e, 23f, 23g, 23h, 23i, 23j, 23k)도 신호선으로 사용될 수 있는 배선(s(j)개 배선, (s(j)≤p(i)-2, j=1 내지 k-2))으로 할당된다.
따라서, 각 배선소자 블록(21a, 21b, ..., 21f)에서는, 인접한 금속배선들에 VDD 전위와 VSS 전위가 각각 공급되고, 병렬 연장 배선간 커패시터에 의해 VDD와 VSS 간 디커플링 커패시터가 형성된다. VDD와 VSS 간 디커플링 커패시터의 커패시턴스를 증가시키기 위해서는 각 층의 금속배선을 최소 피치로 배열하는 것이 바람직하다. 이것은 배선간 커패시터의 커패시턴스가 최대가 되기 때문이다.
상기 구성을 가진 다층 배선장치에서, 예컨대 신호선(두꺼운 선으로 표시되어 있음)(24)이 도 11에 도시된 바와 같이 배치되는 경우에는, 동일 블록 내에서의 신호선의 접속은 M2층과 M3층 사이에 블록내 접속(Vias)(콘택트 배선)를 제공함으로써 실현될 수 있다. 예컨대, 배선소자 블록(21b) 내의 금속배선(24b-1, 24b-2)은 상단과 하단에 놓여있는 M2층과 M3층 사이에 블록내 접속(Via 25b-1)을 제공함으로써 서로 접속된다. 또한, 제1 방향에서 인접한 블록들 간의 신호선의 접속은 인접 블록들 사이에 블록간 접속 배선(M2층)을 제공함으로써 실현될 수 있다. 예컨대, 배선소자 블록(21b) 내의 금속배선(24b-2)과 배선소자 블록(21a) 내의 금속배선(24a-1)은 두 개의 블록(21a, 21b) 사이에 블록간 접속 배선(26)을 제공함으로써 서로 접속된다. 마찬가지로, 제2 방향에서 인접한 블록들 간의 신호선의 접속은 인접 블록들 사이에 블록간 접속 배선(M3층)을 제공함으로써 실현될 수 있다. 예컨대, 배선소자 블록(21b) 내의 금속배선(24b-3)과 배선소자 블록(21e) 내의 금속배선(24e-1)은 두 개의 블록(21b, 21e) 사이에 블록간 접속 배선(27)을 제공함으로써 서로 접속된다.
이 예의 경우에, 배선소자 블록(21a, 21b, ..., 21f)에서 VDD 전위나 VSS 전위를 공급하는데 사용되는 쓰루홀 콘택트는 신호선(24)으로 사용된 금속배선 전부로부터 미리 제거된다(도 3a 및 3b 참조). 즉, 전술한 바와 같이, 예컨대 배선소자 블록(21b)에서는 신호선(24b-1, 24b-2, ..., )으로 사용되는 금속배선(22d, 22g, 22j, 22k, 23c, 23f)으로의 VDD 전위 및 VSS 전위의 공급이 차단된다.
블록내 접속(Via 25b-1)과 블록간 접속 배선(26, 27)을 형성하기 위해서는 저저항 도전성 재료가 사용된다. 대안으로서, 고저항 상태에서 저저항 상태까지 변화되도록 프로그램될 수 있는 퓨즈 재료가 사용될 수 있다.
상기 구성에 따라서, 큰 디커플링 커패시터를 가진 다층 배선장치가 회로 블록들 간의 신호 배선영역과 LSI칩(11a) 상의 전원 배선영역에 간단히 배치될 뿐만 아니라, 원하는 신호선(24)이 높은 자유도를 갖고서 쉽게 배치될 수 있다.
또한, 원하는 신호선(24) 근방에 VDD 전위나 VSS 전위가 공급되는 금속배선이 쉽게 설치될 수 있다. 즉, 원하는 신호선(24) 근방에 VDD 전위나 VSS 전위가 공급되는 금속배선이 반드시 배치된다. 그와 같이 금속배선을 배치함으로써, VDD 전위나 VSS 전위가 공급되는 금속배선은 은폐 배선으로 기능하도록 사용될 수 있다. 그 결과, 신호선(24)으로의 전자기장 잡음의 유입이 억제될 수 있으며, 신호 무결성이 크게 향상될 수 있는 장점이 실현될 수 있다. 이것은 잡음으로 인한 오동작이 거의 없는 자동 배선 접속 알고리즘에 적당하다.
또한, 콘택트 배선의 위치를 변화시킴으로써 배선 접속경로(신호선 경로)가 자유로이 변경될 수 있으므로, ASIC의 설계 기간을 단축시키는데 특히 효과적이다.
본 실시예의 경우에, 신호선으로 할당되는 금속배선은 동일 블록 내에서 서로 전기적으로 접속되므로, 기본적으로 단 하나의 신호선으로 사용될 수 있다. 이 점에서 본 발명은 종래의 배선방법에 비해 배선 밀도가 낮다는 단점이 있다. 그러나, 이러한 단점은 블록 내의 원하는 위치에 금속배선 절단(전기적 절연) 수단을 추가함으로써 쉽게 극복될 수 있다.
M2층과 M3층이 사용되는 경우에 대해서 설명했지만, 이에 한정되는 것은 아니다. 예컨대, 본 발명은 3개 또는 그 이상 층의 다층 배선구조를 가진 배선소자 블록에 적용될 수도 있다.
(제7 실시예)
도 12a 및 12b는 본 발명의 제7 실시예에 따른 다층 배선장치의 배선특성 해석/예측 방법을 나타낸 것이다. 도 12a는 다층 배선장치 내의 신호선의 배치예를 보여준다(도 11 참조). 이 예의 경우에, 각 배선소자 블록(21a, 21b, ..., 21f)은 LSI칩(11a)의 제1 방향으로 피치 배열된 12개의 금속배선(22a, 22b, 22c, 22d, 22e, 22f, 22g, 22h, 22i, 22j, 22k, 22m)과 제2 방향으로 피치 배열된 12개의 금속배선(23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h, 23i, 23j, 23k, 23m)을 포함한다. 그러므로, 금속배선 전부(VSS 배선(22a, 23a) 및 VDD 배선(22m, 23m)은 제외)가 신호선으로 사용되는 경우에도 각 배선소자 블록(21a, 21b, ..., 21f)은 40개의 단자를 가진 기본 블록으로 사용될 수 있다. 도 12b는 도 12a의 배치예로부터 도출될 수 있는 배선소자 블록(21b)에 대한 특성 라이브러리(library)의 일례를 보여준다. 이 경우, 제1 방향에서의 10개의 금속배선(22b 내지 22k)은 X값(1 내지 10)으로 할당되고, 제2 방향에서의 10개 금속배선(23b 내지 23k)은 Y값(1 내지 10)으로 할당된다.
다층 배선장치의 배선특성 해석/예측을 수행하는 파라메터로서 이용되는 신호 전달함수(입/출력 신호 전파특성)로서는 본 예에서는 전달특성(τ: 지연값)이 이용된다. S 파라메터도 신호 전달함수로서 이용될 수 있다.
따라서, 배선소자 블록의 40개 단자 사이의 신호 전달함수는 모든 조합에 대해서 미리 계산되고, 그 계산 결과는 배선 셀에서의 계산 결과를 중심으로 한 라이브러리로서 관리된다. 그러므로, 원하는 블록에 배치되는 신호선의 특성은 라이브러리를 참조하면서 배선 접속경로에 따라 간단한 4칙 연산을 행함으로써 정확하게 예측될 수 있다. 특성 라이브러리는 상기 라이브러리에 한정되는 것은 아니며다른 형태의 라이브러리도 이용될 수 있다.
전술한 바와 같이, 각 실시예에서는 상단 및 하단에 놓여 있는 배선층의 금속배선들이 직각으로 교차하는 것으로 도시되어 있지만, 만일 이들 금속배선들이 평행하지만 않다면 반드시 직각으로 교차하도록 배치될 필요는 없다.
또한, VDD 배선과 VSS 배선은 각 배선층의 최외측에 배치되나 이에 한정되는 것은 아니다. 예컨대, 다른 배선층의 금속배선 모두를 가로지르는 금속배선이 VDD 배선이나 VSS 배선으로 사용될 수 있다.
다층 배선장치에서, 예컨대 VDD 전원선과 VSS 전원선을 제외한 신호선들 사이에 커패시터가 접속되면, 이 커패시터는 큰 커패시턴스와 우수한 고주파 특성을 가진 용량성 소자로 사용될 수 있다. 특히, 이 커패시터는 아날로그 회로에서의 피드백 커패시터나 스위치드 커패시터 회로의 용량성 소자로 사용될 수 있다. 또한, 이 커패시터는 디지털 회로의 승압용 커패시터로 사용될 수 있다.
하층 측의 M1층과 M2층은 전원 그리드로 구성될 수 있다. 또한, M1층과 M2층은 셀 내부와 외부의 로컬 배선으로 구성될 수 있다.
(제8 실시예)
도 13a 내지 13e는 본 발명의 제8 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 도시한 것이다. 이 예에서, 배선소자 블록이 여러 가지 가변적인 크기를 가진 경우를 일례로서 설명한다.
배선소자 블록은 위에서 보았을 때의 평면 크기에 따라서 다음의 식(1)에 의해 정의된다.
(X × 2α-1 - Xmargin) × (Y × 2β-1 - Ymargin) ... (1)
상기 식 (1)에서,(X × 2α-1 - Xmargin)은 제1 방향에서의 배선소자 블록의 길이를, (Y × 2β-1 - Ymargin)는 제2 방향에서의 배선소자 블록의 길이를 나타낸다. 또한, α와 β는 양수이며, Xmargin과 Ymargin ≥ 0이다.
도 13a 내지 13c는 크기가 여러 가지로 변화되는 배선소자 블록의 예들을 보여준다. 즉, α= β = 1이고, Xmargin = Ymargin = 0인 경우에는 배선소자 블록(WBa)은 기본 크기(최소단위)로 사용되는 최소 평면 크기(X × Y)를 갖게 된다. α= 2, β = 1, Xmargin = Ymargin = 0인 경우에는 배선소자 블록(WBb)은 제1 방향에서 기본 크기의 두 배인 크기(2X × Y)를 갖게 된다. α= 2, β = 2, Xmargin = Ymargin = 0인 경우에는 배선소자 블록(WBc)은 제1 및 제2 방향에서 기본 크기의 두 배인 크기(2X × 2Y)를 갖게 된다.
도 13d는 여러 가지 평면 크기를 갖는 몇 가지 배선소자 블록(WBa, WBb, WBc)이 원하는 회로를 구성하도록 조합되는 경우의 예를 보여준다. 예컨대, (4X × 2Y) 크기의 회로를 구성하고자 할 경우, 이것은 두 개의 배선소자 블록(WBa), 하나의 배선소자 블록(WBb) 및 하나의 배선소자 블록(WBc)을 조합함으로써 쉽게 구성될 수 있다. 따라서, 여러 가지 형태의 배선소자 블록을 구성하기 위해서는 여러 가지 평면 크기를 갖는 복수의 배선소자 블록(WBa, WBb, WBc)이 미리 제작된다. 그 결과, 원하는 회로를 구성하는 경우에 이 회로는 배선소자 블록(WBa, WBb, WBc)을 적당히 조합함으로써 쉽게 구성될 수 있다.
도 13e는 여러 가지 평면 크기를 갖는 배선소자 블록이 원하는 회로를 구성하도록 조합되는 경우의 다른 예를 보여준다. 이 예의 경우에, 배선소자 블록(WBa', WBb', WBc')은 접속 마진(Xmargin, Ymargin)을 갖도록 구성된다. 접속 마진을 가진 배선소자 블록(WBa', WBb', WBc')의 경우에는 원하는 회로가 구성된 후에 배선소자 블록(WBa', WBb', WBc')을 쉽게 서로 접속시킬 수가 있다.
어느 경우에서도 배선소자 블록의 평면 크기는 자유로이 설정될 수 있으며, 상기의 평면 크기들에 한정되는 것은 아니다.
도 14는 도 13a에 도시된 배선소자 블록(WBa)(최소단위)의 기본구조를 보여준다. 도 14에 도시된 바와 같이, 배선소자 블록(WBa)은 M1층 내지 M7층의 7층 구조를 갖고 있으며, 최상층(M7층)은 전원 그리드로 사용된다. M7층에서 최소폭(Wg,min)을 가진 짝수개의 금속배선(41)은 최소 공간(Sg,min)의 동일 피치로 배열된다. 금속배선(41)은 VDD 전위 공급원으로부터 VDD 전위가 공급되는 VDD 전원선(V)과 VSS 전위 공급원으로부터 VSS 전위가 공급되는 VSS 전원선(G)로 사용된다. M6층 내지 M1층에서는 최소폭(Wm,min)을 가진 짝수개의 금속배선(42 내지 47)은 최소 공간(Sm,min)의 동일 피치로 배열된다. 각 금속배선(42 내지 47)에는 쓰루 콘택트 홀(미도시)을 통해 VDD 전원선으로부터 VDD 전위나 VSS 전원선으로부터 VSS 전위가 공급된다.
이 예의 경우에서, 금속배선(42 내지 47)의 최소폭(Wm,min)은 금속배선(41)의 최소폭(Wg,min)을 기준으로 이용하여 예컨대 (1/3)·Wg,min으로 설정된다. 마찬가지로, 금속배선(42 내지 47)의 최소 공간(Sm,min)은 금속배선(41)의 최소 공간(Sg,min)을 기준으로 이용하여 예컨대 (1/3)·Sg,min으로 설정된다. 또한, M7층의 양단부의 최소 공간은 (1/2)·Sg,min으로, M6층 내지 M1층 각각의 양단부의 최소 공간은 (1/2)·Sm,min으로 설정된다. 그 결과, 레이아웃 영역 전체 상에 복수의 배선소자 블록(WBa)을 중첩 없이 배치하더라도, 교대로 공급되는 VDD 전위와 VSS 전위 간의 관계가 유지될 수 있다.
이제, 배선소자 블록(WBa)의 평면 크기를 도 15a 및 15b를 참조로 구체적으로 해석한다.
도 15a는 VDD 배선(V)과 VSS 배선(G)이 교대로 배치되는 배선소자 블록(WBa) 내에서 신호선(S)을 할당하는 방법의 일례를 보여준다. 이 경우, 예컨대 각 신호선(S)이 특정 배선층의 금속배선 6개 간격으로 배치되는 경우는 "6개 배선 간격"으로 표시하고, 매 금속배선 마다 신호선(S)이 4개씩 배치되는 경우는 "1/4개 배선 간격"으로 표시된다.
도 15b는 VDD 배선(V) 및 VSS 배선(G)이 교대로 배치되는 배선소자 블록(WBa)에서 VDD 배선(V)과 VSS 배선(G)이 항상 쌍으로 존재하는 경우에서 신호선(G)을 할당하는 방법의 일례를 보여준다. 이 경우, 예컨대 특정 배선층의 금속배선의 인접 쌍들 간에 5개의 신호선(S)이 배치되는 경우는 "S가 5개 선임"으로 표시되고, 신호선(S)이 배치되지 않는 경우는 "S가 0개 선임"으로 표시된다.
복수의 배선소자 블록(WBa)이 배치되는 경우에는, 각 배선소자 블록(WBa)의 단부에 VDD 배선(V) 또는 VSS 배선(G)이 배치되고 VDD 배선(V) 및 VSS 배선(G)의 배치가 거의 반복적인 패턴을 이루는 것을 고려하면 M7층의 금속배선(41)의 수를 24개로 설정하는 것이 좋다. 또한, 접속 마진을 고려하면 M7층의 금속배선(41)의 수를 대략 28개로 설정하는 것이 좋다.
상기 예들의 각 경우에서, 만일 배선소자 블록(WBa)에서 M7층의 금속배선(41)의 수가 24로 설정되고 금속배선(41)의 최소폭(Wg,min)과 최소 공간(Sg,min)이 0.42㎛으로 설정되는 가정 하에서 계산을 하면, 배선소자 블록(WBa)의 평면 크기의 일변은 10.08㎛로 설정된다. 또한, 금속배선(41)의 수가 28로 설정되면, 배선소자 블록(WBa)의 평면 크기의 일변은 11.73㎛로 설정된다.
(제9 실시예)
도 16a 및 16b는 본 발명의 제9 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다. 이 예에서는 도 13a에 도시된 크기를 갖는 배선소자 블록을 일례로 하여 특정 배선층의 금속배선이 여러 가지로 변경되는 경우에 대해 설명한다.
도 16a는 예컨대 배선소자 블록(WBa)에서 복수의 금속배선(51a, 51b) 중에서 한 금속배선(51b)이 다른 금속배선(51a)보다 배선폭이 더 큰 경우의 예를 보여준다. 이 경우, 더 큰 배선폭을 가진 금속배선(51b)이 신호선으로 사용된다. 따라서 신호선으로 사용된 금속배선(51b)이 광폭 배선으로 형성되면, 금속배선은 신호의 고속 전달에 적합하게 된다. 특히, 금속배선(51b)의 양측에 VDD 배선이나 VSS 배선을 배치함으로써 안정된 커패시턴스나 인덕턴스를 얻을 수가 있다.
도 16b는 예컨대 배선소자 블록(WBa)에서 복수의 금속배선(53a, 53b) 중에서 한 금속배선(53b)이 테이퍼형(tapered) 배선으로 형성되는 경우의 예를 보여주는 도면이다. 이렇게 금속배선(53b)을 테이퍼형 배선으로 형성함으로써, 한 클록 라인 등의 신호 전파지연은 최적화될 수 있다. 또한, 이 경우, 금속배선(53b)의 양측에 VDD 배선이나 VSS 배선을 배치함으로써 안정된 커패시턴스나 인덕턴스를 얻을 수가 있다.
(제10 실시예)
도 17a 및 17b는 본 발명의 제10 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다. 이 예에서는 도 13b에 도시된 크기를 갖는 배선소자 블록을 일례로 하여 특정 배선층의 금속배선이 여러 가지로 변경되는 경우에 대해 설명한다.
도 17a는 예컨대 배선소자 블록(WBb)에서 적어도 하나의 배선층에 큰 배선폭을 가진 두 개의 금속배선(61a, 61b)이 배치되는 경우의 일례를 보여준다. 금속배선(61a, 61b)은 병렬로 배치되어 배선소자 블록(WBb)의 제1 방향으로 연장된다. 이 경우, 금속배선(61a)은 VDD 배선으로 사용되고 금속배선(61b)은 VSS 배선으로 사용된다. 이렇게 금속배선(61a, 61b)을 VDD 배선과 VSS 배선을 위한 큰 배선폭을 가진 배선으로 형성함으로써, 전원선의 임피던스(저항)로 인한 전원 전압 강하가 억제될 수 있다.
도 17b는 예컨대 배선소자 블록(WBb)에서 적어도 두 개의 배선층에 큰 배선폭을 가진 두 쌍의 금속배선(61a, 61b, 및 61a', 61b')이 배치되는 경우의 일례를 보여준다. 금속배선(61a, 61b 및 61a', 61b')은 병렬로 배치되어 배선소자 블록(WBb)의 제1 방향으로 연장된다. 이 경우, 두 쌍의 금속배선 중 한 쌍에서의 금속배선(61a')은 VDD 배선으로 사용되고 금속배선(61b')은 VSS 배선으로 사용된다. 또한, 다른 쌍에서의 금속배선(61a)은 VSS 배선으로 사용되고 금속배선(61b)은 VDD 배선으로 사용된다. 이렇게 상부 배선층 및 하부 배선층의 금속배선(61a, 61b 및 61a', 61b')을 VDD 배선과 VSS 배선을 위한 큰 배선폭을 가진 배선으로 형성함으로써, 전원선의 임피던스(저항)가 낮아질 뿐만 아니라 VDD와 VSS 간 디커플링 커패시터가 큰 커패시턴스를 갖고서 형성될 수 있다.
(제11 실시예)
도 18a 및 18b는 본 발명의 제11 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 18a는 예컨대 도 13b에 도시된 크기의 배선소자 블록(WBb)에서 적어도 하나의 배선층에 큰 배선폭을 가진 N비트(N) 금속배선(71)을 포함하는 복수의 금속배선(73)이 배치되는 경우의 일례를 보여준다. 금속배선(71, 73)은 병렬로 배치되어 배선소자 블록(WBb)의 제1 방향으로 연장된다. 이 경우, 금속배선(71)은 버스 신호선으로 사용된다. 이렇게 큰 배선폭을 가진 배선(금속배선(71))을 제작함으로써, 원하는 회로의 형성 시에 고속 버스 신호선이 매우 효율적으로 배치될 수 있다.
금속배선들(71) 간에 하나의 VDD 배선 또는 VSS 배선 또는 복수의 VDD 배선 또는 VSS 배선을 배치하고 이 VDD 배선이나 VSS 배선을 은폐 배선으로 이용함으로써, 높은 인덕턴스 은폐 효과를 얻을 수 있다.
특히, 예컨대 도 18b에 도시된 바와 같이, VDD 배선이나 VSS 배선이 금속배선(71)의 상측과 하측에서 동일 방향으로 배치되면 버스 신호선은 완전히 용량성 은폐되고 루프 인덕턴스는 최소화될 수 있다.
물론, 버스 신호선의 수, 그 폭 및 그들 간의 간격을 적당히 바꿀 수도 있다.
(제12 실시예)
도 19a 내지 19c는 본 발명의 제12 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 19a는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에서 적어도 하나의 배선층에 복수의 금속배선(81) 중 적어도 하나가 T자형 금속배선(T형 배선)(83)으로 형성되는 경우의 일례를 보여준다. 이 경우, T형 배선(83)은 클록 배선의 H 트리 등으로 이용된다. 이렇게 T형 배선(83)을 가진 배선소자 블록(WBa)을 제작함으로써, 원하는 회로를 예컨대 도 19b에 도시된 바와 같이 형성할 때에 배선의 방향이 효율적으로 교체될 수 있다. 배선 방향 교체 시에는 비아(Via)와 비아 저항의 존재로 인해 생기는 지연이 증가하지 않기 때문에 비아를 이용하는 방법에 비해 신호의 고속 전달이 실현될 수 있다.
또한, 도 19a에 도시된 T형 배선(83)을 가진 배선소자 블록(WBa)에서는 예컨대 도 19c에 도시된 바와 같이 T형 배선(83) 내에 버퍼(85)가 삽입될 수 있다.
버퍼(85) 대신에 드라이버나 수신기가 삽입되면, 최적 지연시간을 가진 신호선으로 사용되는 T형 배선(83)의 이용가치가 높아질 수 있다.
또한, 상기 예에서는 동일 배선층에 T형 배선(83)이 형성되나, 이것은 두 개의 서로 다른 배선층을 이용하여 형성될 수도 있다. 또한, T형 배선(83)을 테이퍼 형상으로 만드는 것도 가능하다.
(제13 실시예)
도 20a 및 20b는 본 발명의 제13 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 20a는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에서 수직 방향으로 인접한 적어도 두 개의 배선층(91, 93)에 동일 방향으로 피치 배열된 복수의 금속 배선(91a, 93a)이 비아(쓰루 콘택트 홀)(95a, 95b)를 이용하여 서로 접속되는 경우의 일례를 보여준다. 금속배선(91a, 93a) 쌍에는 서로 다른 전위가 교대로 공급된다. 이러한 구성에서는 금속배선(91a, 93a)의 각 쌍의 저항이 감소될 수 있기 때문에, 배선소자 블록(WBa)은 임피던스가 낮아야 하는 전원선의 형성에 적합하도록 형성될 수 있다.
도 20b는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에서 적어도 하나의 배선층에 피치 배열된 복수의 금속배선(97)이 단계적으로 절곡된 형태로 형성되는 경우의 일례를 보여준다. 금속배선들(97)에는 서로 다른 전위가 교대로 공급된다. 이러한 구성에서는 용량성 누화가 낮아질 수 있고, VDD와 VSS 간 디커플링 커패시터는 큰 커패시턴스를 갖고서 형성될 수 있고 그 인덕턴스는 작게 될 수 있기 때문에, 배선소자 블록(WBa)은 누화 억제를 원하는 버스 신호선의 형성에 적합하도록 형성될 수 있다.
(제14 실시예)
도 21a 및 21b는 본 발명의 제14 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 21a는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에서 신호선으로 사용되는 금속배선(101)의 사방이 완전히 은폐되는 경우의 일례를 보여준다. 이 예의 경우에 금속배선(101)의 하층 측과 상층 측에 놓인 배선층(103a, 103b)은 평면으로 형성된다. 또한, 금속배선(101)과 동일한 층에 놓인 금속배선들(101a)은 각각 비아(105)를 통해 배선층(103a, 103b)에 접속된다. 그 결과, 도 21b에 도시된 바와 같이, 예컨대 금속배선(101)의 사방은 VDD 또는 VSS 배선에 의해 완전히 은폐될 수 있다. 이러한 구성에서는 극히 민감한 신호선(전달선)에 대한 용량성 잡음 또는 유도성 잡음은 거의 이상적으로 은폐될 수 있기 때문에, 배선소자 블록(WBa)은 잡음이 없기를 원하는 신호선의 형성에 적합하도록 형성될 수 있다.
(제15 실시예)
도 22a 내지 22c는 본 발명의 제15 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 22a는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 수평 코일(인덕터)(111)이 구비된 경우의 일례를 보여준다. 권선 수와 권선 크기를 조정함으로써 원하는 크기의 코일(111)을 얻을 수 있다. 이러한 구성에서는 코일의 형성에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
도 22b는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 수평 변압기(113)가 구비된 경우의 일례를 보여준다. 이러한 구성에서는 변압기의 형성에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
도 22c는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 수직 변압기(115)가 구비된 경우의 일례를 보여준다. 이러한 구성에서는 변압기의 형성에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
상기 각 경우에서, 배선소자 블록(WBa) 주위에 VSS 배선을 배치함으로써 인접한 배선소자 블록에 미치는 영향이 경감될 수 있다.
(제16 실시예)
도 23a 및 23b는 본 발명의 제16 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다.
도 23a는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 평면 커패시터가 형성된 경우의 일례를 보여준다. 즉, 큰 폭의 평면 배선(121a, 121b, 121c, 121d, 121e, 121f)는 각 배선층에서 금속배선으로 사용되며, 이들 평면 배선(121a, 121b, 121c, 121d, 121e, 121f)에는 서로 다른 전위가 교대로 공급된다. 이러한 구성에 의해서는 원하는 커패시턴스 패턴이 쉽게 형성될 수 있으며, 작은 영역에 큰 커패시터를 형성하는데 적합한 배선소자 블록(WBa)을 얻을 수 있다.
도 23b는 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 수직 커패시터가 형성된 경우의 일례를 보여준다. 이 예의 경우에, 동일 방향으로 피치 배열되는 각 배선층의 복수의 금속배선(123a, 123b, 123c, 123d, 123e, 123f)은 복수의 수직 커패시터를 형성하도록 비아(쓰루 홀 콘택트)(125)를 통해 서로 접속된다. 이 수직 커패시터에는 서로 다른 전위들이 교대로 공급된다. 이러한 구성에 의해서는 RF(무선 주파수) 증폭기 등의 형성에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
(제17 실시예)
도 24는 본 발명의 제17 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다. 예컨대 도 13b에 도시된 크기의 배선소자 블록(WBb)에 4비트 나선 다발 배선(하나의 접지선(GND)과 4개의 신호선(S1 내지 S4))이 형성되는 경우가 일례로서 설명된다.
즉, 나선 다발 배선은 접지선(GND)과 신호선(S1 내지 S4)이 서로 엇갈리게 짜여진 나선구조를 가지며, 신호선(S1 내지 S4)의 자속은 서로 상쇄되며, 전류 피드백 경로로 사용되는 접지선(GND)은 신호선(S1 내지 S4) 근방에 배치된다. 예컨대, 접지선(GND)은 VDD와 VSS 배선 쌍에 의해서 형성된다. 이러한 구성에 의해서는 적은 수의 은폐 배선(적은 수의 접지 귀환 배선)의 이용에 의해서 유도성 누화가 감소될 수 있으므로, 유도성 누화를 억제하고자 하는 신호선의 형성에 적합한 배선소자 블록(WBb)을 얻을 수 있다.
나선 다발 배선의 비트수는 4에 한정되는 것은 아니며, 2N비트 나선 다발 배선이 형성될 수 있다. 이 경우, 비트수에 해당하는 수의 신호선이 제작되며, 각 비트마다 하나 또는 그 이상의 접지선이 설치되어 다발을 이루게 된다.
(제18 실시예)
*도 25a 및 25b는 본 발명의 제18 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다. 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 안테나 대책을 위한 배선구조가 형성되는 경우가 일례로서 설명된다.
도 25a는 반도체 장치를 제조하기 위한 금속 상감(damascene) 공정에서 특정 조건에서 "안테나"라고 불리는 정전하 축적으로 인해 생기는 게이트 파괴를 방지하기 위하여 사용되는 배선층 교체 배선(131)이 안테나 대책용의 배선구조로서 배선소자 블록(WBa)에 구비되는 경우의 일례를 보여준다. 이러한 구성에 의해서 안테나 대책에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
(제19 실시예)
도 26은는 본 발명의 제19 실시예에 따른 다층 배선장치(다층 배선구조의 배선소자 블록)의 다른 구성을 보여준다. 예컨대 도 13a에 도시된 크기의 배선소자 블록(WBa)에 병렬 배선 교체 배선이 형성되는 경우가 일례로서 설명된다.
즉, 용량성 누화 대책으로 사용되는 병렬 배선을 교체하는 교체 배선(141)이 배선소자 블록(WBa)에 구비된다. 면적 관점에서 보면, 배선층을 교체함으로써 누화 대책에 효과적이다. 그러므로, 이러한 구성에 의해서 누화 대책에 필요한 병렬 배선의 형성에 적합한 배선소자 블록(WBa)을 얻을 수 있다.
(제20 실시예)
도 27a 및 27b는 본 발명의 제20 실시예에 따른 배선 레이아웃 설계법을 보여준다. 도 27a는 본 실시예에 따른 설계법을 설명하기 위한 레이아웃도이고, 도 27b는 기존의 설계법을 보여주는 레이아웃도이다.
종래에는 도 27b에 도시된 바와 같이, 배선의 배치 종료 후에 밀도 규칙을 충족시키기 위하여 금속배선(신호선)(151)이 배치되어 있지 않은 공간 영역에 더미 금속 배선(153)이 삽입되었다.
본 실시예에 따른 레이아웃 설계법에서는, 예컨대 도 27a에 도시된 바와 같이, 모든 층에 대해 금속배선(151)이 배치되어 있지 않은 공각 영역의 전체 위에 VDD 배선(155)과 VSS 배선(157)이 배치된다. VDD 배선(155)과 VSS 배선(157)은 각 층에 대해서 서로 90°시프트된 상태로 배치된다. 또한, VDD 배선(155)과 VSS 배선(157)은 교대로 배치된다. 이 때, 예컨대, 동일 층의 전원선에 대해 최소 공간으로 나란히 연장되도록 VDD 배선(155)이나 VSS 배선(157)을 배치하고 신호선에 대해 최소 공간보다 큰 공간으로 나란히 연장되도록 VDD 배선(155) 또는 VSS 배선(157)을 배치함으로써 간격이 조정된다.
이러한 구성에 의해서, 다음의 장점이 예상될 수 있다. (1) 전원의 디커플링 커패시터가 증가될 수 있다. (2) 금속 밀도가 균일하게 될 수 있다. (3) 배선 커패시터의 추출이 극히 간이화 및 고속화될 수 있다. 예컨대, 커패시턴스는 최상측과 최하층이 접지면이라는 가정 하에 계산될 수 있다. (4) 접지 커패시터의 커패시턴스가 증가되므로 용량성 누화가 감소될 수 있다. (5) 전원선과 접지선이 신호선 근방에 배치되므로 인덕턴스가 감소될 수 있다.
또한, VDD 배선(155)과 VSS 배선(157)을 모든 층에서 또는 일부 층에서 동일 방향으로 배치하는 것이 가능하다.
또한, 배선들 사이의 피치를 증가시킴으로써 인접하여 병렬된 두 개의 연장 배선(병렬 연장 배선) 사이에 VDD 배선 및 VSS 배선 쌍(VDD, VSS 배선 쌍)을 삽입하는 것이 가능하다. 또한, 이 경우에, 전체 공간 영역 위에 VDD 배선(155)과 VSS 배선(157)이 배치되는 상기 경우에서 얻어진 효과와 거의 동일한 효과가 얻어질 수 있다.
또한, 병렬 연장 배선들 사이에 뿐만 아니라 금속배선(151)이 배치되어 있지 않은 공간 여역에 VDD, VSS 배선 쌍을 배치하는 것도 가능하다.
본 발명의 다층 배선장치, 배선방법 및 배선특성 해석/예측 방법에 따르면, 제1 전위와 제2 전위를 쓰루 홀 컨택트를 통해서 각 배선층의 인접 배선들에 공급하는 방법을 효율적이고 체계적으로 정할 수가 있다.
또한, 쓰루 홀 콘택트를 제거함으로써 상기 배선으로의 제1 또는 제2 전위의 공급이 컷 오프, 즉 차단되면 배선이 신호선으로 사용될 수 있다. 그러므로, 커패시턴스 배선영역을 가로지르는 신호선을 통과시시키는 것이 가능하다. 그 결과, 대전류에 의해 고속으로 구동되는 회로 근방에 우수한 고주파수 특성과 고속 동작 특성을 가진 디커플링 커패시터를 쉽게 배치할 수 있다.
신호선 주위에는 은폐 배선이 설치될 수 있으므로, 신호선에 인가되는 신호에 잡음이 부가되기 어려우며, 잡음으로 인한 오동작에 의해 영향을 거의 받지 않는 자동 배선 접속 알고리즘이 실현될 수 있다.
배선소자 블록이 LSI칩의 전체 표면 상에 놓이는 경우에는 LSI칩의 표면의 평탄성을 쉽게 얻을 수 있다. 그 결과, LSI칩의 표면에 금속배선이 형성될 때에 그 LSI칩에서의 금속배선의 균일성과 효율 향상에 바람직하다.
또한, 배선을 서로 접속시키는 콘택트를 제거 또는 추가함으로써 신호선의 경로를 자유롭게 간단히 변경할 수 있다. 그러므로, ASIC(주문형 집적회로)을 위한 설계 기간이 단축될 수 있는 효과가 기대될 수 있다.
또한, 배선구조로서의 응용에 있어서는, 배선소자 블록 내의 신호선의 배선구조에 대응하는 입/출력 신호전파 특성이 배선셀의 특성에 중심을 둔 라이브러리로서 관리된다면, 그 라이브러리에 기초하여 ASIC, SoC(시스템 온 칩)를 위한 새로운 방법을 개발할 수 있다.
당업자라면 본 발명의 추가적인 이점이나 변형을 쉽게 상정할 수 있을 것이다. 그러므로, 본 발명은 본 명세서에서 설명된 특정의 세부적인 것들이나 대표적인 실시예들에 한정되는 것은 아니며, 보다 넓은 범위로 해석되어야 한다. 따라서, 첨부된 특허청구범위와 그 등가에 의해 정해지는 포괄적인 발명개념의 본질과 범위로부터 벗어남이 없이 여러 가지로 변형이 가능할 것이다.
도 1은 본 발명의 제1 실시예에 따른 배선소자 블록의 배선 구조의 사시도.
도 2a 및 2b는 배선층들 간의 접속을 설명하기 위하여, 도 1의 배선소자 블록의 분해된 부분을 각각 도시한 평면도.
도 3a 및 3b는 도 1의 배선소자 블록의 배선들 중 적어도 하나의 배선이 신호선으로 사용되는 경우의 일례를 도시한 분해 사시도.
도 4a 및 4b는 도 1에 도시된 배선소자 블록의 배선구조와 동일한 본 발명의 제2 실시예에 따른 배선소자 블록의 배선구조가 쓰루홀 콘택트의 수가 감소되어 실현된 경우의 일례를 도시한 분해 사시도.
도 5a 및 5b는 도 4a 및 4b에 도시된 배선소자 블록의 배선들 중 적어도 하나의 배선이 신호선으로 사용되는 경우의 일례를 도시한 분해 사시도.
도 6a 및 6b는 도 1에 도시된 배선소자 블록의 배선구조와 동일한 본 발명의 제3 실시예에 따른 배선소자 블록의 배선구조가 쓰루홀 콘택트의 수가 감소되어 실현된 경우의 다른 예를 도시한 분해 사시도.
도 7a 및 7b는 도 6a 및 6b에 도시된 배선소자 블록의 배선들 중 적어도 하나의 배선이 신호선으로 사용되는 경우의 일례를 도시한 분해 사시도.
도 8은 본 발명의 제4 실시예에 따른 배선소자 블록의 배치예를 도시한 칩 평면도.
도 9는 본 발명의 제5 실시예에 따른 배선소자 블록의 다른 배치예를 도시한 칩 평면도.
도 10은 본 발명의 제6 실시예에 따른 배선방법을 설명하기 위한 다층 배선장치의 평면도.
도 11은 도 10에 도시된 다층 배선장치에서의 신호선의 레이아웃의 일례를 도시한 평면도.
도 12a 및 12b는 본 발명의 제7 실시예에 따른 다층 배선장치의 배선특성 해석/예측 방법을 설명하기 위한 것으로, 도 12a는 다층 배선장치에서의 신호선 배열의 예를 도시한 평면도, 도 12b는 특정 배선소자 블록에 대한 특성 라이브러리의 일례를 도시한 도면.
도 13a 내지 13e는 본 발명의 제8 실시예에 따른 배선소자 블록이 서로 다른 크기를 갖도록 설계된 경우의 일례를 도시한 도면.
도 14는 도 13a에 도시된 배선소자 블록(최소단위)의 기본구조를 도시한 단면도.
도 15a 및 15b는 배선소자 블록의 평면크기에 대한 해석 결과를 도시한 도면.
도 16a는 본 발명의 제9 실시예에서 신호선이 광폭 배선으로 형성된 경우의 일례를 도시한 도면, 도 16b는 제9 실시예에서 신호선이 테이퍼형 배선으로 형성된 경우의 일례를 도시한 도면.
도 17a 및 17b는 본 발명의 제10 실시예에서 VDD 및 VSS 배선이 광폭 배선으로 형성된 경우의 일례를 도시한 도면.
도 18a 및 18b는 본 발명의 제11 실시예에 따른 버스 신호선의 일례를 도시한 도면.
도 19a 내지 19c는 본 발명의 제12 실시예에 따른 "T자형" 배선의 일례를 도시한 도면.
도 20a는 본 발명의 제13 실시예에서 두 개의 금속 배선이 한 쌍으로 사용된 경우의 일례를 도시한 도면, 도 20b는 제13 실시예에서 각 금속 배선이 단계적으로 절곡된 형태로 형성된 경우의 일례를 도시한 도면.
도 21a 및 21b는 본 발명의 제14 실시예에서 신호선이 완전히 은폐된 경우의 일례를 도시한 도면.
도 22a 내지 22c는 본 발명의 제15 실시예에서 인덕터가 사용된 경우의 일례를 도시한 도면.
도 23a는 본 발명의 제16 실시예에서의 평면 커패시터의 일례를 도시한 도면, 도 23b는 제16 실시예에서 수직형 커패시터의 일례를 도시한 도면.
도 24는 본 발명의 제17 실시예에서 4비트의 나선 다발 배선의 일례를 도시한 도면.
도 25a 및 25b는 본 발명의 제18 실시예에서 안테나 룰의 에러 발생 대책을 갖도록 설계된 배선구조의 일례를 도시한 도면.
도 26은 본 발명의 제19 실시예에 따른 병렬 배선 교체 배선의 일례를 도시한 도면.
*도 27a 및 27b는 본 발명의 제20 실시예에 따른 배선 레이아웃 설계법을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
M1 - M3: 배선층
M1a, M1b, ..., M1h: 금속배선
M2a, M2b, ..., M2f: 금속배선
M3a, M3b, ..., M2h: 금속배선
Via-1aa, Via-1ab: 쓰루 홀 콘택트
Via-1ba, Via-1bb, ..., Via-1bj: 쓰루 홀 콘택트
11: LSI칩
13: 배선영역
15a: VDD 전원선
15b: VSS 전원선
17: 제2 VDD, VSS 쌍
21: 배선소자 블록

Claims (1)

  1. 배선층들 중 인접한 배선층들의 배선 피치 배열 방향이 서로 교차하도록 복수의 콘택트부를 이용하여 n(n≥2)개의 배선층을 서로 적층시킴으로써 구성되는 m(m≥n)개 층의 다층 배선구조를 가진 배선소자 블록을 포함하며, 상기 배선층 각각은 동일 방향으로 피치 배열되는 p(i)(i=3 내지 k)개의 배선을 포함하며, 상기 p(i)개 배선 중에서 s(j)(s(j)≤p(i)-2, j=1 내지 k-2)개 배선이 신호선으로 사용될 수 있는 배선으로 할당되고, 서로 다른 제1 전위와 제2 전위가 상기 신호선을 제외한 인접 배선들에 공급되는 다층 배선장치의 배선방법에 있어서,
    복수의 배선소자 블록을 반도체칩 상의 전원 배선영역 또는 회로 블록간 신호 배선영역에 서로 중첩됨이 없이 매트릭스 형태로 배치하는 단계,
    상기 복수의 배선소자 블록에서 제1 및 제2 전위 공급원에 접속되는 제1 및 제2 전위 배선을 제1 및 제2 전원선을 통해 각각 공통으로 접속시키는 단계,
    상기 복수의 배선소자 블록들 사이에서 연장되는 신호선들을 블록간 접속 배선을 통해 서로 접속시키는 단계, 및
    동일한 배선소자 블록에서 상부 및 하부 배선층 위로 연장되는 신호선들을 콘택트 배선을 통해 서로 접속시키는 단계
    를 포함하는 다층 배선장치의 배선방법.
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