CN100336198C - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN100336198C
CN100336198C CNB031555985A CN03155598A CN100336198C CN 100336198 C CN100336198 C CN 100336198C CN B031555985 A CNB031555985 A CN B031555985A CN 03155598 A CN03155598 A CN 03155598A CN 100336198 C CN100336198 C CN 100336198C
Authority
CN
China
Prior art keywords
wiring
coupling part
along
center
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB031555985A
Other languages
English (en)
Other versions
CN1487580A (zh
Inventor
村田知生
矢吹忍
山下毅雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Publication of CN1487580A publication Critical patent/CN1487580A/zh
Application granted granted Critical
Publication of CN100336198C publication Critical patent/CN100336198C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

提供一种半导体装置及其制造方法。该半导体装置包含：沿第1方向延伸的第1布线；和通过连接部分与第1布线相连并沿与第1方向正交的第2方向延伸的第2布线，该第2布线具有从连接部分沿与第2方向的相反方向凸出的剩余部分，其中，在设置第1布线和第2布线时使得连接部分的中心从第1布线的中心沿第2方向发生偏移，并且在连接部分的下面设置第1布线的凸出部分。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。具体而言，本发明涉及有效地用于不同层之间的布线的连接部分的技术。
背景技术
半导体元件和布线之间，或不同层的布线之间是通过形成于连接孔内的导电膜而相互连接的。
但是，伴随着半导体装置的微型化，正在针对这样一种技术进行研究，在该技术中，在连接部分的上层布线上设置称为贮存部件(reservior)的部分。其原因如下。
贮存部件是作为布线的一部分，从作为主要电流通路的布线部分上凸出的凸出部分(剩余部分，余量部分)。
虽然对于通路电流来说，贮存部件部分是不必要的部分，但贮存部件在形成后以可增加电迁移(EM)阻力。
电迁移是指当电流通过连接部分而流经上层布线和下层布线时，构成布线和连接部分的金属原子出现移动的现象。结果，在布线和连接部分内形成空位，从而导致出现诸如断线或连接电阻升高等的不良连接现象。
但是，如果存在贮存部件，贮存部件可作为金属原子的供给源，从而可以降低空位形成的速率并增加电迁移阻力。
另外，如果存在贮存部件，还可以保证用于布线和连接部分之间的图案的匹配余量，并且，即使在掩模产生偏移的情况下，也可以实现布线和连接部分之间的导电性。
例如，在下面的专利文献1(日本专利申请特开2001-44196)中公开了这样一种技术，在该技术中，在布线的上面或下面设置金属贮存部件5a，以抑制由于电迁移而导致的空位的产生。
又例如，在下面的专利文献2(日本专利申请特开平11-186433)中记载了增加电迁移(EM)电阻的贮存部件部分。
(专利文献1)
日本专利申请特开2001-44196
(专利文献2)
日本专利申请特开平11-186433
发明内容
本发明的发明人正从事半导体装置的研究和开发，并正在研究用于提高EM阻力的贮存部件部分。
例如，用自动布线工具(CAD(计算机辅助设计)系统)对各层布线及其间的连接部分的图案进行设置(布局)。此时，进行优化设计，从而以高密度设置布线和连接部分的图案。
但是，在没有贮存部件的情况下，布局中没有产生布线错误，而在存在贮存部件的情况下存在布线规则错误(违反)，因此出现了布线效率(布线安装效率)较低的问题，这将在后面进行详述。
本发明的目的在于提高布线安装效率并提高布线之间的连接精度。
本发明的另一目的在于获得微型化或高密度的半导体装置，并获得高性能的半导体装置。
通过以下说明和附图，本发明的上述目的及其它目的以及新颖性特征将变得更加明显。
下面对本发明公开的发明的典型方式进行概述。
(1)在本发明的半导体装置的制造方法中，通过下面的方式配置(a)沿第1方向延伸的第1布线；和(b)通过连接部分与第1布线连接并沿与第1方向正交的第2方向延伸的第2布线，该第2布线具有从连接部分沿第2方向的相反方向凸出的剩余部分。即，(c)上述连接部分的中心从第1布线的中心沿第2方向发生偏移，并且(d)在连接部分的下面设置第1布线的凸出部分。
(2)本发明的半导体装置包含：(a)沿第1方向延伸的第1布线；和(b)通过连接部分与第1布线连接并沿与第1方向正交的第2方向延伸的的第2布线，该第2布线具有沿第2方向的相反方向凸出的第1剩余部分，其中，(c)在形成连接部分时，使得其中心从第1布线的中心沿第2方向发生偏移，并且(d)在连接部分下面形成第1布线的凸出部分。
附图说明
图1为表示第一实施例的各层布线(M0，M1)以及其间形成的连接部分的平面图案的平面图；
图2为图1布局中的第0层布线的平面图案；
图3为沿图1中A-A′线切取的主要部分的断面图；
图4为表示实施例1的效果的各层布线(M0，M1)以及其间形成的连接部分的平面图案的平面图；
图5表示图4布局中的第0层布线的平面图案；
图6为沿图4中的C-C′线切取的主要部分的断面图；
图7为表示第一实施例中的各层布线(M0，M1)，其间形成的连接部分和栅电极之间的关系的断面图；
图8为表示第一实施例中的第0层布线和栅电极的平面图案的平面图；
图9为贮存部件图长度Lres和连接部分的配置率TH之间的关系的图表；
图10为表示第二实施例中的布线等的设置方法的流程图；
图11为表示第二实施例中的布线等的另一种设置方法的流程图；
图12为表示第三实施例中的各层布线(M0，M1)以及布线之间形成的连接部分的平面图案的平面图；
图13为图12布局中的第0层布线的平面图案；
图14为沿图12中的D-D′线切取的主要部分的断面图；
图15为表示第三实施例中的第0层布线和栅电极的平面图案的平面图；
图16为表示第三实施例中的各层布线(M0，M1)，其间形成的连接部分和栅电极之间的关系的断面图；
图17为表示第四实施例中的布线等的设置方法的流程图；
图18为表示第四实施例中的布线等的另一种设置方法的流程图；
图19为表示在栅格的交点两侧设置了槽口的假想第0层布线的图案的平面图；
图20为表示第四实施例中的其它各层布线(M0，M1)和其间形成的连接部分的平面图案的平面图；
图21为沿图20中的F-F′线切取的主要部分的断面图；
图22为2NAND单元的线路图；
图23为表示第五实施例中构成2NAND单元的各层的图案布局的平面图；
图24为表示第五实施例中构成2NAND单元的各层的图案布局的平面图；
图25为表示第五实施例中构成2NAND单元的各层的图案布局的平面图；
图26为表示第五实施例中构成2NAND单元的各层的图案布局的平面图；
图27为表示第五实施例中构成2NAND单元的各层的图案布局的平面图；
图28为沿图27中的G-G′线切取的断面图；
图29为4NAND单元的线路图；
图30为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图31为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图32为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图33为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图34为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图35为表示第六实施例中构成4NAND单元的各层的图案布局的平面图；
图36为表示多个基本单元之间的连接状态的平面图；
图37为多个基本单元之间的布线布局的例子；
图38为表示第一实施例的修改例中的第0层布线和栅电极的平面图案的平面图。
具体实施方式
下面，参照附图对本发明的实施例进行详述。在用于说明实施例的所有附图中，用相同的附图标记表示相同功能的构件，并不再对其进行重复解释。
(第一实施例)
下面，参照附图，对本实施例的半导体装置中的布线等的配置方法进行说明。
图1是表示第0层布线M0a，M0b，第1层布线M1a～M1e以及第0层布线和第1层布线之间的连接部分TH0a，TH0b等的平面图案的平面图，图2表示图1布局中的第0层布线M0a和M0b的平面图案，图3为沿图1中A-A′线切取的主要部分的断面图；并且在布线之间存在层间绝缘膜。
在沿Y方向延伸的栅格(布局线，沟道)y1和y2上设置第0层布线M0a，M0b。该栅格表示沿X和Y方向等间距并规定了各层的最小布线间距的格子。
另外，第1层布线M1a和M1b通过连接部分TH0a和TH0b与第0层布线M0a和M0b电连接。在沿X方向延伸的栅格x1上设置该第1层布线M1a和M1b。
更具体而言，第1层布线M1a从连接部分TH0a上向图左侧(沿与M0b相反的方向)延伸，而第1层布线M1b从连接部分TH0b上向图右侧(沿与M0a相反的方向)延伸。
另外，第1层布线M1a具有从连接部分TH0a上向图右侧凸出的贮存部件(剩余部分或余量部分)Ra，而第1层布线M1b具有从连接部分TH0b上向图左侧凸出的贮存部件Rb。
另外，距离P0(扩散间距)是栅格y1和y2之间的距离，即，等于第0层布线M0的间距S0和第0层布线的宽度W0之和。另外，距离P1(扩散间距)是栅格x2和x3(x1和x2)之间的距离，即，等于第1层布线的间距S1和第1层布线的宽度W1之和。距离P0和P1的关系为：P1＜P0。
图7为在第0层布线M0的下层中形成MISFET(金属绝缘半导体场效应晶体管)时的主要部分的断面图，图8为表示第0层布线M0和MISFET的栅电极FG之间的图案关系的平面图。沿图8中线B-B′方向切取的断面与图7相对应。
例如，如图7和图8所示，在第0层布线的下层中形成MISFET，在第0层布线M0之间沿Y方向设置栅电极FG，MISFET的源/漏区S/D通过连接部分LCNT与第0层布线M0相连。在这种情况下，为了防止栅电极FG和连接部分LCNT之间出现短路，必须在两者之间设定一定的余量。另外，MISFET的微型化有不断增长的趋势，但是在许多情况下不能按最小加工尺寸(布线宽度＝布线间距＝F)设置第0层布线之间的间距。另一方面，由于第1布线层M1不受下层元件等的布局的影响，所以可以按最小加工尺寸设置第1层布线M1。
因此，在许多种情况下，第0层布线的间距(栅格y之间)大于第1层布线的间距(栅格x之间)，(P1＜P0)。
图7表示各部分的尺寸的例子。如该图所示，P0为0.42μm，S0为0.24μm，W0为0.18μm，贮存部件长度Lres为0.06μm。贮存部件长度为从连接部分TH0的贮存部件一侧的端部到贮存部件的端部之间的距离。另外，例如，S1和W1为0.18μm，P1为0.36μm。另外，如图7所示，可通过层间绝缘膜在第1层布线M1上设置沿与第0层布线M0相同的方向(Y方向)延伸的第2层布线M2。例如，该第2层布线M2的宽度以及相邻的第2层布线M2的间距分别为0.18μm，该值对应于布线间的最小容许尺寸。例如，第1层布线M1和第2层布线M2通过连接部分TH1相互连接。
并且，在图7中，MISFET的源/漏区S/D和第0层布线M0通过连接部分LCNT相互连接，但是，如图38所示，栅电极FG可以通过连接部分LCNT与第0层布线M0相连。在一些情况下，用FCNT表示栅电极上的连接部分，但是为了方便起见，这里用LCNT表示。
图38的左图表示这样一种情况，即，在栅电极FG上设置凸出部分(布线部分)，该凸出部分通过连接部分LCNT与第0层布线M0相连。图38的右图表示这样一种情况，即，在栅电极FG上设置连接部分LCNT，并进一步在其上设置第0层布线M0。
不仅在MISFET的源/漏区S/D上，而且在栅电极FG上设置第0层布线M0。这种配置可以缩短各栅电极FG的供电通路。
如图1等所示，第0层布线M0b上的连接部分TH0b的中心从栅格y2和x1的交点向右偏移距离L1(图7中为0.06μm)。另一方面，第0层布线M0a上的连接部分TH0a的中心则位于栅格x1和y1的交点上(图1)。
并且，在第0层布线M0b上的连接部分TH0b下面形成第0层布线M0b的槽口(凸出部分或加宽部分)Nb(如图2所示)。即，在形成连接部分TH0b时，使得其位于第0层布线M0b和槽口Nb上并与第1层布线M1b相连。优选将槽口Nb沿X方向的长度设置为等于距离L1，例如，该距离L1在图7中为0.06μm。由于第0层布线M0的间距不小于布线间的容许最小尺寸，所以即使设置槽口，也能保证所需的布线间距。
因此，在本实施例中，当在设置于相邻栅格上的第0层布线上设置沿同一条直线的相反方向延伸的第1层布线时，沿其上面的第1层布线的延伸方向偏移设置第0层布线的连接部分，并且在偏移后的连接部分下面的第0层布线上设置槽口。
结果，即使在第1层布线上设置贮存部件的情况下，也可以保证诸如贮存部件Ra和Rb或贮存部件Rd和Re之间的相邻贮存部件的间距。即，由于可以保证设置于同一栅格上的第1层布线沿X方向的所需间距，所以可以增加布线密度，由此可以提高布线的安装效率。
例如，如图4所示，当在栅格y2和x1的交点上设置第0层布线上的连接部分TH0b的中心时，第1层布线沿X方向的间距变得小于图1，并且，如果它小于设定的距离，这种状态就被认定为布线规则错误(间距错误)。图5表示图4布局中的第0层布线M0a和M0b的平面图案，图6为沿图4中的C-C′线切取的主要部分的断面图。
当发生布线间距错误时，第1层布线M1b被迫移至其它栅格上，例如栅格x2上(图4)。这会导致第1层布线M1c被强制设置，以与栅格x2保持偏移，因而大大削弱了布线的自由度。例如，在这种情况下，必须采用诸如移至其它栅格(例如，x3)的方法，但这使得设置这些布线(M1a～M1c)所需的栅格数量增加且有效面积增大，即，损害了布线的安装效率。
另一方面，如上所述，根据本实施例的布线方法，即使设置贮存部件，也可以保证第1层布线M1c的区域位于栅格x2之上。即，由于可以保证设置于同一栅格上的相邻第1层布线之间沿X方向的所需间距，所以可以将诸如第1层布线M1c的其它布线(其它网)设置于沿Y方向相邻的栅格上，由此可以增加布线的自由度，并增加布线密度和提高安装效率。这样就可以实现半导体装置的微型化(晶片的微型化)和高度集成化。第1层布线M1c(其它网)不与第0层布线M0a和M0b相连，但例如，它与在X方向隔开设置的其它第0层布线M0电连接，或在沿X方向隔开的位置上与第1层布线M1上层的第2层布线M2电连接。
在半导体装置中，多个元件通过多层布线连接在一起，这将在下面进行详述。例如，即使每个单元减少单元面积的一个栅格，也可以在整体上很大程度地影响半导体装置。
另外，可以缩短用于连接各元件间的布线的长度，并由此可以实现高速驱动的半导体装置。并且，通过缩短布线的长度，可以减小布线电阻，并降低半导体装置的电能消耗。因此，可以提高半导体装置的可靠性。
另外，如图1等所示，由于在连接部分TH0a和TH0b上的第1层布线M1a和M1b中设置贮存部件Ra和Rb，那么即使构成布线和连接部分的金属原子出现了迁移，贮存部件也可以作为金属原子的供给源，从而降低空位的产生速率并增加电迁移(EM)阻力。并且，可以保证用于布线和连接部分的图案的匹配余量，并且，即使在掩模出现偏移的情况下，也可以保证布线和连接部分之间的导电性。这样就可以增加布线之间的连接精度，并提高半导体装置的可靠性。
下面，对贮存部件长度Lres进行说明。为了增加EM阻力，贮存部件的长度越长越好。但是，其长度太长又会导致布线安装效率的降低。图9为贮存部件长度Lres与连接部分TH的配置率之间的关系图。
例如，如图9所示，对这样一种情况进行考虑，即，通过连接部分TH沿Y方向在并排延伸的6个第0层布线M0上设置第1层布线M1。
如情况1所示，当将贮存部件长度Lres设定为小于距离P0和P1之间的差值的一半时，(Lres≤(P0-P1)/2)，可以在同一栅格x上并排设置连接部分TH。即，连接部分的配置率(TH配置率)为100％。第0层布线M0，第1层布线M1和连接部分TH在宽度上相等，且该宽度和相邻的第1层布线M1的间距均被假定为最小加工尺寸。
如情况2所示，如果将贮存部件长度Lres设定为大于距离P0和P1之间的差值的一半且不大于距离P0和P1之间的差值，((P0-P1)/2≤Lres≤(P0-P1))，仅可将三个连接部分TH连续地设置在栅格x和栅格y的交点上，而没有TH可被设置在下一个栅格y上。情况2中的连接部分的配置率(TH配置率)为情况1中的75％。在这种情况下，第0层布线M0和连接部分TH必须相对于其中心相互偏移。但是，与情况1相比，由于可以增加贮存部件的长度，所以可以增加EM的电阻并由此提高布线的可靠性。
如情况3所示，如果将贮存部件长度Lres设定为大于距离P0和P1之间的差而小于距离P0和P1之间的差值的两倍，((P0-P1)≤Lres≤2(P0-P1))，可以增加布线的EM阻力，但是只有两个接连点TH可以被连续地设置在栅格x与栅格y的交点上，而没有栅格可被设置在下一个栅格y上。结果，连接部分的配置率为情况1的66.7％。在这种情况下，第0层布线M0和连接部分TH的中心还必须发生偏移。
如果将贮存部件长度Lres为大于距离P0和P1之间的差值的一半，((P0-P1)/2 ≤Lres)，并且如果第0层布线和连接部分TH的中心没有发生偏移，那么连接部分的配置率变为50％。
因此，在情况1-3中都增加了连接部分的配置率。但在情况1中，由于贮存部件长度相对较短，所以EM阻力较低。在情况3中，布线中心与连接部分之间的偏移量变大，使得槽口变大并大大削弱了布线的自由度。结果，在设置第1层布线M1时必须避开同一栅格x，并因此存在损害布线的有效面积的可能性。另外，布线路径变得复杂，从而有可能造成信号传输的延迟。
因此，优选取情况2即，将贮存部件长度Lres设定为大于距离P0和P1之间的差值的一半且不大于距离P0和P1之间的差值，((P0-P1)/2≤Lres≤(P0-P1))。
当按照情况1设定贮存部件长度Lres时，各第0层布线M0中会形成槽口N，并且各连接部分TH会相对第0层布线M0的中心发生偏移。即，可以按照情况2和情况3形成槽口N并在槽口N上形成连接部分TH。同样地，即使按照情况2设定贮存部件长度Lres，也可以在情况3那样的长槽口N上形成连接部分TH。
根据各布线层的布线密度，可以将情况1-3进行组合。即，当不必密排布线时，或当需要保证布线的可靠性时，就会有布线时按照情况3的方法进行设置的布线区域。相反地，当必须以高的布线密度进行布线时，必须采用情况1的方法(贮存部件长度和布线的设置方法)。
例如，在上述的例子中，在栅格x1上的连接部分TH0a和TH0b中，TH0b的中心向右侧偏移，TH0a的中心向左侧偏移。
下面，以第1层布线M1d为例，对设置于相同栅格y上的第1层布线下的连接部分的中心向左侧偏移的情况进行说明(参见图1)。
第1层布线M1d和M1e沿x3设置，并分别通过连接部分TH0d和TH0e与第0层布线M0a和M0b电连接。
第1层布线M1d从连接部分TH0d上向图左侧延伸，而第1层布线M1e从连接部分TH0e上向图右侧延伸。
第1层布线M1d具有从连接部分TH0d向图右侧凸出的贮存部件Rd，而第1层布线M1e具有从连接部分TH0e向图左侧凸出的贮存部件Re。距离P0和P1的关系为P1＜P0。
第0层布线M0b上的连接部分TH0d的中心从栅格y1和x3的交点向左偏移距离L1，另一方面，第0层布线M0a上的连接部分TH0e的中心位于栅格y2和x3的交点上。
在第0层布线M0a上的连接部分TH0d下形成第0层布线M0a的槽口Nd(见图2)。由于没有按照最小加工尺寸设置第0层布线M0，所以即使设置槽口，也可以保证所需的布线间距。
这样，连接部分TH0d的中心向左偏移，并且在第0层布线M0a中形成槽口Nd，所以即使在第1层布线(M1d，M1e)中设置贮存部件Rd和Re，也可以保证其在X方向上的间距，并由此提高布线的安装效率。
(第二实施例)
使用计算机对半导体装置进行设计(CAD)。CAD对于LSI(大规模集成电路)的短周期开发是十分必要的。用于CAD的计算机系统(CAD系统)包括一组根据不同的设计步骤而使用的CAD工具。换句话说，CAD工具是为特定目的而开发的软件。
因此，也可以使用CAD工具对第一实施例中所述的布线进行自动设置。
下面，对于实现第一实施例中所述的布线布局的CAD工具(自动布线工具)进行说明。在本实施例中使用CAD设计的布线等的形状等与上面第一实施例中参照图1等所述的布局相同，所以其中细节不再赘述。
如第一实施例所述，对于布线的布局有各种条件。(a)在栅格y上设置第0层布线M0。(b)在栅格x上设置第1层布线M1。(c)在栅格x和y的交点上设置第0层布线和第1层布线之间的连接部分TH0。(d)在第1层布线M1上设置贮存部件。
(1)首先，参照图10，对在第0层布线M0上设置连接部分TH0和第1层布线M1的模型(M0模型)进行说明。
假定使用CAD工具的步骤前已对第0层布线M0a和M0b进行优化配置。
在第0层布线M0a和M0b上对第1层布线M1a和M1b进行优化配置。这里不考虑贮存部件长度。
然后，在第0层布线M0和第1层布线M1的交点上设置连接部分TH0a和TH0b。
然后，在第1层布线M1上增加贮存部件Ra和Rb，并检测两者沿X方向的间距为设定的长度还是大于设定的长度。例如，设定长度表示布线间容许的最小尺寸。
在间距小于设定的长度的情况下，使第1层布线M1下面的某连接部分TH0沿第1层布线的延伸方向发生偏移。在图10中，连接部分TH0b向右偏移了距离L1。
并且，在偏移后的连接部分下面增加第0层布线M0的槽口N。在图10中，第0层布线M0b增加了槽口Nb。
不经过这些步骤，可以使用这样一种程序配置第1层布线M 1和连接部分TH0等，该程序容许第1层布线M1下面的连接部分TH0，包括贮存部件，从栅格的交点沿第1层布线M1的延伸方向出现偏移。
(2)下面，参照图11，对这样一个模型(M1模型)进行说明，在该模型中，规定了在第0层布线M0上偏移设置的连接部分TH0及其上形成的端子T(第1层布线M1的一部分)，并且以端子T为起点配置第1层布线。
即，在栅格y1和y2上优化配置的第0层布线M0a和M0b与栅格x1的交点的某一连接部分TH0的中心从该交点沿X方向出现偏移。在图11中，连接部分TH0b向右偏移了距离L1。沿与连接部分TH0b的偏移方向相反的方向在连接部分TH0b上设置具有贮存部件Rb的端子Tb。并且，在偏移后的端子Tb下面的第0层布线M0b中形成槽口Nb。
在与栅格x1的交点上设置另一连接部分TH0a，并且，在接连点TH0a上的右侧设置具有贮存部件Ra的端子Ta。
基于端子T1和Tb的位置信息，自动设置第1层布线M1，使之从端子T沿与贮存部件R相反的方向延伸。换句话说，以端子T为起点对第1层布线M1进行优化配置。
在该M1模型中，预先限定连接部分TH0(端子T)的位置，所以存在布线的安装效率低于上述M0模型的可能性。
但是，在该M1模型中，用于设置第1层布线M1的条件较少，因此可以缩短布线设计的TAT(回转时间，turn around time)。
即，在M0模型中，当对连接部分TH0及其上的第1层布线M1和第0层布线M0进行综合组合时，必须进行布线设计(安装)。
例如，仍然在图1所示的情况中，可以在第0层布线M0上的3个交点上设置连接部分TH0，但是，其设计自由度增加了，在建立优化布局方面花费的时间也增加了。特别，在M0模型中，如果取消应将连接部分TH0设置于栅格的交点的条件，并且容许将它们设置在偏移栅格的交点的位置上，那么在建立优化布局方面仍然会花费较多的时间。
在图1中，仅示出了2×3栅格的区域，但实际上在多个元件(单元)之间通过多层布线等进行互连，并且，为了设计这种互连的复杂组合的布线，必须增加计算机的计算能力，且计算所需时间也会变长。
另一方面，在M1模型中，可以缩短布线设计的TAT，且可使用常规的CAD系统。
(第三实施例)
在第一实施例中，虽然仅将相邻的连接部分TH0a和TH0b中的连接部分TH0a偏移设置(见图1)，但相邻的连接部分TH0a和TH0b也可以同时沿相反的方向(相互远离的方向)出现偏移。
参照附图，下面对本实施例的半导体装置中的布线等的设置方法进行说明。除了连接部分和第1层布线的布局位置之外，第三实施例与第一实施例在其它方面都是相同的，所以相应的部分标以相同的附图标记，并且下面仅对不同的部分进行详细说明。
图12为表示第0层布线M0a，M0b，第1层布线M1a～M1e，以及第0层布线和第1层布线之间的连接部分TH0a和TH0b的平面图案的平面图。图13为图12布局中的第0层布线M0a，M0b的平面图案。图14为沿图12中D-D′线切取的主要部分的断面图。
下面，参照图12～14对本实施例的半导体装置中的布线等的布局状态进行说明。
沿栅格y1和y2设置第0层布线M0a和M0b，且第0层布线M0a和M0b该通过连接部分TH0a和TH0b与沿栅格x1设置的第1层布线M1a和M1b电连接。
更具体而言，第1层布线M1a从连接部分TH0a上向图左侧延伸，而第1层布线M1b从连接部分TH0b向图右侧延伸。
另外，第1层布线M1a具有从连接部分TH0a上向图右侧凸出的贮存部件Ra，而第1层布线M1b具有从连接部分TH0b上向图左侧凸出的贮存部件Rb。
另外，距离P0为栅格y1和y2之间的距离，它等于第0层布线的间距S0和第0层布线的宽度W0之和。距离P1为栅格x1和x2之间的距离，它等于第1层布线的间距S1和第1层布线的宽度W1之和。P1和P0的关系为P1＜P0。
如第一实施例所述，如果沿Y方向在第0层布线的下层设置栅电极FG，那么在许多情况下都可满足关系式P1＜P0。
图15表示第0层布线M0和MISFET的栅电极FG之间的图案关系。图16为在第0层布线M0的下层中形成MISFET时的主要部分的断面图。沿图15中的线E-E′的方向的剖面与图16相对应。
例如，如图16所示，P0为0.42μm，S0为0.24μm，W0为0.18μm，贮存部件长度Lres为0.06μm。另外，S1和W1均为0.18μm，P1为0.36μm。另外，第2层布线M2的宽度以及间距均为0.18μm。
如图12等所示，第0层布线M0b上的连接部分TH0b的中心从栅格y2和x1的交点向右偏移距离L2。第0层布线M0a上的连接部分TH0的中心从栅格y1和x1的交点向左偏移距离L2。例如，距离L2为0.03μm(图16)。
另外，在第0层布线M0a上的连接部分TH0a的下面形成第0层布线M0a的槽口Na，而在第0层布线M0b上的连接部分TH0b的下面形成第0层布线M0b的槽口Nb(图13)。优选将各槽口Na和Nb的长度设定为等于距离L2。在图16中，例如，槽口的长度为0.03μm。由于以大于布线间的最小容许尺寸的间隔设置第0层布线M0，所以即使设置槽口，也可以保证所需的布线间距。
因此，在本实施例中，当在相邻栅格上设置的第0层布线上设置在同一栅格上沿多个相反的方向延伸的第1层布线时，第0层布线上的两连接部分分别沿其上面的第1层布线的延伸方向偏移设置，并且在偏移后的连接部分下面的第0层布线中形成槽口。
这样，即使在第1层布线中设置贮存部件，也可保证第1层布线沿X方向的间距，并且由此提高布线的安装效率。
另外，还可以保证设置于同一栅格上的第1层布线沿X方向的间距，从而可以在沿Y方向相邻的栅格上设置诸如第1层布线M1c的其它布线，从而可以增加布线的自由度，并由此提高布线的密度和安装效率。
另外，可以缩短用于连接各元件的布线的长度，并可加快半导体装置的驱动速度，降低半导体装置的能量消耗，并提高其可靠性。
并且，通过设置贮存部件，可以增加EM阻力并保证用于布线和连接部分之间的图案的匹配余量。从而可以提高半导体装置的可靠性。
在本实施例中，与第一实施例相同，也可以根据各布线层的布线密度分别对图9中所示的情况1～3进行组合。
另外，虽然将在后面所述的第四实施例的(3-3)中进行额外的说明，但为了优化布线布局，优选将贮存部件长度Lres设定为大于距离P0和P1之间的差值的一半且不大于距离P0和P1之间的差值，((P0-P1)/2≤Lres≤(P0-P1))。
第1层布线M1d和M1e分别通过连接部分TH0d和TH0d与第0层布线M0a和M0b电连接，其中，与连接部分TH0a和TH0b相同，也沿多个相反的方向(相互远离的方向)偏移设置这些连接部分(图12)。
(第四实施例)
在本实施例中，将对用于实现第三实施例中所述的布线布局的CAD工具进行说明。根据本实施例的CAD工具而设置的布线等的形状等与第三实施例中参照图12等说明的布局相同，因此其细节这里不再赘述。
(1)下面参照图17，对在第0层布线M0上设置连接部分TH0和第1层布线M1的模型(M0模型)进行说明。
假定在使用CAD工具的步骤前已优化设置了第0层布线M0a和M0b。
在该第0层布线M0a和M0b上优化设置第1层布线M1a和M1b。这里不考虑贮存部件长度。
然后，在第0层布线M0和第1层布线M1的交点上设置连接部分TH0a和TH0b。
然后，在第1层布线M1上增加贮存部件Ra和Rb，并检测两者沿X方向的距离间距是否大于设定的长度(布线间的最小容许尺寸)。
如果该间距小于设定的长度，则第1层布线M1下的两连接部分TH0a和TH0b分别沿其上的第1层布线M1的延伸方向偏移距离L2。即，相邻的连接部分分别沿多个相反的方向(相互远离的方向)偏移距离L2。
并且，在偏移的连接部分下面的第0层布线M0上追加槽口Na和Nb。
不经过这些步骤，可以使用这样一种程序配置第1层布线M1和连接部分TH0等，该程序容许第1层布线M1下面的连接部分TH0，包括贮存部件，从栅格的交点沿第1层布线M1的延伸方向出现偏移。
(2)下面，参照图18，对这样一种模型(M1模型)进行说明，在该模型中，规定了在第0层布线M0上偏移设置的连接部分TH0和在其上形成的端子T(第1层布线M1的一部分)，并且以端子T为起点设置第1层布线。
即，在栅格y1和y2上，对在第0层布线M0a和M0b与栅格x1的交点上的连接部分TH0a和TH0b进行优化配置，使得它们的中心分别从交点向左及向右偏移。沿连接部分TH0的偏移方向的相反方向在连接部分TH0上设置具有贮存部件Ra和Rb的端子Ta和Tb。并且，在偏移后的端子Ta和Tb下面的第0层布线M0a和M0b中形成槽口Na和Nb。
基于端子Ta和Tb的位置信息，自动设置从端子T沿与贮存部件R相反的方向延伸的第1层布线M1。换句话说，以端子T为起点对第1层布线进行优化配置。
在该M1模型中，与第二实施例中所述的M1模型一样，也减少了第1层布线M1的布局条件，并可以缩短布线设计的TAT。并且，可以使用常规CAD系统。
(3)如图19所示，在本实施例的M0模型中，可以假想设置沿栅格y延伸的第0层布线M0，在该第0层布线M0与栅格之间的交点的两侧设置槽口N，并在第0层布线的上面设置连接部分TH0和第1层布线M1。即，在CAD工具中作为库(数据库)设定图19所示的图案。
(3-1)然后，使用诸如在上面(1)中所述的M0模型，设置第1层布线M1和连接部分TH0。
更具体而言，首先在假想的第0层布线M0的图案上设置第1层布线。这里不考虑贮存部件的长度。
然后，在第0层布线M0和第1层布线M1的交点上设置连接部分TH0。
然后，在第1层布线M1上增加贮存部件，并检测第1层布线M1沿X方向的间距是否大于设定的长度(布线间的最小容许尺寸)。
如果间距小于设定的长度，则第1层布线M1下的两连接部分沿相互远离的方向发生偏移。
然后，确定在连接部分和假想的第0层布线M0的图案的重叠部分上具有槽口N的第0层布线M0的图案。换句话说，在假想的第0层布线M0的图案的槽口中，只有那些上面形成连接部分的槽口才被确定为正式的(实际的)槽口。
(3-2)当设置假想设置有槽口的第0层布线的图案上的第1层布线M1时，如果事先确定了第1层布线M1的延伸方向和待设置连接部分TH0的栅格xy位置，则连接部分TH0自动偏移设置于槽口上。
具体地，如果采用上面第三实施例所述的图12中所示的布线布局，并且，如果第1层布线M1a和M1b分别从连接部分TH0a的左侧和连接部分TH0b的右侧与设置于栅格x1和y1的交点上的TH0a和设置于栅格x1和y2的交点上的TH0b连接时，那么，沿第1层布线M1a的延伸方向偏移形成了TH0a；沿第1层布线M1b的延伸方向偏移形成了连接部分TH0b。
然后，在第1层布线M1上增加贮存部件Ra和Rb。在这种情况下，由于连接部分TH0a和TH0b如上所述通过偏移而形成，那么就可保证贮存部件Ra和Rb之间的布线间距。
因此，如果建立了布局的规则(算法)，则在使用自动布线工具进行布局时，就不会出现布线错误，并可以保证在同一栅格上设置的第1层布线的间距。
(3-3)对于贮存部件长度，优选使用图9所示的情况2进行设计。如果使用情况3，连接部分TH0的偏移幅度就变大，使得在第0层布线M0的两侧形成的槽口的长度也变长，从而导致出现第0层布线M0中的布线错误。即，如果使用情况3，则不能在第0层布线M0的两侧设置假想的槽口N，从而失去了布线自由度。另一方面，在情况2中，即使在第0层布线M0的两侧设置假想的槽口N，也不存在出现布线错误的危险，所以可以提高布线设计中的自由度。
因此，通过在所有栅格的交点上假想设置具有槽口的第0层布线，可以使用满足“在第0层布线M0上设置连接部分TH0”的常规条件的自动布线工具。
即，在已存在的自动布线工具中，经常出现这样的情况，即，如果不能在下层布线的图案上设置连接部分，就会出现错误。
但是，如果准备这种库，那么即使在任意的栅格交点上偏移设置连接部分，也不存在发生错误的危险，从而使得自动布线工具的选择范围较宽。
当然，不管是否在第0层布线M0的图案上形成连接部分TH0，都可以将图19所示的图案用作第0层布线M0的图案。在该连接部分中，图20为表示这种情况下第0层布线M0a、M0b，第1层布线M1a-M1e，以及第0层布线和第1层布线之间的连接部分TH0a、TH0b的平面图案的平面图，图21为沿图20中的F-F′线切取的主要部分的断面图。
但是，在这种情况下，第0层布线M0的图案变得比较复杂，并且在形成布线图案的过程时难于解决光刻胶膜的问题。除此之外，布线面积变大，会导致布线容量的增加。
因此，优选仅在连接部分TH0的下面设置第0层布线的槽口。
以图19中所示的图案作为库(数据库)，可以使用第二实施例中所述的布线方法。
(第五实施例)
下面对这样一个例子进行说明，在该例子中，将第一或第二实施例中所述的布线应用于镜面设置的双输入NAND单元(下面称“2NAND单元”)。
(1)首先，说明2NAND单元的电路图。图22为2NAND单元的电路图。如该图所示，输入端a1与p沟道型MISFETQp1和n沟道型MISFETQn1的栅电极相连，而输入端a2与p沟道型MISFETQp2和n沟道型MISFETQn2的栅电极相连。在输出端zn和电源电压(Vdd)之间并列连接p沟道型MISFETQp1和Qp2，而在输出端和接地电压(基准电压Vss)之间依次串联n沟道型MISFETQn1和Qn2。
(2)下面，对镜面设置的2NAND单元的结构及其制造方法进行说明。
图23-27分别为表示构成2NAND单元的各层图案布局的平面图，图28为沿平面图中的G-G′线的剖面图。如图27所示，2NAND单元在单元区域CA1和CA2中形成，并且该单元相对于规定了单元区域并沿Y方向延伸的直线对称设置(镜面设置)。
如图23和28所示，将作为绝缘膜的例如氧化硅膜埋入在半导体1中形成的槽中，以形成隔离体3。然后，在半导体衬底1中，注入n型和p型杂质并使之在其中扩散，以形成n型阱5和p型阱。假定n型阱5和p型阱的曝露区域分别为活性AcN和AcP。
下面，例如，在半导体衬底1上淀积作为导电膜的掺杂了杂质的多晶硅膜，然后形成图案，以形成栅电极FG。在栅电极FG中、FG1和FG2在活性AcN上沿Y方向延伸，而FG3和FG4在活性AcP上沿Y方向延伸。FG1是Qp1的栅电极，FG2是Qp2的栅电极，FG3是Qn1的栅电极，FG4是Qn2的栅电极。FG1和FG3通过上述多晶硅膜形成的布线部分相互连接，FG2和FG4也以相同的方式相互连接。
下面，在各栅电极FG的两侧的半导体衬底(p型阱)中注入n型杂质，以形成n-型半导体区。同样地，在各栅电极FG的两侧的半导体衬底1(n型阱)中注入p型杂质，以形成p-型半导体区11。
然后，在栅电极FG上淀积作为绝缘膜的氮化硅膜，然后进行各向异性蚀刻，以在栅电极FG的侧壁上形成侧壁膜SW。
下面，以栅电极和侧壁膜作为掩模，在栅电极的两侧的半导体衬底1(p型阱)中注入n型杂质，以形成作为n沟道型MISFET的源漏区n+型半导体区。同样地，在栅电极的两侧的半导体衬底1(n型阱)中注入p型杂质，以形成作为p沟道型MISFET的源漏区的p+型半导体区15。
然后，例如，在半导体衬底1上淀积作为难熔金属膜的钴膜，并对该钴膜进行热处理，使其与构成半导体衬底1的硅发生反应，以在钴膜与半导体衬底1以及栅电极FG之间的接触部分上形成硅化钴膜17。
然后，去除未反应的钴膜，并在半导体衬底1上淀积作为绝缘膜的氧化硅膜19。
然后，如图24和28所示，选择性地去除氧化硅19，以在MISFET的源漏区上或在栅电极上形成接触孔21。
然后，例如，在包括接触孔21的内部在内的氧化硅膜19上淀积作为阻挡膜的TiN(氮化钛)膜，并且，在其上淀积作为导电膜的W(钨)膜并使之充满接触孔21。
然后，通过诸如CMP(化学机械抛光)的方法去除接触孔21外面的TiN膜和W膜，以形成连接部分(栓塞)LCNT。
然后，如图25和28所示，在氧化硅膜19上淀积氮化硅膜，并进一步在其上淀氧化硅膜，以形成由这些淀积的叠层膜构成的用作布线槽的绝缘膜23。在形成布线槽时氮化硅膜被用作蚀刻阻止体。
然后，选择性地去除绝缘膜23以形成布线槽25。然后，在包括布线槽25的内部在内的绝缘膜23上淀积作为阻挡膜的诸如TiN膜、Ta膜或TaN膜的单层膜或这些膜的叠层，并且，在其上进一步淀积作为导电膜的W膜或铜(Cu)膜且使其充满布线槽25。
然后，通过诸如CMP的方法去除布线槽25外面的阻挡膜和导电膜，以形成第0层布线M0。
第0层布线M0在栅格y上沿Y方向形成，但也有一部分沿X方向延伸。并且，栅电极FG位于第0层布线M0之间。图中虚线代表栅格。这里假定了X方向的栅格为栅格x，Y方向的栅格为栅格y。
然后，例如，在绝缘膜23上淀积由诸如氮化硅膜和氧化硅膜的叠层膜构成的绝缘膜27。
然后，如图26和28所示，选择性地去除绝缘膜27以形成接触孔C0。然后，在包括接触孔C0的内部在内的绝缘膜27上淀积作为阻挡膜的薄的TiN膜，并且，进一步在其上淀积作为导电膜的W膜，并使之充满接触孔C0。然后，如同连接部分LCNT一样，在接触孔C0中埋入TiN膜和W膜，以形成连接部分TH0。
然后，如图27和28所示，在绝缘膜27上淀积由诸如氮化硅膜和氧化硅膜的叠层膜构成的绝缘膜29，并且，以与布线槽25相同的方法形成布线槽31。
然后，在包括布线槽31的内部在内的绝缘膜29上淀积作为阻挡膜的薄的TiN膜，并且，通过诸如电镀方法或溅射方法在其上形成作为导电膜的Cu(铜)膜并使之充满布线槽31。随后，通过诸如CMP的方法去除布线槽31外面的TiN膜和Cu膜，以形成第1层布线M1。
如图27所示，在栅格x上沿X方向形成该第1层布线M1。
这样，在第1层布线M1中，M1a对应于输入端a1，M1b对应输入端a2，M1c对应输出端zn。并且，由电源电压(Vdd)为第1层布线M1d供电，由接地电压(Vss)为M1e供电。并且，在第0层布线M0中，M0h与n型阱(AcN)的供电部分相连，而M0g与p型阱(AcP)的供电部分相连。
这样，单元区域CA2的第1层布线M1a从第0层布线M0a上的连接部分TH0a向右延伸，即沿远离单元边界区域的方向延伸，而单元区域CA1的第1层布线M1a从第0层布线M0a上的连接部分TH0a向左延伸。在设置两布线时使得它们位于同一栅格y上。
更具体而言，沿从第0层布线M0a的中心向右的方向，即沿远离单元边界区域的方向偏移设置单元区域CA2的第1层布线M1a下面的连接部分TH0(向右偏移设置)；另外，沿从第0层布线M0a的中心向左的方向，偏移设置单元区域CA1的第1层布线M1a下面的连接部分TH0(向左偏移设置)。并且，在第0层布线M0的中心设置其它连接部分TH0。
通过这样设定单元区域CA2的布局，则镜面设置的单元区域CA1为关于单元边界区域的单元区域CA2的折回设置的布局。这样，由于单元区域CA1的连接部分TH0a从第0层布线M0a的中心沿远离单元边界区域的方向发生偏移，使得单元区域CA2的接连点TH0a也从第0层布线M0a的中心沿远离单元边界区域的方向发生偏移。
有了这样的布局，即使在第1层布线M1a中设置了贮存部件R，也可以保证布线沿X方向的间距。
然后，如图28所示，淀积绝缘膜33和35，以在布线槽37中形成第2层布线M2。
例如，通过第二实施例等中所述的M1模型的自动布线布局，可以实现图17和28所示的单元结构。
即，单元区域CA2的连接部分TH0a预先向右偏移，而单元区域CA1的连接部分TH0a预先向左偏移，并在这些连接部分上设置端子Ta，在连接部分的偏移方向的相反方向上设置贮存部件R。对单元区域CA1进行镜面设置，然后以此为起点，对第1层布线M1进行优化设置(图27)。
当采用M0模型，在单元的端部在同一栅格x上相邻设置第1层布线M1下面的连接部分TH0a时，可以沿多个相反的方向(相互远离的方向)对它们进行偏移设置，由此可以保证贮存部件区R。
(第六实施例)
下面对将第一至第四实施例中所述的布线的布线方法应用于四输入NAND单元(以下称“4NAND单元”)的例子进行说明。
(1)首先对4NAND单元的电路图进行说明。图29为4NAND单元的电路图。如该图所示，输入端a1与p沟道型MISFETQp1和n沟道型MISFETQn1的栅电极相连。同样地，输入端a2-a4分别与p沟道型MISFETQp2-p4和n沟道型MISFETQn2-Qn4的栅电极相连。在输出端zn和电源电压(Vdd)之间并列连接p沟道型MISFETQp1-Qp4，在输出端zn和接地电压(Vss)之间n依次串联n沟道型MISFETQn1-Qn4。
(2)尽管图案不同，但可以以与第五实施例相同的方式形成构成4NAND单元的布线等，这里将对各层的图案进行详细说明。
图30-35为表示构成4NAND单元的各层的图案布局的平面图。
如图30所示，栅电极FG1-FG4在活性AcN上沿Y方向延伸，而栅电极FG5-FG8在活性AcP上沿Y方向延伸。
栅电极FG1和FG5、FG2和FG6、FG3和FG7、FG4和FG8分别通过由同层的多晶硅膜形成的布线部分而相互连接。
并且，在栅电极FG的两侧的所需位置上设置连接部分LCNT(图31)。
如图32所示，在栅电极FG之间，第0层布线M0在栅格y上沿Y方向上延伸，但也有一部分沿X方向延伸。
在第0层布线M0上设置连接部分TH0(图33)，并且，在该连接部分TH0上，在栅格x上沿X方向设置第1层布线M1(图34)。
这里，第1层布线M1a与输入端a1相对应，而M1b与输入端a2相对应。另外，M1c和M1d分别与输入端a3和a4相对应。并且，M1e与输出端zn相对应。并且，在第1层布线M1k上提供电源电压(Vdd)，在M1j上提供接地电压(Vss)。并且，在第0层布线中，M0k与n型阱的供电部分相连，而M0j与p型阱的供电部分相连。
这里，第1层布线M1a从第0层布线M0上的连接部分TH0a上向左延伸，而第1层布线M1b从第0层布线M0上的连接部分TH0b上向右延伸。这些布线位于相同的栅格x上。
因此，第1层布线M1a下面的连接部分TH0a从第0层布线M0的中心向左偏移(向左偏移配置)，而第1层布线M1b下面的连接部分TH0b从第0层布线M0的中心向右偏移(向右偏移配置)。
另外，第1层布线M1c从第0层布线上的连接部分TH0c上向左延伸，而在第0层布线M0的连接部分TH0d上设置较短的第1层布线M1d，第1层布线M1e从第0层布线M0的连接部分TH0e上向右延伸。这些布线都位于同一栅格x上。
因此，第1层布线M1c下面的连接部分TH0c从第0层布线M0的中心向左偏移(向左偏移配置)，而第1层布线M1e下面的连接部分TH0e从第0层布线M0的中心向右偏移(向右偏移配置)。在第0层布线M0的中心设置第1层布线M1d下面的连接部分TH0d(中心布局)。并将其它的连接部分TH0也设置于第0层布线M0的中心。
通过采用这样的布局，即使在第1层布线M1a和M1b等中设置贮存部件，也可以保证布线沿X方向的间距。
这样，可以增加那些布线的安装效率，并可以在其它栅格x上设置其它的第M1层布线(其它的网)AN。
图35表示第1层布线M1上的连接部分TH1及其上面的第2层布线M2上的布局的例子。
(第七实施例)
虽然在第五和第六实施例中，以NAND单元为例进行了说明，但是也可以将本发明用于用作标准单元的基本单元的布线部分中，该基本单元诸如变换器或与AND电路。
除了上述的例子，还有很多种基本单元，诸如：三输入NAND、二输入NOR、三输入NOR、四输入NOR、三态变换器、2-1选择器、专用NOR、专用OR、2-1与或(AND-OR)变换器、2-2与或变换器、3-1与或变换器、3-2与或变换器、2-2-1与或变换器、2-1或与(OR-AND)变换器、2-2或与变换器、3-1或与变换器、2-2-1或与变换器、2-2-2或与变换器、D锁存器和边缘触发器FF等。
本发明不仅可以用于任意这些基本单元的镜面布局中的布线，还可以用于各种基本单元之间的布线。
特别地，如以2NAND单元为例的第五实施例所述，在许多情况下，都是沿一定的方向并排设置构成基本单元的多个MISFET的栅电极，并在其间形成第0层布线M0。
为了减少单元面积，经常采用这样一种方法，即，在单元的外圆周部分的第0层布线M0上设置输入端(a1、a2、…、an)或输出端(zn)。因此，在如图36所示设置多个基本单元(BC1-BC6)的情况下，很可能将第1层布线的贮存部件R在各单元的第1层布线M1的延伸方向的边界部分上相邻设置。
因此，在该区域中，通过使用第一至第四实施例中中任意一项所述的布线布局，可以对其它布线(其它的网)进行布局，由此可以增加布线的安装效率。
图37为已在多个基本单元之间进行布线的布线布局的例子。例如，区域(a)为应用了本发明的区域(双偏移布局)，而区域(b)是连接部分没有发生偏移的区域。
因此，即使设置了贮存部件，也不需使连接部分在连接部分(布线)之间存在边缘的区域以及可以保证所需的布线间距的区域中发生偏移。
并且，本发明可应用于单元内布线和单元间布线。
因此，根据本实施例，可以获得微型化(减小晶片尺寸)以及高集成度的半导体装置。另外，可以缩短用于单元间连接的布线的长度，并可以实现高速驱动的半导体装置。并且，由于缩短了布线长度，就可以减少布线电阻并降低半导体装置的能量消耗。并且，由于有了贮存部件，就可以增加EM阻力并保证用于布线和连接部分之间的图案的匹配余量。
虽然通过本发明的实施例对本发明进行了具体说明，但本发明并不限于上述实施例，在不背离发明精神的范围内可以进行各种改变。
特别地，虽然在第五和第六实施例中，以铜镶嵌布线为例进行了说明，但也可以使用其它导电膜，或者通过对导电膜构图来形成布线。
但是，由于铜原子易于迁移并产生EM现象，所以非常必要设置贮存部件。因此，本发明可以有效地应用于铜布线。
在上述实施例中，虽然以诸如第0层布线和第1层布线下层布线为例进行了说明，但本发明也可以应用于诸如第4层布线和第5层布线的上层布线，并可广泛应用于其下层布线配置于大于最小加工尺寸的间隙上的布线。
并且，除了MISFET上的布线之外，本发明还可广泛应用于在其它半导体装置上形成的布线。
下面简要说明本发明的实施例的典型效果。
第1布线和沿与第1布线正交的第1方向[X方向]延伸的第2布线(M1)之间的连接部分的中心从第1布线的中心发生偏移，由此可以保证在偏移方向的相反方向上的剩余部分[贮存部件]。另外，由于在连接部分下面的第1布线部分中设置凸出部分[槽口]，所以可以保证上述第1方向的间距，并可由此增加布线密度。
并且，可以保证在同一栅格上设置的第1层布线沿第1方向的间距，因此，与第2布线的第1方向正交的第2方向[Y方向]上，可以在与其相邻的栅格上设置诸如第3布线[M1]的其它布线。从而可以增加布线自由度和布线密度。
下面简要说明本说明书中公开的本发明的典型方式所获得的效果。
可以增加布线的安装效率并增加布线间的连接精度。也可以获得微型化和高密度的半导体装置。并且，可以获得度性能的半导体装置。

Claims (39)

1.一种半导体装置的制造方法，该半导体装置包含：
(a)沿第1方向延伸的第1布线；
(b)通过连接部分与第1布线相连并沿与第1方向正交的第2方向延伸的第2布线，该第2布线具有从连接部分沿与第2方向相反的方向凸出的剩余部分，
其中，在设置第1布线和第2布线时，
(c)使连接部分的中心从第1布线的中心沿第2方向偏移；
(d)在连接部分下面设置第1布线的凸出部分。
2.一种半导体装置的制造方法，该半导体装置包含：
(a)沿第1方向延伸且相邻的第1布线和第2布线；
(b)第3布线，该第3布线通过第1连接部分与第1布线相连，在沿与第1方向正交的方向的直线上，沿与第2布线相反的方向延伸，且该第3布线具有从第1连接部分沿第2布线的方向凸出的第1剩余部分；
(c)第4布线，该第4布线通过第2连接部分与第2布线相连，并沿与第1布线相反的方向沿上述直线延伸，该第4布线具有从第2连接部分沿第1布线的方向凸出的第2剩余部分，
其中，在设置第1布线、第2布线、第3布线和第4布线时，
(d)使第2连接部分的中心从第2布线的中心沿与第1布线相反的方向偏移；
(e)在第2连接部分的下面设置第2布线的凸出部分。
3.根据权利要求2所述的方法，其中，第1布线的中心和第2布线的中心的间距为设置布线时的单位距离。
4.根据权利要求2所述的方法，其中，设置与第3布线平行的第5布线。
5.根据权利要求4所述的方法，其中，第3布线和第5布线之间的距离小于第1布线和第2布线之间的距离。
6.根据权利要求4或5所述的方法，其中，第1布线和第2布线之间的距离大于最小加工尺寸。
7.根据权利要求4-6中的任意一项所述的方法，其中，第1剩余部分和第2剩余部分的宽度小于第3布线的中心和第5布线的中心之间的距离P1与第1布线的中心和第2布线的中心之间的距离P0之间的差值，并大于距离P1和P0之间的差值的一半。
8.根据权利要求2所述的方法，其中，第1布线和第2布线的宽度与第1连接部分和第2连接部分的宽度相等。
9.根据权利要求2所述的方法，其中，
在第1布线和第2布线的下层中设置MISFET，并且，
在第1布线和第2布线之间沿第1方向设置MISFET的栅电极。
10.根据权利要求2所述的方法，其中，
在第1布线和第2布线的下层中设置MISFET，并且，
第1布线或第2布线与MISFET的源漏、或栅电极相连。
11.根据权利要求2所述的方法，其中，在第1布线的中心设置第1连接部分的中心。
12.根据权利要求2所述的方法，其中，
(f)使第1连接部分的中心从第1布线的中心沿与第2布线相反的方向偏移，并且
(g)在第1连接部分的下面设置第1布线的凸出部分。
13.一种半导体装置的制造方法，包含下列步骤：
(a)设置沿第1方向延伸并相邻的第1布线和第2布线；
(b)设置第3布线，该第3布线通过第1连接部分与第1布线相连，并沿与第1方向正交的第2方向且与第2布线相反的方向延伸，该第3布线具有从第1连接部分沿第2布线的方向凸出的第1剩余部分；
(c)设置第4布线，该第4布线通过第2连接部分与第2布线相连，并沿第2方向且与第1布线相反的方向延伸，该第4布线具有从第2连接部分沿第1布线的方向凸出的第2剩余部分；
(d)判断第3布线和第4布线是否位于同一条直线上，并确定第1剩余部分和第2剩余部分之间的距离是否小于设定的距离；
(e)如果第1剩余部分和第2剩余部分之间的距离小于设定的距离，
(f)将第2连接部分的中心从第2布线的中心沿与第1布线相反的方向偏移配置；并且
(g)在第2连接部分的下面设置第2布线的凸出部分。
14.根据权利要求13所述的方法，其中，第1布线的中心和第2布线的中心的间距为设置布线时的单位距离。
15.根据权利要求13所述的方法，其中，设置与第3布线平行的第5布线。
16.根据权利要求15所述的方法，其中，第3布线和第5布线之间的距离小于第1布线和第2布线之间的距离。
17.根据权利要求15所述的方法，其中，第1布线和第2布线之间的距离大于最小加工尺寸。
18.根据权利要求15-17中的任意一项所述的方法，其中，
第1剩余部分和第2剩余部分的宽度小于第3布线的中心和第5布线的中心之间的距离P1与第1布线的中心和第2布线的中心之间的距离P0之间的差值，并大于距离P1和P0之间的差值的一半。
19.根据权利要求13所述的方法，其中，第1布线和第2布线的宽度与第1连接部分和第2连接部分的宽度基本相等。
20.根据权利要求13所述的方法，其中，
在第1布线和第2布线的下层中设置MISFET，并且，
在第1布线和第2布线之间沿第1方向设置MISFET的栅电极。
21.根据权利要求13-20中的任意一项所述的方法，其中，
在第1布线和第2布线的下层中设置MISFET，并且，
第1布线或第2布线与MISFET的源和漏，或栅电极相连。
22.根据权利要求13所述的方法，其中，在第1布线的中心设置第1连接部分的中心。
23.根据权利要求13所述的方法，其中：
(h)在设置第1连接部分的中心时，使得其从第1布线的中心沿与第2布线相反的方向偏移，
(i)在第1连接部分下面设置第1布线的凸出部分。
24.一种半导体装置的制造方法，包含下列步骤：
(a)设置沿第1方向延伸的第1布线；
(b)设置位于第1布线上的连接部分；
(c)设置端子，该端子在连接部分上沿与第1方向正交的第2方向延伸，并具有从连接部分上沿与第2方向相反的方向凸出的剩余部分；以及
(d)设置从端子沿第2方向的第2布线，其中
(e)使连接部分的中心从第1布线的中心线沿第2方向偏移。
25.一种半导体装置的制造方法，包含下列步骤：
(a)规定沿第1方向延伸的第1布线层的第1布局线和沿与第1方向正交的第2方向延伸的第2布线层的第2布局线；
(b)沿第1布局线临时设置第1布线，该第1布线在第1和第2布局线的交点的两边分别具有凸出部分；
(c)沿第2布局线设置第2布线；
(d)在第1布线和第2布线的图案的重叠区域上设置连接部分；以及
(e)规定第1布线的图案，使得仅在连接部分下面设置第1布线的凸出部分。
26.一种半导体装置，包含：
(a)沿第1方向延伸的第1布线；以及
(b)第2布线，该第2布线通过连接部分与第1布线相连，并沿与第1方向正交的第2方向延伸，该第2布线具有沿与第2方向相反的方向凸出的剩余部分，
其中，(c)在形成连接部分时使得其中心从第1布线的中心沿第2方向偏移，并且，
(d)在连接部分的下面形成第1布线的凸出部分。
27.一种半导体装置，包含：
(a)沿第1方向延伸且相邻的第1布线和第2布线；
(b)第3布线，该第3布线通过第1连接部分与第1布线相连，并沿与第1方向正交的第2方向且沿与第2布线相反的方向延伸，且该第3布线具有从第1连接部分沿第2布线的方向凸出的第1剩余部分；以及
(c)第4布线，该第4布线通过第2连接部分与第2布线相连，并沿第2方向且沿与第1布线相反的方向延伸，该第4布线具有从第2连接部分沿第1布线的方向凸出的第2剩余部分，
其中，(d)在形成该第2连接部分时使得其中心从第2布线的中心沿与第1布线相反的方向偏移，并且，
(e)在第2连接部分的下面形成第2布线的凸出部分。
28.根据权利要求27所述的半导体装置，其中，第1布线的中心与第2布线的中心之间的距离为设置布线时的单位距离。
29.根据权利要求27所述的半导体装置，其中，还包含与第3布线平行地形成的第5布线。
30.根据权利要求29所述的半导体装置，其中，第3布线和第5布线之间的距离小于第1布线和第2布线之间的距离。
31.根据权利要求29所述的半导体装置，其中，第1布线和第2布线之间的距离小于最小加工尺寸。
32.根据权利要求29所述的半导体装置，其中，第1剩余部分和第2剩余部分的宽度小于第3布线的中心和第5布线的中心之间的距离P1与第1布线的中心和第2布线的中心之间的距离P0之间的差值(P0-P1)，并大于距离P1和P0之间的差值的一半。
33.根据权利要求27-32中任意一项所述的方法，其中，第1布线和第2布线的宽度与第1连接部分和第2连接部分的宽度相等。
34.根据权利要求27所述的半导体装置，其中，还包含位于第1布线和第2布线下层的MISFET，且在第1布线和第2布线之间沿第1方向设置MISFET的栅电极。
35.根据权利要求27-34中任意一项所述的半导体装置，其中，还包含位于第1布线和第2布线下层的MISFET，且
第1布线或第2布线与MISFET的源、漏、或栅电极相连。
36.根据权利要求27所述的半导体装置，其中，在第1布线的中心上设置第1连接部分的中心。
37.根据权利要求27所述的半导体装置，其中，
(f)在形成第1连接部分时使得其中心从第1布线的中心沿与第2布线相反的方向偏移；并且，
(g)在第1连接部分下面形成第1布线的凸出部分。
38.一种半导体装置，包含：
(a)沿第1方向延伸并具有至少一个凸出部分的第1布线；以及
(b)第2布线，该第2布线通过第1连接部分与第1布线相连，并从第1连接部分沿与第1方向正交的第2方向延伸，该第2布线具有从第1连接部分沿与第2方向相反的方向凸出的第1剩余部分，
其中，第1连接部分的中心从第1布线的中心线沿第2方向偏移，且在第1布线及其凸出部分上形成第1连接部分。
39.一种半导体装置，包含：
(a)沿第1方向延伸并具有至少一个凸出部分的第1布线；
(b)第2布线，该第2布线通过第1连接部分与第1布线相连，并从第1连接部分沿与第1方向正交的第2方向延伸，该第2布线具有从第1连接部分沿与第2方向正交的方向凸出的第1剩余部分，以及
(c)第3布线，该第3布线通过第2连接部分与第1布线相连，并从第2连接部分沿与第1方向正交的第2方向延伸，该第3布线具有从第2连接部分沿第2方向的相反方向凸出的第2剩余部分，
其中，在第1布线上形成第1连接部分，在第1布线及其凸出部分上形成第2连接部分，且
第1连接部分的中心位于第1布线的中心线上，第2连接部分的中心从第1布线的中心线沿第2方向偏移。
CNB031555985A 2002-09-20 2003-08-29 半导体装置及其制造方法 Expired - Fee Related CN100336198C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP274466/2002 2002-09-20
JP2002274466A JP4373065B2 (ja) 2002-09-20 2002-09-20 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN1487580A CN1487580A (zh) 2004-04-07
CN100336198C true CN100336198C (zh) 2007-09-05

Family

ID=31986958

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031555985A Expired - Fee Related CN100336198C (zh) 2002-09-20 2003-08-29 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US7245019B2 (zh)
JP (1) JP4373065B2 (zh)
KR (1) KR20040025817A (zh)
CN (1) CN100336198C (zh)
TW (1) TW200405515A (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7071097B2 (en) * 2004-07-09 2006-07-04 International Business Machines Corporation Method for improved process latitude by elongated via integration
JP4801333B2 (ja) * 2004-07-23 2011-10-26 パナソニック株式会社 電源配線構造および該電源配線構造を備えた半導体集積回路
US7332812B2 (en) * 2005-04-14 2008-02-19 Infineon Technologies Ag Memory card with connecting portions for connection to an adapter
JP4796817B2 (ja) * 2005-10-31 2011-10-19 エルピーダメモリ株式会社 基本セル設計方法、レイアウト設計方法、設計装置およびプログラム
US7685480B1 (en) * 2007-06-18 2010-03-23 Netlogic Microsystems, Inc. Content addressable memory having redundant row isolated noise circuit and method of use
JP2010003712A (ja) * 2007-08-09 2010-01-07 Renesas Technology Corp 半導体装置、半導体装置の配置配線方法、及びデータ処理システム
US7886240B2 (en) * 2008-01-29 2011-02-08 International Business Machines Corporation Modifying layout of IC based on function of interconnect and related circuit and design structure
JP2010187005A (ja) * 2010-03-30 2010-08-26 Fujitsu Semiconductor Ltd 複数の配線層を有する半導体回路の端子層設定に用いられる端子延長用コンポーネント
US8533641B2 (en) * 2011-10-07 2013-09-10 Baysand Inc. Gate array architecture with multiple programmable regions
US10020261B2 (en) * 2016-10-14 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Split rail structures located in adjacent metal layers
US10964639B2 (en) 2017-10-20 2021-03-30 Samsung Electronics Co., Ltd. Integrated circuits including via array and methods of manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077634A (ja) * 1998-09-02 2000-03-14 Seiko Epson Corp 半導体装置
JP2001044196A (ja) * 1999-07-30 2001-02-16 Fujitsu Ltd 半導体装置
JP2001142931A (ja) * 1999-11-17 2001-05-25 Toshiba Corp 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01186655A (ja) * 1988-01-14 1989-07-26 Fujitsu Ltd 半導体集積回路
JP3221383B2 (ja) 1997-12-17 2001-10-22 日本電気株式会社 半導体装置の多層配線構造

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000077634A (ja) * 1998-09-02 2000-03-14 Seiko Epson Corp 半導体装置
JP2001044196A (ja) * 1999-07-30 2001-02-16 Fujitsu Ltd 半導体装置
JP2001142931A (ja) * 1999-11-17 2001-05-25 Toshiba Corp 自動設計方法、露光用マスクセット、半導体集積回路装置、半導体集積回路装置の製造方法、および自動設計プログラムを記録した記録媒体

Also Published As

Publication number Publication date
JP4373065B2 (ja) 2009-11-25
KR20040025817A (ko) 2004-03-26
US20040056280A1 (en) 2004-03-25
JP2004111771A (ja) 2004-04-08
US7245019B2 (en) 2007-07-17
TWI314351B (zh) 2009-09-01
TW200405515A (en) 2004-04-01
CN1487580A (zh) 2004-04-07

Similar Documents

Publication Publication Date Title
CN1110857C (zh) 半导体集成电路器件
CN1262019C (zh) 半导体器件
CN100336198C (zh) 半导体装置及其制造方法
CN1169204C (zh) 设计方法、掩模组、集成电路及其制造方法和存储介质
CN1324685C (zh) 半导体集成电路
CN1133214C (zh) 半导体存储器及其制造方法
CN1314122C (zh) 非易失性半导体存储器件
CN1303693C (zh) 半导体存储器件
CN1323056A (zh) 半导体衬底及其制造方法
CN1591902A (zh) 绝缘栅型晶体管以及逆变器电路
CN1213183A (zh) 一种阈值电压电平设定方法
CN1449040A (zh) 半导体集成电路器件及其制造方法
CN1310323C (zh) 半导体装置
CN1383082A (zh) 集成电路布局布线设计和设计程序以及集成电路制造方法
CN1526165A (zh) 经过改良的表面固定包装
CN1171314C (zh) 半导体装置及半导体装置的制造方法
CN1866521A (zh) 电子电路、电子电路装置和制造电子电路的方法
CN1324111A (zh) 半导体器件
CN1310313C (zh) 半导体装置的设计方法和半导体装置
CN1236485A (zh) 半导体集成电路器件及其制造方法
CN1684263A (zh) 半导体装置
CN1280894C (zh) 非易失性存储器及制造非易失性存储器的方法
CN1153301C (zh) 半导体器件及其制造方法
CN1842902A (zh) 半导体装置及制造方法
CN1121643A (zh) 半导体晶片，半导体集成电路器件，以及它们的制造工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070905

Termination date: 20100829