CN1110857C - 半导体集成电路器件 - Google Patents
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Abstract
一种具有SOI结构的半导体集成电路器件，其减小了接线的芯片面积。它包括在绝缘基片上形成的半导体层。此半导体层有沿第一方向扩展的第一区和沿第一方向扩展的第二区，它们彼此相邻。第一导电型第一绝缘栅场效应晶体管是在半导体层第一区中形成。与第一导电型相对的第二导电型第二绝缘栅场效应晶体管是在半导体层的第一区中形成。第二绝缘栅场效应晶体管源极/漏极区之一由第一互连扩散区与第一绝缘栅场效应晶体管源极/漏极区之一电连接。
Description
本发明涉及一种半导体集成电路器件，并且特别涉及一种半导体集成电路器件，它包括有置于一所谓绝缘体基外延硅(SOI)基片上的N和P沟道绝缘栅场效应晶体管，其提高了电子元件的集成水平。
互补金属氧化物半导体(CMOS)门海(SOG)阵列是典型的一种已知专用集成电路(ASIC)。
图1是一种互补金属氧化物半导体门海阵列的常规线路工艺图，它包括图19所示的一双输入“与非”门(NAND)电路的逻辑块。图2和图3分别是沿图1中II-II和III-III线的剖面图。
在图1中，四个基本单元1203在水平方向上排成一行，以使元件1203相邻的两个元件有交叠或共用的边界。四个元件1203中的任何一个呈其相邻另一个元件的镜像。尽管除这四个基本单元1203外，此线路结构还包括许多基本单元，但为了简化它们在此未显示出。
第一长方形区1201和第二长方形区1202是分离地形成的，并且是由位于这些1201和1202区之间的一隔离区1200电隔离开的。第一区1201包括P沟道金属氧化物半导体场效应晶体管，它们沿1201区纵轴在水平方向上排成一行。第二区1202包括N沟道金属氧化物半导体场效应晶体管，它们沿1202区纵轴呈水平方向排成一行。
在每个基本单元1203中，形成三个P+型长方形扩散区(即，P沟道金属氧化物半导体场效应晶体管的源极/漏极区)，在第一区1201中在水平方向上排成一行。形成三个N+型长方形扩散区(即，N沟道金属氧化物半导体场效应晶体管的源极/漏极区)，在第二区1202中水平方向上排成一行。形成两个线性多晶硅栅电极，在沿垂直方向上排成一行，与第一区1201和第二区1202交叠。形成N+型长方形接触区的内半部分，与P+型扩散区排成一行。形成长方形接触区的P+型内半部分，与N+型扩散区排成一行。这两个接触区位于与相邻基本单元1203的共用边界交叠之处。
在图1、2和3中，仅使用基本单元1203中的第二个(它紧靠着位于左手边的第一个元件)，构建了一图19所示的双输入“与非”门电路。
在第二个基本单元1203中，P+型源极/漏极区1206a及1206b和相应栅电极1208a构成在第一区1201中形成的一个P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区1206b及1206c和相应栅电极1208b构成在第一区1201中形成的另一P沟道金属氧化物半导体场效应晶体管。这两个P沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1206b彼此电连接的。
与此类似，N+型源极/漏极区1207a和1207b以及相应栅电极1208a构成了在第二区1202中形成的一个N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区1207b和1207c以及相应栅电极1208b构成在第二区1202中形成的另一N沟道金属氧化物半导体场效应晶体管。这两个N沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1207b彼此电连接的。
在第三个单元1203中，P+型源极/漏极区1206d和1206e以及相应的栅电极1208c构成了在第一区1201中形成的一个P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区1206e和1206f以及相应的栅电极1208d构成在第一区1201中形成的另一P沟道金属氧化物半导体场效应晶体管。这两个P沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1206e彼此电连接的。
与此类似，N+型源极/漏极区1207d和1207e以及相应的栅电极1208c构成了在第二区1202中形成的一个N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区1207e和1207f以及相应的栅电极1208d构成了在第二区1202中形成的另一N沟道金属氧化物半导体场效应晶体管。这两个N沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1207e彼此电连接的。
在第四个单元1203中，P+型源极/漏极区1206g和1206h以及相应的栅电极1208e构成了在第一区1201中形成的一个P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区1206h和1206i以及相应的栅电极1208f构成了在第一区1201中形成的另一P沟道金属氧化物半导体场效应晶体管。这两个P沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1206h彼此电连接的。
与此类似，N+型源极/漏极区1207g和1207h以及相应的栅电极1208e构成了在第二区1202中形成的一个N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区1207h和1207i以及相应的栅电极1208f构成了在第二区1202中形成的另一N沟道金属氧化物半导体场效应晶体管。这两个N沟道金属氧化物半导体场效应晶体管通过共用源极/漏极区1207h彼此电连接的。
在第一和第二基本单元1203的共用边界上，N+型接触区1204a和P+型接触区1205a是在第一区1201和第二区1202分别形成的。
供给电源电压或电势VDD的线性电源线1211是在第一区1201上形成的，沿第一区1201的纵轴在水平方向上扩展。电源线1211与P+型源极/漏极区1206a和1206c以及N+型接触区1204a和1204b，是通过相应接触孔1210电连接的。
供给地电压或电势的线性地线1212是在第二区1202上形成的，沿第二区1202的纵轴在水平方向上扩展，地线1212平行于电源线1211。地线1212与N+型扩散区1207c以及P+型接触区1205a和1205b，是通过相应接触孔1210电连接的。
金属接线1213是通过相应接触孔1210与多晶硅栅电极1208a相连接。接线1213是与图19中的双输入“与非”电路的第一输入端(未显示出)电连接的，第一输入信号A01输入于此。
金属接线1214是通过相应接触孔1210与多晶硅栅电极1208b相连接。接线1214是与图19中的双输入“与非”电路的第二输入端(未显示出)电连接的，第二输入信号A02输入于此。
金属接线1215是通过相应接触孔1210，分别与P+型源极/漏极区1206b和 N+型源极/漏极区1207a相连接。接线1215是与图19中的双输入“与非”电路的一个输出端(未显示出)电连接的，输出信号X由此输出。
如图2和3所示，N型阱1302和P型阱1303是在P型单晶硅基片303表面区中形成。其中形成有P沟道金属氧化物半导体场效应晶体管的第一区1201是位于N型阱1302中。其中形成有N沟道金属氧化物半导体场效应晶体管的第二区1202是位于P型阱1303中。
电源电压和电势VDD是通过N+型接触区1204a和1204b，施加于N型阱1302上。地电压和电势是通过P+型接触区1205a和1205b，施加于P型阱1303上。
每个基本单元1203是由在基片303表面上形成的隔离氧化物1601电隔离的。每个接触区1204a、1204b、1205a和1205b是由隔离氧化物1601隔离的。
如图2和3所示，为了降低电阻，每个栅电极的表面区1301、每个源极/漏极区、以及每个接触区是由硅化物制成的。换句话说，每个栅电极的表面、每个源极/漏极区、以及每个接触区都分别覆盖有硅化物层1301。
参考数1602表示每个N和P型沟道金属氧化物半导体场效应晶体管的电介质。电介质1602的较低部分用作栅绝缘体，其一对侧翼是用作侧壁隔片。
参考数1603表示一层间电介质层，其是覆盖于硅化物层1301和未被覆盖的电介质1602及隔离氧化物1601上形成的。电源线1211、地线1212和金属接线1213、1214、及1215是位于层间电介质层1603上。
图1、2和3中使用体半导体基片的互补金属氧化物半导体门海阵列的如上所述的线路结构中，在第一区1201和第二区1202(即N型阱1302和P型阱1303)之间需要形成隔离区1200，以达到电隔离P型阱1303和N型阱1302的目的。
并且，因为电源电势VDD是通过相应的接触孔1210，施加于P+型源极/漏极区1206a和1206c上，使用这些区域1206a和1206c的两个P沟道金属氧化物半导体场效应晶体管是平行相接的。P+型扩散区1206a和1206c用作各自P沟道金属氧化物半导体场效应晶体管的源极区。P+型扩散区1206b用作那些P沟道金属氧化物半导体场效应晶体管的共漏极区。
同样，因为地电势是通过相应的接触孔1210，施加于N+型源极/漏极区1207c上，使用这些区域1207c和1207b的N沟道金属氧化物半导体场效应晶体管是与使用N+型源极/漏极区1207a和1207b的N沟道金属氧化物半导体场效应晶体管串联。N+型扩散区1207c用作相应N沟道金属氧化物半导体场效应晶体管的源极区，N+型扩散区1207a用作相应N沟道金属氧化物半导体场效应晶体管的漏极区，且N+型扩散区1207b用作这两个N沟道金属氧化物半导体场效应晶体管的源极和漏极区。
P+型扩散区1206b是由金属接线1215，与N+型扩散区1207a电连接。接线1213和1214是分别与图19中的双输入“与非”电路的第一和第二输入端电连接的。
因此，采用图1、2和3所示常规线路中的基本单元1203之一，形成双输入“与非”电路。这在门海(SOG)排列中是常见的。
往往采用基本单元1203之一，形成一双输入“或非”(NOR)电路，以取代双输入“与非”电路。
如同图1、2和3所示常规线路，一个门海(SOG)排列的一典型基本单元具有能实现一双输入“与非”和双输入“或非”电路的金属氧化物半导体场效应晶体管的线路结构。
同样，在几乎所有采用体半导体和标准单元的互补金属氧化物半导体(CMOS)门海(SOG)阵列中，电源线和地线平行地排列，且P和N沟道金属氧化物半导体场效应晶体管是沿电源线和地线排列。P沟道金属氧化物半导体场效应晶体管是平行于电源线和地线扩展排成一列，N沟道金属氧化物半导体场效应晶体管是与其平行扩展排成另一列。P和N沟道金属氧化物半导体场效应晶体管排在同一列是很少见的。这是因为以下的原因。
为了采用体互补金属氧化物半导体技术实现P和N沟道金属氧化物半导体场效应晶体管排在同一列，有必要在相邻金属氧化物半导体场效应晶体管间形成隔离区。这就使得在几乎所有互补金属氧化物半导体电路中的金属氧化物半导体场效应晶体管和其它电子元件的集成水平下降。
图4显示了互补金属氧化物半导体(CMOS)门海(SOG)阵列的另一种常规线路图，其中包括一个图6所示的2-1选择电路的逻辑块。除金属接线的图案和接触孔的位置不同外，这一线路图和其剖面图与图1、2和3相同。所以，在此为了简化描述，省略了对相同的线路和构造的解释，只是将相同的参考符号标在图4中相同或相应的零件或元件上。
图4中电源线1211是通过相应的接触孔1210，分别与在第一区1201中的N+型接触区1204a和1204b以及P+型源极/漏极区1206b和1206h电连接。地线1212是通过相应的接触孔1210，分别与位于第二区1202中的P+型接触区1205a和1205b以及N+型源极/漏极区1207b和1207h电连接。
金属接线1402是通过相应接触孔1210将与多晶硅栅电极1208f连接而形成的。接线1402是与图6所示2-1选择电路的第一输入端(未显示出)电连接，第一输入信号A0输入于此。
金属接线1403是通过相应接触孔1210，将与多晶硅栅电极1208e连接而形成的。接线1403是与图6所示2-1选择电路的第二输入端(未显示出)电连接，第二输入信号B0输入于此。
金属接线1404是通过相应接触孔1210，将与多晶硅栅电极1208a连接而形成的。接线1404是与图6所示2-1选择电路的第三输入端(未显示出)电连接，选择信号S输入于此。接线1404还与多晶硅栅电极1208d相连。
金属接线1405是通过相应接触孔1210，将P+型和N+型源极/漏极区1206c和1207c互连而形成的。接线1405是与图6所示2-1选择电路的输出端(未显示出)电连接，输出信号X由此输出。
金属接线1420是通过相应接触孔1210，将P+型源极/漏极区1206i和N+型源极/漏极区1207i及1207d互连而形成的。
金属接线1421是通过相应接触孔1210，将P+型源极/漏极区1206d及1206g和N正型源极/漏极区1207g及1207f互连而形成的。
金属接线1422是通过相应接触孔1210，将P+型源极/漏极区1206e、N+型源极/漏极区1207e和栅电极1208b互连而形成的。
金属接线1423是通过相应接触孔1210，将P+型源极/漏极区1206f和N+型源极/漏极区1207d互连而形成的。
金属接线1425是通过相应接触孔1210，将P+型源极/漏极区1206a和N+型源极/漏极区1207a互连而形成的。
金属接线1424是通过相应接触孔1401，将栅电极1208c和接线1425互连而形成的。如此，栅电极1208c是通过接线1424和1425，与P+型源极/漏极区1206a和N+型源极/漏极区1207a电连接。
仅有接线1424位于第二布线层中，而其余接线1420、1421、1422、1423及1425和电源线1211及地线1212是位于第一布线层中。第一布线层是位于图2和3所示层间电介质层1603上。第二布线层是通过在层间电介质层1603上形成的另一层间电介质层(未显示出)，位于第一布线层之上。
由P+型源极/漏极区1206h及1206i和栅电极1208f形成的P沟道金属氧化物半导体场效应晶体管，以及由N+型源极/漏极区1207h及1207i和相同的栅电极1208f形成的N沟道金属氧化物半导体场效应晶体管，构成了图6中2-1选择电路的反相器205a。
由P+型源极/漏极区1206g及1206h和栅电极1208e形成的P沟道金属氧化物半导体场效应晶体管，以及由N+型源极/漏极区1207g及1207h和相同的栅电极1208e形成的N沟道金属氧化物半导体场效应晶体管，构成了图6中2-1选择电路的反相器205b。
由P+型源极/漏极区1206a及1206b和栅电极1208a形成的P沟道金属氧化物半导体场效应晶体管，以及由N+型源极/漏极区1207a及1207b和相同的栅电极1208a形成的N沟道金属氧化物半导体场效应晶体管，构成了图6中2-1选择电路的反相器205c。
由P+型源极/漏极区1206b及1206c和栅电极1208b形成的P沟道金属氧化物半导体场效应晶体管，以及由N+型源极/漏极区1207b及1207c和相同的栅电极1208b形成的N沟道金属氧化物半导体场效应晶体管，构成了图6中2-1选择电路的反相器205d。
通过接线1420，将反相输入信号A0发送至N+型源极/漏极区1207d。通过接线1423，将反相输入信号A0再发送至P+型源极/漏极区1206f。通过接线1421，将反相输入信号B0发送至N+型源极/漏极区1207f和P+型源极/漏极区1206d。P+型源极/漏极区1206e和N+型源极/漏极区1207e是通过接线1422，彼此电连接。
因此，使用栅电极1208c的P和N沟道金属氧化物半导体场效应晶体管构成了图6中2-1选择电路的互补金属氧化物半导体传输门206a。使用栅电极1208d的P和N沟道金属氧化物半导体场效应晶体管构成了其另一互补金属氧化物半导体传输门206b。
选择信号S通过接线1404，输入到栅电极1208d。反相选择信号S通过接线1424和1425，输入到栅电极1208c。
接线1422与用作反相器205d输入端的栅电极1208d电连接，第一传输门206a和第二传输门206b的输出信号通过接线1422。反相器205d的被反相的输入信号是由其输出端，作为输出信号X输出的。
近年来，为了提高操作速度、降低能源消耗及由减少电子元件数量来减小芯片面积，实际上已经在互补金属氧化物半导体逻辑大规模集成电路(LSI)中使用了旁路晶体管逻辑电路。
旁路晶体管逻辑集成电路的基本构造是互补金属氧化物半导体传输门电路和2-1选择电路。2-1选择电路是由两个互补金属氧化物半导体传输门电路形成的。2-1选择电路通常也用于锁存器或双稳触发电路中。
然而，当2-1选择电路是采用体互补金属氧化物半导体技术构成时，金属接线将占据比较大面积的单元块，如图4所示。结果降低了宏单元和LSI芯片的集成水平。
图4显示了采用体互补金属氧化物半导体技术的基本单元门海排列的线路图。即使是由常规标准单元组成的相同的门海排列，图6所示的2-1选择电路也将占据与图4所示的大约相同的芯片面积。
此外，日本未审定专利申请公开号6-140630(公开于1994年5月)披露了一改进的半导体器件，其含有P和N沟道薄膜晶体管(TFT)。在此器件中，P和N沟道薄膜晶体管的源极和漏极组成一P-N结。通过变换P-N结的邻域为硅化物，改进了P-N结的电流和电压性能。
如上所解释的，图1中所示互补金属氧化物半导体门海排列的常规金属氧化物半导体场效应晶体管(金属氧化物半导体场效应晶体管)线路图中，P沟道金属氧化物半导体场效应晶体管是平行于电源线1211排成一列，N沟道金属氧化物半导体场效应晶体管是平行于地线1212排成另一列。此列P沟道金属氧化物半导体场效应晶体管是位于第一区1201或N型阱1302中。此列N沟道金属氧化物半导体场效应晶体管是位于第二区1202或P型阱1303中。隔离区1200必须位于N型阱1202和P型阱1203之间。
所以，当N和P沟道金属氧化物半导体场效应晶体管的漏极区是在诸如“与非”门的输出节点等节点上耦合在一起时，需要使用金属接线，这将导致接线所占据面积的增加。此增加的所占面积限制了宏单元和/或半导体芯片集成水平的提高。
这种集成水平的降低对互补金属氧化物半导体传输门电路和/或2-1选择电路的线路是很明显的，而它们是旁路晶体管、锁存器或双稳触发电路的基本组成部件。2-1选择电路是由结合两个互补金属氧化物半导体传输门电路形成的。
而且，日本未审定专利申请公开号6-140630中公开的常规半导体器件中，P-N结的电流和电压性能得到改善。但未见公开或提及P和N沟道薄膜晶体管的布线和互连。
因此，本发明的目的是提供一种半导体集成电路器件，其降低了互连P和N沟道绝缘栅场效应晶体管接线的芯片面积。
本发明的另一目的是提供一种半导体集成电路器件，其提高了P和N沟道绝缘栅场效应晶体管的集成水平或密度。
从以下描述中，本领域技术人员可清楚看到上述目的以及未特别说明的其他目的。
根据本发明的第一个方面的一种半导体集成电路器件包括有在一绝缘基片上形成的一半导体层。此半导体层具有沿第一方向扩展的第一区，以及沿第一方向扩展的第二区。第一和第二区是彼此相邻的。
第一导电型第一绝缘栅场效应晶体管是在此半导体层的第一区中形成的。第一绝缘栅场效应晶体管有第一对源极/漏极区。
与第一导电型相反之第二导电型的第二绝缘栅场效应晶体管是在此半导体层的第一区中形成的。第二绝缘栅场效应晶体管有第二对源极/漏极区。此第二对源极/漏极区之一是由第一互连扩散区，与第一对源极/漏极区之一电连接的。
第一导电型第三绝缘栅场效应晶体管是在此半导体层的第二区中形成的。第三绝缘栅场效应晶体管有第三对源极/漏极区。此第三对源极/漏极区之一是由第二互连扩散区与第二对源极/漏极区之一电连接的。
根据本发明的第一方面的半导体集成电路器件中，半导体层和绝缘基片构成了一所谓的绝缘体基外延硅(SOI)结构。第一和第二绝缘栅场效应晶体管也是在此半导体层的第一区中形成的，而第三绝缘栅场效应晶体管是在此半导体层的第二区中形成。所以，此半导体不需要有隔离区，以电隔离第一和第二区。
而且，第二绝缘栅场效应晶体管的第二对源极/漏极区之一和第一绝缘栅场效应晶体管的第一对源极/漏极区之一(它们是不同或相反的导电型)是由第一互连扩散区彼此电连接的。同样，第三绝缘栅场效应晶体管的第三对源极/漏极区之一和第二绝缘栅场效应晶体管的第二对源极/漏极区之一(它们是不同的或相反的导电型)是由第二互连扩散区彼此电连接的。所以，无须用接线来进行第一、第二和第三绝缘栅场效应晶体管的电互连。
因此，互连P和N沟道绝缘栅场效应晶体管之接线的芯片面积减小了。这意味着P和N沟道绝缘栅场效应晶体管的集成水平或密度提高了。
在根据本发明第一方面的器件的优选实施方式中，由第一对源极/漏极区之一和第二对源极/漏极区之一中的至少一个形成第一互连扩散区，由第二对源极/漏极区之一和第三对源极/漏极区之一中的至少一个形成第二互连扩散区。在此情形下，另一优点是第一和第二互连扩散区的芯片面积进一步降低了。
在根据本发明第一方面的器件的另一优选实施方式中，供给第一电势的第一电源线是与第一区交叠形成的。供给第二电势的第二电源线是与第二区交叠形成的。第一和第二电源线沿第一和第二区的第一方向扩展。
在根据本发明第一方面的器件的另外一个优选实施方式中，第一、第二和第三绝缘栅场效应晶体管分别有沿垂直于第一方向的第二方向扩展的第一、第二和第三栅电极。第二和第三栅电极是彼此分离且位于相同的线上。
在根据本发明第一方面的器件的另外一个优选实施方式中，在第二区还设有第二导电型的第四绝缘栅场效应晶体管。第四绝缘栅场效应晶体管有第四对源极/漏极区。第四对源极/漏极区之一是与第三对源极/漏极区之一电连接，而该对第三对源极/漏极区与第二互连扩散区不是电连接的。
根据本发明第一方面的器件的另一个优选实施方式中，还设有第一和第二单位单元。每个第一和第二单位单元包括第一、第二和第三绝缘栅场效应晶体管以及第一和第二互连扩散区。第一和第二单位元件的排列以使第二单位单元呈第一单元的镜像为宜。在此情形下，另一益处是诸如电源线、接触区等零件的数目减小了，因为是将其置于第一和第二单位元件的界面上共同使用的。这将进一步提高P和N沟道绝缘栅场效应晶体管的集成水平或密度。
根据本发明第二方面的半导体集成电路器件包括在一绝缘基片上形成的一半导体层、第一导电型的数个第一绝缘栅场效应晶体管、以及与第一导电型相反的第二导电型的数个第二绝缘栅场效应晶体管。
此半导体有沿第一方向扩展的第一区，以及沿第一方向扩展的第二区。第一和第二区是彼此相邻的。
数个第一绝缘栅场效应晶体管之一是位于此半导体层的第二区中。其余数个第一绝缘栅场效应晶体管是在第一区中规则地排列。
数个第二绝缘栅场效应晶体管之一是位于此半导体层的第一区中。其余数个第二绝缘栅场效应晶体管是在第二区中规则地排列。
数个第一绝缘栅场效应晶体管中位于第二区中的那一个有一对源极/漏极区，其中之一是由第一互连扩散区，与其余数个第二绝缘栅场效应晶体管中相邻的一个的一对源极/漏极区之一电连接。
数个第二绝缘栅场效应晶体管中位于第一区中的那一个有一对源极/漏极区，其中之一是由第二互连扩散区，与其余数个第一绝缘栅场效应晶体管中相邻的一个的一对源极/漏极区之一电连接。
数个第一绝缘栅场效应晶体管中位于第二区中的那一个的一对源极/漏极区，是由第三和第四互连扩散区，分别与数个第二绝缘栅场效应晶体管中位于第一区的那一个的一对源极/漏极区电连接。
根据本发明第二方面的半导体集成电路器件，半导体层和绝缘基片构成所谓绝缘体基外延硅结构。数个第一和第二绝缘栅场效应晶体管也在半导体层的第一或第二区中形成。所以，半导体层不需要有隔离区，以电隔离第一和第二区。
而且，数个第一绝缘栅场效应晶体管中位于第二区中的那一个是由第一互连扩散区，与其余数个第二绝缘栅场效应晶体管中相邻的那一个电连接。数个第二绝缘栅场效应晶体管中位于第一区的那一个是由第二互连扩散区，与其余数个第一绝缘栅场效应晶体管中相邻的那一个电连接。数个第一绝缘栅场效应晶体管中位于第二区中的那一个是分别由第三和第四互连扩散区，与数个第二绝缘栅场效应晶体管中位于第一区的那一个电连接。
因此，互连P和N沟道绝缘栅场效应晶体管之接线的芯片面积减少了。这意味着P和N沟道绝缘栅场效应晶体管的集成电路水平或密度提高了。
根据本发明第二方面的器件的优选实施方式中，供给第一电势的第一电源线是与第一区交叠形成的。供给第二电势的第二电源线是与第二区交叠形成的。第一和第二电源线沿第一和第二区的第一方向扩展。
根据本发明第二方面的器件的另一个优选实施方式中，数个第一绝缘栅场效应晶体管中位于第二区的那一个，以及数个第二绝缘栅场效应晶体管中位于第一区的那一个，分别有沿垂直于第一方向的第二方向扩展的第一和第二栅电极。第一和第二栅电极是彼此分离且位于相同线上。
根据本发明第二方面的器件的另外一个优选实施方式中，还设有第一和第二单位单元。每个第一和第二单位单元包括有数个第一绝缘栅场效应晶体管中位于第二区的那一个，以及数个第二绝缘栅场效应晶体管中位于第一区的那一个。第一和第二单位单元的排列以使第二单位单元呈第一元件的镜像为宜。在此情形下，另一优点是电源线和/或接触区的数目减小了，这些数目会降低P和N沟道绝缘栅场效应晶体管的接触水平或密度。
根据本发明第一和第二方面的半导体集成电路器件中，当集成包括许多CMOS传输门(例如，选择、锁存和双稳触发电路)的逻辑电路时，本发明的优点尤为显著。
为使本发明易于实施，现在将参照附图进行描述。
图1是互补金属氧化物半导体门海排列的常规线路图，其包括如图19所示的一双输入“与非”电路的一逻辑块。
图2是沿图1的II-II线的剖面图。
图3是沿图1的III-III线的剖面图。
图4是互补金属氧化物半导体门海排列的另一常规线路图，其包括如图6所示的2-1选择电路的一逻辑块。
图5是根据本发明第一种实施方式的互补金属氧化物半导体门海排列的线路图，其包括如图6所示的2-1选择电路的一逻辑块。
图6是一个2-1选择电路的框图。
图7是沿图5的VII-VII线的剖面图。
图8是沿图5的VIII-VIII线的剖面图。
图9是沿图5的IX-IX线的剖面图。
图10是沿图5的X-X线的剖面图。
图11是沿图5的XI-XI线的剖面图。
图12是沿图5的XII-XII线的剖面图。
图13是沿图5的XIII-XIII线的剖面图。
图14是根据本发明第二种实施方式的互补金属氧化物半导体门海排列的线路图，其包括如图15所示4-1选择电路的一逻辑块。
图15是一个4-1选择电路的框图。
图16是沿图14的XVI-XVI线的剖面图。
图17是沿图14的XVII-XVII线的剖面图。
图18是根据本发明第三种实施方式的互补金属氧化物半导体门海排列的线路图，其包括如图19所示的双输入“与非”电路的一逻辑块。
图19是双输入“与非”电路的框图。
图20是沿图18的XX-XX线的剖面图。
图21是沿图18的XXI-XXI线的剖面图。
图22是根据本发明第四种实施方式的互补金属氧化物半导体门海排列的线路图，其包括如图23所示的锁存器电路的一逻辑块。
图23是一锁存器电路的框图。
下面将参照附图，对本发明优选实施方式进行描述。第一实施方式
如图5所示，根据本发明第一种实施方式的互补金属氧化物半导体门海排列包括如图6所示的一个2-1选择电路的一逻辑块。通过使用有互补金属氧化物半导体传输门结构的旁路晶体管，形成该2-1选择电路。
形成的第一长方形区101和第二长方形102，在其界面或边界彼此接触，形成一单位单元。这些101和102区在界面或边界上是电连接的。与上述的图1和4所示的常规线路图不同，在这些101和102区之间无隔离区。
尽管此线路包括有在第一区101和第二区102周围的许多绝缘栅场效应晶体管区，但为了简化它们在此未显示出。
在第一区101中，八个多晶硅栅电极108a、108b、108c、108d、108e、108f、108g和108h沿101区的纵轴，按常规的间隔排列。这些栅电极108a、108b、108c、108d、108e、108f、108g和108h垂直于101区的纵轴，纵向扩展。
在图5中，四个栅电极108a、108b、108g和108h，经过第一区101和第二区102，从第一区101的上边至第二区102下边。两个栅电极108c和108d仅置于第一区101中。两个栅电极108e和108f仅置于第二区102中。
在第一区101中形成七个P+型扩散区或源极/漏极区106a、106b、106c、106d、106e、106f和106g，以及两个N+型扩散区或源极/漏极区107h和107i。P+型源极/漏极区106a和106b位于栅电极108a的两侧。P+型源极/漏极区106b和106c位于栅电极108b的两侧。N+型源极/漏极区107h和107i位于栅电极108c的两侧。P+型源极/漏极区106d和106e位于栅电极108d的两侧。P+型源极/漏极区106e和106f位于栅电极108g的两侧。P+型源极/漏极区106f和106g位于栅电极108h的两侧。
在第二区102中形成七个N+型扩散区或源极/漏极区107a、107b、107c、107d、107e、107f和107g，以及两个P+型源极/漏极区106h和106i。N+型源极/漏极区107a和107b位于栅电极108a的两侧。N+型源极/漏极区107b和107c位于栅电极108b的两侧。P+型源极/漏极区106h和106i位于栅电极108e的两侧。N+型源极/漏极区107d和107e位于栅电极108f的两侧。N+型源极/漏极区107e和107f位于栅电极108g的两侧。N+型源极/漏极区107f和107g位于栅电极108h的两侧。
由图5可见，P+型源极/漏极区106c和N+型源极/漏极区107h的界面形成一P-N结151a。P+型源极/漏极区106d和N+型源极/漏极区107i的界面形成一个P-N结151b。N+型源极/漏极区107h和P+型源极/漏极区106h的界面形成一个P-N结152a。N+型源极/漏极区107i和P+型源极/漏极区106i的界面形成一个P-N结152b。P+型源极/漏极区106c和N+型源极/漏极区107c的界面形成一个P-N结153a。P+型源极/漏极区106d和N+型源极/漏极区107d的界面形成一个P-N结153b。N+型源极/漏极区107c和P+型源极/漏极区106h的界面形成一个P-N结154a。N+型源极/漏极区107d和P+型源极/漏极区106i的界面形成一个P-N结154b。P+型源极/漏极区106a和N+型源极/漏极区107a的界面形成一个P-N结155a。P+型源极/漏极区106e和N+型源极/漏极区107e的界面形成一个P-N结155b。P+型源极/漏极区106g和N+型源极/漏极区107g的界面形成一个P-N结156。
在第一区101中P+型源极/漏极区106a和106b以及相应栅电极108a构成一P沟道金属氧化物半导体场效应晶体管。在第一区101中P+型源极/漏极区106b和106c以及相应栅电极108b构成一P沟道金属氧化物半导体场效应晶体管。这两个P沟道金属氧化物半导体场效应晶体管共同使用源极/漏极区106b。
在第二区102中N+型源极/漏极区107a和107b以及相应栅电极108a构成一N沟道金属氧化物半导体场效应晶体管。在第二区102中N+型源极/漏极区107b和107c以及相应栅电极108b构成一N沟道金属氧化物半导体场效应晶体管。这两个N沟道金属氧化物半导体场效应晶体管共同使用源极/漏极区107b。
P+型源极/漏极区106a和106b是通过P-N结155a和153a，分别与N+型源极/漏极区107a和107c电连接。
在第一区101中N+型源极/漏极区107h和107i以及相应栅电极108c构成一N沟道金属氧化物半导体场效应晶体管。在第二区102中P+型源极/漏极区106h和106i以及相应栅电极108e构成一P沟道金属氧化物半导体场效应晶体管。
N+型源极/漏极区107h和107i是通过P-N结152a和152b，分别与P+型源极/漏极区106h和106i电连接。此外，N+型源极/漏极区107h和107i是通过P-N结151a和151b，分别与P+型源极/漏极区106c和106d电连接。P+型源极/漏极区106h和106i是通过P-N结154a和154b，分别与N+型源极/漏极区107c和107d电连接。
在第一区101中P+型源极/漏极区106d和106e以及相应栅电极108d构成一P沟道金属氧化物半导体场效应晶体管。在第一区101中P+型源极/漏极区106e和106f以及相应栅电极108g构成一P沟道金属氧化物半导体场效应晶体管。在第一区101中P+型源极/漏极区106f和106g以及相应栅电极108h构成一P沟道金属氧化物半导体场效应晶体管。
在第二区102中N+型源极/漏极区107d和107e以及相应栅电极108f构成一N沟道金属氧化物半导体场效应晶体管。在第二区102中N+型源极/漏极区107e和107f以及相应栅电极108g构成一N沟道金属氧化物半导体场效应晶体管。
在第二区102中N+型源极/漏极区107f和107g以及相应栅电极108h构成一N沟道金属氧化物半导体场效应晶体管。
P+型源极/漏极区106d和106e是通过P-N结153b和155b，分别与N+型源极/漏极区107d和107e电连接。P+型源极/漏极区106g是通过P-N结156，与N正型源极/漏极区107g电连接。
由于有一长方形间隔，P+型源极/漏极区106b与N+型源极/漏极区107b不是电连接的。由于有一长方形间隔，P+型源极/漏极区106f与N+型源极/漏极区107f不是电连接的。
因此，五个P沟道金属氧化物半导体场效应晶体管和一个N沟道金属氧化物半导体场效应晶体管是在第一区101中，沿其纵轴规则排列。在第一区101中金属氧化物半导体场效应晶体管的数目是六。同样，五个N沟道金属氧化物半导体场效应晶体管和一个P沟道金属氧化物半导体场效应晶体管是在第二区102中，沿其纵轴规则排列。在第二区102中金属氧化物半导体场效应晶体管的数目是六。所以，在此单位单元中金属氧化物半导体场效应晶体管的总数是十二。
供给电源电压或电势VDD的线性电源线111是在第一区101上沿第一区101的纵轴在水平方向上扩展形成的。电源线111是通过相应接触孔110，与P+型源极/漏极区106b和106f电连接。
供给地电压或电势的线性地线112是在第二区102上沿第二区102的纵轴在水平方向上扩展形成的，地线112与电源线111平行。地线112是通过相应接触孔110，与N+型源极/漏极区107b和107f电连接。
金属接线113是通过相应接触孔110，与多晶硅栅电极108a、108c和108d连接。接线113是与图6中2-1选择电路一输入端(未显示)电连接，选择信号S输入于此。
金属接线114是通过相应接触孔110，与多晶硅栅电极108h和P-N结151b连接。
金属接线115是通过相应接触孔110，与多晶硅栅电极108e和108f以及N+型源极/漏极区107a连接。
金属接线103是通过相应接触孔110，与多晶硅栅电极108d连接。金属接线103是与图6中2-1选择电路的第一输入端(未显示)电连接，第一输入信号A0输入于此。
金属接线104是通过相应接触孔110，与多晶硅栅电极108b连接。接线104是与图6中2-1选择电路的第二输入端(未显示)电连接，第二输入信号B0输入于此。
金属接线105是通过相应接触孔110，与N+型源极/漏极区107g连接。接线105是与图6中2-1选择电路的输出端(未显示)电连接，输出信号X由此输出。
与上述图1和图4中所示的常规线路不同，第一区101包括沿101区纵轴水平排列的P和N沟道金属氧化物半导体场效应晶体管。第二区102包括沿102区纵轴水平排列的P和N沟道金属氧化物半导体场效应晶体管。
如图7至13所示，在P型单晶硅基片303的主表面上形成埋氧化硅层302。在埋氧化物层302上形成单晶硅层304。根据第一区101和第二区102中源极/漏极区图样和布线，分配硅层304。其中形成有P+型源极/漏极区的硅层304的分割是N型的，而其中形成有N+型源极/漏极区的硅层304的分配有P型。
电源电压或电势VDD通过相应接触孔110，施于N+型源极/漏极区106b和106f上。地电压或电势通过相应接触孔110，施于P+型源极/漏极区107b和107f上。
正如图7和13清楚所示，为了减低电阻，每个栅电极和每个源极/漏极区的表面区301由硅化物制成。换句话说，每个栅电极和每个源极/漏极区的表面分别被硅化物层301所覆盖。
相邻P+和N+型源极/漏极区的每个P-N结的邻域用作一互连扩散区。
因为根据本发明第一种实施方式的半导体接触电路器件采用一SOI基片，在硅层304中未设阱。所以，一P沟道金属氧化物半导体场效应晶体管的一源极/漏极区和一N沟道金属氧化物半导体场效应晶体管的一源极/漏极区(它们的电势相同)，可采用一互连扩散区进行彼此的电连接。
如果硅化物层301没有分别在相邻P+和N+型源极/漏极区形成，在相应P-N结上会出现相应于常规P-N结二极管的一个压降。此硅化物层301消除此压降。
参考号602表示每个N和P沟道金属氧化物半导体场效应晶体管的电介质。电介质602的较低部分用作栅绝缘体，其一对侧翼用作侧壁隔片。
参考号603表示覆盖硅化物层301和未覆盖的电介质602所形成的层间电介质层。电源线111、地线112以及金属接线103、104、105、113、114和115位于层间电介质层603上，如图9至13所示。
参考号604表示另一层间电介质层，其是在层间电介质层603上，覆盖电源线111、地线112以及金属接线103、104、105、113、114和115形成的。
采用公共栅电极108g的P和N沟道金属氧化物半导体场效应晶体管构成了图6中的一个CMOS反相器205a，金属接线103与其相连，以输入第一输入信号A0。采用公共栅电极108b的P和N沟道金属氧化物半导体场效应晶体管构成了图6中的一个CMOS反相器205b，金属接线104与其相连，以输入第二输入信号B0。
采用公共栅电极108a的P和N沟道金属氧化物半导体场效应晶体管构成了图6中的一个CMOS反相器205c，金属接线113与其相连，以输入选择信号S。采用公用栅电极108h的P和N沟道金属氧化物半导体场效应晶体管构成了图6中的一个CMOS反相器205d。
采用栅电极108d和108e的两个P沟道金属氧化物半导体场效应晶体管，以及采用栅电极108c和108f的两个N沟道金属氧化物半导体场效应晶体管，分别构成了图6中的CMOS传输门206a和206b。
根据本发明第一种实施方式的CMOS门海排列中，因为P和N沟道金属氧化物半导体场效应晶体管是由互连扩散区电连接，为此无需使用金属接线。所以，与图4所示的常规线路比较，按栅长0.35μm的设计规则计，芯片面积减少约30％。
此外，尽管在图4所示的常规线路中，除电源线和地线外，金属接线的数目是七，而在本发明的第一种实施方式中其减到三。这就降低了金属接线芯片面积，提高了P和N沟道金属氧化物半导体场效应晶体管的集成水平或密度。第二种实施方式
图14至17显示了根据本发明的第二种实施方式的CMOS门海排列，其包括如图15所示的一4-1选择电路的一逻辑块。
如图14所示，形成第一长方形区401a、第二长方形区402a、第三长方形区401b和第四长方形区402b，以使在其界面或边界上彼此接触，得到一单位单元。这些401a、402a、401b和402b区在其界面或边界上是电连接的。401a、402a、401b和402b区中两个相邻的区之间无隔离区。
两个供给电压VDD的电源线411a和411b是分别在第二区402a和第三区401b中沿其纵轴扩展而形成的。两个供给地电势的地线412a和412b是分别在第一区401a和第四区402b中沿其纵轴扩展而形成的。电源线411a和411b以及地线412a和412b是彼此平行的。
尽管这一线路结构包括许多在第一至第四区401a、402a、401b和402b周围排列的绝缘栅场效应晶体管，为了简化它们在此并未显示出。
在第一区401a中，三个多晶硅栅电极408a、408b和408c是沿401a区的纵轴，按规则间隔排列。这些栅电极408a、408b和408c垂直于401a区的纵轴纵向扩展。栅电极408c经过第一区401a和第二区402a。栅电极408a和408b仅置于第一区401a。
在第一区401a中，形成两个P+型扩散区或源极/漏极区406a和406b以及四个N+型扩散区或源极/漏极区407a、407b、407c和407d。
P+型源极/漏极区406a和406b以及相应的栅电极408a构成了一P沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区407a和407b以及相应的栅电极408b构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区407c和407d以及相应的栅电极408c构成了一N沟道金属氧化物半导体场效应晶体管。
在第二区402a中，两个多晶硅栅电极408d和408e以及公共栅电极408c是沿402a区的纵轴，按规则间隔排列。这些栅电极408d和408e垂直于402a区的纵轴纵向扩展。栅电极408d和408e仅置于第二区402a中。
在第二区402a中，形成两个N+型扩散区或源极/漏极区407e和407f以及四个P+型扩散区或源极/漏极区406c、406d、406e和406f。
N+型源极/漏极区407e和407f以及相应的栅电极408d构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406c和406d以及相应的栅电极408e构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406e和406f以及相应的栅电极408c构成了一P沟道金属氧化物半导体场效应晶体管。
在第三区401b中，五个多晶硅栅电极408f、408g、408h、408i和408j是沿401b区的纵轴，按规则间隔排列。这些栅电极408f、408g、408h、408i和408j垂直于401b区的纵轴纵向扩展。四个栅电极408f、408g、408h和408i仅越过第三区401b。栅电极408j越过第三区401b和第四区402b。
在第三区401b中，形成四个N+型扩散区或源极/漏极区407g、407h、407i和407j以及六个P+型扩散区或源极/漏极区406g、406h、406i、406j、406k和406l。
N+型源极/漏极区407g和407h以及相应的栅电极408f构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406g和406h以及相应的栅电极408g构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406i和406j以及相应的栅电极408h构成了一P沟道金属氧化物半导体场效应晶体管。N-型源极/漏极区407i和407j以及相应的栅电极408i构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406k和406l以及相应的栅电极408j构成了一P沟道金属氧化物半导体场效应晶体管。
在第四区402b中，五个多晶硅栅电极408k、408l、408m、408n和408j是沿402b区的纵轴，按规则间隔排列。这些栅电极408k、408l、408m、408n和408j垂直于402b区的纵轴纵向扩展。四个栅电极408k、408l、408m和408n仅越过第四区402b。栅电极408j越过第三区401b和第四区402b。
在第四区402b中，形成四个P+型扩散区或源极/漏极区406m、406n、406o和406p以及六个N+型扩散区或源极/漏极区407k、407l、407m、407n、407o和407p。
P+型源极/漏极区406m和406n以及相应的栅电极408k构成了一P沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区407k和407l以及相应的栅电极408l构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区407m和407n以及相应的栅电极408m构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区406o和406p以及相应的栅电极408n构成了一P沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区407o和407p以及相应的栅电极408j构成了一N沟道金属氧化物半导体场效应晶体管。
P+型源极/漏极区406a和406b是通过相应P-N结，分别与N+型源极/漏极区407e和407f电连接。N+型源极/漏极区407a和407b是通过相应P-N结，分别与P+型源极/漏极区406c和406d电连接。P+型源极/漏极区406b是通过一相应P-N结，与N+型源极/漏极区407a电连接。N+型源极/漏极区407f是通过一相应P-N结，与P+型源极/漏极区406c电连接。
N+型源极/漏极区407c是通过一相应P-N结，与P+型源极/漏极区406e电连接。
N+型源极/漏极区407g和407h是通过相应P-N结，分别与P+型源极/漏极区406m和406n电连接。N+型源极/漏极区407h是通过一相应P-N结，与P+型源极/漏极区406g电连接。P+型源极/漏极区406g和406h是通过相应P-N结，分别与N+型源极/漏极区407k和407l电连接。P+型源极/漏极区406j是通过一相应P-N结，与N+型源极/漏极区407i电连接。P+型源极/漏极区406i和406j是通过相应P-N结，分别与N+型源极/漏极区407m和407n电连接。P+型源极/漏极区406n是通过一相应P-N结，与N+型源极/漏极区407k电连接。N+型源极/漏极区407i和407j是通过相应P-N结，分别与P+型源极/漏极区406o和406p电连接。N+型源极/漏极区407n是通过一相应P-N结，与P+型源极/漏极区406o电连接。
P+型源极/漏极区406k是通过一相应P-N结，与N+型源极/漏极区407o电连接。
每个相邻P+型和N+型源极/漏极区的P-N结的邻域用作一个互连扩散区。
在第四区402b中，金属接线420是与N+型源极/漏极区407m相连。接线420是与图15中的4-1选择电路的一输入端(未显示)电连接，第一输入信号A0输入于此。
在第四区402b中，金属接线421是与P+型源极/漏极区406p相连。接线421是与图15中的4-1选择电路的一输入端(未显示)电连接，第二输入信号A1输入于此。
在第四区402b中，金属接线422是与N+型源极/漏极区4071相连。接线422是与图15中的4-1选择电路的一输入端(未显示)电连接，第三输入信号A2输入于此。
在第四区402b中，金属接线423是与P+型源极/漏极区406m相连。接线423是与图15中的4-1选择电路的一输入端(未显示)电连接，第四输入信号A3输入于此。
在第三区401b中，金属接线424是与栅电极408f、408g、408h、408i和408j相连。接线424是与图15中的4-1选择电路的一输入端(未显示)电连接，第一选择信号S0输入于此。
在第二区402a中，金属接线425是与栅电极408d、408e和408c相连。接线425是与图15中的4-1选择电路的一输入端(未显示)电连接，第二选择信号S1输入于此。
在第一区401a中，金属接线426是与P+型和N+型源极/漏极区406b和407a相连。接线426是与图15中的4-1选择电路的一输出端(未显示)电连接，输出信号X由此输出。
在第四区402b中，金属接线414是与栅电极408k、408l、408m和408n相连。接线414是与这些栅电极408k、408l、408m和408n彼此电互连。
在第一区401a中，金属接线415是与栅电极408a和408b以及N+型源极/漏极区407c相连。接线415是与这些栅电极408a和408b以及N+型源极/漏极区407c电互连。
采用栅电极408j和408c的P和N沟道金属氧化物半导体场效应晶体管分别构成了图15中的CMOS反相器509a和509b，金属接线424和425分别与它们相连，以输入第一和第二选择信号S0和S1。
采用栅电极408h和408n的两个P沟道金属氧化物半导体场效应晶体管，以及采用栅电极408i和408m的两个N沟道金属氧化物半导体场效应晶体管，分别构成了图15中的CMOS传输门508a和508b。第一和第二输入信号A0和A1是分别输入传输门508a和508b。每个CMOS传输门508a和508b均用作图6所示的2-1选择电路。
采用栅电极408g和408k的两个P沟道金属氧化物半导体场效应晶体管，以及采用栅电极408f和408l的两个N沟道金属氧化物半导体场效应晶体管，分别构成了图15中的CMOS传输门508c和508d。第三和第四输入信号A2和A3是分别输入传输门508c和508d。每个CMOS传输门508c和508d均用作图6所示的2-1选择电路。
采用栅电极408a和408e的两个P沟道金属氧化物半导体场效应晶体管，以及采用栅电极408b和408d的两个N沟道金属氧化物半导体场效应晶体管，分别构成了图15中的CMOS传输门508e和508f。两个2-1电路的输出信号分别输入传输门508e和508f。每个CMOS传输门508e和508f均用作图6所示的2-1选择电路。
如图16和17所示，根据本发明第二种实施方式的这种门海排列具有与第一实施方式基本上相同的剖面图。所以在此省略对剖面图的解释，而只是将相同的参考号标在与图11中相同和相应的元件上。
根据本发明的第二种实施方式的CMOS门海排列，由于P和N沟道金属氧化物半导体场效应晶体管是由互连扩散区来电连接的，除电源线和地线外，金属接线的数目降至八。这就减少了金属接线的芯片面积，提高了集成水平或密度。
尽管在第二种实施方式中采用了4-1选择电路，也可采用任何一个(2n-1)-1的选择电路，其中n为自然数。第三种实施方式
图18至21显示了根据本发明的第三种实施方式的CMOS门海排列，其包括如图19所示的双输入“与非”电路的一逻辑块。
如图18所示，形成第一长方形区701、第二长方形区702，以使在其界面或边界上彼此接触，得到一单位单元。这些701和702区在其界面或边界上是电连接的。这些701和702区之间无隔离区。
此线路结构由两个基本单元703形成，其中之一相对于线路的垂直中心线，与另一个呈镜像。
尽管这一线路结构包括许多在第一区701和第二区702周围排列的绝缘栅场效应晶体管，为了简化在此它们并未显示出。
在第一区701中沿其纵轴扩展，形成供给电压VDD的电源线711。在第二区702中沿其纵轴扩展，形成供给地电势的地线712。电源线711以及地线712是彼此平行的。
在第一区701中，八个多晶硅栅电极708a、708b、708c、708d、708g、708h、708i和708j是沿701区的纵轴，按规则间隔排列。这些栅电极708a、708b、708c、708d、708g、708h、708i和708j垂直于701区的纵轴纵向扩展。四个栅电极708a、708b、708g和708h经过第一区701和第二区702。栅电极708c、708d、708e、708f、708i、708j、708k和708l仅置于第一区701中。
八个P+型扩散区或源极/漏极区706a、706b、706c、706d、706g、706h、706i和706j，以及四个N+型扩散区或源极/漏极区707e、707f、707k和707l，在第一区701中沿其纵轴，按规则间隔排列。
P+型源极/漏极区706a和706b以及相应的栅电极708a构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706b和706c以及相应的栅电极708b构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706c和706d以及相应的栅电极708c构成了一P沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707e和707f以及相应的栅电极708d构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707k和707l以及相应的栅电极708j构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706g和706h以及相应的栅电极708g构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706h和706i以及相应的栅电极708h构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706i和706j以及相应的栅电极708i构成了一P沟道金属氧化物半导体场效应晶体管。
在第二区702中，八个多晶硅栅电极708a、708b、708e、708f、708g、708h、708k和708l是沿701区的纵轴，按规则间隔排列。这些栅电极708a、708b、708e、708f、708g、708h、708k和708l垂直于702区的纵轴纵向扩展。四个栅电极708a、708b、708h和708g经过第一区701和第二区702。栅电极708e、708f、708k和708l仅置于第二区702中。
八个N+型扩散区或源极/漏极区707a、707b、707c、707d、707g、707h、707i和707j，以及四个P+型扩散区或源极/漏极区706e、706f、706k和706l是在第二区702中沿其纵轴，按规则间隔排列。
N+型源极/漏极区707a和707b以及相应的栅电极708a构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707b和707c以及相应的栅电极708b构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707c和707d以及相应的栅电极708e构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706e和706f以及相应的栅电极708f构成了一P沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706k和706l以及相应的栅电极708l构成了一P沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707g和707h以及相应的栅电极708g构成了一N沟道金属氧化物半导体场效应晶体管。N+型源极/漏极区707h和707i以及相应的栅电极708h构成了一N沟道金属氧化物半导体场效应晶体管。P+型源极/漏极区706i和706j以及相应的栅电极708i构成了一P沟道金属氧化物半导体场效应晶体管。
N+型源极/漏极区707e和707f是通过相应P-N结，分别与P+型源极/漏极区706e和706f电连接。N+型源极/漏极区707k和707l是通过相应P-N结，分别与P+型源极/漏极区706k和706l电连接。N+型源极/漏极区707e是通过一相应P-N结，与P+型源极/漏极区706d电连接。N+型源极/漏极区707k是通过一相应P-N结，与P+型源极/漏极区706k电连接。
每个相邻P+型和N+型源极/漏极区的P-N结的邻域用作一个互连扩散区。
在第二区702中，金属接线720是与栅电极708a相连。接线720是与图19中的双输入“与非”电路的一输入端(未显示)电连接，第一输入信号A0输入于此。
在第二区702中，金属接线721是与栅电极708a相连。接线721是与图19中的双输入“与非”电路的一输入端(未显示)电连接，第二输入信号A1输入于此。
金属接线722是与P+型和N+型源极/漏极区706b和707a互连形成的。接线722是与图19中的双输入“与非”电路的一输出端(未显示)电连接，输出信号X由此输出。
电源电压VDD施加于P+型源极/漏极区706a和706c上。地电势施加于N+型源极/漏极区707c上。
此外，为了保持使用栅电极708c和708e的P和N沟道金属氧化物半导体场效应晶体管是不导电的，电源线和地线分别施加于栅电极708c和708e上。
由采用公共栅电极708a的P和N沟道金属氧化物半导体场效应晶体管，分别形成图19中的P和N沟道金属氧化物半导体场效应晶体管806a和807a。由采用公用栅电极708b的P和N沟道金属氧化物半导体场效应晶体管，分别形成图19中的P和N沟道金属氧化物半导体场效应晶体管806b和807b。如此，构成图19中的双输入“与非”电路。其余金属氧化物半导体场效应晶体管未用于此。
如图20和21所示，根据本发明第三种实施方式的这种排列具有与第一种实施方式基本上相同的剖面图。所以在此省略对剖面图的解释，而只是将相同的参考号标在图20和21中相同和相应的元件上。
根据本发明的第三种实施方式的CMOS门海排列，由于与在第一种实施方式中相同的原因，除电源线711和地线712外，金属接线的数目降至三。这就减少了金属接线的芯片面积，提高了集成水平或密度。第四种实施方式
图22和23显示了根据本发明的第四种实施方式的CMOS门海排列，其中使用了第三种实施方式中所示的两个基本单元703，并且实现了图23所示的锁存电路。
如图22所示，根据本发明的第四种实施方式的线路排列，除金属接线图形外，具有与第三种实施方式基本上相同的线路图和剖面图。所以，在此省略了对相同构造的描述，只是将相同的参考号标在图22中相同和相似的元件上。
在图22中，电源电压VDD施加于在第一区701中的P+型源极/漏极区706b，且地线被加至在第二区702中的N+型源极/漏极区707b。
金属接线1021是与第二区702中N+型源极/漏极区706f相连。接线1021是与图23中锁存电路的一输入端(未显示)电连接，数据信号D输入于此。
金属接线1022是与第二区702中栅电极708e和708f互连。接线1022是与图23中锁存电路的一输入端(未显示)电连接，时钟信号CL输入于此。
金属接线1023是与第一区701中栅电极708c和708d互连。接线1023是与图23中锁存电路的一输入端(未显示)电连接，另一时钟信号CLB输入于此。
金属接线1024是与P+型和N+型源极/漏极区706a和707a以及栅电极708b互连。接线1024是与图23中的锁存电路的一输出端(未显示)电连接，输出信号Y由此输出。
金属接线1014与P+型和N+型源极/漏极区706e和707d以及栅电极708a互连。
金属接线1015与P+型和N+型源极/漏极区706c和707c互连。
由采用公用栅电极708a的P和N沟道金属氧化物半导体场效应晶体管，以及采用公用栅电极708b的P和N沟道金属氧化物半导体场效应晶体管，分别形成图23中的CMOS反相器1106a和1106b。由分别采用栅电极708c、708d、708e和708f的两个P和两个N沟道金属氧化物半导体场效应晶体管，分别形成图23中的CMOS传输门1105a和1105b。
如此，采用图22中的两个基本单元703之一实现图23所示的锁存电路。
如果在两个基本单元703中，分别形成具有如图23所示构造的两个锁存电路，而且这两个锁存电路是彼此串联的，则可构成一主从型双稳触发电路。
根据本发明的第四种实施方式的CMOS门海排列，由于与在第一种实施方式中相同的原因，除电源线711和地线712外，金属接线的数目降至三。这就减少了金属接线的芯片面积，提高了集成水平或密度。
尽管已经描述了本发明的优选实施方式，但应理解对本领域技术人员而言明显的改进也并未脱离本发明的精神。所以，本发明的范围仅由所附的权利要求书来限定。
Claims (10)
1.一种半导体集成电路器件，其特征在于其包括：
(a)一半导体层，其在绝缘基片上形成；
所说的半导体层有沿第一方向扩展的第一区，以及沿第二方向扩展的第二区；
所说的第一和第二区是彼此相邻的；
(b)P或N型中的一种导电型的第一绝缘栅场效应晶体管，其在所说半导体层的所说第一区中形成；
所说第一绝缘栅场效应晶体管有一第一对源极/漏极区；
(c)P或N型中的另一种导电型的第二绝缘栅场效应晶体管，其在所说半导体层的所说第一区中形成，第二导电型与第一导电型相反；
所说第二绝缘栅场效应晶体管有一第二对源极/漏极区；
所说第二对源极/漏极区之一是由一第一互连扩散区，与所说第一对源极/漏极区之一电连接；以及
(d)一所说P或N型中的一种导电型的第三绝缘栅场效应晶体管，其在所说半导体层的所说第二区中形成；
所说第三绝缘栅场效应晶体管有一第三对源极/漏极区；
所说第三对源极/漏极区之一是由一第二互连扩散区，与所说第二对源极/漏极区之一电连接。
2.一种根据权利要求1所述的器件，其特征在于所说第一互连扩散区是由所说第一对源极/漏极区中所说的那一个和所说第二对源极/漏极区中所说的那一个中的至少一个形成，所说第二互连扩散区是由所说第二对源极/漏极区中所说的那一个和所说第三对源极/漏极区中所说的那一个中的至少一个形成。
3.一种根据权利要求1所述的器件，其特征在于还包括：
一第一电源线，以供给第一电势，其与所说第一区交叠而形成；以及
一第二电源线，以供给第二电势，其与所说第二区交叠而形成；
其中所说第一和第二电源线是沿所说第一和第二区的所说第一方向扩展。
4.一种根据权利要求1所述的器件，其特征在于所说第一、第二和第三绝缘栅场效应晶体管有第一、第二和第三栅电极，其分别沿垂直于所说第一方向的第二方向扩展；
并且所说第二和第三栅电极是彼此分离且位于同一线上。
5.一种根据权利要求1所述的器件，其特征在于还包括所说第二导电型的一第四绝缘栅场效应晶体管，其在所说的第二区中形成；
其中所说第四绝缘栅场效应晶体管有一第四对源极/漏极区；
并且所说第四对源极/漏极区之一是与所说第三对源极/漏极区之一电连接，该对第三对源极/漏极区与所说第二互连扩散区无电连接。
6.一种根据权利要求1所述的器件，其特征在于还包括第一和第二单位单元；
其中所说第一和第二单位单元包括所说第一、第二和第三绝缘栅场效应晶体管和所说第一和第二互连扩散区；
并且所说的第一和第二单位单元的排列以使所说第二单位单元呈所说第一单元的镜像。
7.一种半导体集成电路器件，其特征在于包括：
(a)一半导体层，其在一绝缘基片上形成；
(b)P或N型中的一种导电型的数个第一绝缘栅场效应晶体管；
(c)P或N型中的另一种导电型的数个第二绝缘栅场效应晶体管，第二导电型与所说第一导电型相反；
其中所说半导体层有沿一第一方向扩展的一第一区，以及沿所说第一方向扩展的一第二区，所说第一和第二区是彼此相邻的；
所说数个第一绝缘栅场效应晶体管中之一是位于所说半导体层的所说第二区中，而其余所说数个第一绝缘栅场效应晶体管是在所说第一区中规则排列；
所说数个第二绝缘栅场效应晶体管中之一是位于所说半导体层的所说第一区中，而其余所说数个第二绝缘栅场效应晶体管是在所说第二区中规则排列；
所说数个第一绝缘栅场效应晶体管中位于所说第二区中的所说的那一个有一对源极/漏极区，其中之一是由一第一互连扩散区，与所说其余数个第二绝缘栅场效应晶体管中相邻的一个的一对源极/漏极区之一电连接；
所说数个第二绝缘栅场效应晶体管中位于所说第一区中的所说的那一个有一对源极/漏极区，其中之一是由一第二互连扩散区，与所说其余数个第一绝缘栅场效应晶体管中相邻的一个的一对源极/漏极区之一电连接；
所说数个第一绝缘栅场效应晶体管中位于所说第二区中的所说的那一个的所说一对源极/漏极区，是由第三和第四互连扩散区，分别和所说第二数个绝缘栅场效应晶体管中位于在所说第一区的所说的那一个的所说那对源极/漏极区电连接。
8.一种根据权利要求7所述的器件，其特征在于还包括：
一第一电源线，以供给第一电势，其与所说第一区交叠而形成；以及
一第二电源线，以供给第二电势，其与所说第二区交叠而形成；
其中所说第一和第二电源线是沿所说第一和第二区的所说第一方向扩展。
9.一种根据权利要求7所述的器件，其特征在于所说数个第一绝缘栅场效应晶体管中位于所说第二区的所说那个，以及所说数个第二绝缘栅场效应晶体管中位于所说第一区的所说那个，分别有沿垂直于所说第一方向的第二方向扩展的第一和第二栅电极；
所说第一和第二栅电极是彼此分离且位于同一线上。
10.一种根据权利要求7所述的器件，其还包括所说第一和第二单位单元；
其特征在于所说第一和第二单位单元各包括所说数个第一绝缘栅场效应晶体管中位于所说第二区的所说的一个，以及所说数个第二绝缘栅场效应晶体管中位于所说第一区的所说的一个；
所说第一和第二单位单元的排列以使所说第二单位元件呈所说第一元件的镜像。
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