DE69827863T2 - Integrierte Halbleiterschaltkreisvorrichtung - Google Patents

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Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltkreisvorrichtung und insbesondere eine integrierte Halbleiterschaltkreisvorrichtung mit n- und p-Kanal-IGFETs (Insulated-Gate Field-Effect Transistors, Feldeffekttransistoren mit isoliertem Gate), die auf einem sogenannten Silizium-auf-Isolator-Substrat (SOI-Substrat) angeordnet sind, welches das Integrationsniveau elektronischer Bauelemente erhöht.
  • 2. Beschreibung des Standes der Technik
  • Ein komplementäres Metalloxid-Halbleiter(CMOS)-Sea-of-Gates(SOG)-Array ist ein typisches Beispiel für bekannte anwendungsspezifische integrierte Schaltkreise (ASICs).
  • 1 zeigt ein herkömmliches Layout eines CMOS-SOG-Array, welches einen Logikblock eines NAND-Schaltkreises mit zwei Eingän gen aufweist, wie er in 19 gezeigt ist. 2 und 3 zeigen Querschnitte entlang den Linien II-II bzw. III-III in 1.
  • In 1 sind vier Basiszellen 1203 horizontal ausgerichtet, so dass zwei benachbarte Zellen 1203 überlappende oder gemeinsam benutzte Randzonen aufweisen. Jede beliebige der vier Zellen 1203 bildet ein Spiegelbild einer anderen, ihr benachbarten Zelle. Zwar weist dieses Layout zusätzlich zu den vier Basiszellen 1203 noch zahlreiche weitere Basiszellen auf, doch sind diese hier aus Gründen der Vereinfachung nicht gezeigt.
  • Ein erster rechteckiger Bereich 1201 und ein zweiter rechteckiger Bereich 1202 sind separat ausgebildet und durch einen Isolationsbereich 1200, der zwischen diesen Bereichen 1201 und 1202 angeordnet ist, elektrisch isoliert. Der erste Bereich 1201 weist p-Kanal-MOSFETs auf, die entlang der Längsachse des Bereichs 1201 horizontal ausgerichtet sind. Der zweite Bereich 1202 weist n-Kanal MOSFETs auf, die entlang der Längsachse des Bereichs 1202 horizontal ausgerichtet sind.
  • In jeder der Basiszellen 1203 sind drei rechteckige p+-Diffusionszonen (d. h. Source-/Drain-Zonen für die p-Kanal-MOSFETs) so ausgebildet, dass sie in dem ersten Bereich 1201 horizontal ausgerichtet sind. Drei rechteckige n+-Diffusionszonen (d. h. Source-/Drain-Zonen für die n-Kanal-MOSFETs) sind so ausgebildet, dass sie in dem zweiten Bereich 1202 horizontal ausgerichtet sind. Zwei lineare Polysilizium-Gate-Elektroden sind so ausgebildet, dass sie vertikal ausgerichtet sind und mit dem ersten und zweiten Bereich 1201 und 1202 überlappt werden. Eine innere Hälfte einer rechteckigen n+-Kontaktzone ist so ausgebildet, dass sie nach den p+-Diffusionszonen ausgerichtet ist. Eine p+-leitende innere Hälfte einer rechteckigen Kontaktzone ist so ausgebildet, dass sie nach den n+-Diffusionszonen ausgerichtet ist. Diese beiden Kontaktzonen sind so angeordnet, dass sie mit der gemeinsamen Randzone der benachbarten Basiszellen 1203 überlappt werden.
  • In 1, 2 und 3 wird lediglich eine zweite der Basiszellen 1203, die sich neben einer ersten, am linksseitigen Ende angeordneten, befindet, dazu verwendet, einen in 19 gezeigten NAND-Schaltkreis mit zwei Eingängen zu bilden.
  • In der zweiten der Basiszellen 1203 stellen die p+-Source-/Drain-Zonen 1206a und 1206b sowie die entsprechende Gate-Elektrode 1208a einen der p-Kanal-MOSFETs dar, die in dem ersten Bereich 1201 ausgebildet sind. Die p+-Source-/Drain-Zonen 1206b und 1206c sowie die entsprechende Gate-Elektrode 1208b stellen einen weiteren der in dem ersten Bereich 1201 ausgebildeten p-Kanal-MOSFETs dar. Diese beiden p-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1206b elektrisch miteinander verbunden.
  • Auf ähnliche Weise stellen die n+-Source-/Drain-Zonen 1207a und 1207b sowie die entsprechende Gate-Elektrode 1208a einen der n-Kanal-MOSFETs dar, die in dem zweiten Bereich 1202 ausgebildet sind. Die n+-Source-/Drain-Zonen 1207b und 1207c sowie die entsprechende Gate-Elektrode 1208b stellen einen weiteren der in dem zweiten Bereich 1202 ausgebildeten n-Kanal-MOSFETs dar. Diese beiden n-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1207b elektrisch miteinander verbunden.
  • In einer dritten der Zellen 1203 stellen die p+-Source-/Drain-Zonen 1206d und 1206e sowie die entsprechende Gate-Elektrode 1208c einen der p-Kanal-MOSFETs dar, die in dem ersten Bereich 1201 ausgebildet sind. Die p+-Source-/Drain-Zonen 1206e und 1206f sowie die entsprechende Gate-Elektrode 1208d stellen einen weiteren der in dem ersten Bereich 1201 ausgebildeten p-Kanal-MOSFETs dar. Diese beiden p-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1206e elektrisch miteinander verbunden.
  • Auf ähnliche Weise stellen die n+-Source-/Drain-Zonen 1207d und 1207e sowie die entsprechende Gate-Elektrode 1208c einen der n- Kanal-MOSFETs dar, die in dem zweiten Bereich 1202 ausgebildet sind. Die n+-Source-/Drain-Zonen 1207e und 1207f sowie die entsprechende Gate-Elektrode 1208d stellen einen weiteren der in dem zweiten Bereich 1202 ausgebildeten n-Kanal-MOSFETs dar. Diese beiden n-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1207e elektrisch miteinander verbunden.
  • In einer vierten der Zellen 1203 stellen die p+-Source-/Drain-Zonen 1206g und 1206h sowie die entsprechende Gate-Elektrode 1208e einen der p-Kanal-MOSFETs dar, die in dem ersten Bereich 1201 ausgebildet sind. Die p+-Source-/Drain-Zonen 1206h und 1206i sowie die entsprechende Gate-Elektrode 1208f stellen einen weiteren der in dem ersten Bereich 1201 ausgebildeten p-Kanal-MOSFETs dar. Diese beiden p-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1206h elektrisch miteinander verbunden.
  • Auf ähnliche Weise stellen die n+-Source-/Drain-Zonen 1207g und 1207h sowie die entsprechende Gate-Elektrode 1208e einen der n-Kanal-MOSFETs dar, die in dem zweiten Bereich 1202 ausgebildet sind. Die n+-Source-/Drain-Zonen 1207h und 1207i sowie die entsprechende Gate-Elektrode 1208f stellen einen weiteren der in dem zweiten Bereich 1202 ausgebildeten n-Kanal-MOSFETs dar. Diese beiden n-Kanal-MOSFETs sind durch gemeinsame Benutzung der Source-/Drain-Zonen 1207h elektrisch miteinander verbunden.
  • An der gemeinsamen Randzone der ersten und der zweiten der Basiszellen 1203 sind die n+-Kontaktzone 1204a und die p+-Kontaktzone 1205a in dem ersten bzw. zweiten Bereich 1201 bzw. 1202 ausgebildet.
  • Eine lineare Stromversorgungsleitung 1211 zum Liefern einer Stromversorgungsspannung bzw. eines Stromversorgungspotentials VDD ist über der ersten Zone 1201 so ausgebildet, dass sie sich horizontal entlang der Längsachse des ersten Bereichs 1201 erstreckt. Die Stromversorgungsleitung 1211 ist elektrisch mit den p+-Source-/Drain-Zonen 1206a und 1206c und den n+-Kontakt zonen 1204a und 1204b durch entsprechende Kontaktlöcher 1210 verbunden.
  • Eine lineare Masseleitung 1212 zum Liefern einer Massespannung oder eines Massepotentials GND ist über dem zweiten Bereich 1202 so ausgebildet, dass sie sich horizontal entlang der Längsachse des zweiten Bereichs 1202 erstreckt, wobei die Masseleitung 1212 parallel zu der Stromversorgungsleitung 1211 verläuft. Die Masseleitung 1212 ist elektrisch mit der n+-Diffusionszone 1207c und den p+-Kontaktzonen 1205a und 1205b durch entsprechende Kontaktlöcher 1210 verbunden.
  • Eine Metallverdrahtungsleitung 1213 ist mit der Polysilizium-Gate-Elektrode 1208a durch das entsprechende Kontaktloch 1210 verbunden. Die Verdrahtungsleitung 1213 ist elektrisch mit einem ersten Eingangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, an den ein erstes Eingangssignal A01 angelegt wird.
  • Eine Metallverdrahtungsleitung 1214 ist mit der Polysilizium-Gate-Elektrode 1208b durch das entsprechende Kontaktloch 1210 verbunden. Die Verdrahtungsleitung 1214 ist elektrisch mit einem zweiten Eingangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, an den ein zweites Eingangssignal A02 angelegt wird.
  • Eine Metallverdrahtungsleitung 1215 ist jeweils mit der p+-Source-/Drain-Zone 1206b sowie der n+-Source-/Drain-Zone 1207a durch die entsprechenden Kontaktlöcher 1210 verbunden. Die Verdrahtungsleitung 1215 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, von dem ein Ausgangssignal X abgeleitet wird.
  • Wie in 2 und 3 gezeigt, sind ein n-leitender Trog 1302 und ein p-leitender Trog 1303 in dem Oberflächenbereich eines p-leitenden Einkristall-Siliziumsubstrats 303 ausgebildet. Der erste Bereich 1201, in dem die p-Kanal-MOSFETs ausgebildet sind, ist in dem n-leitenden Trog 1302 angeordnet. Der zweite Bereich 1202, in dem die n-Kanal-MOSFETs ausgebildet sind, ist in dem p-leitenden Trog 1303 angeordnet.
  • Die Stromversorgungsspannung bzw. das Stromversorgungspotential VDD wird an den n-leitenden Trog 1302 durch die n+-Kontaktzonen 1204a und 1204b angelegt. Die Massespannung bzw. das Massepotential GND wird an den p-leitenden Trog 1303 durch die p+-Kontaktzonen 1205a und 1205b angelegt.
  • Jede der Basiszellen 1203 ist durch ein Isolationsoxid 1601, das auf der Oberfläche des Substrats 303 ausgebildet ist, elektrisch isoliert. Jede der Kontaktzonen 1204a, 1204b, 1205a und 1205b ist durch das Isolationsoxid 1601 isoliert.
  • Wie aus 2 und 3 deutlich hervorgeht, sind die Oberflächenbereiche 1301 jeder Gate-Elektrode, jeder Source-/Drain-Zone sowie jeder Kontaktzone zur Reduzierung des elektrischen Widerstandes aus Silizid gefertigt. Anders gesagt sind die Oberflächen jeder Gate-Elektrode, jeder Source-/Drain-Zone sowie jeder Kontaktzone jeweils mit Silizidschichten 1301 bedeckt.
  • Das Bezugszeichen 1602 bezeichnet ein Dielektrikum jedes der n- und p-Kanal-MOSFETs. Ein unterer Abschnitt des Dielektrikums 1602 dient als Gate-Isolator, und ein Paar von Seitenabschnitten davon dienen als Seitenwand-Abstandhalter.
  • Das Bezugszeichen 1603 bezeichnet eine Zwischenschicht-Dielektrikumschicht, die so ausgebildet ist, dass sie die Silizidschichten 1301 sowie die unbedeckten Dielektrika 1602 und das Isolationsoxid 1601 bedeckt. Die Stromversorgungs- und die Masseleitung 1211 und 1212 sowie die Metallverdrahtungsleitungen 1213, 1214 und 1215 sind auf der Zwischenschicht-Dielektrikumschicht 1603 angeordnet.
  • Da das vorstehend beschriebene Layout des CMOS-SOG-Array in 1, 2 und 3 ein Volumenhalbleitersubstrat verwendet, muss der Isolationsbereich 1200 zum Zweck der elektrischen Isolation des p- und des n-leitenden Troges 1303 bzw. 1302 zwischen dem ersten und dem zweiten Bereich 1201 bzw. 1202 (d. h. dem n- und dem p-leitenden Trog 1302 bzw. 1303) ausgebildet werden.
  • Da das Stromversorgungspotential VDD zu den p+-Source-/Drain-Zonen 1206a und 1206c durch die entsprechenden Kontaktlöcher 1210 geleitet wird, sind die beiden p-Kanal-MOSFETs, die diese Zonen 1206a und 1206c verwenden, auch parallel verbunden. Die p+-Diffusionszonen 1206a und 1206c dienen als Source-Zonen der jeweiligen p-Kanal-MOSFETs. Die p+-Diffusionszone 1206b dient als gemeinsame Drain-Zone für die p-Kanal-MOSFETs.
  • Auf ähnliche Weise ist der n-Kanal-MOSFET, der die Zonen 1207c und 1207b verwendet, seriell mit dem n-Kanal-MOSFET, der die Zonen 1207a und 1207b verwendet, verbunden, da das Massepotential GND an die n+-Source-/Drain-Zone 1207c durch das entsprechende Kontaktloch 1210 geliefert wird. Die n+-Diffusionszone 1207c dient als Source-Zone des entsprechenden n-Kanal-MOSFET, die n+-Diffusionszone 1207a dient als Drain-Zone des entsprechenden n-Kanal-MOSFET, und die n+-Diffusionszone 1207b dient als Source- und Drain-Zone dieser beiden n-Kanal-MOSFETs.
  • Die p+-Diffusionszone 1206b ist elektrisch mit der n+-Diffusionszone 1207a durch die Metallverdrahtungsleitung 1215 verbunden. Die Verdrahtungsleitungen 1213 und 1214 sind elektrisch mit dem ersten bzw. dem zweiten Eingangsanschluss des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden.
  • Somit wird der NAND-Schaltkreis mit zwei Eingängen unter Verwendung einer der Basiszellen 1203 in dem in 1, 2 und 3 gezeigten herkömmlichen Layout gebildet. Dies ist in einem SOG-Array beliebt.
  • Ein NOR-Schaltkreis mit zwei Eingängen wird oft unter Verwendung einer der Basiszellen 1203 anstelle eines NAND-Schaltkreises mit zwei Eingängen gebildet.
  • Wie das in 1, 2 und 3 gezeigte herkömmliche Layout, weist eine typische Basiszelle eines SOG-Array ein Layout von MOSFETs auf, die in der Lage sind, einen NAND- oder NOR-Schaltkreis mit jeweils zwei Eingängen zu realisieren.
  • Auch sind in fast allen der CMOS-SOG-Arrays, die einen Volumenhalbleiter und Standardzellen verwenden, die Stromversorgungs- und Masseleitungen parallel angeordnet, und die p- und n-Kanal-MOSFETs sind entlang der Stromversorgungs- und Masseleitungen angeordnet. Die p-Kanal-MOSFETs sind in einer Reihe ausgerichtet, die sich parallel zu den Stromversorgungs- und Masseleitungen erstreckt, und die n-Kanal-MOSFETs sind in einer anderen Reihe ausgerichtet, die sich parallel dazu erstreckt. Es ist selten, dass die p- und n-Kanal-MOSFETs in der gleichen Reihe ausgerichtet sind. Der Grund dafür ist folgender.
  • Um die p- und n-Kanal-MOSFETs in der selben Reihe mit Hilfe der Volumen-CMOS-Technologie zu realisieren, werden notwendigerweise Isolierzonen zwischen benachbarten MOSFETs ausgebildet. Dies verschlechtert das Integrationsniveau der MOSFETs und anderer elektronischer Bauelemente in fast allen CMOS-Schaltkreisen.
  • 4 zeigt ein weiteres herkömmliches Layout eines CMOS-SOG-Array, das einen Logikblock eines in 6 gezeigten 2-1-Auswahlschaltkreises aufweist. Dieses Layout und seine Querschnitte entsprechen denen in 1, 2 und 3 mit Ausnahme des Musters von Metallverdrahtungsleitungen und der Position der Kontaktlöcher. Daher wird die Erläuterung über das selbe Layout und die selbe Konfiguration hier zur Vereinfachung der Beschreibung weggelassen, indem die gleichen Bezugszeichen den gleichen oder entsprechenden Bauteilen in 4 zugeordnet werden.
  • In 4 ist die Stromversorgungsleitung 1211 elektrisch mit den n+-Kontaktzonen 1204a und 1204b sowie den p+-Source-/Drain-Zonen 1206b und 1206h, die in dem ersten Bereich 1201 positioniert sind, jeweils durch die entsprechenden Kontaktlöcher 1210 verbunden. Die Masseleitung 1212 ist elektrisch mit den p+-Kontaktzonen 1205a und 1205b sowie den n+-Source-/Drain-Zonen 1207b und 1207h, die in dem zweiten Bereich 1202 positioniert sind, jeweils durch die entsprechenden Kontaktlöcher 1210 verbunden.
  • Eine Metallverdrahtungsleitung 1402 ist so ausgebildet, dass sie mit der Polysilizium-Gate-Elektrode 1208f durch das entsprechende Kontaktloch 1210 verbunden ist. Die Verdrahtungsleitung 1402 ist elektrisch mit einem ersten Eingangsanschluss (nicht gezeigt) des in 6 gezeigten 2-1-Auswahlschaltkreises verbunden, an den ein erstes Eingangssignal A0 angelegt wird.
  • Eine Metallverdrahtungsleitung 1403 ist so ausgebildet, dass sie mit der Polysilizium-Gate-Elektrode 1208e durch das entsprechende Kontaktloch 1210 verbunden ist. Die Verdrahtungsleitung 1403 ist elektrisch mit einem zweiten Eingangsanschluss (nicht gezeigt) des in 6 gezeigten 2-1-Auswahlschaltkreises verbunden, an den ein zweites Eingangssignal B0 angelegt wird.
  • Eine Metallverdrahtungsleitung 1404 ist so ausgebildet, dass sie mit der Polysilizium-Gate-Elektrode 1208a durch das entsprechende Kontaktloch 1210 verbunden ist. Die Verdrahtungsleitung 1404 ist elektrisch mit einem dritten Eingangsanschluss (nicht gezeigt) des in 6 gezeigten 2-1-Auswahlschaltkreises verbunden, an den ein Auswahlsignal S angelegt wird. Die Verdrahtungsleitung 1404 ist weiter mit der Polysilizium-Gate-Elektrode 1208d verbunden.
  • Eine Metallverdrahtungsleitung 1405 ist so ausgebildet, dass sie die p+- und die n+-Source-/Drain-Zone 1206c und 1207c durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet. Die Verdrahtungsleitung 1405 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des in 6 gezeigten 2-1-Auswahl schaltkreises verbunden, von dem ein Ausgangssignal X abgeleitet wird.
  • Eine Metallverdrahtungsleitung 1420 ist so ausgebildet, dass sie die p+-Source-/Drain-Zone 1206i und die n+-Source-/Drain-Zonen 1207i und 1207d durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet.
  • Eine Metallverdrahtungsleitung 1421 ist so ausgebildet, dass sie die p+-Source-/Drain-Zonen 1206d und 1206g und die n+-Source-/Drain-Zonen 1207g und 1207f durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet.
  • Eine Metallverdrahtungsleitung 1422 ist so ausgebildet, dass sie die p+-Source-/Drain-Zone 1206e, die n+-Source-/Drain-Zone 1207e und die Gate-Elektrode 1208b durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet.
  • Eine Metallverdrahtungsleitung 1423 ist so ausgebildet, dass sie die p+-Source-/Drain-Zone 1206f und die n+-Source-/Drain-Zone 1207d durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet.
  • Eine Metallverdrahtungsleitung 1425 ist so ausgebildet, dass sie die p+-Source-/Drain-Zone 1206a und die n+-Source-/Drain-Zone 1207a durch die entsprechenden Kontaktlöcher 1210 miteinander verbindet.
  • Eine Metallverdrahtungsleitung 1424 ist so ausgebildet, dass sie die Gate-Elektrode 1208c und die Verdrahtungsleitung 1425 durch entsprechende Kontaktlöcher 1401 miteinander verbindet. Somit ist die Gate-Elektrode 1208c elektrisch mit der p+-Source-/Drain-Zone 1206a und der n+-Source-/Drain-Zone 1207a durch die Verdrahtungsleitungen 1424 und 1425 verbunden.
  • Lediglich die Verdrahtungsleitung 1424 ist in einem zweiten Verdrahtungsniveau angeordnet, während die verbleibenden Verdrah tungsleitungen 1420, 1421, 1422, 1423 und 1425 sowie die Stromversorgungs- und die Masseleitung 1211 und 1212 in einem ersten Verdrahtungsniveau angeordnet sind. Das erste Verdrahtungsniveau ist auf der in 2 und 3 gezeigten Zwischenschicht-Dielektrikumschicht 1603 angeordnet. Das zweite Verdrahtungsniveau ist über dem ersten Verdrahtungsniveau durch eine weitere Zwischenschicht-Dielektrikumschicht (nicht gezeigt) angeordnet, welche auf der Zwischenschicht-Dielektrikumschicht 1603 ausgebildet ist.
  • Der durch die p+-Source-/Drain-Zonen 1206h und 1206i sowie die Gate-Elektrode 1208f gebildete p-Kanal-MOSFET und der durch die n+-Source-/Drain-Zonen 1207h und 1207i sowie die gleiche Gate-Elektrode 1208f gebildete n-Kanal-MOSFET stellen einen Inverter 205a des 2-1-Auswahlschaltkreises in 6 dar.
  • Der durch die p+-Source-/Drain-Zonen 1206g und 1206h sowie die Gate-Elektrode 1208e gebildete p-Kanal-MOSFET und der durch die n+-Source-/Drain-Zonen 1207g und 1207h sowie die gleiche Gate-Elektrode 1208e gebildete n-Kanal-MOSFET stellen einen Inverter 205b des 2-1-Auswahlschaltkreises in 6 dar.
  • Der durch die p+-Source-/Drain-Zonen 1206a und 1206b sowie die Gate-Elektrode 1208a gebildete p-Kanal-MOSFET und der durch die n+-Source-/Drain-Zonen 1207a und 1207b sowie die gleiche Gate-Elektrode 1208a gebildete n-Kanal-MOSFET stellen einen Inverter 205c des 2-1-Auswahlschaltkreises in 6 dar.
  • Der durch die p+-Source-/Drain-Zonen 1206b und 1206c sowie die Gate-Elektrode 1208b gebildete p-Kanal-MOSFET und der durch die n+-Source-/Drain-Zonen 1207b und 1207c sowie die gleiche Gate-Elektrode 1208b gebildete n-Kanal-MOSFET stellen einen Inverter 205d des 2-1-Auswahlschaltkreises in 6 dar.
  • Das invertierte Eingangssignal A0 wird durch die Verdrahtungsleitung 1420 zu der n+-Source-/Drain-Zone 1207d übertragen. Das invertierte Eingangssignal A0 wird weiter durch die Verdrah tungsleitung 1423 zu der p+-Source-/Drain-Zone 1206f übertragen. Das invertierte Eingangssingal B0 wird durch die Verdrahtungsleitung 1421 zu der n+-Source-/Drain-Zone 1207f und der p+-Source-/Drain-Zone 1206d übertragen. Die p+-Source-/Drain-Zone 1206e und die n+-Source-/Drain-Zone 1207e sind durch die Verdrahtungsleitung 1422 elektrisch miteinander verbunden.
  • Somit stellen der p- und der n-Kanal-MOSFET, welche die Gate-Elektrode 1208c verwenden, das CMOS-Transfergatter 206a des 2-1-Auswahlschaltkreises in 6 dar. Der p- und der n-Kanal-MOSFET, welche die Gate-Elektrode 1208d verwenden, stellen ein weiteres CMOS-Transfergatter 206b davon dar.
  • Das Auswahlsignal S wird durch die Verdrahtungsleitung 1404 an die Gate-Elektrode 1208d angelegt. Das invertierte Auswahlsignal S wird durch die Verdrahtungsleitungen 1424 und 1425 an die Gate-Elektrode 1208c angelegt.
  • Die Verdrahtungsleitung 1422, durch welche die Ausgangssignale des ersten und zweiten Transfergatters 206a und 206b ausgegeben werden, ist elektrisch mit der Gate-Elektrode 1208c verbunden, welche als Eingangsanschluss des Inverters 205d dient. Das invertierte Eingangssignal für den Inverter 205d wird von seinem Ausgangsanschluss als Ausgangssignal X abgeleitet.
  • In den vergangenen Jahren wurden zur Erhöhung der Betriebsgeschwindigkeit und Reduzierung des Energieverbrauchs sowie der Chipfläche aufgrund einer Verringerung der Anzahl elektronischer Bauelemente Passtransistor-Logikschaltkreise praktisch in hochintegrierten (LSI-) CMOS-Logikschaltkreisen verwendet.
  • Die Grundbestandteile der Passtransistor-Logischaltkreise sind der CMOS-Transfergatterschaltkreis und ein 2-1-Auswahlschaltkreis. Der 2-1-Auswahlschaltkreis wird durch zwei CMOS-Transfergatterschaltkreise gebildet. Der 2-1-Auswahlschaltkreis wird oft auch in einem Zwischenspeicher- oder Flip-Flop-Schaltkreis verwendet.
  • Wird jedoch der 2-1-Auswahlschaltkreis unter Verwendung der Volumen-CMOS-Technologie aufgebaut, so nehmen Metallverdrahtungsleitungen eine vergleichsweise große Fläche eines Zellenblocks ein, wie in 4 gezeigt ist. Dies führt zu einer Verschlechterung des Integrationsniveaus der Makrozellen und des LSI-Chips.
  • 4 zeigt das Layout der Basiszellen eines SOG-Arrays, das die Volumen-CMOS-Technologie verwendet. Selbst wenn das gleiche SOG-Array durch die beliebten Standardzellen gebildet wird, nimmt der in 6 gezeigte 2-1-Auswahlschaltkreis etwa die selbe Chipfläche ein wie der in 4.
  • Ein weiteres Beispiel eines CMOS-Gate-Array ist in der JP-A-07153927 beschrieben.
  • Zusätzlich offenbart die im Mai 1994 veröffentlichte ungeprüfte japanische Patentveröffentlichung Nr. 6-140630 eine verbesserte Halbleitervorrichtung mit p- und n-Kanal-Dünnfilmtransistoren (TFTs, Thin Film Transistors). In dieser Vorrichtung stellen die Source- und die Drain-Elektrode des p- und des n-Kanal-Dünnfilmtransistors einen p-n-Übergang dar. Die Strom- und Spannungseigenschaften des p-n-Übergangs werden durch Umwandlung des dem p-n-Übergang benachbarten Bereichs in Silizid verbessert.
  • Wie oben mit Bezug auf das herkömmliche MOSFET-Layout eines in 1 gezeigten CMOS-SOG-Array erläutert, sind die p-Kanal-MOSFETs in einer Reihe parallel zu der Stromversorgungsleitung 1211 ausgerichtet, und die n-Kanal-MOSFETs sind in einer anderen Reihe parallel zu der Masseleitung 1212 ausgerichtet. Die Reihe der p-Kanal-MOSFETs ist in dem ersten Bereich 1201 oder dem n-leitenden Trog 1302 angeordnet. Die Reihe der n-Kanal-MOSFETs ist in dem zweiten Bereich 1202 oder dem p-leitenden Trog 1303 angeordnet. Die Isolationszone 1200 ist notwendigerweise zwischen dem n- und dem p-leitenden Trog 1202 und 1203 angeordnet.
  • Wenn die Drain-Zonen des n- und des p-Kanal-MOSFETs daher an einem Knoten, wie beispielsweise einem Ausgangsknoten eines NAND-Gatters, miteinander verbunden werden, muss eine Metallverdrahtungsleitung verwendet werden, was zu einer Vergrößerung der durch die Verdrahtungsleitungen eingenommenen Fläche führt. Diese Zunahme der eingenommenen Fläche verhindert, dass das Integrationsniveau der Makrozellen und/oder des Halbleiterchips erhöht wird.
  • Diese Verschlechterung des Integrationsniveaus wird auffällig für das Layout der CMOS-Transfergatterschaltkreise und/oder der 2-1-Auswahlschaltkreise, welche die Grundbauteile des Passtransistor-, Zwischenspeicher- und Flip-Flop-Schaltkreises darstellen. Der 2-1-Auswahlschaltkreis wird durch Kombination zweier CMOS-Transfergatterschaltkreise gebildet.
  • Darüber hinaus werden mit der in der ungeprüften japanischen Patentveröffentlichung Nr. 6-140630 offenbarten herkömmlichen Halbleitervorrichtung die Strom- und Spannungseigenschaften des p-n-Übergangs verbessert. Es gibt jedoch keine Offenbarung oder Lehre über das Layout und die Zwischenverbindung der p- und n-Kanal-Dünnfilmtransistoren (TFTs).
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Dementsprechend ist es eine Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltkreisvorrichtung zu schaffen, die die Chipfläche von Verdrahtungsleitungen, welche p- und n-Kanal-IGFETs miteinander verbinden, verringert.
  • Eine weitere Aufgabe der vorliegenden Erfindung ist es, eine integrierte Halbleiterschaltkreisvorrichtung zu schaffen, die das Integrationsniveau oder die Integrationsdichte von p- und n-Kanal-IGFETs erhöht.
  • Die obigen Aufgaben wie auch andere, die nicht speziell erwähnt werden, werden Fachleuten aus der folgenden Beschreibung verständlich.
  • Eine integrierte Halbleiterschaltkreisvorrichtung, welche ein CMOS-SOG-Array gemäß einem zweiten Aspekt der vorliegenden Erfindung bildet, weist Folgendes auf: eine auf einem isolierenden Substrat ausgebildete Halbleiterschicht, eine erste Vielzahl von IGFETs eines ersten Leitfähigkeitstyps, und eine zweite Vielzahl von IGFETs eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps.
  • Die Halbleiterschicht weist einen ersten Bereich auf, der sich entlang einer ersten Richtung erstreckt, und einen zweiten Bereich, der sich entlang der ersten Richtung erstreckt. Der erste und der zweite Bereich sind einander benachbart.
  • Einer aus der ersten Vielzahl von IGFETs liegt in dem zweiten Bereich der Halbleiterschicht. Der Rest der ersten Vielzahl von IGFETs ist gleichmäßig in dem ersten Bereich angeordnet.
  • Einer aus der zweiten Vielzahl von IGFETs liegt in dem ersten Bereich der Halbleiterschicht. Der Rest der zweiten Vielzahl von IGFETs ist gleichmäßig in dem zweiten Bereich angeordnet.
  • Der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, weist ein Paar von Source-/Drain-Zonen auf, von denen eine durch eine erste Zwischenverbindungs-Diffusionszone elektrisch mit einer eines Paars von Source-/Drain-Zonen eines angrenzenden aus der restlichen zweiten Vielzahl von IGFETs verbunden ist.
  • Der eine aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich liegt, weist ein Paar von Source-/Drain-Zonen auf, von denen eine durch eine zweite Zwischenverbindungs-Diffusionszone elektrisch mit einer eines Paars von Source-/Drain-Zonen eines angrenzenden aus der restlichen ersten Vielzahl von IGFETs verbunden ist.
  • Das Paar von Source-/Drain-Zonen des einen aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, ist durch eine dritte bzw. eine vierte Zwischenverbindungs-Diffusionszone elektrisch mit dem Paar von Source-/Drain-Zonen des einen aus der zweiten Vielzahl von IGFETs verbunden, der in dem ersten Bereich liegt.
  • In der erfindungsgemäßen integrierten Halbleiterschaltkreisvorrichtung bilden die Halbleiterschicht und das isolierende Substrat einen sogenannten SOI-Aufbau. Auch sind die erste und die zweite Vielzahl von IGFETs in dem ersten oder zweiten Bereich der Halbleiterschicht ausgebildet. Daher muss die Halbleiterschicht nicht über eine Isolationszone zur elektrischen Isolierung des ersten und zweiten Bereichs verfügen.
  • Darüber hinaus ist der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, durch die erste Zwischenverbindungs-Diffusionszone elektrisch mit dem angrenzenden aus der restlichen zweiten Vielzahl von IGFETs verbunden. Der eine aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich liegt, ist durch die zweite Zwischenverbindungs-Diffusionszone elektrisch mit dem angrenzenden aus der restlichen ersten Vielzahl von IGFETs verbunden. Der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, ist durch die dritte bzw. vierte Zwischenverbindungs-Diffusionszone elektrisch mit dem einen aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich liegt, verbunden.
  • Dementsprechend wird die Chipfläche der Verdrahtungsleitungen, die die p- und n-Kanal-IGFETs miteinander verbinden, verringert. Dies bedeutet, dass das Integrationsniveau oder die Integrationsdichte der p- und n-Kanal-IGFETs erhöht wird.
  • In einer bevorzugten Ausführungsform der erfindungsgemäßen Vorrichtung ist eine erste Stromversorgungsleitung zum Liefern eines ersten elektrischen Potentials so ausgebildet, dass sie mit dem ersten Bereich überlappt. Eine zweite Stromversorgungsleitung zum Liefern eines zweiten elektrischen Potentials ist so ausgebildet, dass sie mit dem zweiten Bereich überlappt wird. Die erste und die zweite Stromversorgungsleitung erstrecken sich entlang der ersten Richtung des ersten und zweiten Bereichs.
  • In einer weiteren bevorzugten Ausführungsform der erfindungsgemäßen Vorrichtung weisen der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, und der eine aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich liegt, erste und zweite Gate-Elektroden auf, die sich jeweils entlang einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken. Die erste und die zweite Gate-Elektrode sind voneinander getrennt und liegen auf einer gleichen Linie.
  • In noch einer weiteren Ausführungsform der erfindungsgemäßen Vorrichtung sind weiter eine erste und eine zweite Einheitszelle vorgesehen. Jede der ersten und zweiten Einheitszelle beinhaltet den einen aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich liegt, und den einen aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich liegt. Die erste und zweite Einheitszelle sind derart angeordnet, dass die zweite Einheitszelle ein Spiegelbild der ersten Zelle bildet. In diesem Fall besteht ein zusätzlicher Vorteil darin, dass die Anzahl von Stromversorgungsleitungen und/oder Kontaktzonen verringert wird, wodurch das Integrationsniveau oder die Integrationsdichte der p- und n-Kanal-IGFETs reduziert wird.
  • In den erfindungsgemäßen Halbleiterschaltkreisvorrichtungen werden die Vorteile der Erfindung merklich, wenn Logikschaltkreise mit zahlreichen CMOS-Transfergattern (beispielsweise Auswahl-, Zwischenspeicher- und Flip-Flop-Schaltkreise) integriert werden.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Damit die vorliegende Erfindung problemlos umgesetzt werden kann, wird sie nun mit Bezug auf die anliegenden Zeichnungen beschrieben.
  • 1 zeigt ein herkömmliches Layout eines CMOS-SOG-Array, welches einen Logikblock eines in 19 gezeigten NAND-Schaltkreises mit zwei Eingängen aufweist;
  • 2 zeigt einen Querschnitt entlang der Linie II-II in 1;
  • 3 zeigt einen Querschnitt entlang der Linie III-III in 1;
  • 4 zeigt ein weiteres herkömmliches Layout eines CMOS-SOG-Array, welches einen Logikblock eines in 6 gezeigten 2-1-Auswahlschaltkreises aufweist;
  • 5 zeigt ein Layout eines CMOS-SOG-Array gemäß einer ersten Ausführungsform der vorliegenden Erfindung, welches einen Logikblock eines in 6 gezeigten 2-1-Auswahlschaltkreises aufweist;
  • 6 ist ein Blockdiagramm eines 2-1-Auswahlschaltkreises;
  • 7 zeigt einen Querschnitt entlang der Linie VII-VII in 5;
  • 8 zeigt einen Querschnitt entlang der Linie VIII-VIII in 5;
  • 9 zeigt einen Querschnitt entlang der Linie IX-IX in 5;
  • 10 zeigt einen Querschnitt entlang der Linie X-X in 5;
  • 11 zeigt einen Querschnitt entlang der Linie XI-XI in 5;
  • 12 zeigt einen Querschnitt entlang der Linie XII-XII in 5;
  • 13 zeigt einen Querschnitt entlang der Linie XIII-XIII in 5;
  • 14 zeigt ein Layout eines CMOS-SOG-Array gemäß einer zweiten Ausführungsform der vorliegenden Erfindung, welches einen Logikblock eines in 15 gezeigten 4-1-Auswahlschaltkreises aufweist;
  • 15 ist ein Blockdiagramm eines 4-1-Auswahlschaltkreises;
  • 16 zeigt einen Querschnitt entlang der Linie XVI-XVI in 14;
  • 17 zeigt einen Querschnitt entlang der Linie XVII-XVII in 14;
  • 18 zeigt ein Layout eines CMOS-SOG-Array gemäß einer dritten Ausführungsform der vorliegenden Erfindung, welches einen Logikblock eines in 19 gezeigten NAND-Schaltkreises mit zwei Eingängen aufweist;
  • 19 ist ein Blockdiagramm eines NAND-Schaltkreises mit zwei Eingängen;
  • 20 zeigt einen Querschnitt entlang der Linie XX-XX in 18;
  • 21 zeigt einen Querschnitt entlang der Linie XXI-XXI in 18;
  • 22 zeigt ein Layout eines CMOS-SOG-Array gemäß einer vierten Ausführungsform der vorliegenden Erfindung, welches einen Logikblock eines in 23 gezeigten Zwischenspeicherschaltkreises aufweist;
  • 23 ist ein Blockdiagramm eines Zwischenspeicherschaltkreises.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Bevorzugte erfindungsgemäße Ausführungsformen werden nachstehend mit Bezug auf die anliegenden Zeichnungen beschrieben.
  • ERSTE AUSFÜHRUNGSFORM
  • Wie in 5 gezeigt, weist ein CMOS-SOG-Array gemäß einer ersten Ausführungsform der vorliegenden Erfindung einen Logikblock eines in 6 gezeigten 2-1-Auswahlschaltkreises auf. Der 2-1-Auswahlschaltkreis wird mit Hilfe von Passtransistoren mit CMOS-Transfergatteraufbau gebildet.
  • Ein erster rechteckiger Bereich 101 und ein zweiter rechteckiger Bereich 102 werden so ausgebildet, dass sie an ihren Schnittstellen oder Randzonen miteinander in Kontakt gebracht sind, wobei sie eine Einheitszelle bilden. Diese Bereiche 101 und 102 sind an den Schnittstellen oder Randzonen elektrisch verbunden. Anders als die oben beschriebenen und in 1 und 4 gezeigten herkömmlichen Layouts ist kein Isolationsbereich zwischen diesen Bereichen 101 und 102 angeordnet.
  • Obwohl dieses Layout zahlreiche IGFET-Bereiche um den ersten und zweiten Bereich 101 und 102 aufweist, sind sie hier aus Gründen der Vereinfachung nicht gezeigt.
  • Im ersten Bereich 101 sind acht Polysilizium-Gate-Elektroden 108a, 108b, 108c, 108d, 108e, 108f, 108g und 108h entlang der Längsachse des Bereichs 101 in gleichmäßigen Abständen angeord net. Diese Gate-Elektroden 108a, 108b, 108c, 108d, 108e, 108f, 108g und 108h erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 101.
  • Die vier Gate-Elektroden 108a, 108b, 108g und 108h verlaufen über den ersten und zweiten Bereich 101 und 102 von der Oberseite des ersten Bereichs 101 bis zur Unterseite des zweiten Bereichs 102 in 5. Die beiden Gate-Elektroden 108c und 108d verlaufen nur über den ersten Bereich 101. Die beiden Gate-Elektroden 108e und 108f verlaufen nur über den zweiten Bereich 102.
  • Sieben p+-Diffusionszonen oder Source-/Drain-Zonen 106a, 106b, 106c, 106d, 106e, 106f und 106g sowie zwei n+-Diffusionszonen oder Source-/Drain-Zonen 107h und 107i sind in dem ersten Bereich 101 ausgebildet. Die p+-Source-/Drain-Zonen 106a und 106b sind auf jeder Seite der Gate-Elektrode 108a angeordnet. Die p+-Source-/Drain-Zonen 106b und 106c sind auf jeder Seite der Gate-Elektrode 108b angeordnet. Die n+-Source-/Drain-Zonen 107h und 107i sind auf jeder Seite der Gate-Elektrode 108c angeordnet. Die p+-Source-/Drain-Zonen 106d und 106e sind auf jeder Seite der Gate-Elektrode 108d angeordnet. Die p+-Source-/Drain-Zonen 106e und 106f sind auf jeder Seite der Gate-Elektrode 108g angeordnet. Die p+-Source-/Drain-Zonen 106f und 106g sind auf jeder Seite der Gate-Elektrode 108h angeordnet.
  • Sieben n+-Souce-/Drain-Zonen 107a, 107b, 107c, 107d, 107e, 107f und 107g sowie zwei p+-Source-/Drain-Zonen 106h und 106i sind in dem zweiten Bereich 102 ausgebildet. Die n+-Source-/Drain-Zonen 107a und 107b sind auf jeder Seite der Gate-Elektrode 108a angeordnet. Die n+-Source-/Drain-Zonen 107b und 107c sind auf jeder Seite der Gate-Elektrode 108b angeordnet. Die p+-Source-/Drain-Zonen 106h und 106i sind auf jeder Seite der Gate-Elektrode 108e angeordnet. Die n+-Source-/Drain-Zonen 107d und 107e sind auf jeder Seite der Gate-Elektrode 108f angeordnet. Die n+-Source-/Drain-Zonen 107e und 107f sind auf jeder Seite der Gate-Elektrode 108g angeordnet. Die n+-Source-/Drain-Zonen 107f und 107g sind auf jeder Seite der Gate-Elektrode 108h angeordnet.
  • Wie aus 5 hervorgeht, bildet die Schnittstelle der p+-Source-/Drain-Zone 106c und der n+-Source-/Drain-Zone 107h einen p-n-Übergang 151a. Die Schnittstelle der p+-Source-/Drain-Zone 106d und der n+-Source-/Drain-Zone 107i bildet einen p-n-Übergang 151b. Die Schnittstelle der n+-Source-/Drain-Zone 107h und der p+-Source-/Drain-Zone 106h bildet einen p-n-Übergang 152a. Die Schnittstelle der n+-Source-/Drain-Zone 107i und der p+-Source-/Drain-Zone 106i bildet einen p-n-Übergang 152b. Die Schnittstelle der p+-Source-/Drain-Zone 106c und der n+-Source-/Drain-Zone 107c bildet einen p-n-Übergang 153a. Die Schnittstelle der p+-Source-/Drain-Zone 106d und der n+-Source-/Drain-Zone 107d bildet einen p-n-Übergang 153b. Die Schnittstelle der n+-Source-/Drain-Zone 107c und der p+-Source-/Drain-Zone 106h bildet einen p-n-Übergang 154a. Die Schnittstelle der n+-Source-/Drain-Zone 107d und der p+-Source-/Drain-Zone 106i bildet einen p-n-Übergang 154b. Die Schnittstelle der p+-Source-/Drain-Zone 106a und der n+-Source-/Drain-Zone 107a bildet einen p-n-Übergang 155a. Die Schnittstelle der p+-Source-/Drain-Zone 106e und der n-Source-/Drain-Zone 107e bildet einen p-n-Übergang 155b. Die Schnittstelle der p+-Source-/Drain-Zone 106g und der n+-Source-/Drain-Zone 107g bildet einen p-n-Übergang 156.
  • Die p+-Source-/Drain-Zonen 106a und 106b sowie die entsprechende Gate-Elektrode 108a stellen einen p-Kanal-MOSFET im ersten Bereich 1201 dar. Die p+-Source-/Drain-Zonen 106b und 106c sowie die entsprechende Gate-Elektrode 108b stellen einen p-Kanal-MOSFET im ersten Bereich 1201 dar. Die Source-/Drain-Zone 106b wird gemeinsam durch diese beiden p-Kanal-MOSFETs benutzt.
  • Die n+-Source-/Drain-Zonen 107a und 107b sowie die entsprechende Gate-Elektrode 108a stellen einen n-Kanal-MOSFET im zweiten Bereich 1202 dar. Die n+-Source-/Drain-Zonen 107b und 107c sowie die entsprechende Gate-Elektrode 108b stellen einen n-Kanal-MOS FET im zweiten Bereich 1202 dar. Die Source-/Drain-Zone 107b wird gemeinsam durch diese beiden n-Kanal-MOSFETs benutzt.
  • Die p+-Source-/Drain-Zonen 106a und 106c sind durch die p-n-Übergänge 155a bzw. 153a elektrisch mit den n+-Source-/Drain-Zonen 107a bzw. 107c verbunden.
  • Die n+-Source-/Drain-Zonen 107h und 107i sowie die entsprechende Gate-Elektrode 108c stellen einen n-Kanal-MOSFET im ersten Bereich 101 dar. Die p+-Source-/Drain-Zonen 106h und 106i sowie die entsprechende Gate-Elektrode 108e stellen einen p-Kanal-MOSFET im zweiten Bereich 102 dar.
  • Die n+-Source-/Drain-Zonen 107h und 107i sind durch die p-n-Übergänge 152a bzw. 152b elektrisch mit den p+-Source-/Drain-Zonen 106h bzw. 106i verbunden. Weiter sind die n+-Source-/Drain-Zonen 107h und 107i durch die p-n-Übergänge 151a bzw. 151b elektrisch mit den p+-Source-/Drain-Zonen 106c bzw. 106d verbunden. Die p+-Source-/Drain-Zonen 106h und 106i sind durch die p-n-Übergänge 154a bzw. 154b elektrisch mit den n+-Source-/Drain-Zonen 107c bzw. 107d verbunden.
  • Die p+-Source-/Drain-Zonen 106d und 106e sowie die entsprechende Gate-Elektrode 108d stellen einen p-Kanal-MOSFET im ersten Bereich 101 dar. Die p+-Source-/Drain-Zonen 106e und 106f sowie die entsprechende Gate-Elektrode 108g stellen einen p-Kanal-MOSFET im ersten Bereich 101 dar. Die p+-Source-/Drain-Zonen 106f und 106g sowie die entsprechende Gate-Elektrode 108h stellen einen p-Kanal-MOSFET im ersten Bereich 101 dar.
  • Die n+-Source-/Drain-Zonen 107d und 107e sowie die entsprechende Gate-Elektrode 108f stellen einen n-Kanal-MOSFET im zweiten Bereich 102 dar. Die n+-Source-/Drain-Zonen 107e und 107f sowie die entsprechende Gate-Elektrode 108g stellen einen n-Kanal-MOSFET im zweiten Bereich 102 dar. Die n+-Source-/Drain-Zonen 107f und 107g sowie die entsprechende Gate-Elektrode 108h stellen einen n-Kanal-MOSFET im zweiten Bereich 102 dar.
  • Die p+-Source-/Drain-Zonen 106d und 106e sind durch die p-n-Übergänge 153b bzw. 155b elektrisch mit den n+-Source-/Drain-Zonen 107d bzw. 107e verbunden. Die p+-Source-/Drain-Zone 106g ist durch den p-n-Übergang 156 elektrisch mit der n+-Source-/Drain-Zone 107g verbunden.
  • Die p+-Source-/Drain-Zone 106b ist aufgrund eines rechteckigen Raumes nicht elektrisch mit der n+-Source-/Drain-Zone 107b verbunden. Die p+-Source-/Drain-Zone 106f ist aufgrund eines rechteckigen Raumes nicht elektrisch mit der n+-Source-/Drain-Zone 107f verbunden.
  • Somit sind fünf p-Kanal-MOSFETs und ein n-Kanal-MOSFET gleichmäßig in dem ersten Bereich 101 entlang seiner Längsachse angeordnet. Die Anzahl der MOSFETs in dem ersten Bereich 101 beträgt sechs. Auf ähnliche Weise sind fünf n-Kanal-MOSFETs und ein p-Kanal-MOSFET gleichmäßig in dem zweiten Bereich 101 entlang seiner Längsachse angeordnet. Die Anzahl der MOSFETs in dem zweiten Bereich 102 beträgt sechs. Daher beträgt die Gesamtanzahl der MOSFETs in dieser Einheitszelle zwölf.
  • Eine lineare Stromversorgungsleitung 111 zum Liefern einer Stromversorgungsspannung oder eines Stromversorgungspotentials VDD ist über dem ersten Bereich 101 so ausgebildet, dass sie sich horizontal entlang der Längsachse des ersten Bereichs 101 erstreckt. Die Stromversorgungsleitung 111 ist durch entsprechende Kontaktlöcher 110 elektrisch mit den p+-Source-/Drain-Zonen 106b und 106f verbunden.
  • Eine lineare Masseleitung 112 zum Liefern einer Massespannung oder eines Massepotentials GND ist über dem zweiten Bereich 102 so ausgebildet, dass sie sich horizontal entlang der Längsachse des zweiten Bereichs 102 erstreckt, wobei die Masseleitung 112 parallel zur Stromversorgungsleitung 111 verläuft. Die Masseleitung 112 ist durch entsprechende Kontaktlöcher 1210 elektrisch mit den n+-Diffusionszonen 107b und 107f verbunden.
  • Eine Metallverdrahtungsleitung 113 ist mit den Polysilizium-Gate-Elektroden 108a, 108c und 108d durch die entsprechenden Kontaktlöcher 110 verbunden. Die Verdrahtungsleitung 113 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 2-1-Auswahlschaltkreises in 6 verbunden, an den ein Auswahlsignal S angelegt wird.
  • Eine Metallverdrahtungsleitung 114 ist mit der Polysilizium-Gate-Elektrode 108h und dem p-n-Übergang 151b durch die entsprechenden Kontaktlöcher 110 verbunden.
  • Eine Metallverdrahtungsleitung 115 ist mit den Polysilizium-Gate-Elektroden 108e und 108f sowie der n+-Source-/Drain-Zone 107a durch die entsprechenden Kontaktlöcher 110 verbunden.
  • Eine Metallverdrahtungsleitung 103 ist mit der Polysilizium-Gate-Elektrode 108d durch das entsprechende Kontaktloch 110 verbunden. Die Verdrahtungsleitung 103 ist elektrisch mit einem ersten Eingangsanschluss (nicht gezeigt) des 2-1-Auswahlschaltkreises in 6 verbunden, an den ein erstes Eingangssignal A0 angelegt wird.
  • Eine Metallverdrahtungsleitung 104 ist mit der Polysilizium-Gate-Elektrode 108b durch das entsprechende Kontaktloch 110 verbunden. Die Verdrahtungsleitung 104 ist elektrisch mit einem zweiten Eingangsanschluss (nicht gezeigt) des 2-1-Auswahlschaltkreises in 6 verbunden, an den ein zweites Eingangssignal B0 angelegt wird.
  • Eine Metallverdrahtungsleitung 105 ist mit der n+-Source-/Drain-Zone 107g durch das entsprechende Kontaktloch 110 verbunden. Die Verdrahtungsleitung 105 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des 2-1-Auswahlschaltkreises in 6 verbunden, von dem ein Ausgangssignal X abgeleitet wird.
  • Anders als die in 1 und 4 gezeigten, oben erläuterten herkömmlichen Layouts weist der erste Bereich 101 sowohl p- als auch n-Kanal-MOSFETs auf, die horizontal entlang der Längsachse des Bereichs 101 ausgerichtet sind. Der zweiten Bereich 102 weist sowohl p- als auch n-Kanal-MOSFETs auf, die horizontal entlang der Längsachse des Bereichs 102 ausgerichtet sind.
  • Wie in 7 mit 13 gezeigt, ist eine verdeckte Siliziumoxidschicht 302 auf einer Hauptfläche eines p-leitenden Einkristall-Siliziumsubstrats 303 ausgebildet. Eine Einkristall-Siliziumschicht 304 ist auf der verdeckten Oxidschicht 302 ausgebildet. Die Siliziumschicht 304 ist gemäß dem Muster oder Layout der Source-/Drain-Zonen in den ersten und den zweiten Bereich 101 und 102 unterteilt. Die Teilbereiche der Siliziumschicht 304, in denen die p+-Source-/Drain-Zonen ausgebildet sind, ist n-leitend, und diejenigen, in denen die n+-Source-/Drain-Zonen ausgebildet sind, ist p-leitend.
  • Die Stromversorgungsspannung oder das Stromversorgungspotential VDD wird an die n+-Source-/Drain-Zonen 106b und 106f durch die entsprechenden Durchgangsbohrungen 110 angelegt. Die Massespannung oder das Massepotential GND wird an die p+-Source-/Drain-Zonen 107b und 107f durch die entsprechenden Durchgangsbohrungen 110 angelegt.
  • Wie aus 7 und 13 deutlich hervorgeht, sind die Oberflächenbereiche 301 jeder Gate-Elektrode und jeder Source-/Drain-Zone zur Verringerung des elektrischen Widerstandes aus Silizid gefertigt. Anders gesagt sind die Oberflächen jeder Gate-Elektrode und jeder Source-/Drain-Zone jeweils mit Silizidschichten 301 bedeckt.
  • Der an jeden p-n-Übergang der benachbarten p+- und n+-Source-/Drain-Zonen angrenzende Bereich dient als Zwischenverbindungs-Diffusionszone.
  • Da die integrierte Halbleiterschaltkreisvorrichtung gemäß der ersten Ausführungsform ein SOI-Substrat aufweist, ist kein Trog in der Siliziumschicht 304 vorgesehen. Daher können eine Source-/Drain-Zone eines p-Kanal-MOSFET und diejenige eines n-Kanal-MOSFET dort, wo ihre elektrischen Potentiale gleich sind, mit Hilfe einer Zwischenverbindungs-Diffusionszone elektrisch miteinander verbunden sein.
  • Falls die Silizidschichten 301 nicht jeweils in den benachbarten p+- und n+-Source-/Drain Zonen ausgebildet sind, ereignet sich an dem entsprechenden p-n-Übergang ein Spannungsabfall, der einer typischen p-n-Übergangsdiode entspricht. Die Silizidschichten 301 heben diesen Spannungsabfall auf.
  • Das Bezugszeichen 602 bezeichnet ein Dielektrikum jedes der n- und p-Kanal-MOSFETs. Ein unterer Teil des Dielektrikums 602 dient als Gate-Isolator, und ein Paar seiner Seitenteile dienen als Seitenwand-Abstandhalter.
  • Das Bezugszeichen 603 bezeichnet eine Zwischenschicht-Dielektrikumschicht, die ausgebildet ist, um die Silizidschichten 301 und die unbedeckten Dielektrika 602 zu bedecken. Die Stromversorgungs- und die Masseleitung 111 bzw. 112 sowie die Metallverdrahtungsleitungen 103, 104, 105, 113, 114 und 115 sind, wie in 9 bis 13 gezeigt, auf der Zwischenschicht-Dielektrikumschicht 603 angeordnet.
  • Das Bezugszeichen 604 bezeichnet eine weitere Zwischenschicht-Dielektrikumschicht, die auf der Zwischenschicht-Dielektrikumschicht 603 ausgebildet ist, um die Stromversorgungs- und die Masseleitung 111 bzw. 112 sowie die Metallverdrahtungsleitungen 103, 104, 105, 113, 114 und 115 zu bedecken.
  • Die p- und n-Kanal-MOSFETs, die die gemeinsame Gate-Elektrode 108g verwenden, an welche die Metallverdrahtungsleitung 103 für das erste Eingangssignal A0 angeschlossen ist, stellen einen CMOS-Inverter 205a in 6 dar. Die p- und n-Kanal-MOSFETs, die die gemeinsame Gate-Elektrode 108b verwenden, an welche die Metallverdrahtungsleitung 104 für das zweite Eingangssignal B0 angeschlossen ist, stellen einen CMOS-Inverter 205b in 6 dar.
  • Die p- und n-Kanal-MOSFETs, die die gemeinsame Gate-Elektrode 108a verwenden, an welche die Metallverdrahtungsleitung 113 für das Auswahlsignal S angeschlossen ist, stellen einen CMOS-Inverter 205c in 6 dar. Die p- und n-Kanal-MOSFETs, die die gemeinsame Gate-Elektrode 108h verwenden, stellen einen CMOS-Inverter 205d in 6 dar.
  • Die zwei p-Kanal-MOSFETs, die die Gate-Elektroden 108d und 108e verwenden sowie zwei n-Kanal-MOSFETs, die die Gate-Elektroden 108c und 108f verwenden, stellen CMOS-Transfergatter 206a bzw. 206b in 6 dar.
  • Mit dem CMOS-SOG-Array gemäß der ersten Ausführungsform wird aufgrund der elektrischen Verbindung der p- und n-Kanal-MOSFETs mittels der Zwischenverbindungs-Diffusionszonen keine Metallverdrahtungsleitung zu diesem Zweck benötigt. Daher wird die Chipfläche im Vergleich zu dem in 4 gezeigten herkömmlichen Layout bei einem Berechnungsgesetz, bei dem die Gate-Länge 0,35 μm beträgt, um ca. 30% verringert.
  • Zusätzlich wird die Anzahl der Metallverdrahtungsleitungen, obwohl sie in dem herkömmlichen Layout wie in 4 gezeigt mit Ausnahme der Stromversorgungs- und der Masseleitung sieben beträgt, in der ersten Ausführungsform auf drei reduziert. Dies verringert die Chipfläche der Metallverdrahtungsleitungen und erhöht das Integrationsniveau oder die Integrationsdichte der p- und n-Kanal-MOSFETs.
  • ZWEITE AUSFÜHRUNGSFORM
  • 14 bis 17 zeigen ein CMOS-SOG-Array gemäß einer zweiten Ausführungsform, welches einen Logikblock eines in 15 gezeigten 4-1-Auswahlschaltkreises aufweist.
  • Wie in 14 gezeigt, sind ein erster rechteckiger Bereich 401a, ein zweiter rechteckiger Bereich 402a, ein dritter rechteckiger Bereich 401b und ein vierter rechteckiger Bereich 402b so ausgebildet, dass sie an ihren Schnittstellen oder Randzonen in Kontakt sind, wobei sie eine Einheitszelle bilden. Diese Bereiche 401a, 402a, 401b und 402b sind an den Schnittstellen oder Randzonen elektrisch verbunden. Kein Isolationsbereich ist zwischen zwei benachbarten der Bereiche 401a, 402a, 401b und 402b angeordnet.
  • Zwei Stromversorgungsleitungen 411a und 411b zur Lieferung einer Spannung VDD sind in dem zweiten und dem dritten Bereich 402a bzw. 401b so ausgebildet, dass sie sich jeweils entlang deren Längsachsen erstrecken. Zwei Masseleitungen 412a und 412b zur Lieferung eines Massepotentials GND sind in dem ersten und dem vierten Bereich 401a bzw. 402b so ausgebildet, dass sie sich jeweils entlang deren Längsachsen erstrecken. Die Stromversorgungsleitungen 411a und 411b sowie die Masseleitungen 412a und 412b sind zueinander parallel.
  • Obwohl dieses Layout zahlreiche IGFETs beinhaltet, die um den ersten bis vierten Bereich 401a, 402a, 401b und 402b angeordnet sind, sind sie hier aus Gründen der Vereinfachung nicht gezeigt.
  • In dem ersten Bereich 401a sind drei Polylilizium-Gate-Elektroden 408a, 408b und 408c entlang der Längsachse des Bereichs 401a in gleichmäßigen Abständen angeordnet. Diese Gate-Elektroden 408a, 408b und 408c erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 401a. Die Gate-Elektrode 408c verläuft über den ersten und den zweiten Bereich 401a und 402a. Die Gate-Elektroden 408a und 408b verlaufen nur über den ersten Bereich 401a.
  • Zwei p+-Diffusionszonen oder Source-/Drain-Zonen 406a und 406b sowie vier n+-Diffusionszonen oder Source-/Drain-Zonen 407a, 407b, 407c und 407d sind in dem ersten Bereich 401a ausgebildet.
  • Die p+-Source-/Drain-Zonen 406a und 406b sowie die entsprechende Gate-Elektrode 408a stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 407a und 407b sowie die entsprechende Gate-Elektrode 408b stellen einen n-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 407c und 407d sowie die entsprechende Gate-Elektrode 408c stellen einen n-Kanal-MOSFET dar.
  • In dem zweiten Bereich 402a sind zwei Polylilizium-Gate-Elektroden 408d und 408e sowie die gemeinsame Gate-Elektrode 408c entlang der Längsachse des Bereichs 402a in gleichmäßigen Abständen angeordnet. Diese Gate-Elektroden 408d und 408e erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 402a. Die Gate-Elektroden 408d und 408e verlaufen nur über den zweiten Bereich 402a.
  • Zwei n+-Diffusionszonen oder Source-/Drain-Zonen 407e und 407f sowie vier p+-Diffusionszonen oder Source-/Drain-Zonen 406c, 406d, 406e und 406f sind in dem zweiten Bereich 402a ausgebildet.
  • Die n+-Source-/Drain-Zonen 407e und 407f sowie die entsprechende Gate-Elektrode 408d stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406c und 406d sowie die entsprechende Gate-Elektrode 408e stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406e und 406f sowie die entsprechende Gate-Elektrode 408c stellen einen p-Kanal-MOSFET dar.
  • In dem dritten Bereich 401b sind fünf Polylilizium-Gate-Elektroden 408f, 408g, 408h, 408i und 408j entlang der Längsachse des Bereichs 401b in gleichmäßigen Abständen angeordnet. Diese Gate-Elektroden 408f, 408g, 408h, 408i und 408j erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 401b. Die vier Gate-Elektroden 408f, 408g, 408h und 408i verlaufen nur über den dritten Bereich 401b. Die Gate-Elektrode 408j verläuft über den dritten und den vierten Bereich 401b und 402b.
  • Vier n+-Diffusionszonen oder Source-/Drain-Zonen 407g, 407h, 407i und 407j sowie sechs p+-Diffusionszonen oder Source-/Drain-Zonen 406g, 406h, 406i, 406j, 406k und 406l sind in dem dritten Bereich 401b ausgebildet.
  • Die n+-Source-/Drain-Zonen 407g und 407h sowie die entsprechende Gate-Elektrode 408f stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406g und 406h sowie die entsprechende Gate-Elektrode 408g stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406i und 406j sowie die entsprechende Gate-Elektrode 408h stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 407i und 407j sowie die entsprechende Gate-Elektrode 408i stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406k und 406l sowie die entsprechende Gate-Elektrode 408j stellen einen p-Kanal-MOSFET dar.
  • In dem vierten Bereich 402b sind fünf Polylilizium-Gate-Elektroden 408k, 408l, 408m, 408n und 408j entlang der Längsachse des Bereichs 402b in gleichmäßigen Abständen angeordnet. Diese Gate-Elektroden 408k, 408l, 408m, 408n und 408j erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 402b. Die vier Gate-Elektroden 408k, 408l, 408m und 408n verlaufen nur über den vierten Bereich 402b. Die Gate-Elektrode 408j verläuft über den dritten und den vierten Bereich 401b und 402b.
  • Vier p+-Diffusionszonen oder Source-/Drain-Zonen 406m, 406n, 406o und 406p sowie sechs n+-Diffusionszonen oder Source-/Drain-Zonen 407k, 407l, 407m, 407n, 407o und 407p sind in dem vierten Bereich 402b ausgebildet.
  • Die p+-Source-/Drain-Zonen 406m und 406n sowie die entsprechende Gate-Elektrode 408k stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 407k und 407l sowie die entsprechende Gate-Elektrode 408l stellen einen n-Kanal-MOSFET dar. Die n+-Sour ce-/Drain-Zonen 407m und 407 sowie die entsprechende Gate-Elektrode 408m stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 406o und 406p sowie die entsprechende Gate-Elektrode 408n stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 407o und 407p sowie die entsprechende Gate-Elektrode 408j stellen einen n-Kanal-MOSFET dar.
  • Die p+-Source-/Drain-Zonen 406a und 406b sind durch entsprechende p-n-Übergänge elektrisch mit den n+-Source-/Drain-Zonen 407e bzw. 407f verbunden. Die n+-Source-/Drain-Zonen 407a und 407b sind durch entsprechende p-n-Übergänge elektrisch mit den p+-Source-/Drain-Zonen 406c bzw. 406d verbunden. Die p+-Source-/Drain-Zone 406b ist durch einen entsprechenden p-n-Übergang elektrisch mit der n+-Source-/Drain-Zone 407a verbunden. Die n+-Source-/Drain-Zone 407f ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 406c verbunden.
  • Die n+-Source-/Drain-Zone 407c ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 406e verbunden.
  • Die n+-Source-/Drain-Zonen 407g und 407h sind durch entsprechende p-n-Übergänge elektrisch mit den p+-Source-/Drain-Zonen 406m bzw. 406n verbunden. Die n+-Source-/Drain-Zone 407h ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 406g verbunden. Die p+-Source-/Drain-Zonen 406g und 406h sind durch entsprechende p-n-Übergänge elektrisch mit den n+-Source-/Drain-Zonen 407k bzw. 407l verbunden. Die p+-Source-/Drain-Zone 406j ist durch einen entsprechenden p-n-Übergang elektrisch mit der n+-Source-/Drain-Zone 407l verbunden. Die p+-Source-/Drain-Zonen 406i und 406j sind durch entsprechende p-n-Übergänge elektrisch mit den n+-Source-/Drain-Zonen 407m bzw. 407n verbunden. Die p+-Source-/Drain-Zone 406n ist durch einen entsprechenden p-n-Übergang elektrisch mit der n+-Source-/Drain-Zone 407k verbunden. Die n+-Source-/Drain-Zonen 407i und 407j sind durch entsprechende p-n-Übergänge elektrisch mit den p+-Source-/Drain-Zonen 406o bzw. 406p verbunden. Die n+- Source-/Drain-Zone 407n ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 406o verbunden.
  • Die p+-Source-/Drain-Zone 406k ist durch einen entsprechenden p-n-Übergang elektrisch mit der n+-Source-/Drain-Zone 407o verbunden.
  • Der an jeden p-n-Übergang der benachbarten p+- und n+-Source-/Drain-Zonen angrenzende Bereich dient als Zwischenverbindungs-Diffusionszone.
  • Eine Metallverdrahtungsleitung 420 ist mit der n+-Source-/Drain-Zone 407m in dem vierten Bereich 402b verbunden. Die Verdrahtunglseitung 420 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein erstes Eingangssignal A0 angelegt wird.
  • Eine Metallverdrahtungsleitung 421 ist mit der p+-Source-/Drain-Zone 406p in dem vierten Bereich 402b verbunden. Die Verdrahtunglseitung 421 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein zweites Eingangssignal A1 angelegt wird.
  • Eine Metallverdrahtungsleitung 422 ist mit der n+-Source-/Drain-Zone 407l in dem vierten Bereich 402b verbunden. Die Verdrahtungsleitung 422 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein drittes Eingangssignal A2 angelegt wird.
  • Eine Metallverdrahtungsleitung 423 ist mit der p+-Source-/Drain-Zone 406m in dem vierten Bereich 402b verbunden. Die Verdrahtungsleitung 423 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein viertes Eingangssignal A3 angelegt wird.
  • Eine Metallverdrahtungsleitung 424 ist mit den Gate-Elektroden 408f, 408g, 408h, 408i und 408j in dem dritten Bereich 401b ver bunden. Die Verdrahtungsleitung 424 ist elektrisch mit einem Eingansangschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein erstes Auswahlsignal SO angelegt wird.
  • Eine Metallverdrahtungsleitung 425 ist mit den Gate-Elektroden 408d, 408e und 408c in dem zweiten Bereich 402a verbunden. Die Verdrahtungsleitung 425 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, an den ein zweites Auswahlsignal S1 angelegt wird.
  • Eine Metallverdrahtungsleitung 426 ist mit der p+- und der n+-Source-/Drain-Zone 406b bzw. 407a in dem ersten Bereich 401a verbunden. Die Verdrahtungsleitung 426 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des 4-1-Auswahlschaltkreises in 15 verbunden, von dem ein Ausgangssignal X abgeleitet wird.
  • Eine Metallverdrahtungsleitung 414 ist mit den Gate-Elektroden 408k, 408l, 408m und 408n in dem vierten Bereich 402b verbunden. Die Verdrahtungsleitung 414 verbindet diese Gate-Elektroden 408k, 408l, 408m und 408n elektrisch miteinander.
  • Eine Metallverdrahtungsleitung 415 ist mit den Gate-Elektroden 408a und 408b sowie der n+-Source-/Drain-Zone 407c in dem ersten Bereich 401a verbunden. Die Verdrahtungsleitung 415 verbindet diese Gate-Elektroden 408a und 408b sowie die n+-Source-/Drain-Zone 407c elektrisch miteinander.
  • Die p- und n-Kanal-MOSFETs, die die Gate-Elektroden 408j und 408c verwenden, an welche die Metallverdrahtungsleitungen 424 bzw. 425 für das erste bzw. das zweite Auswahlsignal S0 bzw. S1 angeschlossen sind, stellen die CMOS-Inverter 509a bzw. 509b in 15 dar.
  • Die beiden p-Kanal-MOSFETs, die die Gate-Elektroden 408h und 408n verwenden, sowie die beiden n-Kanal-MOSFETs, die die Gate- Elektroden 408i und 408m verwenden, stellen die CMOS-Transfergatter 508a bzw. 508b in 15 dar. Das erste und das zweite Eingangssignal A0 bzw. A1 werden an die Transfergatter 508a bzw. 508b angelegt. Jedes der CMOS-Transfergatter 508a und 508b dient als der in 6 gezeigte 2-1-Auswahlschaltkreis.
  • Die beiden p-Kanal-MOSFETs, die die Gate-Elektroden 408g und 408k verwenden, sowie die beiden n-Kanal-MOSFETs, die die Gate-Elektroden 408f und 408l verwenden, stellen die in 15 gezeigten Transfergatter 508c bzw. 508d dar. Das dritte und das vierte Eingangssignal A2 bzw. A3 werden an die Transfergatter 508c bzw. 508d angelegt. Jedes der CMOS-Transfergatter 508c und 508d dient als der in 6 gezeigte 2-1-Auswahlschaltkreis.
  • Die beiden p-Kanal-MOSFETs, die die Gate-Elektroden 408a und 408e verwenden, sowie die beiden n-Kanal-MOSFETs, die die Gate-Elektroden 408b und 408d verwenden, stellen die CMOS-Transfergatter 508e bzw. 508f in 15 dar. Die Ausgangssignale der 2-1-Schaltkreise werden an die Transfergatter 508e bzw. 508f angelegt. Jedes der CMOS-Transfergatter 508e und 508f dient als der in 6 gezeigte 2-1-Auswahlschaltkreis.
  • Wie in 16 und 17 gezeigt, weist dieses SOG-Array gemäß der zweiten Ausführungsform im Wesentlichen den gleichen Querschnitt auf wie das der ersten Ausführungsform. Daher wird die Erläuterung hinsichtlich des Querschnitts hier weggelassen, indem die gleichen Bezugszeichen den selben und entsprechenden Elementen in 11 zugeordnet werden.
  • Mit dem CMOS-SOG-Array gemäß der zweiten Ausführungsform wird aufgrund der elektrischen Verbindung der p- und n-Kanal-MOSFETs mittels der Zwischenverbindungs-Diffusionszonen die Anzahl der Metallverdrahtungsleitungen mit Ausnahme der Stromversorgungs- und der Masseleitung auf acht reduziert. Dies verringert die Chipfläche der Metallverdrahtungsleitungen und erhöht das Integrationsniveau oder die Integrationsdichte.
  • Obwohl in der zweiten Ausführungsform der 4-1-Auswahlschaltkreis verwendet wird, kann jeder beliebige (2n – 1)-1-Auswahlschaltkreis verwendet werden, wobei n eine natürliche Zahl ist.
  • DRITTE AUSFÜHRUNGSFORM
  • 18 bis 21 zeigen ein CMOS-SOG-Array gemäß einer dritten Ausführungsform, welches einen Logikblock eines in 19 gezeigten NAND-Schaltkreises mit zwei Eingängen aufweist.
  • Wie in 18 gezeigt, sind ein erster rechteckiger Bereich 701 und ein zweiter rechteckiger Bereich 702 so ausgebildet, dass sie miteinander an ihrer Schnittstelle oder Randzone in Kontakt gebracht werden können, wobei sie eine Einheitszelle bilden. Diese Bereiche 701 und 702 sind an der Schnittstelle oder Randzone elektrisch verbunden. Kein Isolationsbereich befindet sich zwischen den Bereichen 701 und 702.
  • Dieses Layout wird durch zwei Basiszellen 703 gebildet, von denen eine hinsichtlich der vertikalen Mittellinie des Layouts ein Spiegelbild der anderen bildet.
  • Obgleich dieses Layout viele IGFETs aufweist, die um den ersten und den zweiten Bereiche 701 und 702 herum angeordnet sind, sind sie hier aus Gründen der Vereinfachung nicht gezeigt.
  • Eine Stromversorgungsleitung 711 zur Lieferung einer Spannung VDD ist in dem ersten Bereich 701 so ausgebildet, dass sie sich entlang seiner Längsachse erstreckt. Eine Masseleitung 712 zur Lieferung eines Massepotentials GND ist in dem zweiten Bereich 702 so ausgebildet, dass sie sich entlang seiner Längsachse erstreckt. Die Stromversorgungsleitung 711 und die Masseleitung 712 verlaufen parallel zueinander.
  • In dem ersten Bereich 701 sind acht Polysilizium-Gate-Elektroden 708a, 708b, 708c, 708d, 708g, 708h, 708i und 708j entlang der Längsachse des Bereichs 701 in gleichmäßigen Abständen angeord net. Diese Gate-Elektroden 708a, 708b, 708c, 708d, 708g, 708h, 708i und 708j erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 701. Die vier Gate-Elektroden 708a, 708b, 708g und 708h verlaufen über den ersten und den zweiten Bereich 701 und 702. Die Gate-Elektroden 708c, 708d, 708e, 708f, 708i, 708j, 708k und 708l verlaufen nur über den ersten Bereich 701.
  • Acht p+-Diffusionszonen oder Source-/Drain-Zonen 706a, 706b, 706c, 706d, 706g, 706h, 706i und 706j sowie vier n+-Diffusionszonen oder Source-/Drain-Zonen 707e, 707f, 707k und 707l sind in gleichmäßigen Abständen in dem ersten Bereich 701 entlang seiner Längsachse angeordnet.
  • Die p+-Source-/Drain-Zonen 706a und 706b sowie die entsprechende Gate-Elektrode 708a stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706b und 706c sowie die entsprechende Gate-Elektrode 708b stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706c und 706d sowie die entsprechende Gate-Elektrode 708c stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707e und 707f sowie die entsprechende Gate-Elektrode 708d stellen einen n-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707k und 707l sowie die entsprechende Gate-Elektrode 708j stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706g und 706h sowie die entsprechende Gate-Elektrode 708g stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706h und 706i sowie die entsprechende Gate-Elektrode 708h stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706i und 706j sowie die entsprechende Gate-Elektrode 708i stellen einen p-Kanal-MOSFET dar.
  • In dem zweiten Bereich 702 sind acht Polysilizium-Gate-Elektroden 708a, 708b, 708e, 708f, 708g, 708h, 708k und 708l entlang der Längsachse des Bereichs 701 in gleichmäßigen Abständen angeordnet. Diese Gate-Elektroden 708a, 708b, 708e, 708f, 708g, 708h, 708k und 708l erstrecken sich vertikal senkrecht zur Längsachse des Bereichs 702. Die vier Gate-Elektroden 708e, 708f, 708k und 708l verlaufen über den ersten und den zweiten Bereich 701 und 702. Die Gate-Elektroden 708e, 708f, 70k und 708l verlaufen nur über den zweiten Bereich 702.
  • Acht n+-Diffusionszonen oder Source-/Drain-Zonen 707a, 707b, 707c, 707d, 707g, 707h, 707i und 707j sowie vier p+-Diffusionszonen oder Source-/Drain-Zonen 706e, 706f, 706k und 706l sind in gleichmäßigen Abständen in dem zweiten Bereich 702 entlang seiner Längsachse angeordnet.
  • Die n+-Source-/Drain-Zonen 707a und 707b sowie die entsprechende Gate-Elektrode 708a stellen einen n-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707b und 707c sowie die entsprechende Gate-Elektrode 708b stellen einen n-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707c und 707d sowie die entsprechende Gate-Elektrode 708e stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706e und 706f sowie die entsprechende Gate-Elektrode 708f stellen einen p-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706k und 706l sowie die entsprechende Gate-Elektrode 708l stellen einen p-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707g und 707h sowie die entsprechende Gate-Elektrode 708g stellen einen n-Kanal-MOSFET dar. Die n+-Source-/Drain-Zonen 707h und 707i sowie die entsprechende Gate-Elektrode 708h stellen einen n-Kanal-MOSFET dar. Die p+-Source-/Drain-Zonen 706i und 706j sowie die entsprechende Gate-Elektrode 708i stellen einen n-Kanal-MOSFET dar.
  • Die n+-Source-/Drain-Zonen 707e und 707f sind durch entsprechende p-n-Übergänge elektrisch mit den p+-Source-/Drain-Zonen 706e bzw. 706f verbunden. Die n+-Source-/Drain-Zonen 707k und 707l sind durch entsprechende p-n-Übergänge elektrisch mit den p+-Source-/Drain-Zonen 706k bzw. 706l verbunden. Die n+-Source-/Drain-Zone 707e ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 706d verbunden. Die n+-Source-/Drain-Zone 707k ist durch einen entsprechenden p-n-Übergang elektrisch mit der p+-Source-/Drain-Zone 706k verbunden.
  • Die Umgebung jedes p-n-Übergangs der benachbarten p+- und n+-Source-/Drain-Zonen dient als Zwischenverbindungs-Diffusionszone.
  • Eine Metallverdrahtungsleitung 720 ist mit der Gate-Elektrode 708a in dem zweiten Bereich 702 verbunden. Die Verdrahtungsleitung 720 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, an den ein erstes Eingangssignal A0 angelegt wird.
  • Eine Metallverdrahtungsleitung 721 ist mit der Gate-Elektrode 708a in dem zweiten Bereich 702 verbunden. Die Verdrahtungsleitung 721 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, an den ein zweites Eingangssignal A1 angelegt wird.
  • Eine Metallverdrahtungsleitung 722 ist so ausgebildet, dass sie die p+- und n+-Source-/Drain-Zonen 706b und 707a miteinander verbindet. Die Verdrahtungsleitung 722 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des NAND-Schaltkreises mit zwei Eingängen in 19 verbunden, von dem ein Ausgangssignal X abgeleitet wird.
  • Die Stromversorgungsspannung VDD wird an die p+-Source-/Drain-Zonen 706a und 706c angelegt. Die Massespannung GND wird an die n+-Source-/Drain-Zone 707c angelegt.
  • Zusätzlich werden die Stromversorgungs- und die Massespannung an die Gate-Elektroden 708c bzw. 708e angelegt, um die p- und n-Kanal-MOSFETs, welche die Gate-Elektroden 708c und 708e verwenden, nicht-leitend zu halten.
  • Der p- und der n-Kanal-MOSFET 806a bzw. 807a in 19 werden durch den p- bzw. den n-Kanal-MOSFET gebildet, die die gemeinsamen Gate-Elektroden 708a verwenden. Der p- und der n-Kanal-MOSFET 806b bzw. 807b in 19 werden durch den p- bzw. den n-Kanal-MOSFET gebildet, die die gemeinsamen Gate-Elektroden 708b verwenden. So ist der NAND-Schaltkreis mit zwei Eingängen in 19 aufgebaut. Die verbleibenden MOSFETs werden hier nicht verwendet.
  • Wie in 20 und 21 gezeigt, weist dieses Array gemäß der dritten Ausführungsform im Wesentlichen den gleichen Querschnitt auf wie das der ersten Ausführungsform. Daher wird die Erläuterung bezüglich des Querschnitts hier weggelassen, indem die gleichen Bezugszeichen den selben und entsprechenden Elementen in 20 und 21 zugeordnet werden.
  • Mit dem CMOS-SOG-Array gemäß der dritten Ausführungsform wird aus dem selben Grund wie dem in der ersten Ausführungsform die Anzahl von Metallverdrahtungsleitungen mit Ausnahme der Stromversorgungs- und der Masseleitung 711 bzw. 712 auf drei reduziert. Dies verringert die Chipfläche der Metallverdrahtungsleitungen und erhöht das Integrationsniveau oder die Integrationsdichte.
  • VIERTE AUSFÜHRUNGSFORM
  • 22 und 23 zeigen ein CMOS-SOG-Array gemäß einer vierten Ausführungsform, in welchem die beiden in der dritten Ausführungsform gezeigten Basiszellen 703 verwendet werden und ein in 23 gezeigter Zwischenspeicherschaltkreis verwendet wird.
  • Wie in 22 gezeigt, weist dieses Array gemäß der vierten Ausführungsform mit Ausnahme des Musters der Metallverdrahtungsleitungen im Wesentlichen das gleiche Layout und den gleichen Querschnitt wie diejenigen der dritten Ausführungsform auf. Daher wird die Erläuterung bezüglich der gleichen Konfiguration hier weggelassen, indem die gleichen Bezugszeichen den selben und entsprechenden Elementen in 22 zugeordnet werden.
  • In 22 wird die Stromversorgungsspannung VDD an die p+-Source-/Drain-Zone 706b in dem ersten Bereich 701 angelegt, und die Masseleitung wird an die n+-Source-/Drain-Zone 707b in dem zweiten Bereich 702 angelegt.
  • Eine Metallverdrahtungsleitung 1021 ist mit der n+-Source-/Drain-Zone 706f in dem zweiten Bereich 702 verbunden. Die Verdrahtungsleitung 1021 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des Zwischenspeicherschaltkreises in 23 verbunden, an den ein Datensignal D angelegt wird.
  • Eine Metallverdrahtungsleitung 1022 verbindet die Gate-Elektroden 708e und 708f in dem zweiten Bereich 702 miteinander. Die Verdrahtungsleitung 1022 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des Zwischenspeicherschaltkreises in 23 verbunden, an den ein Taktsignal CL angelegt wird.
  • Eine Metallverdrahtungsleitung 1023 verbindet die Gate-Elektroden 708c und 708d in dem ersten Bereich 701 miteinander. Die Verdrahtungsleitung 1023 ist elektrisch mit einem Eingangsanschluss (nicht gezeigt) des Zwischenspeicherschaltkreises in 23 verbunden, an den ein weiteres Taktsignal CLB angelegt wird.
  • Eine Metallverdrahtungsleitung 1024 verbindet die p- und die n+-Source-/Drain-Zonen 706a und 707a und die Gate-Elektrode 708b miteinander. Die Verdrahtungsleitung 1024 ist elektrisch mit einem Ausgangsanschluss (nicht gezeigt) des Zwischenspeicherschaltkreises in 23 verbunden, von dem ein Ausgangssignal Y abgeleitet wird.
  • Eine Metallverdrahtungsleitung 1014 verbindet die p- und die n+-Source-/Drain-Zonen 706e und 707d und die Gate-Elektrode 708a miteinander.
  • Eine Metallverdrahtungsleitung 1015 verbindet die p- und die n+-Source-/Drain-Zonen 706c und 707c miteinander.
  • Die CMOS-Inverter 1106a und 1106b in 23 werden durch den p- und den n-Kanal-MOSFET, die die gemeinsamen Gate-Elektroden 708a verwenden, bzw. den p- und den n-Kanal-MOSFET, die die gemeinsamen Gate-Elektroden 708b verwenden, gebildet. Die CMOS-Transfergatter 1105a und 1105b in 23 werden durch die beiden p-Kanal-MOSFETs bzw. die beiden n-Kanal-MOSFETs gebildet, die die Gate-Elektroden 708c, 708d, 708e bzw. 708f verwenden.
  • Somit wird der in 23 gezeigte Zwischenspeicher-Schaltkreis unter Verwendung einer der beiden Basiszellen 703 in 22 realisiert.
  • Sind zwei Zwischenspeicher-Schaltkreise mit der in 23 gezeigten Konfiguration jeweils in einer der beiden Basiszellen 703 ausgebildet, und sind diese beiden Zwischenspeicher-Schaltkreise seriell miteinander verbunden, so kann ein Flip-Flop-Schaltkreis eines Master-Slave-Typs aufgebaut werden.
  • Mit dem CMOS-SOG-Array gemäß der vierten Ausführungsform wird aus dem selben Grund wie dem in der ersten Ausführungsform die Anzahl von Metallverdrahtungsleitungen mit Ausnahme der Stromversorgungs- und der Masseleitung 711 bzw. 712 auf drei reduziert. Dies verringert die Chipfläche der Metallverdrahtungsleitungen und erhöht das Integrationsniveau oder die Integrationsdichte.

Claims (9)

  1. Integrierte Halbleiterschaltkreisvorrichtung, welche ein CMOS-Sea-of-Gates(SOG)-Array bildet, und welche Folgendes aufweist: (a) eine auf einem isolierenden Substrat (303) ausgebildete Halbleiterschicht; (b) eine erste Vielzahl von IGFETs eines ersten Leifähigkeitstyps; und (c) eine zweite Vielzahl von IGFETs eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, wobei die Halbleiterschicht einen ersten Bereich (101; 401a; 701) aufweist, der sich entlang einer ersten Richtung erstreckt, und einen zweiten Bereich (102; 402a; 702), der sich entlang der ersten Richtung erstreckt, wobei der erste (101; 401a; 701) und der zweite Bereich (102; 402a; 702) einander benachbart sind, dadurch gekennzeichnet, dass einer aus der ersten Vielzahl von IGFETs in dem zweiten Bereich (102; 402a; 702) der Halbleiterschicht liegt, während der Rest der ersten Vielzahl von IGFETs gleichmäßig in dem ersten Bereich (101; 401a; 701) angeordnet ist; wobei einer aus der zweiten Vielzahl von IGFETs in dem ersten Bereich (101; 401a; 701) der Halbleiterschicht liegt, während der Rest der zweiten Vielzahl von IGFETs gleichmäßig in dem zweiten Bereich (102; 402a; 702) angeordnet ist; und wobei der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich (102; 402a; 702) liegt, ein Paar von Source-/Drain-Zonen aufweist, von denen eine durch eine erste Zwischenverbindungs-Diffusionszonen elektrisch mit einer eines Paars von Source-/Drain-Zonen eines angrenzenden aus der restlichen zweiten Vielzahl von IGFETs verbunden ist; und wobei der eine aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich (101; 401a; 701) liegt, ein Paar von Source-/Drain-Zonen aufweist, von denen eine durch eine zweite Zwischenverbindungs-Diffusionszone elektrisch mit einer eines Paars von Source-/Drain-Zonen eines angrenzenden aus der restlichen ersten Vielzahl von IGFETs verbunden ist; und wobei das Paar von Source-/Drain-Zonen des einen aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich (102; 402a; 702) liegt, durch eine dritte bzw. vierte Zwischenverbindungs-Diffusionszone elektrisch mit dem Paar von Source-/Drain-Zonen des einen aus der zweiten Vielzahl von IGFETs verbunden ist, der in dem ersten Bereich (101; 401a; 701) liegt.
  2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie weiter Folgendes aufweist: eine erste Stromversorgungsleitung (111; 411a; 711) zum Liefern eines ersten elektrischen Potentials, die dazu ausgebildet ist, mit dem ersten Bereich (101; 401a; 701) überlappt zu werden; und eine zweite Stromversorgungsleitung (112; 412; 712) zum Liefern eines zweiten elektrischen Potentials, die dazu ausgebildet ist, mit dem zweiten Bereich (102; 402a; 702) überlappt zu werden, wobei die erste (111; 411a; 711) und die zweite Stromversorgungsleitung (112; 412; 712) sich entlang der ersten Richtung des ersten (101; 401a; 701) und zweiten Bereichs (102; 402a; 702) erstrecken.
  3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der eine aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich (102; 402a; 702) liegt, und der eine aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich (101; 401a; 701) liegt, erste und zweite Gate-Elektroden aufweisen, die sich jeweils entlang einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, wobei die ersten und zweiten Gate-Elektroden voneinander getrennt sind und auf einer gleichen Linie liegen.
  4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass sie weiter eine erste und eine zweite Einheitszelle aufweist, wobei jede der ersten und zweiten Einheitszelle den einen aus der ersten Vielzahl von IGFETs, der in dem zweiten Bereich (102; 402a; 702) liegt, und den einen aus der zweiten Vielzahl von IGFETs, der in dem ersten Bereich (101; 401a; 701) liegt, beinhaltet, und wobei die erste und zweite Einheitszelle derart angeordnet sind, dass die zweite Einheitszelle ein Spiegelbild der ersten Zelle bildet.
  5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass ein erster IGFET eines ersten Leitfähigkeitstyps, der in dem ersten Bereich (101) der Halbleiterschicht ausgebildet ist, und ein zweiter IGFET eines zweiten, dem ersten Leitfähigkeitstyp entgegengesetzten Leitfähigkeitstyps, der in dem ersten Bereich (101) der Halbleiterschicht ausgebildet ist, vorgesehen sind, wodurch ein dritter IGFET des ersten Leitfähigkeitstyps, der in dem zweiten Bereich (102) der Halbleiterschicht ausgebildet ist, weiterhin vorgesehen ist, und wobei der dritte IGFET ein drittes Paar von Source-/Drain-Zonen aufweist, wodurch eine des dritten Paars von Source-/Drain-Zonen durch eine zweite Zwischenverbindungs-Diffusionszone elektrisch mit einer des zweiten Paars von Source-/Drain-Zonen verbunden ist.
  6. Vorrichtung nach Anspruch 1 oder 5, dadurch gekennzeichnet, dass die erste Zwischenverbindungs-Diffusionzone durch mindestens eine des ersten Paars von Source-/Drain-Zonen und die eine des zweiten Paars von Source-/Drain-Zonen gebildet wird, und die zweite Zwischenverbindungs-Diffusionszone durch mindestens eine des zweiten Paars von Source-/Drain-Zonen und die eine des dritten Paars von Source-/Drain-Zonen gebildet wird.
  7. Vorrichtung nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die ersten, zweiten und dritten IGFETs erste, zweite und dritte Gate-Elektroden aufweisen, die sich entlang einer zweiten Richtung jeweils senkrecht zu der ersten Richtung erstrecken, und wobei die zweiten und dritten Gate-Elektroden voneinander getrennt sind und auf einer gleichen Linie liegen.
  8. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass sie weiter einen vierten IGFET des zweiten Leitfähigkeitstyps aufweist, der in dem zweiten Bereich (102) ausgebildet ist, wobei der vierte IGFET ein viertes Paar von Source-/Drain-Zonen aufweist, und wobei eine des vierten Paars von Source-/Drain-Zonen elektrisch mit einer des dritten Paars von Source-/Drain-Zonen verbunden ist, die nicht elektrisch mit der zweiten Zwischenverbindungs-Diffusionszone verbunden ist.
  9. Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass sie weiter eine erste und eine zweite Einheitszelle aufweist, wobei jede der ersten und zweiten Einheitszelle die ersten, zweiten und dritten IGFETs und die ersten und zweiten Zwischenverbindungs-Diffusionszonen beinhaltet, und wobei die erste und die zweite Einheitszelle derart angeordnet sind, dass die zweite Einheitszelle ein Spiegelbild der ersten Zelle bildet.
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