DE1789138B2 - Aus einheitszellen aufgebaute lsi- schaltung - Google Patents

Description

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Die Erfindung betrifft eine LSI-Schaltung nach dem Gattungsbegtiff des Patentanspruchs 1.

Die bestmögliche Ausnutzung der Schaltungsfläche einer LSI-Schaltung ist durch die Nach-Maß-Methode (Custom-Methode) gewährleistet, wobei die einzelnen Funktions- oder Systemkonstruktionen sowohl hinsichtlich der Auslegung der Schaltungselemente als auch hinsichtlich der metallischen Schaltungsverbindungen jeweils »nach Maß«, d. h. entsprechend den jeweiligen schaltungsmäßigen Erfordernissen, entworfen werden. Dies setzt jedoch voraus, daß für jeden neuen Funktions- oder Systementwurf ein neuer Satz von Fabrikationsmasken konstruiert und hergestellt werden muß. Derzeit sind die Kosten eines neuen Fabrikationsmaskensatzes für jede neue LSI-Einheit so hoch, daß sie nur bei Großaufträgen, nicht dagegen bei Klein- oder Einzelaufträgen tragbar sind.

Eine andere Möglichkeit der Bewältigung der konstruktiven Aufgaben der LSI-Schaltungstechnik ist die sogenannte Standardschablonen-Methode (Master-Slice-Methode). Dabei verteilen sich die Kosten der Fabrikationsmasken auf die verschiedenen Funktionsoder Systementwürfe, mit Ausnahme der für die Metallisierung, d. h. beim letzten Verfahrensschritt der Herstellung verwendeten Maske oder Masken. Das heißt, es werden bei gegebener Auslegung der Schaltungselemente für jeden Funktionsentwurf die gleichen Standardschablonen-Fabrikationsmasken wie Diffusions- und Isolierungsmasken verwendet, während ^s für jeden neuen oder andersartigen Entwurf andere Metallisierungsmasken benötigt werden. Fs liegt also jie Auslegung de; Sehahtingskomponenten fts;, und lediglich das Metallisierungsmuster wird für jeden neuen Anwendungszweck nach Maß entworfen. Der Erfolg dieser konstruktiven Methode hängt davon ab, ob mit einer gegebenen Auslegung der Schaltungselemente eine angemessene Anzahl unterschiedlicher Anwendungsmöglichkeiten mit ausreichender funktioneller Komplexheit oder Vielseitigkeit erzielt werden kann. Es ist daher wichtig, daß die Schaltungselemente so ausgelegt werden, daß nicht nur die verfügbare Schaltungs- oder Substratfläche möglichst gut ausgenützt, sondern auch die ganze Anordnung hinsichtlich der Möglichkeit der Realisierung unterschiedlicher Funktionen durch entsprechendes Verschalten ausreichend flexibel gestaltet wird.

Bei der Standardschablonen-Methode werden im allgemeinen die Schaltungselemente so ausgelegt oder organisiert, daß sich eine Anordnung von im wesentlichen identischen Schaltungszellen (die in Standardausführung ausgebildet sein können) ergibt. Diese Zellen können als Bausteine mit fester oder veränderlicher funktioneller Identität angesehen werden. Eine identitätsfeste Zelle kann beispielsweise ein NOR-Glied sein, wobei jede neue Anwendung sich durch entsprechend unterschiedliche Verschaltung ergibt. Eine solche Anordnung mit identitätsfesten Zellen ist unter Umständen nicht zufriedenstellend, da sie in ihrer konstruktiven Flexibilität beschränkt und in der Ausnützung der Substratfläche mangelhaft ist. Sodann ist die konstruktive Flexibilität dadurch beschränkt, daß für die Erfüllung der Systemfunktionen in diesem Fall nur NOR-Glieder verwendet werden können. Ein weiterer Mangel besteht darin, daß in vielen Fällen nicht alle Eingänge eines Verknüpfungsgliedes verwendet werden , so daß die von nicht verwendeten Eingangselementen eingenommene Fläche unnötig vergeudet wird. Außerdem lassen sich mit einer Anordnung aus identitätsfesten Zellen bestimmte Schaltungsfunktionen, beispielsweise tastbare Flipflops, nicht realisieren. Dagegen bietet die identitätsveränderliche Zelle eine solche Flexibilität hinsichtlich der funktionellen Identität einer Zelle, einer Zellengruppe, der Teile einer Zelle sowie verschiedener Kombinationen dieser Elemente, daß die funktionell Vielseitigkeit der gesamten Anordnung stark vergrößert wird und ihre Kosten gerechtfertigt sind.

Ein besonderes Problem bei derartigen LSI-Schaltungen stellt die Verschaltung der einzelnen Zellen untereinander und ihr Anschluß an gemeinsame Versorgungsleitungen dar. Aus der US-PS 33 12 871 ist zwar bereits eine integrierte Schaltungsanordnung mit in Spalten oder Zeilen angeordneten, aktive Bauelemente enthaltenden Zellen bekannt, für deren Verschaltung in den Korridoren zwischen den Zellen eine Anzahl von Verbindungsleiterstücken ausgebildet sind, und zwar durch Metallisierung oder durch entartete Dotierung des Halbleitersubstrates. Dotierte Verbindungsleiter haben den Vorteil, daß sie gleichzeitig mit den aktiven Bauelementen hergestellt werden können und häufig kleiner sein können als metallische Leiter. Zum Anschluß der Verbindungsleiter an die aktiven Bauelemente sind aber bei der bekannten Schaltungsanordnung gesonderte Leiter in einer zweiten Leiterebene erforderlich, die durch Löcher in einer isolierenden Zwischenschicht einerseits die Verbindungsleiter und andererseits Anschlußklemmen der Bauelemente kontaktieren. Diese gesonderten Leiter beschränken die konstruktiven Möglichkeiten bei der Verschaltung.

Aufgabe der ί-τίίικΐιιηί: is\ eine LSI-Scrolinm*

inzugeben, bei der die Anzahl der Verbindungen vesentlich geringer ist als bei den bekannten integrieren Großschaltungen.

Diese Aufgabe wird durch die im Patentanspruch 1 ^kennzeichnete Schaltung gelöst.

Die angegebene Schaltung hat den Vorteil, daß ein TYansistorgebiet auf der einen Seite eines Korridors mit einem Transistor auf der anderen Korridorseite verbunden oder auch ein Teil desselben sein kam, ohne daß die Verbindung durch einen gesonderten Leiter hergeste'it werden muß. Durch das diffundierte Verbindungsgebiet können ferner häufiig gesonderte Metallisierungsschichten eingespart werden. Zugleich wird eine größere Packungsdichte der Bauelemente ermöglicht. Ferner ergibt sich eine bessere Flexibilität, da Transistoren aus verschiedenen Zellen: in Reihe oder parallel geschaltet oder auch gemeinsam durch einen einzigen Kontakt an eine Versorgungsleitung angeschlossen werden können, die ohne Behinderung durch andere Leiter durch die Korridore verlaufen kann.

Ein bevorzugtes Ausführungsbeispiel der Erfindung wird an Hand der Zeichnung näher erläutert. Es zeigt

Fig. 1 das Schaltschema der Standard· oder Einheitszelle unter Verwendung konventioneller Schaltsymbole;

F i g. 2 das Schaltschema der Einheitszelle nach F i g. 1 bei Verschaltung als Inverter;

F i g. 3 das Schaltschema der Einheitszelle nach F i g. 1 bei Verschaltung als zweieingängiges Logikgatter;

Fig.4 das Schaltschema einer einbitigen Verzögerungsstufe eines dynamischen Schieberegisters;

F i g. 5 das Blockschaltschema des Verschakungsmusters der LSl-Anordnung:

F i g. 6 eine Grundrißdarstellung von vier Zellen der LSl-Anordnung nach Fig.5 unter Veranschaulichung der Einheitszelle; F i g. 7 einen Schnitt entlang der Linie Μ-Λ/'in F i g. 6;

F i g. 8 ein Schaltschema, das den Ableitweg in einer dynamischen Logikanordnung veranschaulicht:

Fig.9 das Blockschaltschema einer dynamischen Logikanordnung gemäß einem weiteren Aspekt der Erfindung.

Die Erfindung läßt sich mit gitterisolierten Feldeffektbauelementen beliebigen Leitungstyps, die ein gemeinsames Substrat aus einem geeigneten Material wie Glas, Saphir, Halbleitermaterial u.dgl. teilen, realisieren. Im vorliegenden Fall werden beispielsweise giuerisoliertc Feldeffektbiuelemente des Metall-Oxid-Halbleiter-Typs (MOS) vom p-Leitungstyp (p-MOS-Bauelcmcntc) verwendet. Als Halbleitermaterial kann ein beliebiges derjenigen Materialien, die allgemein für die Hersteilung von gitterisolierten Feldeffektbauelementen in der Halbleitertechnik verwendet werden, dienen. Im vorliegenden Fall ist beispielsweise vorausgesetzt, daß sämtliche Halbleitermaterialien, außer wenn anders angegeben, aus Silicium bestehen.

F i g. 1 zeigt das Sehaltschema der Standard- oder Einheitszelle 50 unter Verwendung konventionelle!' Schaltsymbole. Die Einheitszelle 50 enthält zwei p-MOS-Bauelemente 20 und 21. die aufgrund ihrer verhältnismäßig großen Transkonduktanz (gm) sich als Inverterclementc eignen. Ferner enthält die Zelle 50 ein drittes p-MOS-Bauelement 22 mit verhältnismäßig kleiner Transkonduktanz (gni). Das p-MÜS-Bnuelernen¹. 22 kann als Lastelement für die Invcitereiemente 20 um.; 21 verwendet werden. Das vierte p-MOS-Bauelement <>s 23, das eine Transkonduktanz (gm) mittlerer. Wertes hat. kann als Übertragung*· oder Koppelelement in snwfihl dvnamischen als auch suit .-."hen i.ogikanwen düngen dienen.

Jedes der p-MOS-Bauelemente hat einen Kanal oder Leitungsweg, der an seinen Enden durch ein Quellengebiet und ein Abflußgebiet (für die Bauelemente 20, 21 und 22 durch angehängte Kleinbuchstaben s bzw. d bezeichnet) begrenzt ist. Beispielsweise hat das p-MOS-Bauelement 22 ein Quellengebiet 22s und ein Abflußgebiet 22d, wobei diese Bezeichnungen auf der normalen Anwendung der Bauelemente 20, 21 und 22 beruhen. Die Bezeichnungen für Quelle und Abfluß sind jedoch, je nachdem ob das Bauelement als Quellenfolger oder in Quellenschaltung arbeitet, untereinander austauschbar. Da das p-MOS-Bauelement 23 normalerweise als Übertragungsgatter verwendet wird, sind das Quellengebiet und das Abflußgebiet in Fig. 1 lediglich durch die Bezugsnummern 26 und 27 bezeichnet. Außerdem hat jedes p-MOS-Bauelement ein Gittergebiet, das den betreffenden Kanal überlagert und von ihm durch eine verhältnismäßig dünne Isolierschicht isoliert ist. Das Gittergebiet ist jeweils durch den angehängten Kleinbuchstaben g bezeichnet. Beispielsweise ist das Gittergebiet des p-MOS-Bauelements 20 mit 20g bezeichnet.

Die Einheitszeile 50 hat zwei unbedingte funktioneile Kontaktpunkte 24 und 25. Der Kontaktpunkt 24 stellt eine feste Verbindung der Quellengebiete 20s und 21s dar. Der Kontakt 25 stellt eine feste Verbindung des Quellengebiets 22s und des Quellen-Abflußgebietes 26 des p-MOS-Bauelements 23 dar.

Ferner sind eine Anzahl von bedingten oder wahlweise Kontaktpunkten 1 bis 13 vorgesehen. Die bedingten Kontakte 3 und 9 sind den unbedingten Kontakten 24 bzw. 25 zugeordnet. Die bedingten Kontakte 4 und 5 sind den Abflußgebieten 20c/bzw. 21 d zugeordnet. Der bedingte Kontakt 8 ist dem Quellen-Abflußgebiet 27 des p-MOS-Bauelements 23 zugeordnet. Die bedingten Kontakte 1, 2, 6 und 7 sind den Gittergebieten 20g, 2\g, 22g bzw. 23g zugeordnet. Die restlichen bedingten Kontakte 10, 11, 12 und 13 dienen zum Anschluß der Zelle 50 an verschiedene Speiseleitungen. Beispielsweise dienen die Kontakte 12 und 13 zum Anschluß an Masse Grd bzw. an die Stromversorgung Vdd. während die Kontakte 10 und 11 zum Anschluß an zwei Taktsignalleitungen Φ 1 bzw. Φ 2 dienen.

Ein weiterer fester oder unbedingter funktioneller Anschluß 28 verbindet das Abflußgebiet 22c/ mit der mit Vdd bezeichnet en Speiseleitung.

Die Einheitszelle 50 eignet sich zur Verwendung als identitätsveränderlicher Baustein in einer LSl-Anordnung zur Realisierung gewünschter digitaler Systeme wie Addierer, Schieberegister, Zähler und anderer Logikschaltsysteme. Um ein gewünschtes System zu realisieren, gibt der Konstrukteur der Einheitszelle, einer Gruppe von Einheitszellen.Teilen von Einheitszellen oder beliebigen Kombinationen dieser Elemente eine funktionell Identität, indem er die elektrischen oder funktionellen Anschlüsse der bedingten oder wahlweisen Kontakte 1 bis 13 spezifiziert. In F i g. 2, 3 und 4 sind einige Beispiele funktioneller Identitäten, die der Einheitszelle oder mehreren Einheitszellen oder Tciicn derselben erteilt werden können, wobei die Speisespannung fiii die p-MOS-Schaltungen mit — Vdd bezeichnet ist.

Durch Verwendung des Inverterelements 20 in Ve-bindung mit dem Lastelement 22 kann der F.inheits'/dle die Identität eines Inverters gegeben werden. Dies ist in !-" 1 g. 2 für statische l.ogikanwendun-

gen dadurch veranschaulicht, daß die Leitung 30 die bedingten Kontakte 3 und 12 verbindet, die Leitung 31 die Kontakte 4 und 9 verbindet und die Leitung 32 die Kontakte 6 und 10 verbindet. Die Funktionstabelle in F i g. 2 gibt die Funktion der Schaltung bei dem Kontakt 1 zugeführten Eingangssignal A und von entweder dem Kontakt 4 oder dem Kontakt 9 abgenommenen Ausgangssignal Cs wieder. Und zwar ist, wenn das Eingangssignal A den hohen Pegel (H) hat. das Ausgangssignal Cs auf dem niedrigen Pegel (L). Beispielsweise kann der Pegel L dem Potential - Vdd und der Pegel H dem Potential Crd entsprechen. Umgekehrt ist, wenn das Eingangssignal A niedrig (L) ist, das Ausgangssignal Cs hoch (H). Für statische Logikanwendungen ist die Leitung Φ 1 an eine statische Gleichspannung, z. B. entweder die Leitung - Vdd oder eine andere geeignete negative Spannung angeschlossen. Die in diesem Falle nicht verwendeten p-MOS-Bauelemente 21 und 23 können in Verbindung mit anderen Einheitszellen der Anordnung für die Realisierung anderweitiger Funktionen verwendet werden.

Für dynamische Logikanwendungen sind mittels einer weiteren Leitung 33 die Kontakte 6 und 7 verbunden. Die Taktsignalleitung Φ 1 wird jetzt statt mit einer statischen Gleichspannung mit einem Taktsignal gespeist, und das Ausgangssignal kann entweder vom Kontakt 8 oder vom Kontakt 9, je nachdem ob das Bauelement 23 benutzt wird, abgenommen werden. Auch in diesem Fall erfüllt die Anordnung die Funktion eines Inverters.

Fig. 3 zeigt eine weitere exemplarische funktioneile Identität für die Einheitszelle, die in diesem Falle als zweieingängiges Logikgatter ausgebildet ist. Wie in F i g. 2 sind die Last- und Übertragungselemente 22 und 23 durch die Leitungen 32 und 33 verbunden. Die Leitung 31 hat jetzt eine zusätzliche oder Hilfsleitung 34. um auch den Kontakt 5 mit dem Kontakt 9 zu verbinden. Wiederum verbindet die Leitung 30 die Kontakte 3 und 12. Wiederum für statische Logikanwendungen ist die Leitung Φ 1 mit einer statischen Gleichspannung, die entweder Vdd oder eine andere geeignete Spannung sein kann, verbunden. Die Eingangssignale A und B sind den Kontakten 1 und 2 zugeführt und das statische Ausgangssignal Cs wird vom Kontakt 9 abgenommen. Die der F i g. 3 beigefügte Funktionstabelle gibt die Schaltungsfunktion wieder. Und zwar ist, wenn eines der Eingangssignale A oder B niedrig (L) ist, das Ausgangssignal Cs hoch (H). Wenn dagegen beide Eingangssignale A und B hoch /H) sind. ist das Ausgangssignal Cs niedrig (L). Ferner ist. wenn beide Eingangssignale A und B niedrig (L) sind, das Ausgangssignal Cs hoch (H). Ordnet man die Binärgrößen 1 und 0 den Pegeln H bzw. L zu, so erfüllt die Schaltung die Funktion eines NAND-Gatters. Ordnet man dagegen umgekehrt die Binärgrößen 1 und 0 den Pegeln L bzw. //zu, so erfüllt die Schaltung die Funktion eines NOR-Gatters.

Die bedingten Kontakte 6 und 7 können beide an entweder die Leitung Φ 1 oder die Leitung Φ 2 oder aber getrennt an diese beiden Leitungen angeschlossen werden. Ferner ist die Leitung 33 unnötig, wenn das Bauelement 23 nicht verwendet werden soll, wie es bei den meisten statischen und einigen dynamischen Logikanwendungen der Fall ist Für eine typische dynamische Logikanwendung, wo das Bauelement 23 6j benutzt wird, kann man entweder das Ausgangssigna] Crfoderdas Ausgangssignal Cs verwenden.

Zur Erfüllung dynamischer Logikfunktionen mit der

Einheitszelle wird mit Mehrphasen-Taktgabe für di Lastelemente und die Übertragungselemente gearbei tet, um den Informationsfluß zu steuern und gleichzeiti] die Gitterkapazitäten eines nachgeschalteten p-MOS Bauelements für Zwecke der zeitweiligen Speicherunj in noch zu beschreibender Weise auszunützen. Geradi für dynamische Logikanwendungen sind die MOS-Bau elemente häufig am besten geeignet. Die Schaltungei sind wegen des hohen Eingangswiderstandes de MOS-Bauelemente einfach. Ferner wird Energie ode Leistung nur dann verbraucht, wenn das Taktsigna anwesend ist, so daß der Leistungsverbrauch geringei ist als bei gleichartigen statischen Logikanwendungen.

Die bilateralen Stromleitungseigenschaften dei MOS-Bauelemente, d. h. ihre Fähigkeit, den Strom ir beiden Richtungen zu leiten, und zwar insbesondere de; Übertragungsgatterelements 23, machen es möglich daß die Gitterkapazität der nächstfolgenden Logikfunktion entweder aufgeladen oder entladen werden kann Mit Hilfe von zwei Invertern, zwei Koppelelementer und zwei Taktgebern läßt sich eine Einbit-Verzögerungsstufe eines dynamischen Schieberegisters realisieren. Eine solche Einbitstufe eines dynamischen Schieberegisters mit zwei Standardzellen 50a und 506 ist in Fig.4 gezeigt. Die Einheitszelle 50a ist als Inverter in der gleichen Weise wie der Inverter nach Fig. 2 geschaltet. Ebenso ist die Einheitszelle 506 in ähnlicher Weise als Inverter geschaltet, mit Ausnahme der Tatsache, daß die Leitung 32 weggelassen ist und eine Leitung 35 die Kontakte 7 und 11 verbindet. Auf diese Weise kann der Inverter der Zelle 50a mit der Taktphase Φ I und der Inverter der Zelle 506 mit der Taktphase Φ 2 gesteuert werden. Die Gitterkapazität C-206 repräsentiert die Gitterkapazität des p-MOS-Bauelements 206 in der Zelle 506. während die Kapazität C-20c die Gitterkapazität der nächstfolgenden Stufe (nicht gezeigt) repräsentiert. Die Ausgangsklemme Cd der Zelle 50a ist mit der Eingangsklemme 1 der Zelle 506 verbunden.

Die in F i g. 2 bis 4 veranschaulichten funktioneilen Identitäten der Einheitszelle sind hier lediglich beispielsweise angegeben, und es können auch andere Identitäten den Zellen zugewiesen werden. Beispielsweise kann man mit der Standardzelle Schaltungen realisieren, welche die EXKLUSIV-ODER-Funktion oder die EXKLUSIV-ODER-Funktion erfüllen. Andere realisierbaren Schaltungsfunktionen sind u. a. Flipflops vom Setz-Zurücksetztyp sowie tastbare Flipflops. Außer für solche digitalen Schaltungsfunktionen kann die Einheitszelle auch dafür verwendet werden, einen linearen Verstärker zu realisieren.

In F i g. 5, 6 und 7 ist die LSI-Anordnung, in der die Einheitszelle verwendbar ist. gezeigt F i g. 7 zeigt eine Anordnung aus vier in F i g. 5 gezeigten Einheitszellen und dient dazu, die p-MOS-Anordnung sowie das Metallisierungsschema für das zweieingängige Logikgatter nach F i g. 3 zu veranschaulichen. In F i g. 5 sind die Einheitszellen der LSI-Anordnung in Koordinatenzeilen und -spalten ausgelegt Jede der Einheitszellen trägt als ersten Bestandteil ihres Bezugszeichens die Nummer 50. Der zweite Teil des Bezugszeichens bezeichnet den Ort der jeweiligen Zelle in der Matrix. Und zwar bezeichnet die Ziffer der ersten Stelle die betreffende Zeile, während die Ziffer der zweiten Stelle die betreffende Spalte bezeichnet Beispielsweise ist die Einheitszelle in der untersten Zeile und der am weitesten linken Spalte mit 50-61 bezeichnet wobei die Ziffer 6 die sechste Zeile und die Ziffer 1 die linkeste

¥

Spalte bezeichnet.

In einer bestimmten Zellenanordnung können ein [>der mehrere Zwischenräume übrigbleiben, die zu klein Für eine Einheitszelle 50 sind. Diese übriggebliebenen Zwischenräume können mit speziellen Zellen ausgefüllt werden und in Fig. 5 hat die LSI-Anordnung solche anderen Zellen, beispielsweise die Zellen 51, 52, 53 und 54. Diese Zellen können beispielsweise zwei Inverterelemente und ein Lastelement zur Verschaltung als zweieingängiges Logikgatter enthalten.

Oberhalb der ersten oder obersten Zelllenzeile befindet sich eine Schneise oder ein Korridor 70-1. Weitere solche Korridore 70-2 bis 70-7 befinden sich zwischen den verschiedenen Zeilen und unterhalb der letzten oder untersten Zeile. Auf den Korridorflächen 70-2, 70-4 und 70-6 ist ein Metallisierungsmuster von Speiseleitungen angebracht, die serpentinenförmig oder S-förmig durch die Koordinatenanordnung geführt sind, so daß die sämtlichen Zellen gemeinsam sind. Zu diesen Speiseleitungen gehören eine VOW-Leitung, eine GrcZ-Leitung, eine Φ 2-Taktsignalleitung und zwei Φ 1-Taktsignalleitungen. Die Φ 1-Taktsignalleitungen sind aus später im Zusammenhang mit Fig.6 zu erläuternden Gründen jeweils an oder bei einer anderen Zellenzeile angeordnet. Die Korridore 70-1, 70-3, 70-5 und 70-7 dienen allgemein für Zwecke der Verschaltung der verschiedenen Einheitszellen 50.

In einer Zeile am oberen Rand der Zellenanordnung und in einer Zeile am unteren Rand der Anordnung sind eine Anzahl von Kontaktgebieten 60 für die Rand- oder äußere Verschaltung zwischen der LSI-Anordnung und anderen Bauteilen vorgesehen. Obwohl die Kontakte 60 entweder diffundiert oder als Metallstege ausgebildet sein können, sind sie für die p-MOS-Anordnung vorzugsweise aus metallischem Material gefertigt. Einige der Kontakte 60 können als Eingangs/Ausgangsanschlüsse der Anordnung verwendet werden, während andere dazu dienen, der Anordnung die verschiedenen Speise- und Steuerspannnungen zuzuführen. Zu diesem Zweck sind Φ 1-Taktsignalleitungen jeweils an das mit Φ 1 bezeichnete Kontaktplättchen angeschlossen, während die Φ 2-Taktsignalleitung an das mit Φ 2 bezeichnete Kontaktplättchen angeschlossen ist. Entsprechend sind die Vc/c/-Leitung an das mit VWund die Grd-Leitung an das mit Grd bezeichnete Kontaktplättchen angeschlossen.

Unter jedem der Korridore befindet sich jeweils eine Anzahl von beabstandeten diffundierten Gebieten. Wie im einzelnen noch erläutert werden wird, erfüllen einige dieser Gebiete unter den Korridoren 70-2,70-4 und 70-6 die doppelte Aufgabe eines Quellen- oder Abflußgebietes in einer Zelle sowie eines diffundierten Anschlusses an die Sammelleiteranordnung. Andere der diffundierten Gebiete, bezeichnet mit 48, unterqueren im Abstand voneinander die verschiedenen Korridore, so daß Leiterkreuzungen gebildet werden. Die Zugangsöffnungen zu den verschiedenen diffundierten Gebieten sind im Abstand voneinander angeordnet, so daß die darüberliegenden metallischen Leiter zwischen ihnen in gewünschten Anordnungen geführt werden können. *°

Die serpentinenförmige oder S-förmige Sammelleiteranordnung für die LSI-Schaltung ist ein wichtiges Merkmal der Erfindung, indem sie metallische Verschaltungen zwischen den Zellen irgendeiner Zeile und verschiedenen der anderen Zeilen ermöglicht, so daß ⁶S der höhere Widerstand und die größere Kapazität diffundierter Leitergebiete vermieden werden. Beispielsweise können die Zellen in der ersten Zeile mit den Zellen der vierten und der fünften Zeile lediglich metallische Leiter verbunden werden, während die Zellen der zweiten Zeile mit den Zellen der dritten und der sechsten Zeile durch lediglich metallische Leiter verbunden werden können.

F i g. 6 und 7 zeigen konstruktive Einzelheiten sowohl der p-MOS-Einheitszellen als auch der Gesamtanordnung. F i g. 6 zeigt in Draufsicht eine Vierzellengruppe entsprechend den Zellen 50-13, 50-14, 50-23 und 50-24 der LSI-Anordnung nach F i g. 5. Die Zelle 50-13, deren Bezugszeichen denen des Einheitszellen-Schaltschemas nach Fig. 1 entsprechen, wird zunächst an Hand der Fig. 7, die einen Schnitt entlang der Linie M-M' in F i g. 6 zeigt, beschrieben.

Die p-MOS-Einheitszelle 50-13 sowie die gesamte LSI-Anordnung sind auf einem η-leitenden Halbleitersubstrat 40 angebracht (F i g. 7). Durch eine Anzahl von beabstandeten p-Gebieten, die in die eine Oberfläche des Substrates 40 eindiffundiert sind, werden die p-MOS-Bauelemente sowie p-Anschlußleiter (p-Tunnelanschlüsse) gebildet. Beispielsweise bilden in Fig. 7 die diffundierten p-Gebiete 20c/und 21c/die Abflußgebiete der p-MOS-Bauelemenle 20 und 21, während das p-Gebiet 24 ein gemeinsames Quellengebiet für die p-MOS-Bauelemente 20 und 21 sowie einen unbedingten oder festen elektrischen Anschluß dieses Gebietes bildet. Der Zwischenraum zwischen den p-Gebieten 20c/ und 24 sowie der Zwischenraum zwischen den p-Gebieten 21c/ und 24 bilden die Kanäle oder Leitungswege der p-MOS-Bauelemente 20 und 21.

Eine verhältnismäßig dicke (z.B. 15000A) Isolierschicht 41, z. B. aus Siliciumoxid, befindet sich über dem diffundierten Oberflächengebiet des Substrats 40. In der Oxidschicht 41 sind eine Anzahl von Zugangslöchern oder -durchbrächen vorgesehen, welche die Kanäle der Bauelemente sowie einen Teil oder Teile der verschiedenen diffundierten p-Gebiete freilegen. Bei der Einheitszelle 50-13 bilden diese Zugangsöffnungen die in Fig. 1 gezeigten wahlweisen oder bedingten Anschlußpunkte bzw. Kontakte, so daß sie mit den entsprechend gleichen Bezugszeichen bezeichnet sind. Bei den p-MOS-Bauelementen 20 und 21 sind die Zugangsöffnungen 4 und 5 über den Abflußgebieten 20c/ bzw. 21c/ angeordnet, so daß sie einen Teil dieser Gebiete freilegen. Die Zugangsöffnungen 1 und 2 befinden sich über den Kanälen der beiden Bauelemente. Innerhalb der Öffnungen 1 und 2 über dem Substrat 40 befinden sich verhältnismäßig dünne (z. B. 1000 Ä) Schichten 42 aus Oxid, welche die Gittergebiete 20^ und 21g-bilden.

Die anderen p-MOS-Bauelemente 22 und 23 sind in entsprechender Weise im n-Substrat 40 ausgebildet Diese beiden Bauelemente teilen ein gemeinsames p-Gebiet 25, das dem unbedingten oder festen Anschluß in F i g. 1 entspricht.

Der Korridor 70-2 zwischen den Zellen 50-13 unc 50-14 der ersten Zeile und den Zellen 50-23 und 50-24 der zweiten Zeile bildet einen Zugang zu den einzelner Zellen von den verschiedenen Speiseleitern Φ 1, Φ 2 Vdd und Grd, welche die dicke Oxidschicht 41 überlagern und längs des Korridors geführt sind. Diesi Leiter bestehen im allgemeinen aus Metall z.E Aluminium. Die Leiter Vdd, Grd und Φ 2 sind in dii einzelnen Zellen eingebracht, indem sie durch dii Zugangsöffnungen die darunterliegenden diffundierte] p-Gebiete kontaktieren und dadurch Uberkreuzungs verbindungen bilden. So kontaktiert die Vdrf-Leitun] das p-Gebiet 28 über die Zugangsöffnung 38, di

609550/16

¥

GrcZ-Leitung das p-Gebiet 46 über die Zugangsöffnung 44 und die Φ 2-Leitung das p-Gebiet 47 über die Zugangsöffnung 45. In der Zeichnung sind die Zugangsöffnungen 43, 44 und 45 schraffiert dargestellt, um eine elektrische Verbindung oder einen elektrischen Anschluß anzudeuten. Die p-Gebiete 28, 46 und 47 verlaufen unter dem Korridor 70-2 und sind den Einheitszellen 50-13 und 50-23 gemeinsam. Es hat also in jeder Zelle das p-MOS-Bauelement 22 Anteil am gemeinsamen p-Gebiet 28.

Jede Zelle hat Zugang zur Φ !-Leitung, da an jeder Zelle eine Φ 1-Leitung vorbeiläuft. Und zwar verläuft in Fig.5 die oberste Φ !-Leitung angrenzend an die Zellen der ersten Zeile, während die unterste Φ !-Leitung angrenzend an die Zellen der zweiten Zeile verläuft. Die Φ1-Leitungen können daher durch entsprechende Metallisierung an die gewünschte Zugangsöffnung einer Zelle ohne Verwendung diffundierter p-Gebiete angeschlosssen werden.

Die weiteren p-Gebiete 48, die unter dem Korridor 70-2 verlaufen, unterkreuzen die Speiseleiter, um die Zellen der ersten Zeile mit den Zellen der zweiten Zeile zu funktioneilen Systemen zu verbinden. Wie man in Fig.5 sieht, sind diese zusätzlichen p-Gebiete 48 an verschiedenen Stellen längs der Korridore 70-2, 70-4 und 70-6 sowie in bestimmter Verteilung längs der Korridore 70-1,70-3,70-5 und 70-7 angeordnet.

Die Zelle 50-14 der ersten Zeile in Fig.6 hat ein exemplarisches Metallisierungsmuster für das zweieingängige Logikgatter nach F i g. 3. Die durch ausgezogene Linien dargestellten metallischen Anschlußleiter tragen die gleichen Bezugszeichen wie in F i g. 2, so daß eine weitere Beschreibung sich erübrigt.

Die LSI-Schaltungsanordnung kann nach irgendeinem geeigneten Verfahren hergestellt werden. Bei einem typischen Verfahren werden nur vier Fabrikationsmasken verwendet. Die erste Maske dient zum Eindiffundieren der p-Gebiete in das n-leitende Substrat. Sodann wird auf der die diffundierten p-Gebiete enthaltenden Substratoberfläche eine relativ dicke Oxidschicht angebracht. Danach werden mittels der zweiten Maske durch Wegätzen des Oxids die öffnungen gebildet, welche die p-Gebiete und die Gittergebiete freilegen. Sodann wird die Anordnung mit einem dünnen Oxidbelag beschichtet. Mittels der dritten Maske wird die dünne Oxidschicht in den p-Gebiet-Zugangsöffnungen weggeätzt. Schließlich werden mittels der vierten Maske die Gitter-Quellen- und Abflußmetallisierungen sowie die Metallisierungsverbindungen der p-MOS-Elemente und pÜberkreuzungsgebiete gebildet. Für den Metallisierungsschritt kann eine beliebige Anzahl von Masken verwendet werden. Beispielsweise können kritische Verschaltungen wie Quellen-, Abfluß und Gitterkontakte sowie feste Metallanschlüsse mittels einer ersten festen Metallisierungsmaske hergestellt werden.

Gemäß einem weiteren Aspekt der Erfindung werden die unteren Grenzen des Taktgeberfrequenzbereichs für dynamische Logikanwendungen erweitert. In F i g. 8 ist das Grundschaltschema einer MOS-Anordnung für

ίο dynamische Logikanwendungen gezeigt. Die mit INFO bezeichnete Information ist der Quelle bzw. dem Abfluß

27 eines Übertragungsgatterelements 23 zugeführt. Das Taktsignal Φ 1 schaltet das Übertragungsgatter 23 ein, so daß die INFO über seinen Kanal zu einem p-MOS-lnverterelement 20 geschleust wird. Während der Zeitintervalle der Abwesenheit des Taktsignals Φ 1 wird die INFO in der Gitterkapazität C-20 des Gitters 20g gespeichert. Die Speicherzeitkonstante in einer p-MOS-LSl-Anordnung ist eine Funktion der Ableitung

des p-Übergangs zwischen dem Quellen/Abflußgebiet

28 des Bauelements 23 und dem η-Substrat. Diese Ableitung ist durch den Widerstand R zwischen Quelle/Abfluß 28 und Masse angedeutet. Im allgemeinen gilt, daß, je größer die Fläche des pn-Übergangs ist, desto kleiner der Widerstand R und desto kürzer die Speicherzeitkonstante sind. Vorzugsweise sind daher sämtliche Verbindungen zwischen dem Ausgang eines Übertragungsgatterelements und dem Gitter eines Inverterelements durch einen metallischen Leiter statt durch ein diffundiertes Gebiet realisiert.

Jedoch ist es bei einer LSI-Anordnung nicht immer möglich, metallische Leiterverbindungen zu verwenden, da Überkreuzungsverbindungen erforderlich sein können. Das in Fig. 9 veranschaulichte Merkmal der Erfindung erweitert die untere Taktgeberfrequenzgrenze, indem von Stufen der ersten Taktgeberphase zu Stufen der zweiten Taktgeberphase rein metallische Verbindungen verwendet werden, während diffundierte Verbindungen, wo erforderlich, nur von Stufen der zweiten Taktgeberphase nach Stufen der ersten Taktgeberphase verwendet werden. Außerdem wird die Zeit zwischen dem Ende der zweiten Taktgeberphase und dem Ende der ersten Taktgeberphase minimalisiert. Wie in Fig. 10 beispielsweise gezeigt, sind die Ausgänge der Stufen 80 der Taktgeberphase Φ 1 über Metallverbindungen 81 an die Eingänge der Stufen 82 der Taktgeberphase Φ 2 angeschlossen, während die Ausgänge der <i>2-Stufen 82 mit den Eingängen der Φ 1-Stufen 80 über diffundierte Gebiete 83 verbunden sind.

Hierzu 4 Blatt Zeichnungen

Claims (2)

Patentansprüche:

1. Aus Einheitszellen aufgebaute LSI-Schaltung, bei der die Zellen in Koordinatenzeilen und -spalten mit zwischen Paaren benachbarter Zeilen verlaufenden Korridoren angeordnet sind und jede Zelle eine Anzahl von Feldeffektbauelementen enthält, welche aus Halbleitergebieten eines ersten Leitungstyps gebildet sind, die in einer Oberfläche eines Substrates aus Halbleitermaterial eines zweiten Leitungstyps ausgebildet sind, mit wenigstens einem weiteren Gebiet, das unter einem der Korridore zwischen zwei in einer Spalte benachbarten, auf entgegengesetzten Seiten des Korridors liegenden Zellen verläuft, und mit einer die Oberfläche des Substrates bedeckenden Isolierschicht mit Zugangsöffnungen zu wenigstens einigen der Gebiete, dadurch gekennzeichnet, daß das weitere Gebiet (28) mit je einem Gebiet (25) eines Feldeffektbauelementes (22) vom gleichen Leitungstyp in jeder der beiden benachbarten Zellen (50-13 und 50-23) eines Stromkabels des betreffenden Feldeffektbauelementes definiert.

2. LSI-Schaltung nach Anspruch !. dadurch gekennzeichnet, daß zwei in jeder Zelle paarweise angeordnete Gebiete vom ersten Leitungstyp (p) das Quellengebiet (22s) bzw. Abflußgebiet (22ö) eines Feldeffekttransistors (22) mit isolierter Steuerelektrode bilden und die Quellen- oder die Abflußgebiete der Transistoren der benachbarten Zellen aus dem weiteren Gebiet (28) bestehen.