DE102019117795B4 - Vertikale Feldeffekttransistor(VFET)-Vorrichtungen umfassend Latches mit Überkreuzkopplungsstruktur - Google Patents

Vertikale Feldeffekttransistor(VFET)-Vorrichtungen umfassend Latches mit Überkreuzkopplungsstruktur Download PDF

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Abstract

Integrierte Schaltungsvorrichtung, die Folgendes aufweist:ein Substrat (100), das eine Master-Latch-Region, eine Slave-Latch-Region und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region aufweist, wobei die Master-Latch-Region und die Slave-Latch-Region in einer ersten horizontalen Richtung, die zu einer oberen Oberfläche des Substrats (100) parallel ist, voneinander beabstandet sind;ein erstes Latch auf der Master-Latch-Region des Substrats (100), wobei das erste Latch einen ersten vertikalen Feldeffekttransistor, VFET, (TR1), einen zweiten VFET (TR2), einen dritten VFET (TR3) und einen vierten VFET (TR4) aufweist;ein zweites Latch auf der Slave-Latch-Region des Substrats (100), wobei das zweite Latch einen fünften VFET (TR5), einen sechsten VFET (TR6), einen siebten VFET (TR7) und einen achten VFET (TR8) aufweist, und wobei der erste VFET (TRI) und der siebte VFET (TR7) entlang der ersten horizontalen Richtung ausgerichtet sind; undeine leitfähige Schicht (220), die sich in der ersten horizontalen Richtung erstreckt und über die Grenzregion verläuft, wobei ein erster Abschnitt der leitfähigen Schicht (220) eine Gate-Elektrode des ersten VFET (TR1) aufweist und ein zweiter Abschnitt der leitfähigen Schicht (220) eine Gate-Elektrode des siebten VFET (TR7) aufweist.

Description

  • Gebiet
  • Die vorliegende Offenbarung betrifft allgemein das Gebiet der Elektronik und insbesondere vertikale Feldeffekttransistoren (VFET)-Vorrichtungen.
  • Hintergrund
  • Vertikale Feldeffekttransistoren (VFET)-Vorrichtungen wurden aufgrund einer hohen Skalierbarkeit von VFETs erforscht. Ferner können Querverbindungen zwischen VFETs einfacher sein als jene zwischen planaren Transistoren.
  • WO 2015/037086 A1 offenbart einen vertikalen Transistor, nämlich einen Transistor mit umgebendem Gate (SGT), um ein Halbleiterbauelement bereitzustellen, das Teil einer Latch-Schaltung ist und eine kleine Oberfläche hat. In der Latch-Schaltung, die eine Vielzahl von MOS-Transistoren umfasst, die auf einem Substrat angeordnet sind, ist jeder der MOS-Transistoren auf einer flachen Siliziumschicht ausgebildet, die auf der Oberseite des Substrats ausgebildet ist, wobei ein Drain, ein Gate und eine Source vertikal angeordnet sind und das Gate so strukturiert ist, dass es eine Silizium-Säule umgibt, die flache Siliziumschicht einen ersten aktivierten Bereich, der einen ersten Leitfähigkeitstyp aufweist, und einen zweiten aktivierten Bereich, der einen zweiten Leitfähigkeitstyp aufweist, umfasst, und die Bereiche über eine an der Oberfläche der flachen Siliziumschicht ausgebildete Siliziumschicht miteinander verbunden sind, wodurch eine Halbleitervorrichtung bereitgestellt wird, die einen Teil einer Latch-Schaltung bildet und eine kleine Oberfläche aufweist.
  • US 2018/0175024 A1 offenbart: Eine integrierte Schaltung mit einem vertikalen Transistor enthält erste bis vierte Gate-Leitungen, die sich in einer ersten Richtung erstrecken und nacheinander parallel zueinander angeordnet sind, einen ersten oberen aktiven Bereich über den ersten bis dritten Gate-Leitungen, der von der zweiten Gate-Leitung isoliert ist, und einen zweiten oberen aktiven Bereich. Der erste obere aktive Bereich bildet erste und dritte Transistoren mit der ersten bzw. dritten Gate-Leitung. Der zweite obere aktive Bereich liegt über der zweiten bis vierten Gate-Leitung und ist von der dritten Gate-Leitung isoliert. Der zweite obere aktive Bereich bildet zweite und vierte Transistoren mit der zweiten bzw. vierten Gate-Leitung.
  • Kurzfassung
  • Die vorliegende Erfindung ist definiert in den unabhängigen Ansprüchen. Spezifische Ausführungsformen sind definiert in den abhängigen Ansprüchen.
  • Figurenliste
    • 1 ist ein Schaltbild einer Vorrichtung, die ein Master-Latch und ein Slave-Latch umfasst.
    • 2 ist die Ausgestaltung von Transistoren, die in dem Master-Latch und dem Slave-Latch, die in 1 dargestellt sind, gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts umfasst sind.
    • 3A, 3B, 3C und 3D stellen Anordnungen einer Vorrichtung gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts dar.
    • 4 ist eine Anordnung mit Linien, entlang denen Querschnittsansichten vorgenommen werden.
    • 5A, 5B und 5C sind Querschnittsansichten, die jeweils entlang der Linien A-A', B-B' und C-C' von 4 gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgenommen wurden.
    • 6A, 6B, 6C, 6D, 6E, 6F, 6G und 6H sind Querschnittsansichten, die jeweils entlang der Linien 1-1', 2-2', 3-3', 4-4', 5-5', 6-6', 7-7' und 8-8' von 4 gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgenommen wurden.
  • Detaillierte Beschreibung
  • Beispielhafte Ausführungsformen werden nachfolgend unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben. In den Zeichnungen können die Größen und relativen Größen von Schichten und Regionen zum Zwecke der Klarheit übermäßig vergrößert sein. Gleiche Bezugszeichen beziehen sich durchgehend auf gleiche Elemente.
  • Beispielhafte Ausführungsformen des vorliegenden erfinderischen Konzepts werden hierin unter Bezugnahme auf Querschnittsansichten oder Draufsichten beschrieben, welche schematische Darstellungen idealisierter Ausführungsformen und Zwischenstrukturen von beispielhaften Ausführungsformen sind. Dementsprechend sind Abweichungen von den Formen der Darstellungen als Folge von, zum Beispiel, Herstellungstechniken und/oder -toleranzen zu erwarten. Daher umfassen beispielhafte Ausführungsformen des vorliegenden erfinderischen Konzepts auch Abweichungen der Formen von den hierin dargestellten Formen, die sich, zum Beispiel, herstellungsbedingt ergeben.
  • 1 ist ein Schaltbild einer Vorrichtung, die ein Master-Latch und ein Slave-Latch umfasst. Sowohl das Master-Latch als auch das Slave-Latch weist eine Überkreuzkopplungsstruktur auf. Die in 1 dargestellte Vorrichtung kann ein Teil eines Flipflops sein. In einigen Ausführungsformen kann die in 1 dargestellte Vorrichtung ein Teil eines Scan-Flipflops sein. Die in 1 dargestellte Vorrichtung kann ein Teil anderer Flipflop-Typen sein.
  • In 1 bilden ein erster Transistor TR1, ein zweiter Transistor TR2, ein dritter Transistor TR3 und ein vierter Transistor TR4 des Master-Latch eine erste Überkreuzkopplungsstruktur, und ein fünfter Transistor TR5, ein sechster Transistor TR6, ein siebter Transistor TR7 und ein achter Transistor TR8 des Slave-Latches bilden eine zweite Überkreuzkopplungsstruktur. Art und Anzahl der Transistoren zwischen VDD und einem Transistor ausgewählt aus dem ersten Transistor TR1, dem dritten Transistor TR3, dem fünften Transistor TR5 und dem siebten Transistor TR7, sowie Art und Anzahl der Transistoren zwischen VSS und einem Transistor ausgewählt aus dem zweiten Transistor TR2, dem vierten Transistor TR4, dem sechsten Transistor TR6 und dem achten Transistor TR8 können abhängig von der Art des Flipflops variieren, welches das Master-Latch und das Slave-Latch umfasst. Ferner können eine erste Rückkopplungsschleife FL 1 und eine zweite Rückkopplungsschleife FL2 verschiedene Arten und Anzahlen an Transistoren abhängig von der Art eines Flipflops umfassen.
  • In einigen Ausführungsformen kann jeder Transistor ausgewählt aus dem ersten, dritten, fünften und siebten Transistor TR1, TR3, TR5 und TR7 ein p-Typ-Transistor sein, und jeder Transistor ausgewählt aus dem zweiten, vierten, sechsten und achten Transistor TR2, TR4, TR6 und TR8 kann ein n-Typ-Transistor sein, wie in 1 dargestellt.
  • Gemäß 1 kann ein Taktsignal (CLK) an mehrere Transistoren angelegt werden (z. B. dem zweiten Transistor TR2, dem dritten Transistor TR3, dem fünften Transistor TR5 und dem achten Transistor TR8) und ein invertiertes Taktsignal (/CLK) kann an mehreren Transistoren angelegt werden (z. B. dem ersten Transistor TR1, dem vierten Transistor TR4, dem sechsten Transistor TR6 und dem siebten Transistor TR7). Es versteht sich, dass in einigen Ausführungsformen ein Taktsignal (CLK) an dem ersten Transistor TR1, dem vierten Transistor TR4, dem sechsten Transistor TR6, dem siebten Transistor TR7 angelegt werden kann und ein invertiertes Taktsignal (/CLK) an dem zweiten Transistor TR2, dem dritten Transistor TR3, dem fünften Transistor TR5 und dem achten Transistor TR8 angelegt werden kann.
  • Da sowohl das Taktsignal (CLK) als auch das invertierte Taktsignal (/CLK) von mehreren Transistoren gemeinsam genutzt wird, kann eine einzelne leitfähige Leitung (z. B. eine leitfähige Schicht 220 in 3B), über die das Taktsignal (CLK) oder das invertierte Taktsignal (/CLK) angelegt wird, von den mehreren Transistoren gemeinsam genutzt werden. Es versteht sich, dass dadurch, dass sich mehrere Transistoren eine einzelne leitfähige Leitung teilen, eine Gesamtanzahl an in der Vorrichtung umfassten leitfähigen Leitungen reduziert werden kann, und daher eine gemeinsam genutzte einzelne leitfähige Leitung eine Anordnung der Vorrichtung vereinfachen kann und eine Menge an leitfähigem Material, das zur Ausbildung der Vorrichtung verwendet wird, reduziert werden kann.
  • 2 zeigt die Ausgestaltung von Transistoren, die in dem Master-Latch und dem Slave-Latch, die in 1 dargestellt sind, gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts umfasst sind. Das Master-Latch umfassend den ersten, zweiten, dritten und vierten Transistor TR1, TR2, TR3 und TR4 kann auf einer ersten Latch-Region (d. h. einer Master-Latch-Region) vorgesehen sein, und ein Slave-Latch umfassend den fünften, sechsten, siebten und achten Transistor TR5, TR6, TR7 und TR8 kann auf einer zweiten Latch-Region (d. h. einer Slave-Latch-Region) vorgesehen sein. Um gemeinsam genutzte leitfähige Leitungen für mehrere Transistoren vorzusehen können die Master-Latch-Region und die Slave-Latch-Region entlang einer ersten horizontalen Richtung ausgerichtet sein (z. B. einer X-Richtung in 2) und das Master-Latch und das Slave-Latch können eine Struktur mit doppelter Höhe bilden, wie in 2 dargestellt. Es versteht sich, dass der Begriff „Höhe“ in „Struktur mit doppelter Höhe“ nicht bedeutet, dass die Master-Latch-Region und die Slave-Latch-Region aufeinander in Vertikalrichtung gestapelt sind. Die Master-Latch-Region und die Slave-Latch-Region können voneinander in der ersten Horizontalrichtung beabstandet sein und es kann eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region vorgesehen sein.
  • Es versteht sich, dass die Wendung „ein Element A und ein Element B sind entlang einer Richtung X ausgerichtet“ (oder ähnliche Wendungen) bedeuten kann, dass das Element A und das Element B voneinander in X-Richtung beabstandet sind und entlang der X-Richtung fluchten.
  • Die Master-Latch-Region kann eine erste NMOS-Region NR1 und eine erste PMOS-Region PR1 zwischen der ersten NMOS-Region NR1 und der Grenzregion umfassen. P-Typ-Transistoren des Master-Latch (d. h. der erste Transistor TR1 und der dritte Transistor TR3) können auf der ersten PMOS-Region PR1 vorgesehen sein und N-Typ-Transistoren des Master-Latch (d. h. der zweite Transistor TR2 und der vierte Transistor TR4) können auf der ersten NMOS-Region NR1 vorgesehen sein. Wie in 2 dargestellt, können der erste Transistor TR1 und der dritte Transistor TR3 in einer zweiten horizontalen Richtung voneinander beabstandet sein und entlang derselben ausgerichtet sein (z. B. einer Y-Richtung in 2). Der zweite Transistor TR2 und der vierte Transistor TR4 können voneinander in der zweiten horizontalen Richtung beabstandet sein und können entlang derselben ausgerichtet sein. In einigen Ausführungsformen ist die erste horizontale Richtung rechtwinklig zu der zweiten horizontalen Richtung.
  • Die Slave-Latch-Region kann eine zweite NMOS-Region NR2 und eine zweite PMOS-Region PR2 zwischen der zweiten NMOS-Region NR2 und der Grenzregion umfassen. P-Typ-Transistoren des Slave-Latches (d. h. der fünfte Transistor TR5 und der siebte Transistor TR7) können auf der zweiten PMOS-Region PR2 vorgesehen sein und N-Typ-Transistoren des Slave-Latches (d. h. der sechste Transistor TR6 und der achte Transistor TR8) können auf der zweiten NMOS-Region NR2 vorgesehen sein.
  • In 2 können der erste Transistor TR1 des Master-Latches, an dem das invertierte Taktsignal (/CLK) angelegt wird, und der siebte Transistor TR7 des Slave-Latches, an dem das invertierte Taktsignal (/CLK) angelegt wird, auf einer ersten gedachten Linie IL_1 angeordnet sein und können voneinander in der ersten horizontalen Richtung beabstandet sein. Der erste Transistor TR1 und der siebte Transistor TR7 können jeweils an Stellen angeordnet sein, an denen die erste gedachte Linie IL_1 die erste PMOS-Region PR1 und die zweite PMOS-Region PR2 schneidet. Dementsprechend kann eine einzige leitfähige Schicht (z. B. eine leitfähige Schicht 220 in 3B), die sich in der ersten horizontalen Richtung erstreckt und das invertierte Taktsignal (/CLK) erhält, von dem ersten Transistor TR1 und dem siebten Transistor TR7 gemeinsam genutzt werden. Der erste Transistor TR1 und der vierte Transistor TR7 können sich ein Gate-Signal (z. B. das invertierte Taktsignal (/CLK)) teilen.
  • Immer noch unter Bezugnahme auf 2 können sich der zweite und dritte Transistor TR2 und TR3 des Master-Latches, an dem das Taktsignal (CLK) angelegt wird, und der fünfte und achte Transistor TR5 und TR8 des Slave-Latches, an denen das Taktsignal (CLK) angelegt wird, auf einer zweiten gedachten Linie IL_2 befinden und voneinander in der ersten horizontalen Richtung beabstandet sein. Der zweite, dritte, fünfte und achte Transistor TR2, TR3, TR5, TR8 können jeweils an Stellen vorgesehen sein, an denen die zweite gedachte Linie IL_2 die erste NMOS-Region NR1, die erste PMOS-Region PR1, die zweite PMOS-Region PR2 und die zweite NMOS-Region NR2 schneidet. Dementsprechend kann eine einzige leitfähige Schicht (z. B. eine leitfähige Schicht 220 in 3B), die sich in der ersten horizontalen Richtung erstreckt und das Taktsignal (CLK) erhält, von dem zweiten, dritten, fünften und achten Transistor TR2, TR3, TR5 und TR8 gemeinsam genutzt werden. Der zweite, dritte, fünfte und achte Transistor TR2, TR3, TR5 und TR8 können sich ein Gate-Signal teilen (z. B. das Taktsignal (CLK)).
  • Daher versteht es sich, dass die Struktur mit der doppelten Höhe es zulassen kann, dass sich Transistoren, die in unterschiedlichen Latches umfasst sind (d. h. dem Master-Latch und dem Slave-Latch) eine leitfähige Schicht teilen, durch die das Taktsignal (CLK) oder das invertierte Taktsignal (/CLK) angelegt wird, und sich so ein Gate-Signal teilen.
  • Gemäß 2 können der vierte Transistor TR4 des Master-Latches, an dem das invertierte Taktsignal (/CLK) angelegt wird, und der sechste Transistor TR6 des Slave-Latches, an dem das invertierte Taktsignal (/CLK) angelegt wird, auf einer dritten gedachten Linie IL_3 angeordnet sein und voneinander in einer ersten horizontaler Richtung beabstandet sein. Der vierte Transistor TR4 und der sechste Transistor TR6 können jeweils an Stellen angeordnet sein, an denen die dritte gedachte Linie IL_3 die erste NMOS-Region NR1 und die zweite NMOS-Region NR2 schneidet.
  • In einigen Ausführungsformen kann die Vorrichtung Dummy-Regionen DR umfassen, an denen kein Transistor vorgesehen ist. Wie in 2 dargestellt, kann die Vorrichtung zwei Dummy-Regionen DR an Stellen umfassen, an denen jeweils die erste gedachte Linie IL_1 die erste NMOS-Region NR1 und die zweite NMOS-Region NR2 schneidet. Wie in 2 dargestellt, kann die Vorrichtung auch zwei Dummy-Regionen DR an Stellen umfassen, an denen jeweils die dritte gedachte Linie IL_3 die erste PMOS-Region PR1 und die zweite PMOS-Region PR2 schneidet.
  • Wie in 2 dargestellt, kann sich in einigen Ausführungsformen die erste, zweite und dritte gedachte Linie in der ersten horizontalen Richtung erstrecken und in einer zweiten horizontalen Richtung voneinander beabstandet sein, die zu der oberen Oberfläche des Substrats parallel ist und zu der ersten horizontalen Richtung rechtwinklig ist. Die zweite gedachte Linie kann zwischen der ersten gedachten Linie und der dritten gedachten Linie liegen. Es versteht sich, dass die erste, zweite und dritte gedachte Linie jeweils der ersten, zweiten und dritten Spalte entsprechen kann.
  • Es versteht sich ferner, dass eine Verwendung von vertikalen Feldeffekttransistoren (VFET) eine Anordnung einer Vorrichtung weiter vereinfachen kann. Ein VFET umfasst einen vertikalen Kanal, der von einem Substrat in einer vertikalen Richtung hervorsteht (z. B. einer Richtung senkrecht zu einer oberen Oberfläche oder einer unteren Oberfläche des Substrats) und ein oberes Source/Drain, das den vertikalen Kanal überlagert. Da das obere Source/Drain ein oberster Teil des VFET ist, können das obere Source/Drain des VFET und ein oberes Source/Drain eines angrenzenden VFET durch eine horizontale leitfähige Struktur auf den oberen Source/Drains verbunden sein.
  • 3A, 3B, 3C und 3D stellen Anordnungen einer Vorrichtung gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts dar. Zur Vereinfachung der Zeichnungen zeigt jede der Figuren 3A bis 3D eine Gruppe einiger Elemente anstelle von allen Elementen der Vorrichtung.
  • In 3A kann ein Substrat (z. B. ein Substrat 100 in 5A) eine Master-Latch-Region, eine Slave-Latch-Region, die von der Master-Latch-Region in einer ersten horizontalen Richtung (z. B. einer X-Richtung) beabstandet ist, und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region umfassen. Die erste horizontale Richtung kann zu einer oberen Oberfläche oder einer unteren Oberfläche des Substrats parallel sein. Jeder Transistor des Master-Latch und des Slave-Latch kann ein VFET sein und einen vertikalen Kanal umfassen. Der erste, zweite, dritte, vierte, fünfte, sechste, siebte und achte Transistor TR1 bis TR8 kann jeweils einen ersten vertikalen Kanal VC1, einen zweiten vertikalen Kanal VC2, einen dritten vertikalen Kanal VC3, einen vierten vertikalen Kanal VC4, einen fünften vertikalen Kanal VC5, einen sechsten vertikalen Kanal VC6, einen siebten vertikalen Kanal VC7 und einen achten vertikalen Kanal VC8 umfassen.
  • Untere Source/Drains 140 können jeden der Transistoren umgeben und Isolationsregionen 120 können zwischen den unteren Source/Drains 140 ausgebildet sein. Untere Source/Drain-Kontakte 160 können sich in Längsrichtung in einer zweiten horizontalen Richtung erstrecken (z. B. einer Y-Richtung). In einigen Ausführungsformen kann die zweite horizontale Richtung parallel zu der oberen Oberfläche oder der unteren Oberfläche des Substrats verlaufen und kann rechtwinklig zu der ersten horizontalen Richtung sein.
  • In 3B können sich alle leitfähige Schichten 220 in Längsrichtung in der ersten horizontalen Richtung erstrecken. Eine der leitfähigen Schichten 220 kann von dem ersten und siebten vertikalen Kanal VC1 und VC7 gemeinsam genutzt werden. Die leitfähige Schicht 220, die von dem ersten und siebten vertikalen Kanal VC1 und VC7 gemeinsam genutzt wird, umfasst einen Abschnitt, der den ersten vertikalen Kanal VC1 umgibt, und kann eine Gate-Elektrode des ersten Transistors TR1 und einen Abschnitt bilden, der den siebten vertikalen Kanal VC7 umgibt, und kann eine Gate-Elektrode des siebten Transistors TR7 bilden.
  • In einigen Ausführungsformen kann eine der leitfähigen Schichten 220 von dem zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 gemeinsam genutzt werden. Die leitfähige Schicht 220, die von dem zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 gemeinsam genutzt wird, umfasst Abschnitte, die jeweils den zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 umgeben. Jede der umgebenden Abschnitte der leitfähigen Schicht 220 kann eine Gate-Elektrode eines zweiten, dritten, fünften oder achten Transistors TR2, TR3, TR5 und TR8 bilden. Zwei leitfähige Schichten 220 können jeweils den vierten und sechsten vertikalen Kanal VC4 und VC6 umgeben und jeweils Gate-Elektroden des vierten Transistors TR4 und des sechsten Transistors TR6 bilden.
  • Die leitfähige Schicht 220, die von dem ersten und siebten vertikalen Kanal VC1 und VC7 gemeinsm genutzt wird, kann eine Pad-Region 220P umfassen, die sich von dem Abschnitt, der den siebten vertikalen Kanal VC7 umgibt, in der ersten horizontalen Richtung erstreckt und in der Slave-Latch-Region liegt. Die leitfähige Schicht 220, die von dem zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 gemeinsm genutzt wird, kann eine Pad-Region 220P auf der Grenzregion umfassen. Gatekontakte 240 können überlappen und mit den Pad-Regionen 220P verbunden sein, um jeweils die leitfähigen Schichten 220 mit leitfähigen Drähten elektrisch zu verbinden (z. B. 340 in 3C). Gatekontakte 240 können überlappen und können mit den leitfähigen Schichten 220 verbunden sein, die den vierten und sechsten Kanal VC4 und VC6 wie in 3B dargestellt umgeben.
  • In 3C können in einigen Ausführungsformen jeweils Durchkontaktierungen 320 auf Gatekontakten 240 vorgesehen sein. Jeder der Durchkontaktierungen 320 kann einen der Gatekontakte 240 mit einem entsprechenden leitfähigen Draht 340 verbinden.
  • In 3D kann ein oberer Source/Drain-Kontakt 260, der mit dem ersten, zweiten, dritten und vierten vertikalen Kanal VC1, VC2, VC3 und VC4 überlappt, vorgesehen sein, und es kann ein oberer Source/Drain-Kontakt 260, der den fünften, sechsten, siebten und achten vertikalen Kanal VC5, VC6, VC7 und VC8 überlappt, vorgesehen sein. In der Master-Latch-Region kann eine Durchkontaktierung 320 auf dem oberen Source/Drain-Kontakt 260 vorgesehen sein, um den oberen Source/Drain-Kontakt 260 mit einem leitfähigen Draht 340 zu verbinden. In der Slave-Latch-Region kann eine einzelne Durchkontaktierung 320 auf dem oberen Source/Drain-Kontakt 260 vorgesehen sein, um den oberen Source/Drain-Kontakt 260 mit einem leitfähigen Draht 340 zu verbinden.
  • 4 ist eine Anordnung mit Linien, entlang denen Querschnittsansichten vorgenommen werden. 5A, 5B und 5C sind Querschnittsansichten, die jeweils entlang den Linien A-A', B-B' und C-C' von 4 gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgenommen wurden. 6A, 6B, 6C, 6D, 6E, 6F, 6G und 6H sind Querschnittsansichten, die jeweils entlang der Linien 1-1', 2-2', 3-3', 4-4', 5-5', 6-6', 7-7' und 8-8' aus 4 gemäß einigen Ausführungsformen des vorliegenden erfinderischen Konzepts vorgenommen wurden.
  • Es versteht sich, dass eine Querschnittsansicht, die entlang der Linie 9-9' aufgenommen wird, mit der Querschnittsansicht identisch bzw. ihr ähnlich ist, die entlang der Linie 1-1' aufgenommen wird.
  • In 5A kann ein Substrat 100 eine Master-Latch-Region, eine Slave-Latch-Region und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region umfassen. Die Master-Latch-Region kann von der Slave-Latch-Region in der ersten horizontalen Richtung beabstandet sein. Das Master-Latch kann auf der Master-Latch-Region des Substrats 100 vorgesehen sein und das Slave-Latch kann auf der Slave-Latch-Region des Substrats 100 vorgesehen sein. Der erste Transistor TR1 umfasst einen ersten vertikalen Kanal VC1, der von einer oberen Oberfläche des Substrats 100 hervorsteht, und einen oberen Source/Drain 150 auf dem ersten vertikalen Kanal VC1. Ein unteres Source/Drain 140 kann auf dem Substrat 100 liegen und kann einen unteren Abschnitt des ersten vertikalen Kanals VC1 umgeben. In einigen Ausführungsformen kann das untere Source/Drain 140 durch einen epitaktischen Wachstumsprozess gebildet werden und das untere Source/Drain 140 kann als untere epitaktische Schicht bezeichnet werden. Der siebte VFET kann eine ähnliche Struktur wie der erste VFET aufweisen, wie in 5A dargestellt.
  • Isolationsregionen 120 können zwischen benachbarten unteren Source/Drains 140 ausgebildet sein, um diese unteren Source/Drains 140 voneinander elektrisch zu isolieren. In einigen Ausführungsformen können die Isolationsregionen 120 durch einen flachen Grabenisolationsprozess gebildet werden und die Isolationsregionen 120 können als STI-Regionen bezeichnet werden.
  • Die leitfähige Schicht 220 kann den vertikalen Kanal VC1 umgeben und kann sich zu dem siebten vertikalen Kanal VC7 hin erstrecken. Wie in 5A dargestellt, kann die leitfähige Schicht 220 die Grenzregion des Substrats 100 kreuzen (z. B. sich kontinuierlich über diese hinweg erstrecken). Abstandshalter 280 können sich auf einer unteren Oberfläche und/oder einer oberen Oberfläche der leitfähigen Schicht 220 befinden, um die leitfähige Schicht 220 elektrisch von den unteren Source/Drains 140 zu isolieren. Wie in 5A dargestellt, kann der Abstandshalter 280 die Pad-Region 220P der leitfähigen Schicht 220 freilegen. Die Abstandshalter 280 können isolierende Werkstoffe umfassen (z. B. Siliziumoxid).
  • Wie in 5A dargestellt, können die oberen Source/Drain-Kontakte 260 jeweils mit den oberen Source/Drains 150 des ersten VFET und des siebten VFET in Kontakt stehen. Zurück in 3D kann der obere Source/Drain-Kontakt 260 des Master-Latch mit den oberen Source/Drains 150 des ersten, zweiten, dritten und vierten Transistors TR1, TR2, TR3 und TR4 in Kontakt stehen und der obere Source/Drain-Kontakt 260 des Slave-Latch kann mit den oberen Source/Drains 150 des fünften, sechsten, siebten und achten Transistors TR5, TR6, TR7 und TR8 in Kontakt stehen. (Siehe 6B und 6C). In einigen Ausführungsformen können die oberen Source/Drain-Kontakte 260 des Master-Latch durch die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein, das heißt, zwischen den oberen Source/Drain-Kontakten 260 und dem leitfähigen Draht 340 wie in 5A dargestellt.
  • Der Gatekontakt 240 kann in einer Isolierschicht 420 vorgesehen sein und kann sich in einer vertikalen Richtung (z. B. einer Z-Richtung) erstrecken, die rechtwinklig zu der oberen Oberfläche des Substrats 100 verläuft. Signale (z. B. ein Taktsignal und ein invertiertes Taktsignal) können an der leitfähigen Schicht 220 durch den Gatekontakt 240 angelegt werden. Wie in 5A dargestellt, kann der Gatekontakt 240 durch die Durchkontaktierung 320, die zwischen dem Gatekontakt 240 und dem leitfähigen Draht 340 liegt, mit dem leitfähigen Draht 340 elektrisch verbunden sein. Der untere Source/Drain-Kontakt 160 kann auf der Isolationsregion 120 vorgesehen sein.
  • In 3B und 5B kann sich die leitfähige Schicht 220 in Längsrichtung in der ersten horizontalen Richtung erstrecken und kann die Grenzregion des Substrats 100 kreuzen. Die leitfähige Schicht 220 kann Abschnitte umfassen, die den zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 umgeben, wie in 5B dargestellt, und jeder umgebende Abschnitt der leitfähigen Schicht 220 kann ein Gate (z. B. eine Gate-Elektrode) eines zweiten, dritten, fünften oder achten Transistors TR2, TR3, TR5 oder TR8 bilden. Die leitfähige Schicht 220 kann eine Pad-Region 220P auf der Grenzregion des Substrats 100 umfassen, mit welcher der Gatekontakt 240 verbunden ist. Der Gatekontakt 240 kann sich in vertikaler Richtung erstrecken und kann durch die Durchkontaktierung 320, die zwischen dem Gatekontakt 240 und dem leitfähigen Draht 340 liegt, mit dem leitfähigen Draht 340 elektrisch verbunden sein.
  • In 5B sind die oberen Source/Drains 150 des zweiten, dritten, fünften und achten Transistors TR2, TR3, TR5 und TR8 jeweils auf dem zweiten, dritten, fünften und achten vertikalen Kanal VC2, VC3, VC5 und VC8 vorgesehen. In einigen Ausführungsformen kann der obere Source/Drain-Kontakt 260 auf der Master-Latch-Region mit den oberen Source/Drains 150 des zweiten und dritten Transistors TR2 und TR3 in Kontakt stehen und der obere Source/Drain-Kontakt 260 auf der Slave-Latch-Region kann mit den oberen Source/Drains 150 des fünften und achten Transistors TR5 und TR8 in Kontakt stehen. Der obere Source/Drain-Kontakt 260 auf der Slave-Latch-Region kann über die Durchkontaktierung 320, die zwischen dem oberen Source/Drain-Kontakt 260 und dem leitfähigen Draht 340 liegt, elektrisch mit dem leitfähigen Draht 340 verbunden sein.
  • In 5C können die leitfähigen Schichten 220 voneinander in der ersten horizontalen Richtung beabstandet sein und jeweils den vierten vertikalen Kanal VC4 und den sechsten vertikalen Kanal VC6 umgeben. Die leitfähigen Schichten 220 können über die Gatekontakte 240, die Durchkontaktierungen 320 und den leitfähigen Draht 340 elektrisch miteinander verbunden sein. Die Abstandshalter 280 sind möglicherweise nicht auf Abschnitten der leitfähigen Schichten 220 vorgesehen, mit denen die Gatekontakte 240 verbunden sind.
  • In 5A und 5C sind die Dummy-Regionen DRs ein Abschnitt des Substrats 100, auf dem kein vertikaler Kanal ausgebildet ist.
  • In 6A kann der untere Source/Drain-Kontakt 160 auf der Isolationsregion 120 ausgebildet sein und kann sich in Längsrichtung in der zweiten horizontalen Richtung erstrecken.
  • In 6B können der sechste vertikale Kanal VC6 und der achte vertikale Kanal VC8 voneinander in der zweiten horizontalen Richtung beabstandet sein und obere Source/Drains 150 können jeweils auf dem sechsten und achten vertikalen Kanal VC6 und VC8 ausgebildet sein. In einigen Ausführungsformen kann der obere Source/Drain-Kontakt 260 mit den oberen Source/Drains 150 des sechsten und achten Transistors TR6 und TR8 in Kontakt stehen.
  • In 6C können die leitfähigen Schichten 220 auf der Isolationsregion 120 vorgesehen sein, die sich zwischen der NMOS-Region und der PMOS-Region der Slave-Latch-Region erstrecken. Die Pad-Region 220P der leitfähigen Schicht 220 kann durch den Gatekontakt 240 und die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein. Der obere Source/Drain-Kontakt 260 kann durch den Gatekontakt 240 und die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein. Die leitfähige Schicht 220 kann durch den Gatekontakt 240 und die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein.
  • In 6D können der fünfte vertikale Kanal VC5 und der siebte vertikale Kanal VC7 voneinander in der zweiten horizontalen Richtung beabstandet sein und obere Source/Drains 150 können jeweils auf dem fünften und siebten vertikalen Kanal VC5 und VC7 ausgebildet sein. In einigen Ausführungsformen kann der obere Source/Drain-Kontakt 260 mit den oberen Source/Drains 150 des fünften und siebten Transistors TR5 und TR7 in Kontakt stehen.
  • In 6E können die leitfähigen Schichten 220 auf der Isolationsregion 120 auf der Grenzregion vorgesehen sein. Die Pad-Region 220P der leitfähigen Schicht 220 auf der Grenzregion kann durch den Gatekontakt 240 und die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein.
  • In 6F können der erste vertikale Kanal VC1 und der dritte vertikale Kanal VC3 voneinander in der zweiten horizontalen Richtung beabstandet sein und obere Source/Drains 150 können jeweils auf dem ersten und dritten vertikalen Kanal VC1 und VC3 ausgebildet sein. In einigen Ausführungsformen kann der obere Source/Drain-Kontakt 260 mit den oberen Source/Drains 150 des ersten und dritten Transistors TR1 und TR3 in Kontakt stehen. Die Durchkontaktierung 320 kann auf dem oberen Source/Drain-Kontakt 260 vorgesehen sein, um den oberen Source/Drain-Kontakt 260 mit einem leitfähigen Draht 340 zu verbinden.
  • In 6G können die leitfähigen Schichten 220 auf der Isolationsregion 120 vorgesehen sein, die sich zwischen der ersten NMOS-Region NR1 und der ersten PMOS-Region PR1 der Master-Latch-Region erstreckt. Die leitfähige Schicht 220, die den vierten vertikalen Kanal VC4 umgibt und sich von demselben erstreckt, kann durch den Gatekontakt 240 und die Durchkontaktierung 320 mit dem leitfähigen Draht 340 elektrisch verbunden sein.
  • In 6H können der zweite vertikale Kanal VC2 und der vierte vertikale Kanal VC4 voneinander in der zweiten horizontalen Richtung beabstandet sein und obere Source/Drains 150 können jeweils auf dem zweiten und vierten vertikalen Kanal VC2 und VC4 ausgebildet sein. In einigen Ausführungsformen kann der obere Source/Drain-Kontakt 260 mit den oberen Source/Drains 150 des zweiten und vierten Transistors TR2 und TR4 in Kontakt stehen.
  • Wie hierin verwendet, sind die Singularformen „einer“, „eines“, „eine“ und „der, die, das“ dazu gedacht, die Pluralformen ebenfalls zu enthalten, außer der Kontext gibt dies eindeutig anderweitig an. Es versteht sich ferner, dass die Begriffe „aufweisend“ und/oder „umfassen“ die Anwesenheit der gegebenen Merkmale, Schritte, Vorgänge, Elemente und/oder Komponenten angeben, aber nicht die Anwesenheit oder Hinzufügung von einem oder mehreren anderen Merkmalen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen derselben ausschließen.
  • Es versteht sich, dass im Vorliegenden Verweise auf „ein Element A überlappt vertikal ein Element B“ (oder ähnliche Wendungen) bedeuten, dass eine vertikale Linie existiert, die sowohl das Element A als auch das Element B schneidet bzw. kreuzt.
  • Es versteht sich, dass, obwohl hier die Begriffe erster, zweiter usw. verwendet werden, um verschiedene Elemente zu beschreiben, diese Elemente nicht durch diese Begriffe beschränkt werden sollen. Diese Begriffe werden nur verwendet, um ein Element von einem anderen zu unterscheiden.

Claims (15)

  1. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: ein Substrat (100), das eine Master-Latch-Region, eine Slave-Latch-Region und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region aufweist, wobei die Master-Latch-Region und die Slave-Latch-Region in einer ersten horizontalen Richtung, die zu einer oberen Oberfläche des Substrats (100) parallel ist, voneinander beabstandet sind; ein erstes Latch auf der Master-Latch-Region des Substrats (100), wobei das erste Latch einen ersten vertikalen Feldeffekttransistor, VFET, (TR1), einen zweiten VFET (TR2), einen dritten VFET (TR3) und einen vierten VFET (TR4) aufweist; ein zweites Latch auf der Slave-Latch-Region des Substrats (100), wobei das zweite Latch einen fünften VFET (TR5), einen sechsten VFET (TR6), einen siebten VFET (TR7) und einen achten VFET (TR8) aufweist, und wobei der erste VFET (TRI) und der siebte VFET (TR7) entlang der ersten horizontalen Richtung ausgerichtet sind; und eine leitfähige Schicht (220), die sich in der ersten horizontalen Richtung erstreckt und über die Grenzregion verläuft, wobei ein erster Abschnitt der leitfähigen Schicht (220) eine Gate-Elektrode des ersten VFET (TR1) aufweist und ein zweiter Abschnitt der leitfähigen Schicht (220) eine Gate-Elektrode des siebten VFET (TR7) aufweist.
  2. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei die leitfähige Schicht (220) eingerichtet ist, ein Taktsignal oder ein invertiertes Taktsignal zu empfangen.
  3. Integrierte Schaltungsvorrichtung nach Anspruch 2, wobei die leitfähige Schicht (220) eine Pad-Region (220P) aufweist, die von dem zweiten Abschnitt der leitfähigen Schicht (220) hervorsteht und auf der Slave-Latch-Region des Substrats (100) liegt, und wobei die integrierte Schaltungsvorrichtung ferner einen Gatekontakt aufweist, der sich in einer vertikalen Richtung erstreckt, die rechtwinklig zu der oberen Oberfläche des Substrats (100) ist, und der mit der Pad-Region (220P) der leitfähigen Schicht (220) verbunden ist.
  4. Integrierte Schaltungsvorrichtung nach Anspruch 3, wobei sowohl der erste VFET (TR1) als auch der siebte VFET (TR7) ein p-Typ-VFET ist, und wobei die leitfähige Schicht (220) eingerichtet ist, das invertierte Taktsignal zu empfangen.
  5. Integrierte Schaltungsvorrichtung nach Anspruch 2, wobei die leitfähige Schicht (220) eine Pad-Region (220P) auf der Grenzregion aufweist, und wobei die integrierte Schaltungsvorrichtung ferner einen Gatekontakt (240) aufweist, der sich in einer vertikalen Richtung erstreckt, die rechtwinklig zu der oberen Oberfläche des Substrats (100) ist, und der mit der Pad-Region (220P) der leitfähigen Schicht (220) verbunden ist.
  6. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei der erste VFET (TR1) eine erste Kanalregion (VC1) und ein erstes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der zweite VFET (TR2) eine zweite Kanalregion (VC2) und ein zweites oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der dritte VFET (TR3) eine dritte Kanalregion (VC3) und ein drittes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, und der vierte VFET (TR4) eine vierte Kanalregion (VC4) und ein viertes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, und wobei die integrierte Schaltungsvorrichtung ferner einen oberen Source/Drain-Kontakt (260) aufweist, der mit dem ersten oberen Source/Drain (150), dem zweiten oberen Source/Drain (150), dem dritten oberen Source/Drain (150) und dem vierten oberen Source/Drain (150) in Kontakt steht.
  7. Integrierte Schaltungsvorrichtung nach Anspruch 6, wobei die Master-Latch-Region des Substrats (100) eine NMOS-Region und eine PMOS-Region aufweist, welche zwischen der NMOS-Region und der Grenzregion liegt, wobei sowohl der erste VFET (TR1) als auch der dritte VFET (TR3) ein p-Typ-VFET ist, und der erste VFET (TR1) und der dritte VFET (TR3) auf der PMOS-Region liegen und entlang einer zweiten horizontalen Richtung ausgerichtet sind, die parallel zu der oberen Oberfläche des Substrats (100) und rechtwinklig zu der ersten horizontalen Richtung ist, und wobei sowohl der zweite VFET (TR2) als auch der vierte VFET (TR4) ein N-typ-VFET ist und der zweite VFET (TR2) und der vierte VFET (TR4) auf der NMOS-Region liegen und entlang der zweiten horizontalen Richtung ausgerichtet sind.
  8. Integrierte Schaltungsvorrichtung nach Anspruch 7, wobei der zweite VFET (TR2) und der dritte VFET (TR3) entlang der ersten horizontalen Richtung ausgerichtet sind.
  9. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: ein Substrat (100), das eine Master-Latch-Region, eine Slave-Latch-Region und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region aufweist, wobei die Master-Latch-Region und die Slave-Latch-Region in einer ersten horizontalen Richtung, die zu einer oberen Oberfläche des Substrats (100) parallel ist, voneinander beabstandet sind; ein erstes Latch auf der Master-Latch-Region des Substrats (100), wobei das erste Latch einen ersten vertikalen Feldeffekttransistor, VFET, (TR1), einen zweiten VFET (TR2), einen dritten VFET (TR3) und einen vierten VFET (TR4) aufweist; und ein zweites Latch auf der Slave-Latch-Region des Substrats (100), wobei das zweite Latch einen fünften VFET (TR5), einen sechsten VFET (TR6), einen siebten VFET (TR7) und einen achten VFET (TR8) aufweist, wobei der zweite VFET (TR2), der dritte VFET (TR3), der fünfte VFET (TR5) und der achte VFET (TR8) entlang der ersten horizontalen Richtung ausgerichtet sind, und wobei der zweite VFET (TR2), der dritte VFET (TR3), der fünfte VFET (TR5) und der achte VFET (TR8) eingerichtet sind, sich ein Gate-Signal zu teilen, das an jeweiligen Gate-Elektroden des zweiten VFET (TR2), des dritten VFET (TR3), des fünften VFET (TR5) und des achten VFET (TR8) angelegt wird.
  10. Integrierte Schaltungsvorrichtung nach Anspruch 9, ferner aufweisend eine leitfähige Schicht, die sich in der ersten horizontalen Richtung erstreckt und über die Grenzregion verläuft, wobei ein erster Abschnitt der leitfähigen Schicht die Gate-Elektrode des zweiten VFET (TR2) aufweist, ein zweiter Abschnitt der leitfähigen Schicht die Gate-Elektrode des dritten VFET (TR3) aufweist, ein dritter Abschnitt der leitfähigen Schicht die Gate-Elektrode des fünften VFET (TR5) aufweist, und ein vierter Abschnitt der leitfähigen Schicht die Gate-Elektrode des achten VFET (TR8) aufweist.
  11. Integrierte Schaltungsvorrichtung nach Anspruch 10, wobei der erste VFET (TR1) eine erste Kanalregion (VC1) und ein erstes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der zweite VFET (TR2) eine zweite Kanalregion (VC2) und ein zweites oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der dritte VFET (TR3) eine dritte Kanalregion (VC3) und ein drittes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, und der vierte VFET (TR4) eine vierte Kanalregion (VC4) und ein viertes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, und wobei die integrierte Schaltungsvorrichtung ferner einen oberen Source/Drain-Kontakt (260) aufweist, der mit dem ersten oberen Source/Drain (150), dem zweiten oberen Source/Drain (150), dem dritten oberen Source/Drain (150) und dem vierten oberen Source/Drain (150) in Kontakt steht.
  12. Integrierte Schaltungsvorrichtung nach Anspruch 11, wobei das erste Source/Drain (150) zwischen dem Substrat (100) und dem oberen Source/Drain-Kontakt (260) liegt.
  13. Integrierte Schaltungsvorrichtung nach Anspruch 11, wobei die Master-Latch-Region des Substrats (100) eine NMOS-Region und eine PMOS-Region aufweist, welche zwischen der NMOS-Region und der Grenzregion liegt, wobei der erste VFET (TR1) und der dritte VFET (TR3) auf der PMOS-Region liegen und entlang einer zweiten horizontalen Richtung ausgerichtet sind, die parallel zu der oberen Oberfläche des Substrats (100) und rechtwinklig zu der ersten horizontalen Richtung ist, und wobei der zweite VFET (TR2) und der vierte VFET (TR4) auf der NMOS-Region liegen und entlang der zweiten horizontalen Richtung ausgerichtet sind.
  14. Integrierte Schaltungsvorrichtung, die Folgendes aufweist: ein Substrat (100), das eine Master-Latch-Region, eine Slave-Latch-Region und eine Grenzregion zwischen der Master-Latch-Region und der Slave-Latch-Region aufweist, wobei die erste Master-Latch-Region und die Slave-Latch-Region in einer ersten horizontalen Richtung, die zu einer oberen Oberfläche des Substrats (100) parallel ist, voneinander beabstandet sind, und wobei die Master-Latch-Region des Substrats (100) eine NMOS-Region und eine PMOS-Region aufweist, die von der NMOS-Region in der ersten horizontalen Richtung beabstandet sind; ein Master-Latch auf der ersten Master-Latch-Region des Substrats (100), wobei das Master-Latch einen ersten vertikalen Feldeffekttransistor, VFET, (TR1) und einen dritten VFET (TR3) auf der PMOS-Region aufweist und einen zweiten VFET (TR2) und einen vierten VFET (TR4) auf der NMOS-Region, und wobei der erste VFET (TR1) eine erste Kanalregion (VC1) und ein erstes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der zweite VFET (TR2) eine zweite Kanalregion (VC2) und ein zweites oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, der dritte VFET (TR3) eine dritte Kanalregion (VC3) und ein drittes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind, und der vierte VFET (TR4) eine vierte Kanalregion (VC4) und ein viertes oberes Source/Drain (150) aufweist, die aufeinanderfolgend auf dem Substrat (100) gestapelt sind; ein Slave-Latch auf der Slave-Latch-Region des Substrats (100), wobei das Slave-Latch einen fünften VFET (TR5), einen sechsten VFET (TR6), einen siebten VFET (TR7) und einen achten VFET (TR8) aufweist; einen oberen Source/Drain-Kontakt (260), der mit dem ersten oberen Source/Drain (150), dem zweiten oberen Source/Drain (150), dem dritten oberen Source/Drain (150) und dem vierten oberen Source/Drain (150) in Kontakt steht; und wobei die Master-Latch-Region und die Slave-Latch-Region entlang der ersten horizontalen Richtung ausgerichtet sind und gemeinsam genutzte leitfähige Leitungen aufweisen.
  15. Integrierte Schaltungsvorrichtung nach Anspruch 14, wobei der erste VFET (TR1) an einer ersten Stelle liegt, an der eine erste gedachte Linie (IL_1) die PMOS-Region kreuzt, der zweite VFET (TR2) an einer zweiten Stelle liegt, an der eine zweite gedachte Linie (IL_2) die NMOS-Region kreuzt, der dritte VFET (TR3) an einer dritten Stelle liegt, an der die zweite gedachte Linie (IL_2) die PMOS-Region kreuzt, und der vierte VFET (TR4) an einer vierten Stelle liegt, an der eine dritte gedachte Linie (IL_3) die NMOS-Region kreuzt, wobei sich die erste, zweite und dritte gedachte Linie (IL_1, IL_2, IL_3) in der ersten horizontalen Richtung erstrecken und in einer zweiten horizontalen Richtung voneinander beabstandet sind, die zu der oberen Oberfläche des Substrats (100) parallel ist und zu der ersten horizontalen Richtung rechtwinklig ist, und wobei die zweite gedachte Linie (IL_2) zwischen der ersten gedachten Linie (IL_1) und der dritten gedachten Linie (IL_3) liegt.
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