DE112012000717B4 - Halbleitereinheit, die Bereiche mit hohen Feldern beinhaltet, sowie zugehöriges Verfahren - Google Patents

Halbleitereinheit, die Bereiche mit hohen Feldern beinhaltet, sowie zugehöriges Verfahren Download PDF

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Abstract

Halbleitereinheit, die aufweist: eine n-Wanne innerhalb einer p-Wanne in einer Siliciumschicht, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht eines Silicium-auf-Isolator(SOI)-Substrats angeordnet ist; einen ersten Source-Bereich und einen zweiten Source-Bereich innerhalb eines Teils der p-Wanne; einen ersten Drain-Bereich und einen zweiten Drain-Bereich innerhalb eines Teils der p-Wanne und innerhalb eines Teils der n-Wanne; und ein Gate, das oben auf der n-Wanne angeordnet ist, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird.

Description

  • Technisches Gebiet
  • Ausführungsformen dieser Offenbarung beziehen sich allgemein auf Halbleitereinheiten und spezieller auf eine Halbleitereinheit, die Bereiche mit hohen Feldern beinhaltet, sowie ein zugehöriges Verfahren.
  • Hintergrund
  • Typischerweise kann es in der Dünnschicht-Silicium-auf-Isolator(SOI)-Technologie erwünscht sein, einen Feldeffekttransistor (FET) mit einem Bereich mit hohem Feld zu bilden. Herkömmliche Verfahren beinhalten das Bilden einer schwach dotierten Oberflächen-Drain(LDD, lightly doped drain)-Einheit oder einer Isolationsstruktur mit flachem Graben (STI-Struktur, shallow trench isolation structure), um das hohe Feld zu handhaben. Es ist jedoch möglich, dass eine Oberflächen-LDD-Einheit zu empfindlich gegenüber einer Injektion von heißen Ladungsträgern ist. Des Weiteren kann eine STI-Struktur, die zur Handhabung eines hohen Feldes gebildet wird, nicht mit Dünnschicht-SOI-Technologie auf einer Struktur errichtet werden.
  • In diesem Kontext sei auf das Dokument US 2010/0117153 A1 verwiesen. Dort wird ein Hochspannungs-FET und ein zugehöriger Fertigungsprozess vorgestellt. Ein Device-Design für ein erweitertes Gate bei gleichzeitigem dicken Gate-Oxid wird in einer normalen CMOS-Struktur implementiert.
  • Außerdem wird im Dokument US 7235451 B2 eine Halbleitervorrichtung und ein zugehöriges Herstellungsverfahren vorgestellt, bei dem ein MOS-Transistor mit erweitertem Drain eine selbstausrichtende „schwimmende” Region nahe am Transistor-Gate aufweist, welches mit einem ersten Donator dotiert ist, um eine Abnahme von heißen Ladungsträgern im Kanal zu reduzieren. Gleichzeitig liegt ein Dotierung mit einer gegenteiligen Ladung eines ersten Source/Drain-Bereiches vor, welcher lateral von der ersten Gate-Struktur in dem Halbleitersubstrat beabstandet ist.
  • Kurzdarstellung
  • Ein erster Aspekt der Offenbarung stellt eine Halbleitereinheit bereit, die aufweist: eine n-Wanne (n-well) innerhalb einer p-Wanne (p-well) in einer Siliciumschicht, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht eines Silicium-auf-Isolator(SOI)-Substrats angeordnet ist; einen ersten Source-Bereich und einen zweiten Source-Bereich innerhalb eines Teils der p-Wanne; einen ersten Drain-Bereich und einen zweiten Drain-Bereich innerhalb eines Teils der p-Wanne und eines Teils der n-Wanne; sowie ein Gate, das oben auf der n-Wanne angeordnet ist, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird.
  • Ein zweiter Aspekt der Offenbarung stellt eine Struktur bereit, die aufweist: ein Silicium-auf-Isolator(SOI)-Substrat, das eine Siliciumschicht beinhaltet, die oben auf einer vergrabenen Oxidschicht angeordnet ist; eine n-Wanne innerhalb einer p-Wanne in der Siliciumschicht; einen ersten und einen zweiten n-dotierten Source-Bereich innerhalb eines Teils der p-Wanne; einen ersten und einen zweiten n-dotierten Drain-Bereich innerhalb eines Teils der p-Wanne und eines Teils der n-Wanne, wobei der erste und der zweite n-dotierte Drain-Bereich im Wesentlichen senkrecht zu dem ersten und dem zweiten n-dotierten Source-Bereich sind; einen ersten und einen zweiten p-dotierten Kontaktbereich in der Siliciumschicht angrenzend an den ersten und den zweiten n-dotierten Source-Bereich; sowie ein Gate, das oben auf der n-Wanne angeordnet ist, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird.
  • Ein dritter Aspekt der Offenbarung stellt ein Verfahren zum Bilden einer Halbleitereinheit bereit, wobei das Verfahren aufweist: Bilden einer p-Wanne in einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht angeordnet ist; Bilden einer n-Wanne innerhalb der p-Wanne; Bilden eines Gates oben auf der n-Wanne, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird; gleichzeitiges Bilden eines ersten und eines zweiten Source-Bereichs in einem Teil der p-Wanne sowie eines ersten und eines zweiten Drain-Bereichs in einem Teil der p-Wanne und einem Teil der n-Wanne; sowie Bilden eines ersten und eines zweiten Kontaktbereichs für die p-Wanne.
  • Diese und weitere Aspekte, Vorteile und hervorstechenden Merkmale der Erfindung werden aus der folgenden detaillierten Beschreibung ersichtlich, die in Verbindung mit den beigefügten Zeichnungen, in denen gleiche Teile überall in den Zeichnungen mit gleichen Bezugszeichen bezeichnet sind, Ausführungsformen der Erfindung offenbart.
  • Kurzbeschreibung der Zeichnungen
  • Die vorstehenden und weitere Aspekte, Merkmale und Vorteile der Erfindung werden durch Lesen der folgenden, spezielleren Beschreibung der Erfindung in Verbindung mit den begleitenden Zeichnungen besser verständlich.
  • 1 zeigt eine Draufsicht auf eine Halbleitereinheit gemäß einer Ausführungsform der Erfindung.
  • 2A bis 2B zeigen Querschnittansichten einer Halbleitereinheit gemäß einer Ausführungsform der Erfindung.
  • 3A bis 3B zeigen Querschnittansichten einer Halbleitereinheit gemäß einer Ausführungsform der Erfindung.
  • 4A bis 4B, 5, 6A bis 6B, 7, 8A bis 8B, 9, 10A bis 10B, 11, 12A bis 12B, 13, 14A bis 14B und 15A bis 15B zeigen ein Verfahren zum Bilden einer Halbleitereinheit gemäß Ausführungsformen der Erfindung.
  • Die Zeichnungen sind nicht notwendigerweise maßstabsgetreu. Die Zeichnungen sind lediglich schematische Darstellungen, die nicht dazu gedacht sind, spezifische Parameter der Erfindung abzubilden. Die Zeichnungen sind dazu gedacht, lediglich typische Ausführungsformen der Erfindung darzustellen, und sollten nicht als den Umfang der Erfindung beschränkend betrachtet werden. In den Zeichnungen repräsentiert eine gleiche Nummerierung gleiche Elemente.
  • Detaillierte Beschreibung
  • 1 zeigt eine Draufsicht auf eine Halbleitereinheit 100 gemäß einer Ausführungsform dieser Erfindung. Die 2A und 2B zeigen Querschnittansichten der Halbleitereinheit 100 entlang eines Schnitts A-A beziehungsweise eines Schnitts B-B von 1.
  • Nunmehr bezugnehmend auf die 1 und 2A bis 2B kann die Halbleitereinheit 100 ein Silicium-auf-Isolator(SOI)-Substrat 105 beinhalten. Das SOI-Substrat 105 kann eine erste Halbleiterschicht 107 beinhalten, die oben auf einer vergrabenen Oxidschicht 109 angeordnet ist. Die vergrabene Oxidschicht 109 kann oben auf einer zweiten Siliciumschicht 110 angeordnet sein. Die erste Siliciumschicht 107 kann eine p-Wanne 112 beinhalten. Eine n-Wanne 114 kann sich innerhalb der p-Wanne 112 in der ersten Siliciumschicht 107 befinden. Die n-Wanne 114 verläuft entlang der Achse des Schnitts A-A in 1. Von daher kann in 2A lediglich die n-Wanne 114 gezeigt sein. 2B zeigt die n-Wanne 114 innerhalb der p-Wanne 112. Die p-Wanne kann außerdem einen ersten Source-Bereich 125 und einen zweiten Source-Bereich 127 beinhalten. Der erste Source-Bereich 125 und der zweite Source-Bereich 127 können n-leitend dotiert sein. Wie am besten aus 2B ersichtlich, können der erste Source-Bereich 125 und der zweite Source-Bereich 127 innerhalb eines Teils der p-Wanne 112 ausgebildet sein. Ein erster Teil 130 der p-Wanne 112 kann sich zwischen dem ersten Source-Bereich 125 und der vergrabenen Oxidschicht 109 befinden. Ein zweiter Teil 132 der p-Wanne 112 kann sich zwischen dem zweiten Source-Bereich 127 und der vergrabenen Oxidschicht 109 befinden.
  • Die Halbleitereinheit 100 kann außerdem einen ersten Drain-Bereich 145 und einen zweiten Drain-Bereich 147 beinhalten. Der erste Drain-Bereich 145 und der zweite Drain-Bereich 147 können n-leitend dotiert sein. Wie am besten aus 2A ersichtlich, können der erste Drain-Bereich 145 und der zweite Drain-Bereich 147 innerhalb eines Teils der n-Wanne 114 ausgebildet sein. Da die n-Wanne 114 innerhalb der p-Wanne 112 liegt und die n-Wanne entlang der Achse des Schnitts A-A in 1 verläuft, können der erste Drain-Bereich 145 und der zweite Drain-Bereich 147 auch innerhalb eines Teils der p-Wanne 112 ausgebildet sein. Der erste Source-Bereich 125 und der zweite Source-Bereich 127 können im Wesentlichen senkrecht zu dem ersten Drain-Bereich 145 und dem zweiten Drain-Bereich 147 sein.
  • Die Halbleitereinheit 100 kann außerdem ein Gate 150 beinhalten, das oben auf der n-Wanne 114 angeordnet ist. Das Gate 150 kann in einer ”H”-Form ausgebildet sein, wie aus 1 ersichtlich. Wie aus 2B ersichtlich, kann sich das Gate 150 auch über die p-Wanne 112 sowie den ersten Source-Bereich 125 und den zweiten Source-Bereich 127 hinweg erstrecken. Ein Bereich mit einem lateralen hohen Feld befindet sich zwischen der n-Wanne 114 und der p-Wanne 112. Ein Bereich mit einem vertikalen hohen Feld befindet sich zwischen dem Gate 150 und der n-Wanne 114. Das Gate 150 kann zwischen dem Gate 150 und der n-Wanne 114 außerdem ein Gate-Oxid 152 beinhalten.
  • Die Halbleitereinheit 100 kann außerdem einen ersten Kontaktbereich 135 und einen zweiten Kontaktbereich 137 beinhalten. Der erste Kontaktbereich 135 und der zweite Kontaktbereich 137 können p-leitend dotiert sein. Der erste und der zweite p-dotierte Kontaktbereich 135, 137 können sich in der ersten Siliciumschicht 107 angrenzend an den ersten und den zweiten n-dotierten Source-Bereich 125, 127 befinden. Weitere Teile der Halbleitereinheit 100 können flache Grabenbereiche 180 und Body-Kontakte 170 beinhalten. Die p-Wanne 112 kann sich innerhalb der flachen Grabenbereiche 180 befinden. Wie aus 2A ersichtlich, sind die Drain-Bereiche 145, 147 durch Drain-Kontakte 172 und Drain-Silicidanteile 177 kontaktiert. Wie aus 2B ersichtlich, können die Kontaktbereiche 135, 137 durch Body-Kontakte 170 und Body-Silicidanteile 175 kontaktiert sein. Wie aus den 2A bis 2B ersichtlich, kann das Gate 150 durch einen Gate-Kontakt 174 und einen Gate-Silicidanteil 179 kontaktiert sein. Die Halbleitereinheit 100 kann des Weiteren einen ersten dielektrischen Abstandshalter 160 und einen zweiten dielektrischen Abstandshalter 162 beinhalten, die das Gate 150 im Wesentlichen umgeben.
  • Sich nunmehr den 3A und 3B zuwendend, ist eine Querschnittansicht einer Halbleitereinheit 200 gemäß einer Ausführungsform der Erfindung gezeigt. Die Halbleitereinheit 200 ist der Halbleitereinheit 100 ähnlich. Die Halbleitereinheit 200 kann jedoch einen ersten erhöhten Source-Bereich 164 und einen zweiten erhöhten Source-Bereich 166 beinhalten. Der erste erhöhte Source-Bereich 164 und der zweite erhöhte Source-Bereich 166 können auf einer Oberseite der ersten Siliciumschicht 107 angeordnet sein und das Gate 150 im Wesentlichen umgeben. Der erste dielektrische Abstandshalter 160 und der zweite dielektrische Abstandshalter 162 können zwischen dem ersten und dem zweiten erhöhten Source-Bereich 164, 166 und dem Gate 150 angeordnet sein.
  • Nunmehr wird ein Verfahren zum Bilden einer Halbleitereinheit 100 gemäß einer Ausführungsform der Erfindung erörtert. Sich nunmehr den 4A und 4B zuwendend, kann das SOI-Substrat 105 bereitgestellt werden. Das SOI-Substrat kann die erste Siliciumschicht 107 beinhalten, die oben auf der vergrabenen Oxidschicht 109 angeordnet wird. Die vergrabene Oxidschicht 109 kann oben auf der zweiten Siliciumschicht 110 angeordnet werden. Die p-Wanne 112 kann in der ersten Siliciumschicht 107 des SOI-Substrats 105 gebildet werden. Die p-Wanne kann unter Verwendung von zum Beispiel einer Ionenimplantation 115 gebildet werden. Die p-Wanne 112 kann derart gebildet werden, dass auf jeder Seite der p-Wanne 112 flache Grabenisolationsbereiche 180 gebildet werden.
  • Sich nunmehr den 5 und 6A bis 6B zuwendend, kann die n-Wanne 114 innerhalb der p-Wanne 112 gebildet werden. Wie aus 5 ersichtlich, kann sich die n-Wanne 114 entlang der Achse des Schnitts A-A erstrecken. Die n-Wanne 114 kann zum Beispiel mittels einer Ionenimplantation 119 gebildet werden. Als Nächstes kann das Gate 150 in der Form eines ”H” oben auf der n-Wanne 114 gebildet werden (7 und 8A bis 8B). Das Gate 150 kann sich über die p-Wanne 112 hinweg erstrecken. Zwecks Klarheit ist das Gate-Oxid 152 nicht gezeigt; es versteht sich jedoch, dass das Gate-Oxid 152 vor der Bildung des Gates 150 gebildet werden kann. Als Nächstes können, wie aus den 9 und 10A bis 10B ersichtlich, der erste und der zweite Source-Bereich 125, 127 sowie der erste und der zweite Drain-Bereich 145, 147 gleichzeitig gebildet werden. Der erste und der zweite Source-Bereich 125, 127 sowie der erste und der zweite Drain-Bereich 145, 147 können zum Beispiel mittels einer Ionenimplantation gebildet werden und können n-leitend dotiert werden. Wie aus 9 ersichtlich, können der erste und der zweite Source-Bereich 125, 127 in einem Teil der p-Wanne 112 gebildet werden. Der erste und der zweite Source-Bereich 125, 127 können derart gebildet werden, dass das Gate 150 den ersten und den zweiten Source-Bereich 125, 127 überlappen kann. Der erste und der zweite Drain-Bereich 145, 147 können in einem Teil der p-Wanne 112 und einem Teil der n-Wanne 114 gebildet werden (10A bis 10B). Der erste Source-Bereich 125 und der zweite Source-Bereich 127 können im Wesentlichen senkrecht zu dem ersten Drain-Bereich 145 und dem zweiten Drain-Bereich 147 sein. Der erste und der zweite Source-Bereich 125, 127 sowie der erste und der zweite Drain-Bereich 145, 147 können zum Beispiel mittels einer Ionenimplantation 121 gebildet werden. Es ist zu erwähnen, dass, wenngleich die n-Wanne 114 in 9 nicht mehr dargestellt ist, die n-Wanne 114 weiterhin in der p-Wanne 112 liegt und in den Querschnitt-10A bis 10B zu sehen ist.
  • Als Nächstes können, wie aus den 11 und 12A bis 12B ersichtlich, der erste und der zweite Kontaktbereich 135, 137 für die p-Wanne 112 gebildet werden. Der erste und der zweite Kontaktbereich 135, 137 können zum Beispiel mittels einer Ionenimplantation 129 gebildet werden (12B). Der erste und der zweite Kontaktbereich 135, 137 können p-leitend dotiert werden. Wie aus 11 ersichtlich, können der erste und der zweite Kontaktbereich 135, 137 an den ersten beziehungsweise den zweiten Source-Bereich 125, 127 angrenzen. Wie aus 12B ersichtlich, kann sich der erste Teil 130 der p-Wanne 112 zwischen dem ersten Source-Bereich 125 und der vergrabenen Oxidschicht 109 befinden, und der zweite Teil 132 der p-Wanne 112 kann sich zwischen dem zweiten Source-Bereich 127 und der vergrabenen Oxidschicht 109 befinden. Es ist zu erwähnen, dass der Schnitt A-A in 12A den ersten und den zweiten Kontaktbereich 135, 137 nicht zeigt.
  • Sich nunmehr den 13 und 14A bis 14B zuwendend, können Kontakte, wie die Body-Kontakte 170, die Drain-Kontakte 172 und die Gate-Kontakte 174 an verschiedenen Teilen des Halbleiters 100 gebildet werden. Zum Beispiel können die Body-Kontakte 170 über den Kontaktbereichen 135, 137 gebildet werden. Die Drain-Kontakte 172 können über den Drain-Bereichen 145, 147 gebildet werden. Der Gate-Kontakt 174 kann über dem Gate 150 gebildet werden. Wie aus den 14A bis 14B ersichtlich, können unter jedem Kontakt 170, 172, 174 Silicidanteile 175, 177, 179 ausgebildet sein.
  • Sich nunmehr den 15A bis 15B zuwendend, versteht es sich, dass die Halbleitereinheit 200 unter Verwendung eines ähnlichen Verfahrens gebildet werden kann, wie vorstehend erörtert. Die Halbleitereinheit 200 kann des Weiteren den ersten und den zweiten erhöhten Source-Bereich 164, 166 beinhalten. Der erste und der zweite erhöhte Source-Bereich 164, 166 können auf einer Oberseite der ersten Siliciumschicht 107 gebildet werden und können das Gate 150 im Wesentlichen umgeben. Der erste und der zweite dielektrische Abstandshalter 160, 162 können zwischen dem ersten und dem zweiten erhöhten Source-Bereich 164, 166 beziehungsweise dem Gate 150 gebildet werden.
  • Das Verfahren, wie vorstehend beschrieben, wird bei der Herstellung von integrierten Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie einem Kunststoffträger mit Anschlussdrähten, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrfachchippackung montiert (wie einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil entweder (a) eines Zwischenprodukts, wie einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann jegliches Produkt, das integrierte Schaltkreischips beinhaltet, in einem Bereich von Spielzeugen und anderen einfachen Anwendungen bis zu hochentwickelten Computerprodukten sein, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit sowie einen Hauptprozessor aufweisen.

Claims (11)

  1. Halbleitereinheit, die aufweist: eine n-Wanne innerhalb einer p-Wanne in einer Siliciumschicht, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht eines Silicium-auf-Isolator(SOI)-Substrats angeordnet ist; einen ersten Source-Bereich und einen zweiten Source-Bereich innerhalb eines Teils der p-Wanne; einen ersten Drain-Bereich und einen zweiten Drain-Bereich innerhalb eines Teils der p-Wanne und innerhalb eines Teils der n-Wanne; und ein Gate, das oben auf der n-Wanne angeordnet ist, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird.
  2. Halbleitereinheit nach Anspruch 1, die des Weiteren einen ersten und einen zweiten erhöhten Source-Bereich aufweist, die auf einer Oberseite der Siliciumschicht angeordnet sind und das Gate umgeben.
  3. Halbleitereinheit nach Anspruch 2, die des Weiteren einen ersten und einen zweiten dielektrischen Abstandshalter aufweist, die zwischen dem ersten und dem zweiten erhöhten Source-Bereich und dem Gate angeordnet sind.
  4. Halbleitereinheit nach Anspruch 1, wobei der erste und der zweite Source-Bereich n-leitend dotiert sind.
  5. Halbleitereinheit nach Anspruch 1, wobei der erste und der zweite Drain-Bereich n-leitend dotiert sind.
  6. Halbleitereinheit nach Anspruch 1, wobei sich ein erster Teil der p-Wanne zwischen dem ersten Source-Bereich und der vergrabenen Oxidschicht befindet und sich ein zweiter Teil der p-Wanne zwischen dem zweiten Source-Bereich und der vergrabenen Oxidschicht befindet.
  7. Halbleitereinheit nach Anspruch 1, wobei der erste und der zweite Drain-Bereich senkrecht zu dem ersten und dem zweiten Source-Bereich sind.
  8. Halbleitereinheit nach Anspruch 1, wobei sich das Gate über die p-Wanne und den ersten und den zweiten Source-Bereich hinweg erstreckt.
  9. Halbleitereinheit nach Anspruch 1, die des Weiteren ein Gate-Oxid zwischen dem Gate und der n-Wanne aufweist.
  10. Verfahren zum Bilden einer Halbleiterstruktur, wobei das Verfahren aufweist: Bilden einer p-Wanne in einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats, wobei die Siliciumschicht oben auf einer vergrabenen Oxidschicht angeordnet ist; Bilden einer n-Wanne innerhalb der p-Wanne; Bilden eines Gates oben auf der n-Wanne, wobei zwischen der n-Wanne und der p-Wanne ein Bereich mit einem lateralen hohen Feld erzeugt wird und zwischen dem Gate und der n-Wanne ein Bereich mit einem vertikalen hohen Feld erzeugt wird; gleichzeitiges Bilden eines ersten und eines zweiten Source-Bereichs in einem Teil der p-Wanne sowie eines ersten und eines zweiten Drain-Bereichs in einem Teil der p-Wanne und einem Teil der n-Wanne; und Bilden eines ersten und eines zweiten Kontaktbereichs für die p-Wanne.
  11. Verfahren nach Anspruch 10, das des Weiteren das Bilden eines ersten und eines zweiten erhöhten Source-Bereichs auf einer Oberseite der Siliciumschicht aufweist, die das Gate umgeben.
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