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Diese
Patentanmeldung beansprucht die Priorität der (am 31. Dezember 2007
eingereichten)
koreanischen
Patentanmeldung Nr. 10-2007-0141448 , die hiermit durch
Bezugnahme vollständig aufgenommen wird.
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HINTERGRUND
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Die 1A stellt
eine Draufsicht eines DE-NMOS-Transistors nach der verwandten Technik dar
und die 1B stellt eine Querschnittsansicht entlang
der Linien I-I' von 1A dar. Mit Bezug auf die 1A und 1B können
sich N+-Übergänge 16A und 16B vom
Gate 16 für Hochspannungsbauelemente in eine Wanne 10 eines
Halbleitersubstrats erstrecken. Eine Gate-Isolierschicht 14 kann
bei einem unteren Bereich des Gates 16 ausgebildet sein. Das
Gate 16 kann auf und/oder über einem aktiven Gebiet
ausgebildet sein, das zwischen Bauelement-Isolierschichten 12A und 12B festgelegt
ist. Spacer 20 können auf und/oder über
Seiten des Gates 16 und der Gate-Isolierschicht 14 ausgebildet sein.
Eine Silizidschicht 24 kann auf und/oder über oberen
Bereichen der N+-Übergänge 16A und 16B und
Gate 16 ausgebildet sein. Kontakte 26A und 26B können
auf und/oder über der Silizidschicht 24 ausgebildet
sein.
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Doch
können sich N+-Übergänge 18A und 18B innerhalb
eines Drift-Übergangs vom Gate 16 erstrecken.
Bei einer derartigen Sachlage kann sich ein Pitch eines Transistors,
der den obigen Aufbau haben kann, vergrößern.
Um die Durchbruchspannung des Hochspannungs-Drift-Übergangs
sicherzustellen, können auf und/oder über den
Driftzonen 16A und 16B Silizidblockier-(SAB)-schichten
SAB 22A und 22B vom Gate 16 bis zu den N+-Übergängen 18A und 18B ausgebildet
sein. Eine solche SAB-Struktur kann nur dann strukturiert werden, wenn
eine vorbestimmte Abmessung a1 oder mehr für einen Abstand
vom Gate 16 zu den Übergängen 18A und 18B sichergestellt
ist. Wenn eine Breitenteilung a1 einer SAB-Struktur in den Driftzonen 16A und 16B unterhalb
einer kritischen Abmessung (CD) festgelegt wird, kann es wegen eines
ungenügenden Fotospielraums schwierig sein, die gleiche
Struktur wie ein vorliegendes Layout sicherzustellen. Dies kann zu
einem Linienkollapsproblem führen, wenn ein Ätzprozess
oder ein Fotoprozess unter Verwendung einer minimalen CD ausgeführt
wird. Beim Linienkollapsproblem kann es sich um ein Phänomen
handeln, dass bei einer klein bemessenen Struktur in Kontakt mit
einem Untermaterial befindliche Oberflächen unzureichend
sein können oder die CD-Struktur zu klein sein kann. Dies
kann bewirken, dass die Struktur kollabiert.
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2 stellt
eine Draufsicht eines Mittelspannungs-(MV)-MOS-Transistors dar.
Der Mittelspannungstransistor kann eine Betriebsspannung in Höhe von
ungefähr der halben Betriebsspannung eines Hochspannungs-(HV)-Transistors
haben. Da ein Abstand zwischen einem Kontakt 46 und einem
Gate 44 klein sein kann, kann eine N+-Ionenimplantation durch
einen selbstjustierenden Prozess auf und/oder über einem
aktiven Gebiet 42 ausgeführt werden. Dieser kann
einen N+-Übergang 48 ausbilden. Ein selbstjustierender
Prozess kann heißen, dass N+-Ionen ungeachtet des Gates 44 in
ein gesamtes aktives Gebiet eines Transistors anstatt in die N+-Übergänge 18A und 18B implantiert
werden, die mit einem Abstand vom Gate 16 wie bei einem
der verwandten Technik entsprechenden Hochspannungstransistor ausgebildet
werden können. Um Silizid auf und/oder über dem
aktiven Gebiet 42 auszubilden, auf und/oder über
dem der Kontakt 46 ausgebildet werden kann, kann eine vorbestimm te
Abmessung erhalten werden, bevor Gate 44 vom Kontakt 46 erreicht
wird. Um einen Anstieg des Gate-Widerstands zu minimieren, können
das Gate 44 und Silizidblockierschichten einander unterhalb
eines vorbestimmten Abstands überlappen.
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Bei
einer durch einen selbstjustierenden Prozess ausgebildeten Transistorstruktur
kann Silizid durch Strukturieren auf und/oder über allen Übergangsgebieten
ausgebildet werden. Demgemäß kann ein Durchgriff
(punch through) in Bezug auf die Durchbruchspannung, der eine wichtige
Eigenschaft eines Transistors sein kann, in Übergängen
zwischen Source und Drain mit hoher Konzentration aufgrund eines
hohen elektrischen Felds des Gebiets, auf und/oder über
dem die Silizidschicht ausgebildet sein kann und in das ein Ion
mit hoher Konzentration implantiert ist, schwach sein. Um dies zu
verhindern, kann daher die CD des Gates 44, d. h. 'e',
größer werden. Eine Breite zwischen dem Gate 44 und
dem Kontakt 46 kann hierdurch schmal sein, was ein Problem
verursachen kann, dass eine Silizidblockierschicht nicht zwischen
dem Kontakt 46 und dem Gate 44 ausgebildet werden
kann.
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ZUSAMMENFASSUNG
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Ausführungsformen
beziehen sich auf ein Halbleiterbauelement und auf einen Metall-Oxid-Halbleiter-(MOS)-Transistor
wie zum Beispiel mit Drain-Extension (DE), für Hochspannung (HV)
oder für Mittelspannung (MV), der als Halbleiterbauelement
realisiert werden kann, und ein Verfahren zu seiner Herstellung.
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Ausführungsformen
beziehen sich auf einen MOS-Transistor, der eine Größe
einer Struktur einer Silizidblockierschicht minimieren kann, die
ungeachtet eines Transistortyps die Silizid bildung zwischen einer
Gatestruktur und Kontakten blockieren kann, und ein Verfahren zu
seiner Herstellung.
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Ausführungsformen
beziehen sich auf ein Verfahren zur Herstellung eines MOS-Transistors, das
mindestens eines von Folgendem umfassen kann:
Ausbilden einer
Gatestruktur auf und/oder über einem aktiven Gebiet eines
Halbleitersubstrats, das als das aktive Gebiet und ein Feldgebiet
definiert ist; und dann
vertikales Erweitern von horizontal
nebeneinander liegenden Silizidblockierschichten, welche die Gatestruktur
dazwischen aufweisen, um sie miteinander zu verbinden.
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Ausführungsformen
beziehen sich auf einen MOS-Transistor, der mindestens eines von
Folgendem umfassen kann:
eine Gatestruktur, die auf und/oder über
einem aktiven Gebiet eines Halbleitersubstrats ausgebildet ist, das
als das aktive Gebiet und ein Feldgebiet definiert ist; und dann
horizontal
nebeneinander liegende Silizidblockierschichten, welche die Gatestruktur
dazwischen aufweisen und sich vertikal so erstrecken, dass sie miteinander
verbunden sind.
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Ausführungsformen
beziehen sich auf ein Verfahren, das mindestens eines von Folgendem umfassen
kann:
Bereitstellen eines Halbleitersubstrats, das ein aktives
Gebiet und ein Feldgebiet aufweist; und dann
Ausbilden einer
Gatestruktur über dem aktiven Gebiet des Halbleitersubstrats;
und dann
Ausbilden von Silizidblockierschichten auf jeder Seite der
Gatestruktur und teilweise über der obersten Oberfläche
der Gatestruktur.
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Gemäß Ausführungsformen
umfassen die Silizidblockierschichten erste und zweite Silizidblockierschichtbereiche,
die beabstandet ausgebildet sind und sich parallel zueinander erstrecken,
und dritte und vierte Silizidblockierschichtbereiche, die mit den
ersten und zweiten Silizidblockierschichtbereichen verbunden und
beabstandet ausgebildet sind und sich parallel zueinander und perpendikular
zu den ersten und zweiten Silizidblockierschichtbereichen erstrecken.
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Ausführungsformen
beziehen sich auf ein Bauelement, das mindestens eines von Folgendem umfassen
kann:
ein Halbleitersubstrat, das ein aktives Gebiet und ein Feldgebiet
umfasst;
eine Gatestruktur, die über dem aktiven Gebiet
des Halbleitersubstrats ausgebildet ist; und
Silizidblockierschichten
auf jeder Seite der Gatestruktur und teilweise über der
obersten Oberfläche der Gatestruktur.
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Gemäß Ausführungsformen
umfassen die Silizidblockierschichten erste und zweite Silizidblockierschichtbereiche,
die beabstandet ausgebildet sind und sich parallel zueinander erstrecken,
und dritte und vierte Silizidblockierschichtbereiche, die mit den
ersten und zweiten Silizidblockier schichtbereichen verbunden und
beabstandet ausgebildet sind und sich parallel zueinander und perpendikular
zu den ersten und zweiten Silizidblockierschichtbereichen erstrecken.
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ZEICHNUNGEN
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1A ist
eine Draufsicht, die einen DE-NMOS-Transistor nach der verwandten
Technik darstellt.
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1B ist
eine Querschnittsansicht entlang der Linien I-I' von 1A.
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2 ist
eine Draufsicht, die einen Mittelspannungs-(MV)-MOS-Transistor nach
der verwandten Technik darstellt.
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Die
Beispiele von 3 bis 5 veranschaulichen
einen MOS-Transistor und ein Verfahren zur Herstellung eines MOS-Transistors
gemäß Ausführungsformen.
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BESCHREIBUNG
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Das
Beispiel von 3 stellt eine Draufsicht eines
MOS-Transistors gemäß Ausführungsformen dar.
Mit Bezug auf das Beispiel von 3 kann ein Halbleitersubstrat
als ein Feldgebiet und ein aktives Gebiet 62 definiert
sein, und eine Wanne 60 kann im Halbleitersubstrat ausgebildet
sein. Eine Gatestruktur 67, die auf und/oder über
dem aktiven Gebiet 62 in der Wanne 60 ausgebildet
sein kann, kann ein Polysiliziumgate und eine Gate-Isolierschicht
umfassen. Im Beispiel von 3 kann sich
die Gatestruktur 67 mit dem aktiven Gebiet 62 überschneiden.
Driftzonen 64A und 64B können Source-
und Drain-Gebiete auf beiden Seiten der Gatestruktur 67 bedecken.
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Die
Source- und Drain-Gebiete können sich auf die Gebiete im
aktiven Gebiet 62 auf beiden Seiten der Gatestruktur 67 beziehen,
auf und/oder über denen eine Source und ein Drain ausgebildet
sein können.
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Gemäß Ausführungsformen
können Ionengebiete 66A und 66B mit hoher
Konzentration in den Driftzonen 64A und 64B ausgebildet
sein und sie können von der Gatestruktur 67 beabstandet
sein. Eine Silizidblockierschicht 70 kann auf und/oder über oberen
Bereichen der Driftzonen 64A und 64B zwischen
der Gatestruktur 67 und den Ionengebieten 66A und 66B mit
hoher Konzentration ausgebildet sein. Silizidblockierschichten 72 und 74 können
horizontal nebeneinander liegen und die Gatestruktur 67 dazwischen
aufweisen. Die Silizidblockierschichten 72 und 74 können
sich vertikal erstrecken und sie können mit den Silizidblockierschichten 76 und 78 verbunden
sein. Die Silizidblockierschichten 72 und 74 und
die Silizidblockierschichten 76 und 78 können im
Feldgebiet miteinander verbunden sein. Eine Silizidschicht kann
auf und/oder über Gebieten von oberen Gebieten der Gatestruktur 67 ausgebildet
sein und die Ionengebiete 66A und 66B mit hoher
Konzentration können Gebiete sein, die nicht mit der Silizidblockierschicht 70 bedeckt
sind.
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Ein
Transistor des Beispiels von 3 kann ein
Hochspannungs-(HV)-NMOS oder PMOS mit Drain-Extension (DE) sein.
Gemäß Ausführungsformen kann die Wanne 60 des
P-Leitungstyps sein und die Driftzonen 64A und 64B und
die Ionengebiete 66A und 66B mit hoher Konzentration
können des N-Leitungstyps sein, wenn der Transistor des
Beispiels von 3 ein DE-NMOS ist. Gemäß Ausführungsformen
kann die Wanne 60 des N-Leitungstyps sein und die Driftzonen 64A und 64B und
die Ionengebiete 66A und 66B mit hoher Konzentration
können des P- Leitungstyps sein, wenn der Transistor des
Beispiels von 3 ein DE-PMOS ist.
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Ein
Verfahren zur Herstellung eines MOS-Transistors gemäß Ausführungsformen
wird mit Bezug auf die Beispiele von 4A bis 4D beschrieben.
Die Beispiele von 4A bis 4D sind
Querschnittsansichten, die ein Verfahren zur Herstellung eines MOS-Transistors
gemäß Ausführungsformen veranschaulichen.
Die Beispiele von 4A bis 4D sind
Querschnittsansichten, die ein Verfahren zur Herstellung eines MOS-Transistors des
Beispiels von 3 veranschaulichen, und das Beispiel
von 4D ist eine Querschnittsansicht entlang der Linie
II-II' des Beispiels von 3.
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Mit
Bezug auf das Beispiel von 4A kann die
Wanne 60 in einem Halbleitersubstrat ausgebildet werden,
das als ein Feldgebiet und ein aktives Gebiet 62 definiert
ist. Flachgrabenisolationen (STI) 80A und 80B können
im Feldgebiet ausgebildet werden. Gatestrukturen 67 und 82 können
auf und/oder über dem aktiven Gebiet 62 ausgebildet
werden. Gemäß Ausführungsformen kann
eine Gate-Isolierschicht wie zum Beispiel eine Oxidschicht und Polysilizium sequentiell
auf und/oder über das aktive Gebiet 62 gestapelt
werden. Ein Fotoprozess und ein Ätzprozess können
hierauf ausgeführt werden, was die Gatestrukturen ausbilden
kann, in welche die Gate-Isolierschicht 82 und das Gate 67 gestapelt
werden können.
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Wie
im Beispiel von 4B gezeigt, kann ein Ionenimplantationsprozess
unter Verwendung der Gatestrukturen 67 und 82 als
Ionenimplantationsmaske ausgeführt werden und die Driftzonen 64A und 64B im
aktiven Gebiet 62 ausbilden. Gemäß Ausführungsformen
können in einem anschließenden Prozess Source-
und Drain-Gebiete mit hoher Konzentration im aktiven Gebiet 62 auf
beiden Seiten des Gates 67 ausgebildet werden. Die Source-
und Drain-Gebiete können mit den Driftzonen 64A und 64B bedeckt
sein. Gemäß Ausführungsformen können
Spacer 84 auf und/oder über beiden Seitenwänden
der Gatestrukturen 67 und 82 ausgebildet werden.
Die Ionengebiete 66A und 66B mit hoher Konzentration
können mit einem vorbestimmten Abstand vom Gate 67 beabstandet
in den Driftzonen 64A und 64B ausgebildet werden.
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Zum
Ausbilden der Ionengebiete 66A und 66B mit hoher
Konzentration kann eine Ionenimplantationsmaske, welche die Ionengebiete 66A und 66B mit
hoher Konzentration freilegt, auf und/oder über einem oberen
Bereich der Wanne 60 ausgebildet werden, die das Gate 67 umfasst.
Fremdionen mit hoher Konzentration können unter Verwendung
der Ionenimplantationsmaske implantiert werden, was die Ionengebiete 66A und 66B mit
hoher Konzentration ausbilden kann. Nachdem die Gebiete 66A und 66B mit
hoher Konzentration ausgebildet wurden, kann die Ionenimplantationsmaske
entfernt werden. Die Driftzonen 64A und 64B und
die Ionengebiete 66A und 66B mit hoher Konzentration
können ausgebildet werden und sie können Übergänge
des Hochspannungstransistors bilden.
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Mit
Bezug auf das Beispiel von 4C kann die
Silizidblockierschicht 70 auf und/oder über der gesamten
obersten Oberfläche der Driftzonen 64A und 64B und
einem Bereich der obersten Oberflächen der Gatestruktur 67 und
der Ionengebiete 66A und 66B mit hoher Konzentration
ausgebildet werden. Aus einer Draufsicht erstrecken sich die Bereiche 72, 74 der
Silizidblockierschicht 70 vertikal und können
dazu dienen, die Silizidbildung zwischen der Gatestruktur 67 und
den Ionengebieten 66A und 66B mit hoher Konzentration
zu blockieren.
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Gemäß Ausführungsformen
sind die zweiten Bereiche 76, 78 der Silizidblockierschicht 70 beabstandet
und erstrecken sich perpendikular zu den sich horizontal erstreckenden
Bereichen 72, 74, wie im Beispiel von 3 dargestellt
ist. Die Bereiche 72, 74 sind mit den zweiten
Bereichen 76, 78 der Silizidblockierschicht 70 auf
und/oder über dem Feldgebiet verbunden. Die Bereiche 72, 74 und
die zweiten Bereiche 76, 78 können miteinander
verbunden sein, um einen Kollaps einer Struktur 86 zu verhindern,
zu dem es kommen kann, wenn die Bereiche 72, 74 eine schmale
Breite a2 haben. Eine Breite a2 der Silizidblockierschicht 70,
wie sie im Beispiel von 3 dargestellt ist, kann schmaler
als die Breite a1 der Silizidblockierschicht 22A oder 22B sein,
wie sie in 1A dargestellt ist.
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Zum
Ausbilden der Silizidblockierschicht 70 kann gemäß Ausführungsformen
eine erste Silizidblockiermaterialschicht auf und/oder über
oberen Bereichen der Gatestruktur 67, der Driftzonen 64A und 64B und
der Ionengebiete 66A und 66B mit hoher Konzentration
ausgebildet werden, wie es im Beispiel von 4B dargestellt
ist. Fotolackstrukturen 86, die den Raum a2 zwischen der
Gatestruktur 67 und den Ionengebieten 66A und 66B mit
hoher Konzentration und Gebiete, auf und/oder über denen
die Teile 76 und 78 ausgebildet werden können,
freilegen können, können durch einen Fotoprozess
und einen Ätzprozess auf und/oder über der Silizidblockiermaterialschicht
ausgebildet werden. Die Silizidblockiermaterialschicht kann unter
Verwendung der Fotolackstrukturen 86 geätzt werden.
Die Silizidblockierschicht 70 kann somit wie im Beispiel
von 3 oder im Beispiel von 4C dargestellt
ausgebildet sein. Wenn die Silizidblockierschicht 70 vollständig
ausgebildet ist, können die Fotolackstrukturen 86 durch Veraschung
entfernt werden.
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Mit
Bezug auf das Beispiel von 4D können
Silizidschichten 88 auf und/oder über der Gatestruktur 67 und
den Ionengebieten 66A und 66B mit hoher Konzentration
ausgebildet werden, bei denen es sich um Gebiete handeln kann, die
nicht mit der Silizidblockierschicht 70 bedeckt sind. Wie
im Beispiel von 4D dargestellt, kann eine Zwischenisolierschicht
auf und/oder über das Halbleitersubstrat gestapelt werden,
das die Silizidschichten 88 umfasst. Durchkontaktierungslöcher,
welche die Silizidschichten 88 freilegen können,
können in den Zwischenisolierschichten ausgebildet und
dann mit einem Metall wie zum Beispiel Wolfram vergraben werden.
Dies kann Kontakte 68 ausbilden.
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Ein
MOS-Transistor gemäß Ausführungsformen
wird mit Bezug auf das Beispiel von 5 beschrieben.
Das Beispiel von 5 stellt eine Draufsicht eines
MOS-Transistors gemäß Ausführungsformen
dar. Mit Bezug auf das Beispiel von 5 kann eine
Wanne 100 in einem Halbleitersubstrat ausgebildet sein,
das als ein Feldgebiet und ein aktives Gebiet 110 definiert
ist. Eine Gatestruktur 140 kann auf und/oder dem aktiven
Gebiet 110 ausgebildet sein. Genauso wie die Gatestruktur 67 des
Beispiels von 3 kann die Gatestruktur 140 eine
Gate-Isolierschicht und ein Polysiliziumgate umfassen. Anders als
im Beispiel von 3 dargestellt, kann gemäß Ausführungsformen
ein Ionengebiet 120 mit hoher Konzentration auf und/oder über
dem aktiven Gebiet 110 ausgebildet sein.
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Silizidblockierschichten 130 können
auf und/oder über einem oberen Bereich des Ionenimplantationsgebiets 120 mit
hoher Konzentration zwischen der Gatestruktur 140 und Kontaktgebieten 150 ausgebildet
sein. Teile 132 und 134 der Silizidblockierschicht 130,
die auf beiden Seiten der Gatestruktur 140 horizontal nebeneinander
liegen können, können sich vertikal erstrecken
und mit anderen Teilen 136 und 138 der Silizidblockierschicht 130 verbunden
sein. Bei der Silizidblockierschicht 130 können
sich die Teile 132 und 134, die mit den anderen Teilen 136 und 138 verbunden
sein können, bis zu einem Außenbereich der Wanne 100 erstrecken.
Eine horizontale Breite der Silizidblockierschicht 130 kann proportional
zu einem Abstand dcg vom Kontakt 150, der im Kontaktgebiet
ausgebildet ist, zu einem Rand der Gatestruktur 140 sein.
Gemäß Ausführungsformen kann die horizontale
Breite c der Silizidblockierschicht 130 bestimmt werden,
wie es in der folgenden Gleichung 1 aufgewiesen ist.
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[Gleichung 1]
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Gemäß Ausführungsformen
kann b einen Abstand zwischen dem Kontakt 150 und der Silizidblockierschicht 130 angeben
und d kann eine Überlappungsbreite zwischen der Silizidblockierschicht 130 und
der Gatestruktur 140 angeben, wie es im Beispiel von 5 dargestellt
ist. Ein Abstand b + c zwischen dem Kontakt 150 und dem
Gate 140 eines Mittelspannungs-(MV)-Transistors kann weniger
als 0,3 μm betragen, daher kann (0,3 – b) + d
als eine tatsächliche minimale kritische Abmessung (CD)
der horizontalen Breite der Struktur der Silizidblockierschicht 130 erhalten
werden. Gemäß Ausführungsformen kann
der Abstand b ungefähr 0,1 μm bis 0,2 μm
betragen und die Breite d kann ungefähr 0,1 μm bis
0,3 μm betragen. Eine CD der Struktur der Silizidblockierschicht 130 kann
durch einen Abstand zwischen dem Kontakt 150 und dem Gate 140 ungefähr bestimmt
werden.
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Die
Silizidschicht kann auf und/oder über Gebieten der oberen
Gebiete der Gatestruktur 140 und den Kontaktgebieten 150 ausgebildet
sein, die Gebiete sein können, die nicht mit der Si lizidblockierschicht 130 bedeckt
sind. Ein Transistor des Beispiels von 5 kann ein
Mittelspannungs-(MV)-NMOS oder -PMOS-Transistor mit Drain-Extension
(DE) sein. Wenn der Transistor ein MV-DE-NMOS-Transistor ist, kann
das dotierte Gebiet 120 mit hoher Konzentration vom N-Leitungstyp sein.
Wenn der Transistor ein MV-DE-PMOS-Transistor ist, kann gemäß Ausführungsformen
das dotierte Gebiet 120 mit hoher Konzentration vom P-Leitungstyp
sein.
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Ein
Verfahren zur Herstellung eines MOS-Transistors des Beispiels von 5 gemäß Ausführungsformen
wird beschrieben. Gemäß Ausführungsformen
kann eine Wanne 100 in einem Halbleitersubstrat ausgebildet
werden, das als ein Feldgebiet und ein aktives Gebiet 110 definiert
ist. Eine Gatestruktur 140 kann auf und/oder dem aktiven
Gebiet 110 ausgebildet werden. Eine Gate-Isolierschicht und
eine Polysiliziumschicht können sequentiell auf und/oder über
einen oberen Bereich des aktiven Gebiets 110 gestapelt
werden und ein Fotoprozess und ein Ätzprozess können
hierauf ausgeführt werden. Dies kann die Gatestruktur 140 ausbilden.
Wie im Beispiel von 5 dargestellt, kann ein Ionengebiet 120 mit
hoher Konzentration auf und/oder über dem aktiven Gebiet 110 ausgebildet
werden. Bei einem Transistor des Beispiels von 3 können
die Ionengebiete 66A und 66B mit hoher Konzentration
beabstandet von der Gatestruktur 67 in den Driftzonen 64A und 64B ausgebildet
sein. Beim Transistor des Beispiels von 5 kann das
Ionengebiet 120 mit hoher Konzentration durch Implantieren
von Fremdionen mit hoher Konzentration in das aktive Gebiet 110 ausgebildet
werden.
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Gemäß Ausführungsformen
kann eine Silizidblockierschicht 130 auf und/oder über
einem oberen Bereich des Ionenimplantationsgebiets 120 mit hoher
Konzentration zwischen der Ga testruktur 140 und einem Kontakt 150 ausgebildet
werden. Teile 132 und 134 der Silizidblockierschicht 130,
die horizontal nebeneinander liegen und die Gatestruktur 140 dazwischen
aufweisen, können sich vertikal so erstrecken, dass sie
mit anderen Teilen 136 und 138 verbunden sind.
Die Silizidblockierschichten 132 und 134 können
sich nach außerhalb der Wanne 100 erstrecken und
mit den Silizidblockierschichten 136 und 138 außerhalb
der Wanne 100 verbunden sein. Ein detaillierter Prozess
zum Ausbilden der Silizidblockierschicht 130 kann im Wesentlichen
mit dem zum Ausbilden der Silizidblockierschicht 70 des
Beispiels von 3 identisch sein. Eine Silizidschicht
kann auf und/oder über oberen Gebieten der Gatestruktur 140 und
Kontaktgebieten ausgebildet werden, bei denen es sich um Gebiete
handeln kann, die nicht mit der Silizidblockierschicht 130 bedeckt
sind. Ein Verfahren zum Ausbilden eines Kontakts und von Source- und
Drain-Gebieten und dergleichen kann im Wesentlichen mit dem zur
Herstellung eines Transistors des Beispiels von 3 identisch
sein.
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Bei
anderen Verfahren kann jede Silizidblockierschicht für
einen Hochspannungstransistor eine unabhängige Stabform
(rechteckiger Querschnitt) haben und unabhängig auf und/oder über
Driftzonen auf beiden Seiten einer Gatestruktur ausgebildet werden.
Gemäß Ausführungsformen können
jedoch bei eifern MOS-Transistor und einem Verfahren zur Herstellung
des Transistors Silizidblockierschichten in einem Feldgebiet miteinander
verbunden sein und die Stabgebilde können gegeneinander
abgestützt sein. Dies kann es ermöglichen, ein
Linienkollapsproblem aufgrund einer unzureichenden in Kontakt mit einem
Untermaterial befindlichen Oberfläche und eines hohen Aspektverhältnisses
(das Verhältnis der vertikalen Höhe zur horizontalen
Breite) zu verhindern, und es kann eine minimale kritische Abmessung
(CD) der Silizidblockierschicht im Vergleich zur verwandten Technik
effizienter reduzieren.
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Gemäß Ausführungsformen
kann eine Struktur der Silizidblockierschicht minimiert werden und eine Überlappung
zwischen der Gatestruktur und den Silizidblockierschichten kann
minimiert werden. Dies kann es ermöglichen, einen Widerstand
einer Gatestruktur im Vergleich zur verwandten Technik zu senken
und ausgeglichenere Gatewiderstände sicherzustellen. Gemäß Ausführungsformen
kann eine Streuung von Widerständen hinsichtlich der Matching-Eigenschaft
verbessert werden. Die Erhöhung der Durchbruchspannung
zwischen Drain und Source des Hochspannungstransistors und die Verkürzung
der Gate-Länge des Transistors können hierdurch
bewerkstelligt werden.
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Bei
einem Mittelspannungs-(MD)-Transistor in einem Bauelement nach der
verwandten Technik mag keine Silizidblockierschicht ausgebildet
sein. Gemäß Ausführungsformen kann jedoch
eine Silizidblockierschicht auf und/oder über einem Gebiet
zwischen einer Gatestruktur und Kontakten, das heißt oberen
Bereichen von Source- und Drain-Gebieten mit hoher Konzentration
ausgebildet sein. Dies kann eine Durchbruchspannung zwischen dem
Drain und der Source erhöhen und die Gate-Länge
des Transistors verkürzen. Es kann auch ein Linienkollapsproblem
verhindern und durch Verbinden der Strukturen der Silizidblockierschicht,
die sich gegenseitig abstützen können, einen Fotospielraum
sicherstellen. Ein Hochspannungstransistor und ein Mittelspannungstransistor
können eine reduzierte Pitch-Größe haben. Dies
kann es ermöglichen, bestimmte Eigenschaften des Transistors
zu verbessern wie zum Beispiel die Verkleinerung der gesamten Chipgröße.
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Obwohl
hier Ausführungen beschrieben wurden, sei bemerkt, dass
zahlreiche weitere Abwandlungen und Ausführungen durch
Fachleute entworfen werden können, welche unter Prinzip
und Umfang der vorliegenden Offenbarung fallen. Insbesondere sind
viele Änderungen und Abwandlungen der Bauteile und/oder
der Anordnungen der fraglichen Kombinationsanordnung innerhalb des
Umfangs der Offenbarung, der Zeichnungen und der beigefügten
Ansprüche möglich. Zusätzlich zu Änderungen
und Abwandlungen der Bauteile und/oder der Anordnungen sind alternative
Verwendungen gleichfalls für Fachleute ersichtlich.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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