DE2113306A1 - Zugangsschaltungsanordnung fuer eine ausgeglichene Belastung in integrierten schaltungsanordnungen - Google Patents
Zugangsschaltungsanordnung fuer eine ausgeglichene Belastung in integrierten schaltungsanordnungenInfo
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Description
Western Electric Company Inc. 211330$
195 Broadway-New York, IT. Y. 10007 / USA
A 32 209
ΛΙ/S
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Die Erfindung betrifft integrierte Halblei t er schal tunga anordnungen,
bei welchen Mehrfach-Sehaltungszeilen in einem einzigen
Block bzw. Plättchen aus Halbleitermaterial ausgebildet und innerhalb des Blockes oder durch außen niedergeschlagene metallische
Stromkreise miteinander verbunden werden. Die Erfindung betrifft insbesondere Anordnung, bei denen die metallischen
Stromkreise einander schneiden.
Es ist bekannt, daß integrierte Schaltungsanordnungen in einem
einzigen Block des Halbleitermaterials mit zugeordneten Stromkreisen versehen werden können, die einander schneiden. Solche
Schnittstellen von Stromkreisen sind als "Überkreuzungen11 oder "Unterkreuzungen" bezeichnet, in Abhängigkeit davon, ob das verwendete
spezielle Gebilde an dem Schaltungsschnittpunkt ermöglicht, daß ein Stromkreis oberhalb oder unterhalb des anderen
Stromkreises verläuft. Die Erfindung betrifft in erster Linie Stromkreisschnittgebilde, welche eine wesentliche zusätzliche
Impedanz in das elektrische Schaltungsnetzwerk als Ergebnis der
Einfügung eines besonderen Schnittgebildes einführen. Aus Zweckmäßigkeitsgründen
wird die folgende Beschreibung im Zusammenhang mit Stromkreisunterkreuzungen beschrieben.
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Die elektrische Impedanz eines Unterkreuzungsgebildes ist beachtlich
und kann eine wesentliche Einwirkung auf die Signalübertragung und damit auf die Zugangszeit des Stromkreises ausüben.
Die Zugangszeit des Stromkreises ist von wesentlicher Bedeutung beispielsweise in einem Gedächtnis, zu dem ein wiederholter
Zugang erforderlich ist. Zeitverzögerungen» welche bei der Anlegung elektrischer Signale auftraten, um einen Zugang
zu einem solchen Stromkreis zu erhalten$ sind wiederholt wirksam,
um irgendein System zu verzögern, in dem der Stromkreis verwendet wird; der komulative Effekt kann eine wesentliche Behinderung
des gesamten Systems darstellen.
Trotz der vorangehenden Überlegungen hinsichtlich der Zugangszeit übertrugen einige Ausbildungsformen von Stromkreisen für
integrierte Schaltungen mit zusammenfallendem Zugang Unterkreuzungsbelastungen in erster Linie auf einen von mehreren Typen
von Zugangsaitromkreisen, um die Auslegung des Blockes zu vereinfachen«
Die unterschiedlichen Signalanstiegszeiten, die sich aus unterschiedlichen integrierten Schaltungsblock-Zugangs-Schaltungen
ergeben, werden einfach toleriert, indem der Blocknetzwerkbetrieb zu der dem schlechtesten Fall entsprechenden
Anstiegszeit übernomaen wird. Bei Anwendung auf Halbleitergedächtnisse kann eine solche Lösung Zeilenstromkreise erfordern,
um beispielsweise die Masse der Unterkreuzungen zuzulassen, mit dem Ergebnis, daß die Signalanstiegszeit an einem entfernten
Ende eines Zeilenstromkreises nicht größer als die Anstiegszeit für ähnliche Spalten-Stromkreissignale ist, wobei die Gedächtniszykluszeit
entsprechend ausgedehnt wird. Ander'e Schaltungsausbildungen haben die Unterkreuzungsbelastung zwischen Zeilen-
und Spaltenschaltungen nahezu ausgeglichen, jedoch wurden bei dem Vorgang große Zahlen von Unterkreuzungen gleichmäßig über
die Stromkreise verteilt, so daß sowohl die Zeilen- als auch die Spaltenstromkreise ähnlich lange Signalanstiegszeiten aufweisen.
Erfindungsgemäß wird ein integrierter Schaltungsblock mit darin
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ausgebildeten Vielfach-Schaltungszallen geschaffen, die in Zeilen
von Spalten und Zeilen angeordnet sind, wobei mehrere Zeilenstromkreise
sowie mehrere Spaltenstromkreise einander schneidend auf dem Block angeordnet sind und die Zeilen- und Spaltenstromkreise
zur Anlegung von Signalen an die Zellen geschaltet sind. Die Erfindung ist dadurch gekennzeichnet, daß jeder der
Zeilen- und Spaltenstromkreise leitende Elemente von geringer Impedanz und höherer Impedanz umfaßt, um elektrische Kreuzungselemente zur Kreuzung anderer Stromkreise an den Schnittstellen
zu schaffen, ohne eine elektrische Verbindung zu diesen anderen Stromkreisen herzustellen, wobei jeder der Zeilen- und Spaltenstromkreise
einen ersten abschnitt, mit dem eine erste Gruppe von Zellen verbunden ist und welcher im wesentlichen frei von
den erwähnten Kreuzungselementen ist, und ferner einen zweiten
Abschnitt aufweist, mit dem eine zweite Gruppe der Zellen verbunden ist, die zumindest eines der erwähnten Kreuzungselemente
umfaßt.
Bei der lösung der Probleme, welche sich durch die vorangehend erwähnten Betriebszeitüberlegungen ergeben, strebt die vorliegende
Erfindung an, daß eine Stromkreisgruppe einer Mehrfachgruppe von Stromkreisen auf einem integrierten Halbleiterschaltungsblock
rein metallisch und frei von Unterkreuzungsstrukturen mit höherer Impedanz sein kann. Zumindest eine zweite und
dritte Stromkreisgruppe in der gleichen Ebene mit der ersten Gruppe, welche die erste Gruppe und jede andere Gruppe schneidet,
sind so umgeleitet, daß eine Kreuzung unter einem schneidenden Stromkreis in solcher Weise bewirkt wird, daß äquivalente
Impedanzen, die durch die Kreuzungsgebilde dargestellt sind, zwischen den Stromkreisen der zweiten und dritten Gruppe annähernd
gleich verteilt sind* Zu diesem Zweck teilen bei einem Ausführungsbeispiel der Erfindung die sich schneidenden Zeilen-
und Spaltenstromkreise eines integrierten Schaltungsblocks die notwendigen Unterkreuzungen auf, um die charakteristischen Impedanzen
dieser Stromkreise alle annähernd gleichzumachen.
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Bei einem Ausführungsbeispiel eines Gedächtnisses unter Zugrundelegung
des Erfindungsgedankens werden Gedächtnisdigitalschaltungen als Segmente ausgebildet, die mit unterschiedlichen Orientierungen
in verschiedenen Teilen des Blockes verlaufen. Die digitalen Schaltungssegmente erstrecken sich parallel zu dem einen
der Zeilen- oder Spaltenstromkreise einschließlich zumindest der Unterkreuzungen in dem gleichen Teil des Blockes, so daß die
Digitalschaltungen frei von Unterkreuzungen sind. Gemäß einem
weiteren Gesichtspunkt der Erfindung sind Unterkreuzungen längs irgendwelchen Zeilen- und Spaltenstromkreisen in erster Linie
in einem Sch^iltungsteil gruppiert, welcher von dem Antriebspunkt
der Schaltung entfernt ist.
Die Erfindung schafft also metallisierte Zeilen- und Spaltenzugangsstromkreise
für einen integrierten Schaltungsgedächtnisblock, wobei jeder Unterkreuzungen zur Aufnahme sich schneidender
Stromkreise über etwa die halbe Erstreckung dieses Stromkreises auf dem Block und keine Unterkreuzungen für den Rest von
dessen Erstreckung umfaßt. Die Verteilung der Unterkreuzungen über jeden Stromkreis ist derart, daß die Masse der enthaltenen
Unterkreuzungen in dem Teil des Stromkreises liegt, welcher von dem Schaltungsantriebspunkt weiter entfernt ist, als dies für
den Teil zutrifft, welcher im wesentlichen frei von Unterkreuzungen ist. Metallisierte Bitstromkreise für den Block sind so
angeordnet, daß sie stets physikalisch parallel zu den Zugangsstromkreisteilen verlaufen, die frei von Unterkreuzungen sind,
so daß die Bitstromkreise gänzlich frei von Unterkreuzungen sind,
Schematische und tatsächliche Auslegungen für eine in einem solchen
Gedächtnisblock verwendete Zelle sind im Rahmen des Erfindungsgedankens angegeben.
Die Erfindung ist nachstehend anhand der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 ein Ausführungsbeispiel einer bistabilen Schaltung bzw. eines Flip/Flop zur Verwendung als Gedächtnisζeile in einer er-
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findungsgemäßen Anordnung in Schaltbilddarsteilung,
Pig. 2 ein Ausführungsbeispiel einer Anordnung von sich schneidenden
Hauptstromkreisen für Gedächtniszellen in einem Halbleiterblock nach der Erfindung in vereinfachter schematischer Darstellung,
Fig. 2A eine Schaltungsunterkreuzung gemäß Fig. 2 in vereinfachter
Ausführung sowie in Schnittdarstellung,
Fig. 3A, 3B, 3C Ersatzschaltbilder zur Darstellung eines Merkmals der Erfindung,
Fig. 4 ein Ausführungsbeispiel für eine tatsächlich ausgeführte
Gedächtniszelle für die Zelle gemäß Fig. 1 in der Blockanordnung gemäß Fig» 2 in Draufsicht*
Eine Gedächtniszelle 10 unter Verwendung von Feldeffekttransistoren
ist als Flip/Flop gemäß Fig. 1 geschaltet, wie dies an sich zur Speicherung binär kodierter Informationen bekannt ist.
Die Transistoren sind mit Vorteil isolierte P-Kanal-Tastfeldeffekttransistoren
mit unterschiedlichen gewählten Verstärkungswerten, zur Erleichterung des Betriebes als Gedächtniszelle.
Transistoren mit Quellen- und Ablaufelektroden, die gemäß bekannten
Verfahren hergestellt sind, werden bei dem vorliegenden Beispiel mit Vorteil verwendet.
Bei der Flip/Flop-Schaltung sind zwei Transistoren 11, 12 zwischen
Ablauf- und Tastelektrode quergekoppelt; Die Quellenelektroden
der Transistoren liegen an einer B+ Betriebsspannungsquelle
13, welche schematisch durch einen Kreis mit einem Pluszeichen angedeutet ist, um eine Potentialquelle darzustellen,
deren positiver Anschluß in der gezeigten ireise verbunden ist
und deren negativer Anschluß auf Masse liegt. Eine ähnliche schematische Angabe mit entsprechenden Polungsvorzeichen wird
in der gesamten Zeichnung verwendet. Die Ablaufelektroden der
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Transistoren 11, 12 sind mit Ji1Ii p/Flop-Schaltungsausgangs an-Schlüssen
16 bzw. 17 sowie mit Quellenelektroden zweier zusatz= licher Transistoren 18, 19 verbunden, welche vermöge entsprechender
Anordnung als Lad evri der stände in der Flip/Flop-Schaltung
wirksam sind. Die Ablaufelektroden der letzteren beiden Transistoren
sind miteinander an einem Anschluß 20 verbunden, welcher ebenfalls auch auf -lasse liegt. Die Tastelektroden der gleichen
Ladetransistoren liegen zusammen an einem Anschluß 21, welcher auch mit einer negativen Potentialquelle 22 verbunden ist.
Ein Zugang zu der soeben beschriebenen FIip/Flop-Schaltung in
der Zelle 10 wird durch die gleichzeitige Anlegung von Spannungssignalen
an einen X-Stromkreis sowie einen Y-Stromkreis 26 erzielt. Die letzteren Signale werden mit Vorteil von einem positiven
Pegel auf Masse getrieben, um einen Leitzustand in einem Paar von X-Tasttransistoren 27, 28 bzw. einem Paar von Y-Tasttransistoren
29, 30 zu ermöglichen, ^enn derartige Betätigungssignale gleichzeitig an die Tastelektroden der angegebenen X-Tast-
und Y-Tasttransistoren angelegt werden, so kann sich ein Leitzustand in irgendeiner Richtung zwischen dem Ausgangsanschluß
16 sowie einem Bitstromkreis 31 und zwischen dem Ausgangsanschluß 17 sowie einem Bitstromkreis 32 einstellen. Doppelsehienige
Logiksignale werden von einer digitalen Treiberquelle (nicht gezeigt) mittels der Bit- und B" ϊϊ-Stromkreise zum
Antrieb der Flip/Flop-Schaltung in einen von deren stabilen Zuständen
zugeführt, welcher durch die Digitalsignale angegeben wird* Während eines Gedäcttnis-Auslesevorganges wird in ähnlicher
Weise der Binärzustand der Information, welcher in der Zelle 10 gespeichert und durch unterschiedliche Spannungspegel
an den Ausgangsanschlussen 16, 17 dargestellt wird, durch die
Tasttransistoren sowie die gleichen Bit- und Sii-Stromkreise
auf einen Digitaldetektor (ebenfalls nicht veranschaulicht) eingekoppelt.
Während der Bereitschaftssteilung der Zelle fließt ein Haltestrom
von der Spannungsquelle 13 durch die bistabile Schaltung
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auf Masse, um einen besonderen stabilen Zustand aufrechtzuerhalten.
Während der Ablesung yard ein gewisser Zellenstrom, welcher
von der Spannungsquelle 13 durch den jeweils leitenden Transistor
aus dem Paar von Transistoren 11, 12 fließt, durch die Tasttransistoren zu einem der Bit- oder Biistromkreise sowie dem
Digitaldetektor umgelenkt, um den Masserücklauf weg für die Spannungsquelle
13 zu erreichen. Während Schreibvorgängen wird in gleicher Weise Strom mittels der Digitalschaltungen sowie der
Tasttransistoren durch den einen oder anderen der Ladetransistoren 18, 19 geführt, um entsprechende Potentialdifferenzen an
den Anschlüssen 16, 17 zu entwickeln und den gewünschten stabilen Zustand auf die Flip/XLop-Schaltung zu übertragen.
Fig. 2 zeigt eine vereinfachte schematische Darstellung für die Auslegung von 64 Gedächtniszellen nach Art von Fig. 1 in einer
gemeinsamen Halbleiterunterlage 33. Eine solche Unterlage stellt eine integrierte Schaltungsplatte dar, welche in vorteilhafter
Weise mit anderen, nicht gezeigten, Schaltungsplatten auf einer
gemeinsamen keramischen Unterlage (ebenfalls nicht veranschaulicht) verbunden wird. Die Zellen sind in Zellengruppen mit einem
bestimmten Verhältnis der Anzahl von Zellen pro Gruppe und einer bestimmten Gruppenform angeordnet. Bei einem derzeit bevorzugten
Ausführungsbeispiel ist der Block in Quadranten eingeteilt, von denen jeder die gleiche Anzahl von Zellen und die
gleiche Anzahl von Unterkreuzungen von im wesentlichen jeweils der gleichen Impedanz in Steuerstromkreisen aufweist, um Einschaltsignale
an die Zellen zu liefern.
Jede Zelle 10 von ^ig. 1 ist durch ein unterschiedliches Quadrat
von Pig. 2 dargestellt. Die schematische Darstellung ist an der Oberfläche der Unterlage gezeigt, um ein Verständnis
des Erfindungsgedankens zu erleichtern? eine Ausführungsform für die gegenseitige tatsächliche Beziehung zwischen der Schaltung
und der Baueinheit für eine Zelle ergibt sich in Verbindung mit Fig. 4. Jede Zelle nach Fig. 2 wird durch zwei Ehergieanschlüsse
versorgt, nämlich X- und Y-Zugangsstromkreisver-
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bindungen zur Einschaltung des Zellenbetriebes, sowie durch ein
Paar von Digitalstromkreisverbindungen gemäß P.ig. 1 . Die X- und Y-Digitalstromkreisverbindungen sind für einige Zellen in der
oberen linken Ecke der Unterlage 33 veranschaulicht; andere derartige
Verbindungen sind weggelassen, um die Einfachheit der Zeichnung zu erhalten. Energieverbindungen sind lediglich-zum
Teil in Pig. 2 veranschaulicht.
Unterbrochene Linien, beispielsweise die Linie 36, welche durch verschiedene Teile der Unterlage nach Fig. 2 verlaufen, stellen
schematisch den Weg dar, dem innerhalb einer Diffusionsschicht
in dem Block gefolgt wird, um eine auf Masse verlaufende Sammelleitungsverbindung
für die verschiedenen Zellen herzustellen. Diese Sammelleitung erscheint nicht an der Oberfläche des
Blockes, da sie eine direkte Verbindung innerhalb der Diffusionsschicht zu der Ablaufelektrodendiffusion für die Transistoren
18, 19 jeder Zelle herstellt. Eine äußere Verbindung für diese Masse-Sammelleitung zu der Energiequelle ist auf der linken
Seite des Blockes 33 veranschaulicht, jedoch können eine oder mehrere solcher Verbindungen an irgendwelchen zweckmäßigen
Punkten rund um den Block vorgesehen sein. Die B+ Verbindung zu dem Block ist an der Unterkante des Blockes 33 verlaufend gezeigt,
kann jedoch zu der Unterlage 33 an irgendeinem zweckmäßigen Punkt längs des Blockumfanges angebracht werden. Innerhalb
des Blockes liegen die Quellenelektrodendiffusionsbereiche jedes der Transistoren 11, 12 an der Unterlage jeder Zelle. Die B- Zuleitungsverbindung
für die Tastelektroden der Transistoren 18, 19 in jeder Zelle wird mittels eines metallischen Stromkreises
an der Oberfläche der Unterlage herbeigeführt, welcher allgemein über dem Weg des Masse-Sammelleitungsdiffusionsbereich.es
verläuft. Ein solcher B- Stromkreis ist in Pig. 2 nicht veranschaulicht, da dessen Anordnung auf der Unterlage den Erfindungsgedanken nicht wesentlich beeinflußt. Der B- Stromkreis
erzeugt einfach eine stetige Spannung etwas unterhalb Masse, die an den Schlüssen 21 in allen Zellen liegt und sonst keinen
wesentlichen Strom führt. Demgemäß umfaßt der diese Spannung
10 9 8 4 2/1623. OWGINAL WSPECTt=D
führende Stromkreis Unterkreuzungen für irgendwelche dieser schneidenden Stromkreise, wo immer dies Erforderlich ist.
Es ist bekannt, daß diffundierte leitende ^ege in einem Halbleiterblock
für verschiedene Stromkreiszwecke ausgebildet werden können, einschließlich Energie^ersorgungs-Sammelleitungen und
Schaltungsunterkreuzungsgebilden. Derartige T/ege werden dotiert,
so daß sie eine wesentlich höhere Leitfähigkeit als das umgebende Halbleitermaterial aufweisen. Jedoch besitzt ein solcher 1iTeg
eine beträchtlich geringere Leitfähigkeit als ein metallisches Schaltungsmaterial, beispielsweise Gold oder Aluminium. Die bei
dem dargestellten Ausführungsbeispiel verwendeten Stromkreisunterkreuzungsgebilde
umfassen einen diffundierten leitenden T-reg, der unterhalb einer Schaltung an einer Stromkreisschnittstelle
verläuft und hiergegen isoliert ist. Eine elektrische Verbindung erfolgt an den Enden dieser diffundierten leitenden
l/ege zu den Teilen eines metallischen Stromkreises, welche einzufügen
sind, wobei sich die ünterkreuzung in Reihe mit einem
Stromkreisweg befindet. Eine solche Unterkreuzung ergibt sich in vereinfachter Form aus ^i g. 2Λ, wobei Stromkreise 24, 25
sich schneiden und der letztere Stromkreis in Reihe einen diffundierten
'^eg 34 umfaßt, welcher durch das Balbleitermaterial
35 sowie unter dem isolierten Material 44 sowie dem Leiter 24 verläuft. Obgleich isolierte Stromkreiskreuzungen üblicherweise
durch gekreuzte Linien angegeben sind, werden Halbkreise oder Sprungstellen, beispielsweise der Halbkreis 45 in dem oberen linken
Teil von Pig. 2 verwendet, um die meisten Stromkreisunterkreuzungen
anzuzeigen, so daß klar wird, welcher von zwei oder mehreren sich schneidenden Stromkreisen die Unterkreuzungsimpedanz
enthält,
Über den gesamten Block von Pig. 2 ist eine einzige grundlegen-,
de Gedächtniszellenform verwendet. Benachbarte Paare von Zellen
längs irgendeiner Zeile innerhalb eines Blockquadranten sind
spiegelbildlich zueinander, wogegen benachbarte Paare von Zellen
längs irgendeiner Spalte eines Quadranten dem Spiegelbild eines
-vr^;», ·.-. - 109842/1623
2113 30
anderen ähnlich sind. Das Atisführungs bei spiel gemäß tTig. 2 weist
zweckmäßig die Form "unterschiedlicher Quadrantenabschnitte des Blockes auf. Diagonal gegenüberliegende Quadranten sind ähnlich
orientierte Ausführungen der gleichen Zellenanordnungen, während
benachbarte Quadrantenabschnitte in gleicher Weise die gleiche
Zellenquadrantenanordnung umfassen, jedoch in der Ebene der
Zeichnung um 90° gedreht.·Obgleich die Zellen aus Zweckmäßigkeit
s gründen in Pig. 1, 2 ala von den X-, Y- und Digitalstromkreisen
getrennt dargestellt sind, so ergibt sich in Verbindung mit .H1Ig0 4>
daß die Segmente des !fetzt genannt en Stromkreises in
gleicher Weise in der Zellenordnung eingeschlossen sind, welche
in der einen oder anderen Richtung gedreht wird, um die volle Blockanordnung der Zellen zu ergeben. Diese Zellengleichheit
erleichtert die Auslegung des Blockes unter der Steuerung von Auslegungsverfahren unter Zuhilfenahme von Rechnern, wie sie
an sich bekannt sind.
Die vervollständigte Blockanordnung nach Pig. 2 umfaßt X-Stromkreise,
welche Metalls tr ornkr ei se darstellen, die auf der Fläche des Blockes abgesetzt sind und die volle Doppelquadrantenbreite
dea Blockes in Paaren von Stromkreisen überqueren, welche zwischen
benachbarten Zeilen von Zellen verlaufen, wobei jeder Stromkreis eines Paares als ein unterschiedlicher Stromkreis
der benachbarten Zeilen dient. Jeder X~Stromkreis ist frei von
XIirievlcTexizungen, um Y-Stromkreise und Digitalstromkreise über
die halbe Erstreckung aiifzunehaen und umfaßt Unterkreuzungen
für diese Stromkreise in der anderen Hälfte. Die Hälfte, welche frei von Unterkreuzungen ist, besteht insgesamt aus Metall und
liegt in dem Blockquadranten neben dem 4ntriebspunkt für jeden
X-Stromkreis, Der Abschnitt des Stromkreises^welcher die Unterkreuaungen
umfaßt-, liegt in dem Blockquadranten, welcher von deal Antriebspunkt für den X-Stromkreis entfernt ist.
Auf diese Weise verlaufen in Figa 2 die X-Stromkreise XT und X2
quer zu der Unterlage 33 zwischen den beiden oberen Reihen der Zellen und werden an der linken Seite der Unterlage neben dem
'. . "109842/1623
SAD ORIGINAL
oberen linken Quadranten des Blockes angetrieben. Diese X-Stromkreise
in dem letztgenannten Quadranten umfassen Unterkreuzungen für lediglich eine Digitalstromkreis-Sammelleitung an der linken
Seite des Quadranten« In dem oberen rechten Quadranten des Blokkes
umfassen die gleichen X-Stromkreise Unterkreuzxmgen sowohl
für Digitalstromkreise als auch Y-Stromkreise. Die Stromkreise
X3, X4 sind in ähnlicher 'reise so angeordnet, daß sie durch die
beiden oberen Quadranten des Blockes verlaufen und von der linken
Seite anzutreiben sind. In ähnlicher Weise verlaufen die X-Stromkreise X5, X6 zwischen der fünften und sechsten Zeile
der Zellen nach Fig. 2 und τ/erden auf der rechten Seite des
Blockes neben dem unteren rechten Quadranten angetrieben, wobei diese Stromkreise im wesentlichen frei von Unterkreuzungen sind.
In gleicher v/eise verlaufen die X-Stromkreise X7, X8 zwischen
den beiden untersten Zeilen des Blockes in ähnlicher Weise wie
bei den Stromkreisen X5, X6. Bei Betrachtung der Spaltenstromkreise
für das Gedächtnis sind alle in ähnlicher Weise angeordnet, wie dies vorangehend für die X-Stromkreise beschrieben wurde,
wobei die Y-Stromkreise Y1 bis Y4 an der unteren Kante des unteren linken Quadranten des Blockes und Y5 bis Y8 neben der
oberen Kante des oberen rechten Quadranten angetrieben werden.
Digitalstromkreise für den Block nach Fig. 2 werden zweckmäßig
bezüglich der Digitalleitungen betrachtet, welche Gruppen von Gedächtnisζeilen bedienen, bezüglich Digitalsammelleitungen,
welche Digitalleitungen für entsprechende Quadranten des Blockes schneiden, und bezüglich Digitalanschlüssen zur Herstellung von
äußeren digitalen Sammelschienenverbindungen für den Block. Alle
Digitalstromkreise sind metallisch, mit Ausnahme kurzer verbindungsmäßig diffundierter Abschnitte an jeder Zelle, wie dies in
Verbindung mit j?ig. 4 erläutert ist. Digitalleitungen, beispielsweise
Digitalleitungen 37, 38 verlaufen zwischen benachbarten Zeilen von Zellen in Blockquadranten neben Y-Schaltungsantriebepunkten,
wie dies in dem oberen linken und unteren rechten Quadranten von Fig. 2 der Fall ist. Digitalleitungen, beispielsweise
Digitalleitungen 40, 41» verlaufen zwischen benachbarten
109842/1623 . bad
Spalten von Zellen in Quadranten, beispielsweise in dem oberen rechten und unteren linken Quadranten, wobei die Y-Spaltenstromkreise
angetrieben werden. Diese Digitalstromkreise sind in Bit- und Sii-Paaren angeordnet, welche zwischen Paaren von X- oder
Y-Stromkreisen liegen, wobei die gleichen Gedächtniszellen versorgt
werden« Jede Zelle liegt sowohl an einer Bitleitung als auch an einer Einleitung, wie in 11Xg. 1 veranschaulicht ist. Obgleich
die letztgenannten Verbindungen in Pig. 2 so dargestellt sind, daß sie unterschiedliche Anzahlen von Stromkreisen kreuzen,
sind die Unterkreuzungen tatsächlich fast gleich, da bei
der tatsächlichen Auslegung der äußeren oder Y-Tasttransistoren
29» 30 diese mit "Vorteil zwischen den Digitalleitungen eines Paares an jeder Zellenstelle gelegen sind, wie sich dies aus
Fig. 4 ergibt.
Innerhalb jedes besonderen Quadranten treten die Bit- und digitalleitungen in den Quadranten von entgegengesetzten Seiten
her ein, während entsprechende leitungen des gleichen Typs innerhalb des Quadranten auf eine gemeinsame Sammelleitung verlaufen.
Daher treten in Fig. 2 die Mtleitungen, beispielsweise die Leitung 38, in den oberen linken Quadranten des Blockes von
rechts her ein und werden an dieser Seite durch eine Sammelleitung 42 zur Verbindung mit einem Biianschluß 43 gesammelt. In
ähnlicher Weise treten Bitleitungen, beispielsweise die Leitung 37» in dem gleichen Quadranten von der linken Seite ein und
werden durch eine Sammelleitung 46 zur Verbindung mit einem Bitanschluß 47 gesammelt. Diese Sammelleitungen der gleichen
Art werden weiter so verbunden, daß jede Zelle an dem Block Zugang zu den Bitanschlussen 43, 47 sowie zu einem entsprechenden
Paar von Bitanschlussen 48, 49 an der diagonal entgegengesetzten
Ecke des Blockes aufweist. Diese Anordnung ermöglicht die Herstellung von Digitalschaltungen für Mehrfachblöcke, die in Reihe
zu schalten sind, wie dies bei gewissen Gedächtnisanordnungen vorteilhaft ist.
Die Anschlüsse 47, 49 werden miteinander durch eine Bitsammel-
100842/1623
leitung 46 in dem oberen linken Quadranten, eine Bitleitung 50 sowie eine Bitsammeischiene 51 in dem unteren linken Quadranten
zuzüglich einer Verbindung 52 in dem unteren rechten Quadranten verbunden. Auch ist als Abzweigung an der gleichen Verbindung
zwischen den Bitanschlüssen eine Zusammenfassung einer Bitsammelleitung
53 angeordnet, welche den unteren rechten Quadranten versorgt, und eine Bitsammelleitung 56, welche den oberen rechten
Quadranten versorgt. In ähnlicher Weise sind die Siianschlüsse
43, 48 durch eine Verbindung 57, eine Sfisammelleitung 58,
eine BTisammelleitung 59 sowie eine Biϊβamme!leitung 60 verbunden,
welche alle mit einer Abzweigverbindung einschließlich der Biisammelleitung 42 zusammenwirken» die den oberen linken Quadranten
versorgt, sowie einer ßiisammelleitungöi, welche den
unteren linken Quadranten versorgt.
Man könnte erwarten, daß irgendein Blockstromkreis eine charakteristische
Impedanz einschließlich des Serienwiderstandes sowie
der auf die umgebenden Schaltungselemente verteilten Nebenschlußkapazität aufweist. Eine ideale Ersatzschaltung ergibt
sich aus P1Ig. 3A, wobei ein Nebenschlußkondensator die Kapazität darstellt, welche nahe des Antriebspunktes verbunden ist,
wobei ein Reihenwiderstand 63 mit der Last verbunden ist. Bei Anlegung einer Spannung an den Antriebspunkt wird der Kondensator
62 schnell über einen Schaltungsteil von extrem geringer
Zeitkonstante geladen, um eine Aus gangs spannung aufzubauen, die schnell über den Widerstand 63 auf die Last gelegt wird. Diese
Ausbildung von Vig. 3A ist tatsächlich in einem Blockzeilenoder -spaltensteuerstromkreis nicht erzielbar, weil die Impedanz
verteilt ist. Wenn dies jedoch der -^aIl wäre, so ergäbe sich die
Hindest-Signalanstiegazeitverzögerung.
Fig. 3B stellt die Ersatzschaltung für die verteilte Impedanz in
einer Blockschaltung von einer Art dar, die sonst nicht in der Zeichnung veranschaulicht ist, wobei Unterkreuzungen insgesamt
über die Schaltung vorgesehen sind. Jede Unterkreuzung umfaßt eine gewisse verteilte Nebensehlußkapazität, welche verhältnis-
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mäßig gering ist, und einen beachtlichen P.eihenwiderstand, welcher
sich daraus ergibt, daß das in dem Unterkreuzungsdiffusionsbereich enthaltene Halbleitermaterial einen wesentlich höheren
Widerstand aufweist, als dies für einen entsprechenden Längenabschnitt des metallischen Teiles der Schaltung zutrifft. In
Pig. 5B stellen ein Reihenwiderstand 66 sowie ein Nebenschlußkondensator 67 eine anfängliche Schaltungsunterkreuzung zur Aufnahme
einer Digitalschaltungs-Sammelleitung dar. Diese Impedanzen
werden gefolgt von mehreren ähnlichen Abschnitten, von denen jeder einen Widerstand 68 sowie einen Kondensator 69 umfaßt, die
nachfolgende Unter kr euzungen an jedem Schnittstromkreis für den
Fall darstellen, wo der betrachtete Stromkreis alle Unterkreuzungsfunktionen für die Stromkreisunterkreuzungen annimmt. Die
verteilte Kapazität des metallischen Stromkreisteiles ergibt sich durch die Kondensatoren 67» 69. Ein an den Stromkreisantriebspunkt
gelegtes Signal weist eine vergrößerte Anstiegszeit auf, weil die Kapazitäten aufeinanderfolgender Abschnitte des
sich wiederholenden Netzwerkes aufeinanderfolgend geladen werden
müssen.
Fig. 3C stellt ein angenähertes Ersatzschaltbild eines X- oder
Y-Stromkreises nach Pig. 2 dar. Das Ersatzschaltbild umfaßt einen
Eingangswiderstand 66 sowie einen Kondensator 67', der die anfängliche Unterkreuzungsimpedanz zur Anpassung auf eine Digit
alstromkr eis Sammelleitung darstellt, wie dies für Fig. 3B
zutrifft. Jedoch folgt auf diese Kombination ein Kondensator 70, welcher die vorherrschend verteilte Kapazität des X- oder Y-Steuerstromkreis-Quadrantenteiles
darstellt, der sonst frei von Unt erkr euzungen ist. Auf den Kondensator 70 folgt ein sich wiederholendes
Hetzwerk einschließlich mehrerer T;'i der stands /Kondensator-
Abschnitte, von denen jeder einen Widerstand 68f sowie
einen Kondensator 69' umfaßt, wobei jeder solche Abschnitt eine Unterkreuzung in dem Stromkreisabschnitt darstellt, welcher die
Unterkreuzungsfunktion für die Stromkreisschnittstellen erfüllen soll. Jedoch wird die gesamte Widerstandswirkung gemäß dem Ausführungsbeispiel
nach Fig. 2 im Vergleich daait reduziert, wie
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sie sonst aufträte, weil jede Unt erkr euzung mehrere Stromkreise
aufnimmt» d.h. ein Paar von X- oder Y-Stromkreisen sowie zwei
Digitalstromkreise. Auf diese Veise wird die gesamte Länge der
diffundierten Abschnitte, welche unter sich schneidenden Stromkreisen verlaufen, auf einem praktischen Minimum gehalten.
Demgemäß ergibt die einzelne Steuerstromkreisanordnung.nach Fig.
2 gemäß dem Ersatzschaltbild· nach Pig. 3 eine Optimierung der Signalanstiegszeit. Der vorherrschende Teil der verteilten Kapazität
ist derjenige, welcher durch den unterkreuzungsfreien metallischen Stromkreisabschnitt dargestellt ist, der neben dem
Stromkreisantriebspunkt zusammengefaßt ist, wo er durch die geringstmögliche
Impedanz aufgeladen werden kann, d.h. diejenige, welche durch eine einzige Unterkreuzung dargestellt ist. In
gleicher Veise ist der Leitereffekt des Teiles der verteilten Impedanz einschließlich der uiderstände in allen anderen Unterkreuzungen
auf den Schaltungsabschnitt begrenzt, welcher sich
von dem Antriebspunkt entfernt befindet, und wird auf sowohl
die X- als auch die Y-Stromkreise aufgeteilt, so daß-die Signalanstiegs
zeit verzögerung für irgendeinen Stromkreistyp auf
einem Minimum gehalten wird.
Fig. 4 zeigt die tatsächliche Auslegung einer integrierten
Schaltung auf einer Halbleiterplatte für eine Gedächtniszelle
der Art nach Fig. 1, wobei viele der vorangehend für eine solche Zelle in Bezug auf Fig. 2 erläuterten Beziehungen dargestellt
sind. Da eine integrierte Schaltung tatsächlich ein dreidimensionaler Komplex von Leitungen und aktiven Baueinheiten
ist, wird in Fig. 4 eine schematische Bezeichnung verwendet, wie sie in der Technik gebräuchlich ist, um in einer zweidimen»
sionalen Zeichnung die als wesentlich angesehenen dreidimensionalen
Merkmale zu veranschaulichen und die Merkmale der Erfindung zu zeigen. In Fig. 4 sind drei interessierende Niveaus
veranschaulicht. Es handelt sich hier um ein Diffusionsniveau, \Abei die leitenden Teile durch verhältnismäßig dicke ausgezogene
Linien dargestellt sind, ferner ein Kanalniveau, wobei die
109842/1623
leitenden Kanäle aus isolierten Tast-Feldeffekttransistoren durch
verhältnismäßig dünne ausgezogene Linien dargestellt sind, und eine Oberfläehenmetallisierung, wobei Bänder eines metallischen
Leiters, die auf der Fläche des Blockes niedergeschlagen wurden,
gestrichelt gezeigt sind. In der Praxis befinden sich viele der die metallisierten Leiter darstellenden gestrichelten Linien
unmittelbar über denjenigen linien, welche die diffundi-erten
Halbleiterbereiche darstellen' in den meisten Fällen, wo dies der Fall ist, sind die gestrichelten Linien etwas versetzt', so
daß sie getrennt wahrgenommen werden können. Verbindungen zwischen der Diffusionsschicht sowie den metallisierten Oberflächenleitungen
ergeben sich in ähnlicher "'eise, wie dies für den Leiter 25 nach Fig. 2A veranschaulicht-ist. Es werden somit Löcher
durch eine isolierende Schicht geätzt, welche sonst die gesamte Oberfläche des Halbleitermaterials überdeckt, einschließlich
der diffundierton Bereiche. Halbleitermetall, das danach auf der Isolierschicht abgesetzt wurde, erstreckt sich
durch die Löcher, um das Halbleitermaterial an diesen Punkten
zu kontaktieren. Derartige Kontaktsäulen, welche durch die Isolierlöcher verlaufen, sind durch Paare konzentrischer Rechtecke
dargestellt. Die Transistoren nach Fig. 4 sind durch unterstrichene Bezugsbezeichnungen unterschieden, welche gleich denjenigen
gemäß Fig. 1 sind und in dem Kanalbereich für den Transistor angeordnet sind. Sonst entsprechen die Bezugszeichnungen
gemäß Fig. 4 denjenigen gemäß den anderen Figuren der Zeichnung.
Der BTEstroiakreis 32 sowie der Bitstromkreis 31 gemäß Fig. 4
entsprechen den beiden Metallbändern, die sich quer zu dem oberen Abschnitt von Fig. 2 oberhalb sowie unterhalb zweier Doppeltransistoren
erstrecken, die Y-Tasttransistoren 29, 30 einschließen. Es war vorangehend in Verbindung mit Fig. 2 erwähnt
worden, daß die Y-Tasttransistoren der Zellen auf dem Block zwischen den Bit- und Bii-Leitungen angeordnet wurden. Auf diese
Weise umfassen die Doppeltransistoren in Fig. 4 jeweils einen unterschiedlichen Y-Tasttransistor für eine unterschiedliche Gedächtnis
ζ eile. Zwei Kontaktsäulen 71, 72 verbinden die Bit- und
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Βϊΐ-Leitungen 31, 32 mit dem Diffusionsniveau, wo die diffundierten
leitenden Wege die Säulen mit Elektroden des Transistors 29 bzw. 30 verbinden. Oberhalb jsdes dieser Transistoren
ist gemäß der Zeichnung ein anderer Transistor vorgesehen, welcher den Y-Tasttransistor einer zusätzlichen G-edächtniszelle
oberhalb der einen in der Zeichnung veranschaulichten umfaßt. Daher entspräche beispielsweise die Zelle gemäß Fig. 4- der Zelle
gemäß Pig. 2, welche die zweite von links in der zweiten Zeile von Zellen (von oben in der Figur) darstellt. Die leitenden
Wege für die Transistoren 29, 30 verlaufen durch ihre entsprechenden Kanäle zu zusätzlichen diffundierten Leitungen 73»'
76, welche Verbindungen zn Elektroden des X-Tasttransistors
27 bzw. 28 bilden.
Die Transistoren 29, 30 überdeckend ist ein Metalleiter 77 mit verbreiterten Teilen 77a, 77b vorgesehen, welche sowohl die
Tastelektroden als auch die Verbindungen hierzu für die Transistoren 29, 30 umfassen und die ferner über eine Kontaktsäule 78
mit einer Y-Leitungsunterkre\izung 26a verbunden sind. Ähnliche
verbreiterte Abschnitte in dem X-Leiter 23 nach Fig. 4 ergeben Tastelektroden und daran vorgesehene Verbindungen für X-Tasttransistoren
27, 28.
Die letzterwähnten Transistoren weisen diffundierte Elektrodenabschnitte
auf, welche über weitere diffundierte Leitungen 16', 17' entsprechend FIip/Flop-Ausgangsanschlussen 16, 17 mit Quellenelektroden
der Flip/Flop-Ladetransistoren 18, 19 sowie mit Ablaufelektroden der Flip/Flop-Transistoren 11, 12 verbunden
sind. Ein metallisiertes Band 21' entspricht dem Anschluß 21 nach Fig. 1 für miteinander verbundene Tastelektroden der Ladetransistoren
18, 19 als Ausdehnung des B-Sammelleitungssystems für das Plättchen, Das letztgenannte System umfaßt Ansätze 22'
an dem zentralen linksseitigen Teil von Fig. 4 zur Erzeugung einer B- Spannung zu den Zellen links von den in Fig. 4 dargestellten
sowie ein Paar von ähnlichen nach unten verlaufenden Ansätzen von der Unterseite von Fig. 4 zu Zellen unterhalb dcr-
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jenigen nach Fig. 4. Ablauf elektroden der Ladetransistoren 18, 19 liegen über diffundierte Leiter auf der Masse-Diffusionssamaelleitung
2O1, die sich über die Unterseite von Pig. 4 erstreckt
Flip/Flop-Transistoren 11, 12 von Pig. 4 liegen mit ihren Ablaufelektroden
an dem diffundierten Leiter 161 bzw. 17*. Die
Quellenelektroden dieser Transistoren sind über diffundierte Leiter 13' mit einer Säule 79 verbunden, welche sich sowohl
über den diffundierten Leiter 13' als auch die gemeinsame Unterlage
(nicht veranschaulicht) erstreckt, wo die Verbindung zu der positiven Potentialquelle 13 (in Pig» 1 veranschaulicht)
hergestellt ist. Eine Kontaktsäule 80 ergibt eine Querkopplungsverbindung
von der metallisierten Tastelektrode des Transistors 11 zu der diffundierten Ablaufelektrode des Transistors 12, die
in dem Leiter 17' eingeschlossen ist. In ähnlicher Weise ergibt
eine Kontaktsäule 81 eine Querkopplungsverbindung von der Ablauf elektrode des Transistors 11 zu der Tastelektrode des Transistors
12. Aus Fig. A. ist auch ersichtlich, daß zusätzliche
Transistoren 11a, 12a hinsichtlich aller Elektroden parallel zu dem Transistor 11 bzw. 12 verbunden sind. Diese zusätzlichen
Transistoren 11a, 12a können als Abtrennteile des Transistors 11 bzw. 12 betrachtet werden und sind daher in Fig. 1 nicht gesondert
veranschaulicht. In Pig. 4 sind diese Elemente als getrennte Teile lediglich zum Zwecke der wirksamen Ausnutzung des
Raumes des Plättchens veranschaulicht.
Die ¥-Schaltung 26, welche die Zelle nach Fig. 4 bedient, erstreckt
sich über die linke Seite von Pig. 4 und umfaßt einen unteren Metallabsehnitt, welcher alsdann über eine Kontaktsäule
82 mit dem diffundierten Leiterabschnitt 26a gekoppelt ist, der unter der vorangehend erwähnten B- Sammelleitung 22', dem X-leiter
23» der Bitleitung 31, der Säule 78 zur Verbindung mit dem Leiter 77 sowie der Bit-Leitung 32 verläuft.
Wenn die Darstellung der Zello nach Fig. 4 um 90° im Uhrzeigersinn
in der Ebene der Zeichnung gedreht wird, so ergibt sich
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eine Entsprechung mit Zellen in dem unteren linken und oberen
rechten Quadranten des Blockes, wie in Fig. 2 veranschaulicht ist. Jedoch müssen -in dieser neuen Orientierung die Stromkreise,
welche als Y-Stromkreise bezeichnet wurden, nunmehr als X-Stromkreise
bezeichnet werden und umgekehrt. Auf diese Weise vertauscht ein Schalter die X- X- Taststufenfunktionen der Transistorpaare
27» 28 sowie 29» 30, jedoch ist die Vertauschung unerheblich, da die Taststufentransistoren für eine Koinzidenzfunktion
verwendet werden und keine betriebsmäßige Kopplung aufgebaut wird, sofern nicht alle vier Transistoren eingeschaltet
sind. Polglich verursacht die Drehung keine Änderung in den "Schwarz-Kästen" (black box) Betriebsvorgängen der Zelle.
Zusammenfassend wird als erfindungsgemäß die Ausbildung eines
Blockes mit einer integrierten Schaltung erreicht, wobei die Unterkreuzungs -Belastung über Zellen-Inbetriebsetzungsschaltungen
aufgeteilt ist, so daß an diesen Schaltungen liegende Signale durch ähnliche Anstiegs- und Abfallzeiten zur Verminderung
von Signalanstiegszeit-Verzögerungen ausgezeichnet sind, welche bei dem Gesamtschaltungsbetrieb aufgenommen werden müssen.
Ferner wird die Unterkreuzungsbelastung vorzugsweise hinsichtlich der von dem Schaltungsantriebspunkt entfernten Schaltungen
verteilt, während die Masse der Schaltungskapazität nahe
zu dem Antriebspunkt verlegt wird, um die Signalanstiegs- und Abfallzeiten weiter zu vermindern.
109842/1623
Claims (1)
- * 30-Ansprüche:Integrierter Schaltungsblock bzw, integriertes Schaltungsplättchen mit darin ausgebildeten Vielfachschaltungszellen, die in Zeilen und Spalten angeordnet sind * mehreren Zeilenstromkreisen (X1, X2, ...) sowie mehreren Spaltenstromkreisen (Y1, Y2, .*) in sich schneidender .Anordnung auf dem Block, wobei die Zeilen- und Spaltenstromkreise im Sinne der Aufnahme von Signalen auf die Zellen geschaltet sind, dadurch gekennzeichnet, daß jeder der Zeilen- und Spaltenstromkreise Leitungselemente (24, 25) von geringer Impedanz und Lei tungs elemente (34) von hoher Impedanz zur Bildung von elektrischen Kreuzungselementen zwecks Kreuzung anderer Stromkreise an Schnittpunkten hiermit sowie ohne elektrische Verbindung mit diesen anderen Stromkreisen umfaßt, daß jeder der Zeilen- und Spaltenstromkreise einen ersten Abschnitt (z.B. die linke Hälfte jedes der Stromkreise X1 - X4) aufweist, mit welchem eine erste Gruppe von Zellen verbunden ist und welcher im wesentlichen frei (umfaßt keine Unterkreuzungen 45 mit Ausnahme einer Bitsammelleitung 46) von den Kreuzungselementen ist sowie einen zweiten Abschnitt (z.3. die rechte Hälfte jedes der Stromkreise X1 - X4) aufweist, mit welchem eine zweite Gruppe von Zellen verbunden ist und welcher zumindest eines (bei 42· bei Y5, 40, 41 Y6^ und bei Y7, 59 Y8) dieser Kr euzungs elemente umfaßt.2» Block nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Kreuzungse lernen te in dem zweiten Teil der Stromkreise im wesentlichen gleich ist.3. Block nach Anspruch 1, dadurch gekennzeichnet, daß jeder der Stromkreise einen Antriebspunkt zur Aufgabe von Signalen aufweist, die auf damit verbundene Zellen zu koppeln sind, und daß ein erster Teil jedes der Stromkreise elektrisch dichter an dem Antriebspunkt als dessen zweiter Teil liegt.4. Block nach Anspruch 1, dadurch gekennzeichnet, daß die Strom-109842/1623kreise (X) in Paaren von Stromkreisen der gleichen Zeilen- oder Spaltengruppe von Stromkreisen zwischen Paaren von Zeilen- bzw« Spaltenzellengruppen der Zellen verlaufen und daß Bauelemente (Mittelverbindung an der Unterseite zu der Zelle 10) zur Verbindung jedes Stromkreises eines Paares zu Zellen einer unterschiedlichen Gruppe eines solchen Zellengruppenpaares vorgesehen sind.5. Block nach Anspruch 1, dadurch gekennzeichnet, daß ein weiterer Stromkreis auf dem Plättchen sich zu allen der Zellen erstreckt und folgende Elemente umfaßt? Mehrfachstromkreislei tun'-gen (37, 38: 40, 41), von denen jede in physikalischer Parallelbeziehung zu dem ersten Abschnitt eines verschiedenen Stromkreises der Zeilen- oder Spaltenstromkreise verläuft, und daß Stromkreis-Sammelleitungen (46, 57 usw.) zur Verbindung der Stromkreisleitungen miteinander sowie mit einer äußeren Verbindung (47, 43, 49, 48) für den Block vorgesehen sind,6. Block nach Anspruch 5, dadurch gekennzeichnet, daß der weitere Stromkreis frei von den Kreuzungselementen ist.7. Block nach Anspruch 5, dadurch gekennzeichnet, daß jede der Stromkreisleitungen (37, 38) sowie Stromkreis-Sammelleitungen ein Paar von Leitungen in zusammenwirkender Verbindung zur Übertragung von Doppelschienen-Iogiksignalen umfaßt.8. Block nach Anspruch 7, dadurch gekennzeichnet, daß jede der Zellen eine Plip/iTlop-Schaltung (Pig. 1) mit einem Paar von Eingangs/Ausgangs-Anschlüssen (16, 17) ist, die mit einem Paar (31, 32) der Leiter zur Aufnahme der Doppelschienen-Logiksignale verbunden sind, um den Betriebszustand dieser Zelle zu steuern oder ähnliche Signale mit den Leitern als Anzeige des Betriebszustand des dieser Zelle zu koppeln, wobei ein Paar von Zeilentastbaueinheiten (27, 28) sowie ein Paar von Spaltentastbaueinheiten (29, 30) die Eingangs/Ausgangs-Anschlüsse mit den Leitungen in Abhängigkeit von einer Kcd^zidonz der Signale an einem sich bei109842/1623einer solchen Zelle schneidenden Zeilenstromkreis sowie einem Spaltenstromkreis koppeln, und daß eines (29f 30) der Paare von Tastbaueinheiten in dem Block zwischen den Leitungen des Leiterpaares gebildet ist.109842/ 1623
Applications Claiming Priority (1)
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DE2113306A Pending DE2113306B2 (de) | 1970-03-19 | 1971-03-19 | Integrierter Schaltungsblock |
Country Status (8)
Country | Link |
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