DE10308323A1

DE10308323A1 - Halbleiterchipanordnung mit ROM

Info

Publication number: DE10308323A1
Application number: DE10308323A
Authority: DE
Inventors: Wolfgang Dr. Gruber; Manfed Roth; Markus Dr. Eigner; Stefan Dr. Rüping
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2003-02-26
Filing date: 2003-02-26
Publication date: 2004-09-16
Anticipated expiration: 2023-02-27
Also published as: US20060038263A1; DE10308323B4; US7714447B2; EP1597734A1; WO2004077450A1

Abstract

Eine strukturierte Verbindungsebene zwischen zwei in Face-to-Face-Technologie verbundenen Halbleiterchips ist in erste Anschlussflächen (7) und zweite Anschlussflächen (8) sowie in alternativ mit einer dieser Anschlussflächen verbundene Leiterstreifen (9) strukturiert. Die Leiterstreifen (9) sind über Anschlüsse (11) mit einer Ausleseschaltung in einem der Halbleiterchips verbunden. Diese Anordnung kann als ROM betrieben werden.

Description

Eine Erhöhung der Speicherdichte bei ROM-Halbleiterchips ist mit erheblichem technischem Aufwand verbunden. Da sich die Abmessungen der Speicherzellen nur mit erheblichem Aufwand verkleinern lassen, führt eine Vergrößerung eines ROMs zwangsläufig zu einem erhöhten Platzbedarf auf dem betreffenden Halbleiterchip.
Bei der Herstellung von Halbleiterchipstapeln mit der Face-to-Face-Technologie werden zwei Halbleiterbausteine direkt miteinander zu einem Gesamtsystem verbunden, indem Anschlusskontaktflächen, die an den einander zugewandten Oberseiten der Halbleiterbausteine angeordnet sind, elektrisch leitend miteinander verbunden werden. Außerdem werden die Halbleiterchips dauerhaft mechanisch stabil miteinander verbunden. Vorzugsweise wird dazu eine aus einem metallischen Lot bestehende Verbindungsebene zwischen den Halbleiterchips angeordnet, die für eine mechanisch stabile Verbindung der beiden Komponenten und gleichzeitig für die elektrische Verbindung der Anschlüsse sorgt. Der weitaus größte Flächenanteil dieser Verbindungsebene dient dabei nur der mechanischen Verbindung der beiden Komponenten und wird nicht elektrisch genutzt.
Aufgabe der vorliegenden Erfindung ist es, einen ROM-Halbleiterspeicher anzugeben, der eine Vergrößerung des Speichers ohne Vergrößerung des Halbleiterchips ermöglicht.
Diese Aufgabe wird mit der Halbleiterchipanordnung mit ROM mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
Die Halbleiterchipanordnung nutzt die Verbindungsebene zwischen den Halbleiterchips als ROM. Zu diesem Zweck ist die aus elektrisch leitfähigem Material ausgebildete Verbin dungsebene so strukturiert, dass sie eine als Speicherzellenfeld vorgesehene Anordnung von Leiterflächen aufweist, die über die in den Halbleiterchips vorhandenen Schaltungen ausgelesen werden kann. Die einer jeweiligen Speicherzelle zugeordnete Leiterfläche besitzt dabei jeweils eine von zwei vorgesehenen Ausprägungen, so dass jede Speicherzelle einen von zwei programmierten Zuständen aufweist. Die Ausleseschaltung kann dabei in einem der beiden miteinander verbundenen Halbleiterchips angeordnet sein oder anteilig in beiden Halbleiterchips. Da die Verbindungsebene passiv ist und keine aktiven Bauelemente enthält, ist es erforderlich, die betreffenden Leiterflächen auf ein elektrisches Potenzial zu legen, so dass die jeweilige Programmierung der Speicherzellen durch eine elektrische Messung erfasst werden kann. Die unterschiedlichen Ausprägungen der Leiterflächen können im einfachsten Fall ein Vorhandensein oder Nichtvorhandensein einer die Speicherzelle definierenden Speicherkontaktfläche sein. Eine bevorzugte Ausführungsform sieht vor, dass die einer jeweiligen Speicherzelle zugeordnete Leiterfläche mit einem Anteil der Verbindungsebene verbunden ist, der auf eines der Potenziale der Versorgungsspannung gelegt ist.
Es folgt eine genauere Beschreibung von Beispielen der Halbleiterchipanordnung anhand der 3 bis 4.
Die 1 zeigt einen Chipstapel im Querschnitt.
Die 2 zeigt eine Aufsicht auf den unteren Halbleiterchip.
Die 3 zeigt eine Schaltung zum Auslesen einer Speicherzelle.
Die 4 zeigt eine Struktur der Verbindungsebene als Speicherzellenfeld.
In der 1 ist im Querschnitt eine Halbleiterchipanordnung dargestellt, bei der ein erster Halbleiterchip 1 und ein zweiter Halbleiterchip 2 übereinander befestigt sind. Eine Verbindungsfläche 3 und Anschlusskontaktflächen 4 bilden eine Verbindungsebene 5, in der die beiden Halbleiterchips 1, 2 miteinander verbunden sind. Die Verbindungsfläche 3 kann aus demselben Material sein wie die Anschlusskontaktflächen 4; sie dient nur der mechanischen Verbindung der beiden Halbleiterchips miteinander. Die Anschlusskontaktflächen 4 sind für eine elektrische Verbindung zwischen den in den beiden Halbleiterchips vorhandenen Schaltungen vorgesehen. Die in den Halbleiterchips vorgesehenen aktiven Bauelemente sind vorzugsweise jeweils an der dem anderen Halbleiterchip zugewandten Oberseite angeordnet und dort direkt mit den Anschlusskontaktflächen 4 versehen.
Die 2 zeigt die in der 1 markierte Aufsicht auf den ersten Halbleiterchip 1, worin die Verbindungsfläche 3 und die Anschlusskontaktflächen 4 erkennbar sind. In der Verbindungsfläche 3 sind Aussparungen 16 vorhanden, die als Speicherzellenfeld vorgesehen sind und in diesem Beispiel eine matrixartige Anordnung bilden. In einem der betreffenden Programmierung entsprechenden Anteil der Aussparungen 16 sind Speicherkontaktflächen 6 angeordnet. Die Programmierung der jeweiligen Speicherzelle besteht darin, dass die betreffende Speicherkontaktfläche 6 entweder vorhanden ist oder nicht. Bei Fehlen einer jeweiligen Speicherkontaktfläche 6 befindet sich an der betreffenden Stelle kein für die Ausleseschaltung detektierbarer elektrischer Anschluss. An dieses Speicherzellenfeld wird zum Beispiel von dem zweiten Halbleiterchip 2 aus ein elektrisches Potenzial angelegt. Es liegen dann alle vorhandenen Speicherkontaktflächen 6 auf diesem Potenzial. Die Ansteuerschaltung zur Adressierung und zum Auslesen kann sich im ersten Halbleiterchip 1, im zweiten Halbleiterchip 2 oder in beiden Chips aufgeteilt befinden.
In der 3 ist eine zum Auslesen einer betreffenden Speicherzelle geeignete Schaltung dargestellt. Das Vorhandensein einer Speicherkontaktfläche 6 entspricht dem Vorhandensein einer leitenden Sicherung (fuse), während das Fehlen einer Speicherkontaktfläche 6 einer fehlenden oder durchgebrannten Sicherung entspricht. Diese Sicherung ist in der 3 mit der Bezeichnung Fuse eingezeichnet. Diese Sicherung bildet zusammen mit einem ohmschen Widerstand R einen Spannungsteiler zwischen den Anschlüssen V_DD und V_SS der Versorgungsspannung. Der Anschluss zwischen der Sicherung und dem Widerstand steuert die Gate-Anschlüsse zweier Feldeffekttransistoren M1 und M2 an. Diese Feldeffekttransistoren M1, M2 sind mit ihren Source- und Drain-Anschlüssen in Reihe zwischen die Anschlüsse des Versorgungspotenzials V_DD, V_SS geschaltet. Je nachdem, ob die Sicherung leitet oder nicht, liegt der Gate-Anschluss auf dem Potenzial V_SS oder auf dem Potenzial V_DD. Je nachdem, ob Feldeffekttransistoren verwendet sind, die im Normalzustand leiten (normally on) oder die im Normalzustand sperren (normally off), liegt am Ausgang der Schaltung das eine oder das andere Potenzial der Versorgungsspannung an. Diese Schaltung kann für jede Speicherzelle zum Beispiel in dem ersten Halbleiterchip 1 vorgesehen sein.
Die Programmierung des in der Verbindungsebene 5 vorgesehenen Speicherzellenfeldes erfolgt durch Verwendung einer geeigneten Maske bei der Strukturierung der Verbindungsebene 5, womit an den vorgesehenen Stellen Speicherkontaktflächen 6 hergestellt werden oder nicht. Wenn an die vorhandenen Speicherkontaktflächen 6 z. B. von dem zweiten Halbleiterchip 2 aus das Potenzial V_SS der Versorgungsspannung angelegt wird, kann an jeder Stelle über die in der 3 dargestellte Schaltung eine der Programmierung der betreffenden Speicherzelle entsprechende Spannung abgegriffen werden. Die Adressierung der einzelnen Speicherzellen erfolgt durch eine an sich bekannte Adressierungsschaltung, die vorzugsweise in dem anderen Halbleiterchip, in diesem Beispiel also in dem ersten Halbleiterchip 1, vorgesehen wird. Bei dieser Ausführungsform der Halbleiterchipanordnung werden zum Auslesen des Speicherzellenfeldes alle Speicherkontaktflächen 6 mit einer Versorgungsspannung beaufschlagt. Daher ist der Leistungsverbrauch bei diesem Ausführungsbeispiel relativ hoch. Ein im Folgenden beschriebenes weiteres Ausführungsbeispiel ist demgegenüber verbessert.
Bei dem weiteren Ausführungsbeispiel ist die Verbindungsebene 5 entsprechend der Darstellung der 4 strukturiert. Es sind erste Anschlussflächen 7 und zweite Anschlussflächen 8 vorhanden, die voneinander elektrisch isoliert sind. Die ersten Anschlussflächen 7 folgen im Wechsel mit den zweiten Anschlussflächen 8, wobei die ersten Anschlussflächen 7 jeweils auf das erste Potenzial, z. B. V_SS der Versorgungsspannung, gelegt sind und die zweiten Anschlussflächen 8 auf das andere Potenzial, in diesem Beispiel V_DD. Jede Speicherzelle ist durch eine elektrische Verbindung alternativ mit einer ersten Anschlussfläche 7 oder einer zweiten Anschlussfläche 8 gebildet. Diese elektrische Verbindung ist zum Beispiel eine in der Verbindungsebene 5 vorgesehene Leiterfläche, insbesondere ein Leiterstreifen 9, wie in dem in der 4 dargestellten Beispiel. Zu der gegenüberliegenden Anschlussfläche ist diese Leiterfläche jeweils elektrisch isoliert; im Fall des in der 4 dargestellten Ausführungsbeispiels besitzen die Leiterstreifen 9 auf der betreffenden Seite jeweils Unterbrechungen 10.
Die Leiterflächen, in diesem Beispiel die Leiterstreifen 9, besitzen gesonderte elektrische Anschlüsse 11 an eine zugehörige Ausleseschaltung, die in einem der Halbleiterchips oder in beiden Halbleiterchips anteilig angeordnet ist. Die Anschlüsse 11 befinden sich in dem Beispiel der 4 jeweils an den mit einem Kreuz markierten Stellen in der Mitte zwischen zwei aufeinander folgenden Anschlussflächen 7, 8. Das Ausführungsbeispiel gemäß der 4, bei dem die ersten Anschlussflächen 7 und die zweiten Anschlussflächen 8 jeweils kammartig strukturierte Ränder aufweisen, hat den Vorteil be sonders einfacher Herstellbarkeit. Es werden nämlich zwischen den jeweils hervorragenden Anteilen der Ränder Ausnehmungen zwischen den Anschlussflächen gebildet, in denen jeweils ein Leiterstreifen 9 angeordnet werden kann. Es braucht bei der Programmierung des Speicherzellenfeldes nur eine Unterbrechung 10 durch eine geeignete Ausgestaltung der bei der Herstellung-verwendeten Maske vorgesehen zu werden, die den Leiterstreifen 9 jeweils von der nicht der betreffenden Programmierung entsprechenden Anschlussfläche trennt.
Beim Auslesen einer jeweiligen Speicherzelle wird über den Anschluss 11 von einer vorgesehenen Ausleseschaltung festgestellt, ob die betreffende Leiterfläche dieser Speicherzelle auf dem höheren oder niedrigeren Potenzial der Versorgungsspannung liegt. Diese Spannungspegel sind als logische Null bzw. logische Eins der Programmierung definiert.
Dieses Ausführungsbeispiel hat den Vorteil, dass ein Verbrauch von Leistung nur dann auftritt, wenn das Speicherzellenfeld ausgelesen wird. Außerdem ist die Adressierung besonders einfach, da die ersten Anschlussflächen 7 und die zweiten Anschlussflächen 8 jeweils streifenförmig ausgebildet und bereits als Bitleitungen verwendet werden können. Quer dazu verlaufend brauchen nur die auf einer jeweiligen Zeile liegenden Anschlüsse 11 mit zugehörigen Wortleitungen verbunden zu werden. Die Strukturierung der Verbindungsebene 5 ist bei diesem Ausführungsbeispiel daher bereits besonders gut an die Adressierung des Speicherzellenfeldes angepasst.

1: erster Halbleiterchip
2: zweiter Halbleiterchip
3: Verbindungsfläche
4: Anschlusskontaktfläche
5: Verbindungsebene
6: Speicherkontaktfläche
7: erste Anschlussfläche
8: zweite Anschlussfläche
9: Leiterstreifen
10: Unterbrechung
11: Anschluss
16: Aussparung
M1: Feldeffekttransistor
M2: Feldeffekttransistor
R: Widerstand

Claims

Halbleiterchipanordnung mit ROM, bei der ein erster Halbleiterchip (1) und ein zweiter Halbleiterchip (2) aufeinander angeordnet und dauerhaft aneinander befestigt sowie an gemeinsamen Anschlusskontaktflächen (4) in einer strukturierten Verbindungsebene (5) elektrisch leitend miteinander verbunden sind, dadurch gekennzeichnet, dass die Verbindungsebene (5) eine als Speicherzellenfeld vorgesehene Anordnung von Leiterflächen (6, 7, 8, 9) aufweist, eine jeweilige Speicherzelle durch jeweils eine von zwei vorgesehenen Ausprägungen der Leiterflächen (6, 7, 8, 9) programmiert ist und elektrische Anschlüsse der Leiterflächen (6, 7, 8, 9) an eine in mindestens einem der Halbleiterchips (1, 2) vorhandene Schaltung zum Anlegen eines elektrischen Potenzials und zum Auslesen einer jeweiligen Speicherzelle vorhanden sind.
Halbleiterchipanordnung nach Anspruch 1, bei der die Verbindungsebene (5) aufeinanderfolgend angeordnete und elektrisch voneinander isolierte erste Anschlussflächen (7) und zweite Anschlussflächen (8) aufweist, an die abwechselnd eines von zwei vorgesehenen Potenzialen (VDD, VSS) einer Versorgungsspannung angelegt ist und eine Speicherzelle jeweils durch eine elektrische Verbindung einer ersten Anschlussfläche (7) oder einer zweiten Anschlussfläche (8) zu einem Anschluss (11) einer in einem der Halbleiterchips (1, 2) vorhandene Ausleseschaltung gebildet ist.
Halbleiterchipanordnung nach Anspruch 2, bei der die ersten Anschlussflächen (7) und die zweiten Anschlussflächen (8) der Verbindungsebene (5) streifenförmig sind, die jeweils einer benachbarten Anschlussfläche (7, 8) zugewandten Ränder der Anschlussflächen (7, 8) kammartig strukturiert sind, so dass zwischen zwei einander gegenüberliegenden Rändern eine Mehrzahl von Ausnehmungen der Verbindungsebene (5) vorhanden ist, die elektrischen Verbindungen, die die Speicherzellen bilden, in den Ausnehmungen angeordnete Leiterstreifen (9) sind und jeder dieser Leiterstreifen (9) einen Rand einer ersten Anschlussfläche (7) oder einer zweiten Anschlussfläche (8) der Verbindungsebene (5) mit einem in der betreffenden Ausnehmung angeordneten Anschluss (11) der Ausleseschaltung verbindet.
Halbleiterchipanordnung nach Anspruch 1, bei der eine Programmierung einer jeweiligen Speicherzelle durch ein Vorhandensein oder Nichtvorhandensein einer Speicherkontaktfläche (6) bestimmt ist und durch Anlegen eines elektrischen Potenzials an die Speicherkontaktflächen (6) und eine elektrische Messung zu einer ausgewählten Speicherzelle das Vorhandensein einer zugehörigen Speicherkontaktfläche (6) und damit die Programmierung der betreffenden Speicherzelle festgestellt wird.
Halbleiterchipanordnung nach Anspruch 4, bei der den Speicherzellen eine jeweilige Ausleseschaltung zugeordnet ist, in der zwei Feldeffekttransistoren (M1, M2) mit Anschlüssen von Source, Drain und Gate vorhanden sind, die Feldeffekttransistoren (M1, M2) mit Source und Drain in Reihe zwischen zwei Potenziale (V_DD, V_SS) einer Versorgungsspannung geschaltet sind, die Gate-Anschlüsse über einen Widerstand (R) mit dem einen Potenzial (VDD) verbunden sind und bei Vorhandensein einer der betreffenden Speicherzelle zugeordneten Speicherkontaktfläche (6) die Gate-Anschlüsse über diese Speicherkontaktfläche (6) mit dem anderen Potenzial (V_SS) verbunden sind.