DE102018117807B4 - Integrierte Doppellinien-Schaltkreisentwürfe für Doppel-Übertragungsgatter - Google Patents

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Abstract

Doppel-Übertragungsgatter (100), umfassend:einen ersten PMOS FET (Pi), der in einer ersten Zeile (202.1) aus einer Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) einer Entwurfsgrundfläche einer elektronischen Vorrichtung angeordnet ist und zum Empfangen eines ersten Taktsignals (156) konfiguriert ist;einen ersten NMOS FET (N1), der in einer dritten Zeile (202.3) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen eines zweiten Taktsignals (158) konfiguriert ist;einen zweiten PMOS FET (P2), der in einer vierten Zeile (202.4) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des zweiten Taktsignals (158) konfiguriert ist;einen zweiten NMOS FET (N2), der in einer sechsten Zeile (202.6) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des ersten Taktsignals (156) konfiguriert ist;einen ersten Bereich und einen zweiten Bereich, die zu dem ersten Taktsignal (156) gehören und die in einer ersten Verbindungsschicht in einem Schichtstapel entlang der ersten Zeile (202.1) und der sechsten Zeile (202.6) angeordnet sind;einen dritten Bereich (210), der in einer zweiten Verbindungsschicht in dem Schichtstapel entlang einer ersten Spalte (204.1) aus einer Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist und der konfiguriert ist, um den ersten Bereich und den zweiten Bereich elektrisch zu verbinden;wobei der erste Bereich so konfiguriert ist, dass er mit einem ersten Bereich (216) aus Polysiliziummaterial an einer Kreuzung einer vierten Spalte und der ersten Zeile elektrisch verbunden ist, wobei der erste Bereich (216) aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten PMOS FETs (P1) bildet,wobei der zweite Bereich so konfiguriert ist, dass er mit einem zweiten Bereich (214) aus Polysiliziummaterial an einer Kreuzung der vierten Spalte und der sechsten Zeile elektrisch verbunden ist, wobei der zweite Bereich (214) aus Polysiliziummaterial in der Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des zweiten NMOS FETs (N2) bildet.

Description

  • HINTERGRUND
  • Ein Übertragungsgatter, das manchmal als Analogschalter bezeichnet wird, stellt ein elektronisches Element dar, das selektiv ein Signal von einem Eingangsanschluss zu einem Ausgangsanschluss leitet. Häufig umfasst das Übertragungsgatter einen p-Metalloxid-Halbleiter-Feldeffekt- (PMOS) -Transistor und einen n-Metalloxid-Halbleiter-Feldeffekt- (NMOS) -Transistor. Der PMOS-Transistor und der NMOS-Transistor können unter Verwendung eines komplementären Taktsignals derart komplementär vorgespannt werden, dass der PMOS-Transistor und der NMOS-Transistor gemeinsam leitend sind, also in einem Ein-Zustand, um das Signal von dem Eingangsanschluss zu dem Ausgangsanschluss zu leiten. Alternativ kann das komplementäre Taktsignal bewirken, dass der PMOS-Transistor und der NMOS-Transistor nicht-leitend sind, also in einem Aus-Zustand, um zu verhindern, dass das Signal von dem Eingangsanschluss zu dem Ausgangsanschluss geleitet wird.
  • In einigen Fällen kann das komplementäre Taktsignal auch verwendet werden, um ein weiteres Übertragungsgatter vorzuspannen, so dass ein Doppel-Übertragungsgatter gebildet wird. Dieses Doppel-Übertragungsgatter kann einen ersten Eingangsanschluss, der zu dem Übertragungsgatter gehört, einen zweiten Eingangsanschluss, der zu diesem weiteren Übertragungsgatter gehört, und einen gemeinsamen Ausgangsanschluss umfassen, der von dem Übertragungsgatter und diesem weiteren Übertragungsgatter gemeinsam genutzt wird. In diesen Fällen kann das komplementäre Taktsignal bewirken, dass das Übertragungsgatter das Signal von dem ersten Eingangsanschluss zu dem gemeinsamen Ausgangsanschluss leitet, und kann verhindern, dass dieses weitere Übertragungsgatter das zweite Signal von dem zweiten Eingangsanschluss zu dem gemeinsamen Ausgangsanschluss leitet. Alternativ kann das komplementäre Taktsignal verhindern, dass das Übertragungsgatter das Signal von dem ersten Eingangsanschluss zu dem gemeinsamen Ausgangsanschluss leitet, und bewirken, dass dieses weitere Übertragungsgatter das zweite Signal von dem zweiten Eingangsanschluss zu dem gemeinsamen Ausgangsanschluss leitet.
  • Die US 2018 / 0 151 567 A1 beschreibt einen integrierten Schaltkreis mit Source/Drain-Bereichen in einem aktiven Bereich und einer Vielzahl von Polysilizium-Streifen, die den aktiven Bereich queren.
    Die US 2017 / 0 371 995 A1 beschreibt einen FinFET mit Transistoren, die in Zeilen ausgerichtet sind, und Gates, die in Spalten ausgerichtet sind.
    Es ist eine Aufgabe der Erfindung, ein Doppel-Übertragungsgatter anzugeben, dass in einem Schichtstapel mit einer geringen Anzahl von Schichten realisiert werden kann. Diese Aufgabe wird durch ein Doppel-Übertragungsgatter gemäß den Ansprüchen gelöst.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein schematisches Diagramm eines beispielhaften Doppel-Übertragungsgatters gemäß dem Stand der Technik;
    • Die 2 bis 32 zeigen verschiedene integrierte Schaltungslayouts für das Doppel-Übertragungsgatter gemäß verschiedenen Beispielen, wobei die 2 bis 5 und 10 bis 32 anspruchsgemäße Ausgestaltungen zeigen;
    • 33 zeigt ein schematisches Diagramm eines beispielhaften synchronen Flipflops mit dem beispielhaften Doppel-Übertragungsgatter; und
    • Die 34A und 34B zeigen beispielhafte Layout-Lagepläne (bzw. Floorplans) eines synchronen Flipflops.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale des angegebenen Gegenstands zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Das Ausbilden eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung diktiert an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • ABRISS
  • Beispielhafte Ausführungsformen eines beispielhaften Doppel-Übertragungsgatters und verschiedene beispielhafte integrierte Schaltungslayouts für das beispielhafte Doppel-Übertragungsgatter werden offenbart. Diese beispielhaften integrierten Schaltungslayouts repräsentieren integrierte Schaltungen mit doppelter Höhe, die auch als integrierte Doppellinien-Schaltungen bezeichnet werden. Diese Doppellinien-IC-Layouts umfassen eine erste Gruppe von Zeilen aus mehreren Zeilen einer Entwurfsgrundfläche einer elektronischen Vorrichtung und eine zweite Gruppe von Zeilen aus den mehreren Zeilen der Entwurfsgrundfläche der elektronischen Vorrichtung, um eine erste Metallschicht eines Schichtstapels unterzubringen. Die erste Gruppe von Zeilen kann ein erstes Paar komplementärer Metalloxid-Halbleiter-Feldeffekt- (CMOS) -Transistoren umfassen, wie einen ersten p-Metalloxid-Halbleiter-Feldeffekt- (PMOS) -Transistor und einen ersten n-Metall-Oxid-Halbleiter-Feldeffekt- (NMOS) -Transistor, und die zweite Gruppe von Zeilen kann ein zweites Paar von CMOS-Transistoren umfassen, wie einen zweiten PMOS-Transistor und einen zweiten NMOS-Transistor. Diese beispielhaften integrierten Schaltungslayouts offenbaren verschiedene Konfigurationen und Anordnungen verschiedener geometrischer Formen, die in einer OD-Schicht (aktive Schicht), einer Polysiliziumschicht, einer MD-Schicht (Metall-zu-Diffusion), der ersten Metallschicht und/oder einer zweiten Metallschicht eines Schichtstapels angeordnet sind. In den folgenden beispielhaften Ausführungsformen sind die verschiedenen geometrischen Formen in der ersten Metallschicht in den mehreren Zeilen der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet und die verschiedenen geometrischen Formen in der OD-Schicht, der Polysiliziumschicht, der MD-Schicht und/oder der zweiten Metallschicht sind in mehreren Spalten der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet.
  • BEISPIELHAFTES DOPPEL-ÜBERTRAGUNGSGATTER
  • 1 zeigt ein schematisches Diagramm eines beispielhaften Doppel-Übertragungsgatters. In der in 1 gezeigten beispielhaften Ausführungsform umfasst ein Doppel-Übertragungsgatter 100 ein erstes Übertragungsgatter 102, um selektiv einen ersten Signalweg zwischen einem ersten Anschluss 150 und einem zweiten Anschluss 152 bereitzustellen, und ein zweites Übertragungsgatter 104, um selektiv einen zweiten Signalweg zwischen dem zweiten Anschluss 152 und einem dritten Anschluss 154 bereitzustellen. In einer beispielhaften Ausführungsform stellen der erste Signalweg und der zweite Signalweg bidirektionale Signalwege dar. In dieser beispielhaften Ausführungsform kann das erste Übertragungsgatter 102 verschiedene Signale selektiv zwischen dem ersten Anschluss 150 und dem zweiten Anschluss 152 leiten und das zweite Übertragungsgatter 104 kann selektiv verschiedene Signale zwischen dem zweiten Anschluss 152 und dem dritten Anschluss 154 leiten. Wie in 1 gezeigt, umfasst das erste Übertragungsgatter 102 einen ersten p-Metalloxid-Halbleiter-Feldeffekt- (PMOS) -Transistor P1 und einen ersten n-Metalloxid-Halbleiter-Feldeffekt- (NMOS) -Transistor N1 und das zweite Übertragungsgatter 104 umfasst einen zweiten PMOS-Transistor P2 und einen zweiten NMOS-Transistor N2.
  • Das erste Übertragungsgatter 102 stellt selektiv den ersten Signalweg als Reaktion darauf bereit, dass sich ein erstes Taktsignal 156 auf einem ersten logischen Pegel befindet, etwa einer logischen Null, und ein zweites Taktsignal 158 sich auf einem zweiten logischen Pegel befindet, etwa einer logischen Eins. In einer beispielhaften Ausführungsform repräsentieren das erste Taktsignal 156 und das zweite Taktsignal 158 ein differentielles Taktsignal, wobei das erste Taktsignal 156 ein Komplement des zweiten Taktsignals 158 ist. In der in 1 gezeigten beispielhaften Ausführungsform ist der PMOS-Transistor P1 leitend, also in einem Ein-Zustand, wenn das erste Taktsignal 156 sich auf dem ersten logischen Pegel befindet, etwa der logischen Null, und der NMOS-Transistor N1 ist leitend, also in dem Ein-Zustand, wenn das zweite Taktsignal 158 sich auf dem zweiten logischen Pegel befindet, etwa der logischen Eins, um den ersten Signalweg zwischen dem ersten Anschluss 150 und dem zweiten Anschluss 152 bereitzustellen. In dieser Situation ist der PMOS-Transistor P2 nicht-leitend, also in einem Aus-Zustand, wenn das zweite Taktsignal 158 sich auf dem zweiten logischen Pegel befindet, etwa der logischen Eins, und der NMOS-Transistor N2 ist nicht-leitend, also im Aus-Zustand, wenn das erste Taktsignal 156 sich auf dem ersten logischen Pegel befindet, etwa der logischen Null.
  • Das zweite Übertragungsgatter 104 stellt selektiv den zweiten Signalweg als Reaktion darauf bereit, dass das erste Taktsignal 156 sich auf dem zweiten logischen Pegel befindet, etwa der logischen Eins, und das zweite Taktsignal 158 sich auf dem ersten logischen Pegel befindet, etwa der logischen Null. In der in 1 gezeigten beispielhaften Ausführungsform ist der PMOS-Transistor P2 leitend, also im Ein-Zustand, wenn das zweite Taktsignal 158 sich auf dem ersten logischen Pegel befindet, etwa der logischen Null, und der NMOS-Transistor N2 ist leitend, also in dem Ein-Zustand, wenn das erste Taktsignal 156 sich auf dem zweiten logischen Pegel befindet, etwa der logischen Eins, um den zweiten Signalweg zwischen dem zweiten Anschluss 152 und dem dritten Anschluss 154 bereitzustellen. In dieser Situation ist der PMOS-Transistor P1 nicht-leitend, also in einem Aus-Zustand, wenn das erste Taktsignal 156 sich auf dem zweiten logischen Pegel befindet, etwa der logischen Eins, und der NMOS-Transistor N1 ist nicht-leitend, also im Aus-Zustand, wenn das zweite Taktsignal 158 sich auf dem ersten logischen Pegel befindet, etwa der logischen Null.
  • BEISPIELHAFTE INTEGRIERTE SCHALTUNGSLAYOUTS FÜR DAS BEISPIELHAFTE DOPPEL-ÜBERTRAGSUNGSGATE
  • Die 2 bis 32 zeigen verschiedene integrierte Schaltungslayouts für das Doppel-Übertragungsgatter gemäß verschiedenen Beispielen, entsprechend z.B. dem Doppel-Übertragungsgatter 100 der 1. Die beispielhaften integrierten Schaltungslayouts für das beispielhafte Doppel-Übertragungsgatter, die nachstehend beschrieben werden, umfassen verschiedene geometrische Formen, die in einer oder mehreren Verbindungsschichten angeordnet sind, wie etwa einer -OD-Schicht, einer Polysiliziumschicht, einer MD-Schicht, einer ersten Metallschicht und/oder einer zweiten Metallschicht eines Schichtstapels, um einige Beispiele zu geben. Wie unten ausführlicher beschrieben wird, können diese geometrischen Formen in einer Entwurfsgrundfläche einer elektronischen Vorrichtung angeordnet sein. Hier werden die Begriffe „erste Metallschicht“ und „zweite Metallschicht“ lediglich zur Unterscheidung zwischen Metallschichten des Schichtstapels verwendet. Die Begriffe „erste Metallschicht“ und „zweite Metallschicht“ müssen nicht die erste Metallschicht bzw. die zweite Metallschicht des Schichtstapels sein. Vielmehr werden Fachleute auf dem/den relevanten Gebieten erkennen, dass die Begriffe „erste Metallschicht“ und „zweite Metallschicht“ zwei beliebige Metallschichten des Schichtstapels bedeuten können. In einer beispielhaften Ausführungsform repräsentieren die erste Metallschicht und die zweite Metallschicht eine METAL 1 Schicht und eine METAL 2 Schicht in dem Schichtstapel.
  • Wie in den 2 bis 32 gezeigt, kann die Entwurfsgrundfläche der elektronischen Vorrichtung dadurch gekennzeichnet sein, dass sie mehrere Zeilen entlang einer ersten Richtung 250, etwa entlang einer x-Achse eines kartesischen Koordinatensystems, und mehrere Spalten entlang einer zweiten Richtung 252, etwa entlang einer y-Achse des kartesischen Koordinatensystems, zum Anordnen der verschiedenen geometrischen Formen der beispielhaften integrierten Schaltungslayouts umfasst. In einer beispielhaften Ausführungsform sind die OD-Schicht und/oder die erste Metallschicht des Schichtstapels entlang der mehreren Zeilen in der ersten Richtung 250 angeordnet. In dieser beispielhaften Ausführungsform sind die eine oder mehreren Polysiliziumschichten, die MD-Schicht und/oder die zweite Metallschicht des Schichtstapels entlang der mehreren Spalten in der zweiten Richtung 252 angeordnet. In einigen Fällen kann eine Zellenstruktur der Entwurfsgrundfläche der elektronischen Vorrichtung eine begrenzte Anzahl von Zeilen entlang der ersten Richtung 250 umfassen, um die erste Metallschicht unterzubringen. Zum Beispiel kann die Zellenstruktur der Entwurfsgrundfläche der elektronischen Vorrichtung drei Zeilen entlang der ersten Richtung 250 umfassen, wie z. B. die Zeilen 202.1 bis 202.3 oder die Zeilen 202.4 bis 202.6, um ein integriertes Schaltungslayout mit einfacher Höhe zu bilden, um einige Beispiele anzugeben. In diesem Beispiel kann das integrierte Schaltungslayout mit einfacher Höhe die erste Metallschicht unter Verwendung dieser drei Zeilen aufnehmen. Um jedoch die erste Metallschicht unter Verwendung von mehr Zeilen unterzubringen, verwenden die beispielhaften integrierten Schaltungslayouts, die in den 2 bis 32 gezeigt sind, integrierte Schaltungslayouts mit doppelter Höhe, die auch als integrierte Doppellinien-Schaltungslayouts bezeichnet werden, um die Anzahl der Zeilen entlang der ersten Richtung 250 zu erhöhen. Wie nachstehend ausführlicher beschrieben, umfassen diese Doppellinien-IC-Schaltungen eine erste Gruppe von Zeilen aus den mehreren Zeilen und eine zweite Gruppe von Zeilen aus den mehreren Zeilen, die beide zur Aufnahme der ersten Metallschicht verwendet werden können. Wie nachstehend ausführlicher beschrieben, kann die erste Gruppe von Zeilen ein erstes Paar komplementärer Metalloxid-Halbleiter-Feldeffekt- (CMOS) -Transistoren umfassen, wie etwa den PMOS-Transistor P1 und den NMOS-Transistor Ni, wie in 1 beschrieben, und die zweite Gruppe von Zeilen kann ein zweites Paar von CMOS-Transistoren umfassen, wie etwa den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in 1 beschrieben.
  • Wie in 2 gezeigt, umfasst das beispielhafte integrierte Schaltungslayout 200 die erste Metallschicht mit einem oder mehreren Bereichen aus einem oder mehreren leitenden Materialien wie Wolfram (W), Aluminium (Al), Kupfer (Cu), Gold (Au), Silber (Ag) oder Platin (Pt), um einige Beispiele zu liefern, die in den mehreren Zeilen 202.1 bis 202.6 entlang der ersten Richtung 250 angeordnet sind. In der in 2 gezeigten beispielhaften Ausführungsform sind der eine oder die mehreren Bereiche des leitenden Materials, die in der ersten Metallschicht angeordnet sind, unter Verwendung einer vertikalen Schraffierung gezeigt. Darüber hinaus umfassen die mehreren Zeilen 202.1 bis 202.6 verschiedene OD-Bereiche, die unter Verwendung einer diagonalen Schraffierung gezeigt sind und die in den mehreren Zeilen 202.1 bis 202.6 entlang der ersten Richtung 250 angeordnet sind, um aktive Schichten verschiedener Transistoren des Doppel-Übertragungsgatters zu bilden, wie z B. des PMOS-Transistors P1, des PMOS-Transistors P2, des NMOS-Transistors N1 und/oder des NMOS-Transistors N2, wie in 1 beschrieben.
  • Wie zusätzlich in 2 gezeigt, umfasst das beispielhafte integrierte Schaltungslayout 200 die MD-Schicht mit einem oder mehreren Bereichen aus einem oder mehreren leitenden Materialien wie Wolfram (W), Aluminium (Al), Kupfer (Cu), Gold (Au), Silber (Ag), oder Platin (Pt), um einige Beispiele zu liefern, die in den mehreren Spalten 204.1 bis 204.7 entlang der zweiten Richtung 252 angeordnet sind. In der in 2 gezeigten beispielhaften Ausführungsform sind der eine oder die mehreren Bereiche des leitenden Materials, die in der MD-Schicht angeordnet sind, unter Verwendung einer durchgehend weißen Fläche gezeigt. Darüber hinaus umfasst das beispielhafte Layout 200 der integrierten Schaltung die Polysiliziumschicht mit einem oder mehreren Bereichen eines Polysiliziummaterials, die unter Verwendung einer gepunkteten Schraffierung gezeigt sind und die in den mehreren Spalten 204.1 bis 204.7 entlang der zweiten Richtung 252 angeordnet sind. In der in 2 gezeigten beispielhaften Ausführungsform umfasst das beispielhafte integrierte Schaltungslayout 200 ferner verschiedene Durchkontaktierungsstrukturen, die in 2 als x in einem Quadrat gezeigt sind, um Verbindungen zwischen den mehreren Zeilen 202.1 bis 202.6 und den mehreren Spalten 204.1 bis 204.7 zu bilden. In einer beispielhaften Ausführungsform können die verschiedenen hier beschriebenen Durchkontaktierungsstrukturen Loch-Durchkontaktierungsstrukturen, Blind-Durchkontaktierungsstrukturen, vergrabene Durchkontaktierungsstrukturen oder beliebige andere geeignete Durchkontaktierungsstrukturen repräsentieren, die für Fachleute auf dem/den relevanten Gebieten offensichtlich sind, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • In der in 2 gezeigten beispielhaften Ausführungsform repräsentiert ein erster Bereich des einen oder der mehreren leitenden Materialien in der ersten Metallschicht, der sich entlang der Zeile 202.2 in der ersten Richtung 250 erstreckt, den ersten Anschluss 150, wie in 1 beschrieben. Wie in 2 gezeigt, ist der erste Anschluss 150 elektrisch mit einem leitenden Bereich 206 des einen oder der mehreren leitenden Materialien, die in der MD-Schicht angeordnet sind, die sich entlang der Spalte 204.3 in der zweiten Richtung 252 erstreckt, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der leitende Bereich 206 ist elektrisch mit einem ersten OD-Bereich, der zu dem PMOS-Transistor P1 gehört, und einem zweiten OD-Bereich verbunden, der zu dem NMOS-Transistor N1 gehört, die sich entlang der Zeile 202.1 in der ersten Richtung 250 zum Bilden eines Source/Drain-Bereichs des PMOS-Transistors P1 bzw. entlang der Zeile 202.3 zum Bilden eines Source/Drain-Bereichs des NMOS-Transistors N1 erstrecken.
  • In der in 2 gezeigten beispielhaften Ausführungsform repräsentiert ein zweiter Bereich des einen oder der mehreren leitenden Materialien in der ersten Metallschicht, der sich entlang der Zeile 202.5 in der ersten Richtung 250 erstreckt, den dritten Anschluss 154, wie in 1 beschrieben. Wie in 2 gezeigt, ist der dritte Anschluss 154 elektrisch mit einem leitenden Bereich 208 des einen oder der mehreren leitenden Materialien in der MD-Schicht, der sich entlang der Spalte 204.3 in der zweiten Richtung 252 erstreckt, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der leitende Bereich 208 ist elektrisch mit einem dritten OD-Bereich, der zu dem PMOS-Transistor P2 gehört, und einem vierten OD-Bereich verbunden, der zu dem NMOS-Transistor N2 gehört, die sich entlang der Zeile 202.4 in der ersten Richtung 250 zum Bilden eines Source/Drain-Bereichs des PMOS-Transistors P2 bzw. entlang der Zeile 202.6 zum Bilden eines Source/Drain-Bereichs des NMOS-Transistors N2 erstrecken.
  • In der in 2 gezeigten beispielhaften Ausführungsform repräsentiert ein dritter Bereich des einen oder der mehreren leitenden Materialien in der ersten Metallschicht, der sich entlang der Zeile 202.1 in der ersten Richtung 250 erstreckt, das erste Taktsignal 156, wie in 1 beschrieben. Wie in 2 gezeigt, ist das erste Taktsignal 156 elektrisch mit einem leitenden Bereich 210 des einen oder der mehreren leitenden Materialien in der MD-Schicht, der sich entlang der Spalte 204.1 in der zweiten Richtung 252 erstreckt, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der leitende Bereich 210 ist elektrisch mit einem leitenden Bereich 212 des einen oder der mehreren leitenden Materialien in der ersten Metallschicht verbunden, der sich entlang der Zeile 202.6 in der ersten Richtung 250 erstreckt. Der leitende Bereich 212 ist elektrisch mit einem Polysiliziumbereich 214 des Polysiliziummaterials in der einen oder den mehreren Polysiliziumschichten, der sich entlang der Spalte 204.4 in der zweiten Richtung 252 erstreckt, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der Polysiliziumbereich 214 überlappt den vierten OD-Bereich, der zu dem NMOS-Transistor N2 zum Bilden eines Gate-Bereichs des NMOS-Transistors N2 gehört. Wie zusätzlich in 2 gezeigt, ist das erste Taktsignal 156 elektrisch mit einem Polysiliziumbereich 216 des Polysiliziummaterials in der einen oder den mehreren Polysiliziumschichten, der sich entlang der Spalte 204.4 in der zweiten Richtung 252 erstreckt, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der Polysiliziumbereich 216 überlappt den ersten OD-Bereich, der zu dem PMOS-Transistor P1 zum Bilden eines Gate-Bereichs des PMOS-Transistors P1 gehört.
  • Unter erneuter Bezugnahme auf 2 repräsentiert ein vierter Bereich des einen oder der mehreren leitenden Materialien in der ersten Metallschicht, der sich entlang der Zeile 202.4 in der ersten Richtung 250 erstreckt, das zweite Taktsignal 158, wie in 1 beschrieben. Wie in 2 gezeigt, ist das zweite Taktsignal 158 elektrisch mit einem Polysiliziumbereich 218 des Polysiliziummaterials in der einen oder den mehreren Polysiliziumschichten, der sich entlang der Spalte 204.4 in der zweiten Richtung 252 erstrecken, unter Verwendung einer Durchkontaktierungsstruktur verbunden. Der Polysiliziumbereich 218 überlappt den zweiten OD-Bereich, der zu dem NMOS-Transistor N1 zum Bilden eines Gate-Bereichs des NMOS-Transistors N1 gehört, und den dritten OD-Bereich, der zu dem PMOS-Transistor P2 zum Bilden eines Gate-Bereichs des PMOS-Transistors P2 gehört.
  • In der in 2 gezeigten beispielhaften Ausführungsform repräsentiert ein vierter Bereich des einen oder der mehreren leitenden Materialien in der MD-Schicht, der sich entlang der Spalte 204.5 in der zweiten Richtung 252 erstreckt, den zweiten Anschluss 152, wie in 1 beschrieben. Der zweite Anschluss 152 ist elektrisch mit dem ersten OD-Bereich, der zu dem PMOS-Transistor P1 gehört, dem zweiten OD-Bereich, der zu dem NMOS-Transistor N1 gehört, dem dritten OD-Bereich, der zu dem PMOS-Transistor P2 gehört, und dem vierten OD-Bereich verbunden, der zu dem NMOS Transistor N2 gehört, um einen Source/Drain-Bereich des PMOS-Transistors P1, einen Source/Drain-Bereich des NMOS-Transistors N1, einen Source/Drain-Bereich des PMOS-Transistors P2 bzw. einen Source/Drain-Bereich des NMOS-Transistors N2 zu bilden.
  • ALTERNATIVE BEISPIELHAFTE INTEGRIERTE SCHALTUNGSLAYOUTS FÜR DAS BEISPIELSHAFTE DOPPEL-ÜBERTRAGUNGSGATTER
  • Die Beschreibung der 3 bis 32 jeweils der beispielhaften integrierten Schaltungslayouts 300 bis 3200, die kurz folgen, umreißt die Unterschiede zwischen diesen beispielhaften integrierten Schaltungslayouts und dem beispielhaften integrierten Schaltungslayout 200. Obwohl nicht im Detail beschrieben, können die beispielhaften integrierten Schaltungslayouts 300 bis 3200 andere Konfigurationen und Anordnungen für den ersten Anschluss 150, den zweiten Anschluss 152, den dritten Anschluss 154, das erste Taktsignal 156 und/oder das zweite Taktsignal 158 aufweisen, als in 2 gezeigt sind. Fachleute auf dem/den relevanten Gebieten werden diese anderen Konfigurationen und Anordnungen für den ersten Anschluss 150, den zweiten Anschluss 152, den dritten Anschluss 154, das erste Taktsignal 156 und/oder das zweite Taktsignal 158 der 3 bis 32 leicht erkennen, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen. Der Einfachheit halber sind der erste Anschluss 150, der zweite Anschluss 152, der dritte Anschluss 154, das erste Taktsignal 156, das zweite Taktsignal 158, der PMOS-Transistor P1, der NMOS-Transistor Ni, der PMOS-Transistor P2 und der NMOS-Transistor N2 in den 3 bis 32 gezeigt. Wie in den 3 bis 32 gezeigt, verbindet der erste Anschluss 150 elektrisch einen Source/Drain-Bereich des NMOS-Transistors N1 und einen Source/Drain-Bereich des PMOS-Transistors P1, wie in 1 gezeigt. Der zweite Anschluss 152 verbindet elektrisch einen Source/Drain-Bereich des NMOS-Transistors N1, einen Source/Drain-Bereich des PMOS-Transistors P1, einen Source/Drain-Bereich des PMOS-Transistors P2 und einen Source/Drain-Bereich des NMOS-Transistors P2 wie in 1 gezeigt. Der dritte Anschluss 154 verbindet elektrisch einen Source/Drain-Bereich des NMOS-Transistors N2 und einen Source/Drain-Bereich des PMOS-Transistors P2, wie in 1 gezeigt. Das erste Taktsignal 156 verbindet elektrisch einen Gate-Bereich des PMOS-Transistors P1 und einen Gate-Bereich des NMOS-Transistors N2. Das zweite Taktsignal 158 verbindet elektrisch einen Gate-Bereich des NMOS-Transistors N1 und einen Gate-Bereich des PMOS-Transistors P2
  • Die beispielhaften integrierten Schaltungslayouts 300 bis 3200 des beispielhaften Doppel-Übertragungsgatters umfassen in ähnlicher Weise verschiedene geometrische Formen, die in einer OD-Schicht, einer Polysiliziumschicht, einer MD-Schicht, einer ersten Metallschicht und/oder einer zweiten Metallschicht angeordnet sind. Diese geometrischen Formen der beispielhaften integrierten Schaltungslayouts 300 bis 3200 können in einer Entwurfsgrundfläche der elektronischen Vorrichtung auf eine im Wesentlichen ähnliche Weise wie das beispielhafte integrierte Schaltungslayout 200 angeordnet sein, wie oben in 1 beschrieben. In den beispielhaften integrierten Schaltungslayouts 300 bis 3200 sind die OD-Schicht und/oder die erste Metallschicht des Schichtstapels entlang der mehreren Zeilen in der ersten Richtung 250 angeordnet. In den beispielhaften integrierten Schaltungslayouts 300 bis 3200 sind die eine oder mehreren Polysiliziumschichten, die MD-Schicht und/oder die zweite Metallschicht des Schichtstapels entlang der mehreren Spalten in der zweiten Richtung 252 angeordnet.
  • Das beispielhafte integrierte Schaltungslayout 300, wie in 3 gezeigt, und das beispielhafte integrierte Schaltungslayout 400, wie in 4 gezeigt, umfassen alternative Verbindungen zwischen dem ersten Taktsignal 156 und dem leitenden Bereich 212, wie in 2 gezeigt. In der in 3 gezeigten beispielhaften Ausführungsform kann diese alternative Verbindung unter Verwendung des Polysiliziummaterials implementiert werden, das in der einen oder den mehreren Polysiliziumschichten angeordnet ist. Alternativ kann in der in 4 gezeigten beispielhaften Ausführungsform diese alternative Verbindung unter Verwendung des einen oder der mehreren leitenden Materialien implementiert werden, die in der zweiten Metallschicht angeordnet sind.
  • Das beispielhafte integrierte Schaltungslayout 500, wie in 5 gezeigt, bis das beispielhafte integrierte Schaltungslayout 2500, wie in 25 gezeigt, umfassen alternative Konfigurationen und Anordnungen für den PMOS-Transistor P1, den NMOS-Transistor Ni, den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in 2 gezeigt. In der in 2 gezeigten beispielhaften Ausführungsform sind der PMOS-Transistor P1, der NMOS-Transistor Ni, der PMOS-Transistor P2 und der NMOS-Transistor N2 entlang der Zeile 202.1, der Zeile 202.3, der Zeile 202.4 bzw. der Zeile 202.6 angeordnet. In der in 5 gezeigten beispielhaften Ausführungsform sind der NMOS-Transistor N1, der PMOS-Transistor P1, der NMOS-Transistor N2 und der PMOS-Transistor P2 alternativ in der Zeile 202.1, der Zeile 202.3, der Zeile 202.4 bzw. der Zeile 202.6 in dem beispielhaften integrierten Schaltungslayout 500 angeordnet.
  • In der in 2 gezeigten beispielhaften Ausführungsform sind der PMOS-Transistor P1, der NMOS-Transistor N1, der PMOS-Transistor P2 und der NMOS-Transistor N2 entlang der Spalte 204.4 angeordnet. In der in 6 gezeigten beispielhaften Ausführungsform ist der PMOS-Transistor P1 entlang der Spalte 204.6 angeordnet und der NMOS-Transistor N1, der PMOS-Transistor P2 und der NMOS-Transistor N2 sind entlang der Spalte 204.4 angeordnet. In der in 7 gezeigten beispielhaften Ausführungsform sind der PMOS-Transistor P1 und der NMOS-Transistor N2 entlang der Spalte 204.6 angeordnet und der NMOS-Transistor N1 und der PMOS-Transistor P2 sind entlang der Spalte 204.4 angeordnet. In der in 8 gezeigten beispielhaften Ausführungsform ist der NMOS-Transistor N1 entlang der Spalte 204.6 angeordnet und der PMOS-Transistor P1, der PMOS-Transistor P2 und der NMOS-Transistor N2 sind entlang der Spalte 204.4 angeordnet. In der in 9 gezeigten beispielhaften Ausführungsform sind der NMOS-Transistor N1 und der PMOS-Transistor P2 entlang der Spalte 204.6 angeordnet und der PMOS-Transistor P1 und der NMOS-Transistor N2 sind entlang der Spalte 204.4 angeordnet. In den in den 10, 11, 14, 15 und 18 gezeigten beispielhaften Ausführungsformen sind der NMOS-Transistor N1 und der PMOS-Transistor P1 entlang der Spalte 204.5 angeordnet und der PMOS-Transistor P2 und der NMOS-Transistor N2 sind entlang der Spalte 204.3 angeordnet. In den in den 12, 13, 16 und 17 gezeigten beispielhaften Ausführungsformen sind der NMOS-Transistor N1 und der PMOS-Transistor P1 entlang der Spalte 204.6 angeordnet und der PMOS-Transistor P2 und der NMOS-Transistor N2 sind entlang der Spalte 204.4 angeordnet. In den in den 10, 11, 14, 15, 20, 21, 22, 23, 24 und 25 gezeigten beispielhaften Ausführungsformen sind der NMOS-Transistor N1 und der PMOS-Transistor P1 entlang der Spalte 204.5 angeordnet und der PMOS-Transistor P2 und der NMOS-Transistor N2 sind entlang der Spalte 204.3 angeordnet.
  • In dem beispielhaften integrierten Schaltungslayout 2600, wie in 26 gezeigt, durchlaufen das erste Taktsignal 156 und das zweite Taktsignal 158 im Wesentlichen ähnliche Distanzen zu der OD-Schicht des PMOS-Transistors P1 und der OD-Schicht des NMOS-Transistors N2 bzw. zu der OD-Schicht des NMOS-Transistors N1 und der OD-Schicht des PMOS-Transistors P2. Zum Beispiel ist eine Länge eines leitenden Bereichs 2602 des einen oder der mehreren leitenden Materialien in der MD-Schicht, der sich entlang der Spalte 204.1 in der zweiten Richtung 252 erstreckt, gleich oder ungefähr gleich einer Länge eines leitenden Bereichs 2604 des einen oder der mehreren leitenden Materialien in der MD-Schicht, der sich entlang der Spalte 204.7 erstreckt. Das beispielhafte integrierte Schaltungslayout 2700, wie in 27 gezeigt, das beispielhafte integrierte Schaltungslayout 2800, wie in 28 gezeigt, das beispielhafte integrierte Schaltungslayout 2900, wie in 29 gezeigt, das beispielhafte integrierte Schaltungslayout 3000, wie in 30 gezeigt, das beispielhafte integrierte Schaltungslayout 3100, wie in 31 gezeigt, und das beispielhafte integrierte Schaltungslayout 3200, wie in 32 gezeigt, umfassen alternative Verbindungen für das erste Taktsignal 156 und das zweite Taktsignal 158, wie in 26 gezeigt. In der in 27 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 und das zweite Taktsignal 158 unter Verwendung des Polysiliziummaterials implementiert werden, das in der einen oder den mehreren Polysiliziumschichten angeordnet ist. In der in 28 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 und das zweite Taktsignal 158 unter Verwendung des einen oder der mehreren leitenden Materialien implementiert werden, die in der zweiten Metallschicht angeordnet sind. In der in 29 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 unter Verwendung des einen oder der mehreren leitenden Materialien in der MD-Schicht implementiert werden und für das zweite Taktsignal 158 unter Verwendung des Polysiliziummaterials in der einen oder den mehreren Polysiliziumschichten implementiert werden. In der in 30 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 unter Verwendung des einen oder der mehreren leitenden Materialien in der zweiten Metallschicht implementiert werden und für das zweite Taktsignal 158 unter Verwendung des Polysiliziummaterials in der einen oder den mehreren Polysiliziumschichten implementiert werden. In der in 31 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 unter Verwendung des einen oder der mehreren leitenden Materialien in der zweiten Metallschicht implementiert werden und für das zweite Taktsignal 158 unter Verwendung des einen oder der mehreren leitenden Materialien in der MD-Schicht implementiert werden. In der in 32 gezeigten beispielhaften Ausführungsform können diese alternativen Verbindungen für das erste Taktsignal 156 und das zweite Taktsignal 158 unter Verwendung des einen oder der mehreren leitenden Materialien in der MD-Schicht implementiert werden.
  • BEISPIELHAFTE IMPLEMENTIERUNG DES BEISPIELHAFTEN DOPPEL-ÜBERTRAGUNGSGATTERS
  • 33 zeigt ein schematisches Diagramm eines beispielhaften synchronen Flipflops mit dem beispielhaften Doppel-Übertragungsgatter gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. In der in 33 gezeigten beispielhaften Ausführungsform kann ein beispielhaftes Flipflop 3300 verwendet werden, um Daten (D) zu speichern, die in eine Speichervorrichtung, wie einen flüchtigen Speicher und/oder einen nichtflüchtigen Speicher, geschrieben werden sollen und/oder aus der Speichervorrichtung gelesen werden sollen. Der flüchtige Speicher kann als Direktzugriffsspeicher (RAM) implementiert sein, der Energie benötigt, um seine gespeicherte Information zu halten, wie etwa ein dynamischer Direktzugriffsspeicher (DRAM) oder ein statischer Direktzugriffsspeicher (SRAM), und/oder ein nichtflüchtiger Direktzugriffsspeicher (NVRAM) kann implementiert sein, der oft als Flash-Speicher bezeichnet wird, um einige Beispiele zu liefern. Der nichtflüchtige Speicher, der seine gespeicherte Information auch dann halten kann, wenn er nicht mit Energie versorgt wird, kann als programmierbarer Nur-Lese-Speicher (PROM), einmalig programmierbarer ROM (OTP), löschbarer programmierbarer Nur-Lese-Speicher (EPROM) und/oder elektrisch löschbarer programmierbarer Nur-Lese-Speicher (EEPROM) implementiert sein, um einige Beispiele zu liefern. Wie in 33 gezeigt, umfasst das Flipflop 3300 eine Lesefreigabe- (SE) -Schaltung 3302, eine erste Taktschaltung 3304, eine zweite Taktschaltung 3306, eine Multiplexschaltung 3308, eine Master-Latchschaltung 3310, eine Slave-Latchschaltung 3312 und eine Ausgangsschaltung 3314.
  • Wie in 33 gezeigt, führt die SE-Schaltung 3302 eine logische Invertierungsoperation an einem SE-Steuersignal durch, das in 33 mit SE bezeichnet ist, um ein Komplement des SE-Steuersignals bereitzustellen, das in 33 als SEB bezeichnet ist. In ähnlicher Weise führt in 33 die erste Taktschaltung 3304 eine logische Invertierungsoperation an einem Taktsignal durch, das in 33 mit CLKA bezeichnet ist, um ein Komplement des Taktsignals bereitzustellen, das in 33 als CLKB bezeichnet ist. In ähnlicher Weise führt die zweite Taktschaltung 3306 eine logische Invertierungsoperation an CLKB durch, um ein Komplement von CLKB bereitzustellen, das in 33 als CLKBB bezeichnet ist. Obwohl die SE-Schaltung 3302, die erste Taktschaltung 3304 und die zweite Taktschaltung 3306 unter Verwendung von logischen INVERTER-Gattern in 33 gezeigt sind, werden Fachleute auf dem/den relevanten Gebieten erkennen, dass die SE-Schaltung, die erste Taktschaltung 3304 und die zweite Taktschaltung 3306 in ähnlicher Weise unter Verwendung anderer logischer Basis-Gatter wie logischer UND-Gatter, logischer ODER-Gatter, logischer XOR-Gatter und/oder logischer XNOR-Gatter, um einige Beispiele zu nennen, und/oder Kombinationen der anderen logischen Basis-Gatter implementiert werden können, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • In der beispielhaften Ausführungsform stellt die Multiplexschaltung 3308 der Master-Latchschaltung 3310 selektiv einen Datenstrom, der in 33 mit D bezeichnet ist, und/oder einen Testdatenstrom bereit, der in 33 als Leseeingang (SI) bezeichnet ist. Wie in 33 gezeigt, umfasst die Multiplexschaltung 3308 ein Übertragungsgatter 3316 und ein Übertragungsgatter 3318. SI steht für eine bekannte Sequenz von Daten, die durch das Flipflop 3300 laufen, um verwendet zu werden, um die Speichervorrichtung im Betrieb zu testen. Das Übertragungsgatter 3316 stellt selektiv SI der Master-Latchschaltung 3310 als Reaktion darauf bereit, dass sich die SE auf dem ersten logischen Pegel befindet, etwa einer logischen Eins, und dass sich die SEB auf dem zweiten logischen Pegel befindet, etwa einer logischen Null. Das Übertragungsgatter 3318 stellt selektiv D der Master-Latchschaltung 3310 als Reaktion darauf bereit, dass SE sich auf dem zweiten logischen Pegel befindet, etwa einer logischen Null, und SEB sich auf dem ersten logischen Pegel befindet, etwa einer logischen Eins.
  • Wie zusätzlich in 33 gezeigt, umfasst die Master-Latchschaltung 3310 einen NMOS-Transistor N3, einen NMOS-Transistor N4, einen PMOS-Transistor P3, einen PMOS-Transistor P4, ein Übertragungsgatter 3320 und ein logisches INVERTER-Gatter 3322. Wie in 33 gezeigt, gleicht das Übertragungsgatter 3320 D oder SI von der Multiplexschaltung 3308 mit CLKB und CLKBB ab. Wenn CLKB sich auf dem zweiten logischen Pegel befindet, etwa einer logischen Null, befindet sich CLKBB auf dem ersten logischen Pegel, etwa der logischen Eins, und das Übertragungsgatter 3320 stellt selektiv D oder SI von der Multiplexschaltung 3308 bereit. In der in 33 gezeigten beispielhaften Ausführungsform sind der NMOS-Transistor N3, der NMOS-Transistor N4, der PMOS-Transistor P3, der PMOS-Transistor P4 und das logische INVERTER-Gatter 3322 angeordnet, um eine erste Latchschaltung zu bilden, die auf CLKB und CLKBB anspricht. Wenn CLKB sich auf dem ersten logischen Pegel befindet, etwa einer logischen Eins, befindet sich CLKBB auf dem zweiten logischen Pegel, etwa einer logischen Null, und die erste Latchschaltung leitet D oder SI von der Multiplexschaltung 3308 zu der Slave-Latchschaltung 3312. Wenn dagegen CLKB sich auf dem zweiten logischen Pegel befindet, etwa einer logischen Null, befindet sich CLKBB auf dem ersten logischen Pegel und das Übertragungsgatter 3320 ist von der ersten Latchschaltung isoliert. In dieser Konfiguration und Anordnung speichert die erste Latchschaltung D oder SI, die von der Multiplexschaltung 3308 bereitgestellt werden.
  • Darüber hinaus umfasst die Slave-Latchschaltung 3312 einen NMOS-Transistor N5, einen NMOS-Transistor N6, einen PMOS-Transistor P5, einen PMOS-Transistor P6, ein Übertragungsgatter 3324 und ein logisches INVERTER-Gatter 3326. Wie in 33 gezeigt, gleicht das Übertragungsgatter 3324 D oder SI von der Master-Latchschaltung 3310 mit CLKB und CLKBB ab. Wenn CLKB sich auf dem ersten logischen Pegel befindet, etwa einer logischen Eins, befindet sich CLKBB auf dem zweiten logischen Pegel, etwa einer logischen Null, und das Übertragungsgatter 3324 stellt selektiv D oder SI von der Master-Latchschaltung 3310 bereit. In der in 33 gezeigten beispielhaften Ausführungsform sind der NMOS-Transistor N5, der NMOS-Transistor N6, der PMOS-Transistor P5, der PMOS-Transistor P6 und das logische INVERTER-Gatter 3326 angeordnet, um eine zweite Latchschaltung zu bilden, die auf CLKB und CLKBB anspricht. Wenn CLKB sich auf dem ersten logischen Pegel befindet, etwa einer logischen Eins, befindet sich CLKBB auf dem zweiten logischen Pegel, etwa einer logischen Null, und die zweite Latchschaltung leitet D oder SI von der Master-Latchschaltung 3310 zu der Ausgabeschaltung 3314. Wenn dagegen CLKB sich auf dem zweiten logischen Pegel befindet, etwa einer logischen Null, befindet sich CLKBB auf dem ersten logischen Pegel und das Übertragungsgatter 3324 ist von der zweiten Latchschaltung isoliert. In dieser Konfiguration und Anordnung speichert die zweite Latchschaltung D oder SI, die von der Master-Latchschaltung 3310 bereitgestellt werden.
  • In der in 33 gezeigten beispielhaften Ausführungsform führt die Ausgabeschaltung 3314 eine logische Invertierungsoperation an D oder SI durch, die in der Slave-Latchschaltung 3312 gespeichert sind, um Ausgabedaten bereitzustellen, die in 33 mit Q bezeichnet sind. Obwohl die Ausgabeschaltung 3314 unter Verwendung eines logischen INVERTER-Gatters in 33 gezeigt ist, werden Fachleute auf dem/den relevanten Gebieten erkennen, dass die Ausgabeschaltung 3314 in ähnlicher Weise unter Verwendung anderer logischer Basis-Gatter wie logischer UND-Gatter, logischer ODER-Gatter, logischer XOR-Gatter und/oder logischer XNOR-Gatter, um einige Beispiele zu nennen, und/oder Kombinationen anderer logischer Basis-Gatter implementiert werden kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • BEISPIELHAFTES FLÄCHENLAYOUT DES BEISPIELHAFTEN SYNCHRONEN FLIPFLOPS
  • Die 34A und 34B zeigen beispielhafte Layout-Lagepläne des beispielhaften synchronen Flipflops. Die beispielhaften Layout-Lagepläne, wie in 34A und 34B gezeigt, stellen beispielhafte Layout-Lagepläne für das beispielhafte Flipflop 3300 dar, wie in 33 beschrieben. Wie in den 34A und 34B gezeigt, stellen ein erster beispielhafter Layout-Lageplan 3400 bzw. ein zweiter beispielhafter Layout-Lageplan 3410 Layout-Lagepläne mit doppelter Höhe dar, die auch als Doppellinien-Layout-Lagepläne bezeichnet werden, wie oben beschrieben. Diese Doppellinien-Layout-Lagepläne ermöglichen es, dass das Übertragungsgatter 3316, das Übertragungsgatter 3318, das Übertragungsgatter 3320 und/oder das Übertragungsgatter 3322 unter Verwendung der verschiedenen beispielhaften integrierten Schaltungslayouts für das beispielhafte Doppel-Übertragungsgatter implementiert werden können, wie in den 2 bis 32 beschrieben.
  • In der in 34A gezeigten beispielhaften Ausführungsform umfasst der erste beispielhafte Layout-Lageplan 3400, ausgehend von der äußersten linken Seite, Fläche für die Ausgabeschaltung 3314, die Slave-Latchschaltung 3312, die erste Taktschaltung 3304, die zweite Taktschaltung 3306, die Master-Latchschaltung 3310, die Multiplexschaltung 3308 und die SE-Schaltung 3302, wie oben in 33 beschrieben. Wie in 34A gezeigt, repräsentieren die Ausgangsschaltung 3314, die Slave-Latchschaltung 3312, die Master-Latchschaltung 3310, die Multiplexschaltung 3308 und die SE-Schaltung 3302 Doppellinien-Layout-Lagepläne und die erste Taktschaltung 3304 und die zweite Taktschaltung 3306 repräsentieren Einzellinien-Layout-Lagepläne. Eine vertikale Höhe dieser Doppellinien-Layout-Lagepläne beträgt zweimal die vertikale Höhe dieser Einzellinien-Layout-Lagepläne, wie in 34A gezeigt. Zusätzlich umfasst die Fläche für die Slave-Latchschaltung 3312, wie in 34A gezeigt, die Fläche 3402a und die Fläche 3402b, die für die Implementierung des Übertragungsgatters 3324 zugeteilt sind, und die Fläche für die Master-Latchschaltung 3310 umfasst die Fläche 3404a und die Fläche 3404b, die für die Implementierung des Übertragungsgatters 3320 zugeteilt sind. Unter Verwendung verschiedener Kombinationen der Fläche 3402a, der Fläche 3402b, der Fläche 3404a und der Fläche 3404b können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung der verschiedenen beispielhaften integrierten Schaltungslayouts implementiert werden, wie in den 2 bis 32 beschrieben. Zum Beispiel kann die Fläche 3402b zugeteilt werden, um das Übertragungsgatter 3324 zu implementieren, und die Fläche 3404a kann zugeteilt werden, um das Übertragungsgatter 3320 zu implementieren. In diesem Beispiel umfasst das Übertragungsgatter 3320 den PMOS-Transistor P1 und den NMOS-Transistor N1 und das Übertragungsgatter 3324 umfasst den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in den 2 bis 25 beschrieben. Somit können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung eines beliebigen der beispielhaften integrierten Schaltungslayouts 1000 bis 2500 implementiert werden. Als ein weiteres Beispiel kann die Fläche 3402a zugeteilt werden, um das Übertragungsgatter 3324 zu implementieren, und die Fläche 3404b kann zugeteilt werden, um das Übertragungsgatter 3320 zu implementieren. In diesem Beispiel umfasst das Übertragungsgatter 3324 den PMOS-Transistor P1 und den NMOS-Transistor N1 und das Übertragungsgatter 3320 umfasst den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in den 2 bis 25 beschrieben. Somit können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung eines beliebigen der beispielhaften integrierten Schaltungslayouts 1000 bis 2500 implementiert werden.
  • Alternativ umfasst, wie in 34B gezeigt, die Fläche für die Slave-Latchschaltung 3312, wie in 34A gezeigt, die Fläche 3408a und die Fläche 3408b, die für die Implementierung des Übertragungsgatters 3324 zugeteilt sind, und die Fläche für die Master-Latchschaltung 3310 umfasst die Fläche 3410a und die Fläche 3410b, die für die Implementierung des Übertragungsgatters 3320 zugeteilt sind. Unter Verwendung verschiedener Kombinationen der Fläche 3408a, der Fläche 3408b, der Fläche 3410a und der Fläche 3410b können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung der verschiedenen beispielhaften integrierten Schaltungslayouts implementiert werden, wie in den 2 bis 32 beschrieben. Zum Beispiel kann die Fläche 3408b zugeteilt werden, um das Übertragungsgatter 3324 zu implementieren, und die Fläche 3410a kann zugeteilt werden, um das Übertragungsgatter 3320 zu implementieren. In diesem Beispiel umfasst das Übertragungsgatter 3320 den PMOS-Transistor P1 und den NMOS-Transistor N1 und das Übertragungsgatter 3324 umfasst den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in den 2 bis 25 beschrieben. Somit können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung eines beliebigen der beispielhaften integrierten Schaltungslayouts 1000 bis 2500 implementiert werden. Als ein weiteres Beispiel kann die Fläche 3408a zugeteilt werden, um das Übertragungsgatter 3324 zu implementieren, und die Fläche 3410b kann zugeteilt werden, um das Übertragungsgatter 3320 zu implementieren. In diesem Beispiel umfasst das Übertragungsgatter 3324 den PMOS-Transistor P1 und den NMOS-Transistor N1 und das Übertragungsgatter 3320 umfasst den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in den 2 bis 25 beschrieben. Somit können das Übertragungsgatter 3320 und das Übertragungsgatter 3324 unter Verwendung eines beliebigen der beispielhaften integrierten Schaltungslayouts 1000 bis 2500 implementiert werden.
  • Wie in den 34A und 34B gezeigt, umfasst die Fläche für die Multiplexschaltung 3308 die Fläche 3406a und die Fläche 3406b, die für die Implementierung des Übertragungsgatters 3316 und des Übertragungsgatters 3318 zugeteilt sind. Unter Verwendung der Fläche 3406a und der Fläche 3406b können das Übertragungsgatter 3316 und das Übertragungsgatter 3318 unter Verwendung der verschiedenen beispielhaften integrierten Schaltungslayouts implementiert werden, wie in den 2 bis 32 beschrieben. Zum Beispiel kann die Fläche 3406a zugeteilt werden, um das Übertragungsgatter 3316 zu implementieren, und die Fläche 3406b kann zugeteilt werden, um das Übertragungsgatter 3318 zu implementieren. In diesem Beispiel umfasst das Übertragungsgatter 3316 den PMOS-Transistor P1 und den NMOS-Transistor N1 und das Übertragungsgatter 3318 umfasst den PMOS-Transistor P2 und den NMOS-Transistor N2, wie in den 2 bis 19 oder den 26 bis 32 beschrieben. Somit können das Übertragungsgatter 3316 und das Übertragungsgatter 3318 unter Verwendung eines beliebigen der beispielhaften integrierten Schaltungslayouts 200 bis 1900 oder der beispielhaften integrierten Schaltungslayouts 2600 bis 3200 implementiert werden.

Claims (13)

  1. Doppel-Übertragungsgatter (100), umfassend: einen ersten PMOS FET (Pi), der in einer ersten Zeile (202.1) aus einer Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) einer Entwurfsgrundfläche einer elektronischen Vorrichtung angeordnet ist und zum Empfangen eines ersten Taktsignals (156) konfiguriert ist; einen ersten NMOS FET (N1), der in einer dritten Zeile (202.3) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen eines zweiten Taktsignals (158) konfiguriert ist; einen zweiten PMOS FET (P2), der in einer vierten Zeile (202.4) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des zweiten Taktsignals (158) konfiguriert ist; einen zweiten NMOS FET (N2), der in einer sechsten Zeile (202.6) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des ersten Taktsignals (156) konfiguriert ist; einen ersten Bereich und einen zweiten Bereich, die zu dem ersten Taktsignal (156) gehören und die in einer ersten Verbindungsschicht in einem Schichtstapel entlang der ersten Zeile (202.1) und der sechsten Zeile (202.6) angeordnet sind; einen dritten Bereich (210), der in einer zweiten Verbindungsschicht in dem Schichtstapel entlang einer ersten Spalte (204.1) aus einer Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist und der konfiguriert ist, um den ersten Bereich und den zweiten Bereich elektrisch zu verbinden; wobei der erste Bereich so konfiguriert ist, dass er mit einem ersten Bereich (216) aus Polysiliziummaterial an einer Kreuzung einer vierten Spalte und der ersten Zeile elektrisch verbunden ist, wobei der erste Bereich (216) aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten PMOS FETs (P1) bildet, wobei der zweite Bereich so konfiguriert ist, dass er mit einem zweiten Bereich (214) aus Polysiliziummaterial an einer Kreuzung der vierten Spalte und der sechsten Zeile elektrisch verbunden ist, wobei der zweite Bereich (214) aus Polysiliziummaterial in der Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des zweiten NMOS FETs (N2) bildet.
  2. Doppel-Übertragungsgatter (100) nach Anspruch 1, ferner umfassend: einen fünften Bereich (206) aus leitendem Material, der zu einem ersten Eingangsanschluss (150) des Doppel-Übertragungsgatters gehört, der entlang einer dritten Spalte (204.3) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet ist, wobei der fünfte Bereich (206) so konfiguriert ist, dass er einen ersten Source/Drain-Bereich des ersten PMOS FETs (P1) und einen ersten Drain/Source-Bereich des ersten NMOS FETs (N1) kontaktiert; und einen sechsten Bereich (208) aus leitendem Material, der zu einem zweiten Eingangsanschluss (154) des Doppel-Übertragungsgatters gehört, der entlang der dritten Spalte (204.3) angeordnet ist, wobei der sechste Bereich (208) so konfiguriert ist, dass er einen ersten Source/Drain-Bereich des zweiten PMOS FETs (P2) und einen ersten Drain/Source-Bereich des zweiten NMOS FETs (N2) kontaktiert.
  3. Doppel-Übertragungsgatter (100) nach Anspruch 2, ferner umfassend: einen siebten Bereich aus leitendem Material, der zu einem Ausgangsanschluss (152) des Doppel-Übertragungsgatters gehört, der sich entlang einer fünften Spalte (204.5) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) befindet, wobei der siebte Bereich so konfiguriert ist, dass er einen zweiten Source/Drain-Bereich des ersten PMOS FETs (Pi), einen zweiten Drain/Source-Bereich des ersten NMOS FETs (N1), einen zweiten Source/Drain-Bereich des zweiten PMOS FETs (P2) und einen zweiten Drain/Source-Bereich des zweiten NMOS FETs (N2) kontaktiert.
  4. Doppel-Übertragungsgatter (100) nach Anspruch 2 oder 3, wobei die erste Verbindungsschicht umfasst: eine erste Metallschicht in dem Schichtstapel, und wobei die zweite Verbindungsschicht umfasst: die Polysiliziumschicht in dem Schichtstapel; eine zweite Metallschicht in dem Schichtstapel; oder eine Schicht, in der auch der fünfte, der sechste oder der siebte Bereich liegt.
  5. Doppel-Übertragungsgatter (100) nach einem der vorhergehenden Ansprüche, wobei der erste PMOS FET (Pi), der erste NMOS FET (N1), der zweite PMOS FET (P2) und der zweite NMOS FET (N2) entlang der vierten Spalte (204.4) von der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet sind.
  6. Doppel-Übertragungsgatter (100) nach einem der vorhergehenden Ansprüche, ferner umfassend: einen vierten Bereich, der zu dem zweiten Taktsignal (158) gehört und der in der ersten Verbindungsschicht entlang der vierten Zeile (202.4) angeordnet ist, wobei der vierte Bereich so konfiguriert ist, dass er mit einem dritten Bereich (218) aus Polysiliziummaterial an einer Kreuzung der vierten Spalte (204.4) und der vierten Zeile elektrisch verbunden ist, wobei der dritte Bereich (218) aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten NMOS FETs (N1) und einen Gate-Bereich des zweiten PMOS FETs (P2) bildet.
  7. Doppel-Übertragungsgatter (100), umfassend: einen ersten PMOS FET (Pi), der in einer ersten Zeile (202.1) aus einer Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) einer Entwurfsgrundfläche einer elektronischen Vorrichtung angeordnet ist und zum Empfangen eines ersten Taktsignals (156) konfiguriert ist; einen ersten NMOS FET (N1), der in einer dritten Zeile (202.3) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen eines zweiten Taktsignals (158) konfiguriert ist; einen zweiten PMOS FET (P2), der in einer vierten Zeile (202.4) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des zweiten Taktsignals (158) konfiguriert ist; einen zweiten NMOS FET (N2), der in einer sechsten Zeile (202.6) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist und zum Empfangen des ersten Taktsignals (156) konfiguriert ist; einen ersten Bereich und einen zweiten Bereich, die zu dem ersten Taktsignal (156) gehören und die in einer ersten Verbindungsschicht in einem Schichtstapel entlang der ersten Zeile (202.1) und der sechsten Zeile (202.6) angeordnet sind; einen dritten Bereich (210), der in einer zweiten Verbindungsschicht in dem Schichtstapel entlang einer ersten Spalte (204.1) aus einer Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist und der konfiguriert ist, um den ersten Bereich und den zweiten Bereich elektrisch zu verbinden; wobei der erste Bereich so konfiguriert ist, dass er mit einem ersten Bereich (216) aus Polysiliziummaterial an einer Kreuzung einer vierten Spalte (204.4) und der ersten Zeile elektrisch verbunden ist, wobei der erste Bereich (216) aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der vierten Spalte (204.4) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten PMOS FETs (P1) bildet, wobei der zweite Bereich so konfiguriert ist, dass er mit einem zweiten Bereich (214) aus Polysiliziummaterial an einer Kreuzung einer sechsten Spalte (204.6) und der sechsten Zeile elektrisch verbunden ist, wobei der zweite Bereich (214) aus Polysiliziummaterial in der Polysiliziumschicht in dem Schichtstapel entlang der sechsten Spalte (204.6) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des zweiten NMOS FETs (N2) bildet.
  8. Doppel-Übertragungsgatter (100), umfassend: ein erstes Paar -CMOS FETs, die in einer fünften Spalte (204.5) aus einer Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) einer Entwurfsgrundfläche einer elektronischen Vorrichtung liegen und so angeordnet sind, dass sie ein erstes Übertragungsgatter bilden, wobei das erste Übertragungsgatter konfiguriert ist, um ein erstes Signal zwischen einem ersten Anschluss (150) und einem zweiten Anschluss (152) in Reaktion darauf zu leiten, dass ein erstes Taktsignal (156) sich auf einem ersten logischen Pegel befindet und ein zweites Taktsignal (158) sich auf einem zweiten logischen Pegel befindet; ein zweites Paar von CMOS FETs, die in einer dritten Spalte (204.3) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung liegen und so angeordnet sind, dass sie ein zweites Übertragungsgatter bilden, wobei das zweite Übertragungsgatter konfiguriert ist, um ein zweites Signal zwischen dem zweiten Anschluss (152) und einem dritten Anschluss (154) in Reaktion darauf zu leiten, dass das erste Taktsignal (156) sich auf dem zweiten logischen Pegel befindet und das zweite Taktsignal (158) sich auf dem ersten logischen Pegel befindet; einen ersten Bereich und einen zweiten Bereich, die zu dem ersten Taktsignal (156) gehören und die in einer ersten Verbindungsschicht in einem Schichtstapel entlang einer ersten Zeile (202.1) bzw. einer vierten Zeile (202.4) aus einer Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet sind; einen dritten Bereich, der in einer anderen als der ersten Verbindungsschicht in dem Schichtstapel entlang einer siebten Spalte (204.7) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist und der so konfiguriert ist, dass er den ersten Bereich und den zweiten Bereich an Kreuzungen der siebten Spalte und der ersten bzw. der vierten Zeile elektrisch verbindet; einen vierten Bereich und einen fünften Bereich, die zu dem zweiten Taktsignal (158) gehören und die in der ersten Verbindungsschicht in dem Schichtstapel entlang einer dritten Zeile (202.3) bzw. einer sechsten Zeile (202.6) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet sind; und einen sechsten Bereich, der in einer anderen als der ersten Verbindungsschicht in dem Schichtstapel entlang einer ersten Spalte (204.1) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist und der so konfiguriert ist, dass er den vierten Bereich und den fünften Bereich an Kreuzungen der ersten Spalte und der dritten bzw. der sechsten Zeile elektrisch verbindet; wobei das erste Paar von CMOS FETs umfasst: einen ersten PMOS FET (Pi), der in der dritten Zeile (202.3) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) der Entwurfsgrundfläche der elektronischen Vorrichtung angeordnet ist; einen ersten NMOS FET (N1), der in einer ersten Zeile (202.1) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist, und wobei das zweite Paar von CMOS FETs umfasst: einen zweiten PMOS FET (P2), der in einer vierten Zeile (202.4) aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist; einen zweiten NMOS FET (N2), der in einer sechsten Zeile aus der Mehrzahl von Zeilen (202.1, 202.2, 202.3, 202.4, 202.5, 202.6) angeordnet ist; wobei der erste Bereich so konfiguriert ist, dass er mit einem ersten Bereich aus Polysiliziummaterial an einer Kreuzung der fünften Spalte und der ersten Zeile elektrisch verbunden ist, wobei der erste Bereich aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der fünften Spalte (204.5) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten NMOS FETs (N1) bildet, wobei der zweite Bereich so konfiguriert ist, dass er mit einem zweiten Bereich aus Polysiliziummaterial an einer Kreuzung der dritten Spalte und der vierten Zeile elektrisch verbunden ist, wobei der zweite Bereich aus Polysiliziummaterial in der Polysiliziumschicht in dem Schichtstapel entlang der dritten Spalte (204.3) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des zweiten PMOS FETs (P2) bildet, wobei der vierte Bereich so konfiguriert ist, dass er mit einem dritten Bereich aus Polysiliziummaterial an einer Kreuzung der fünften Spalte und der dritten Zeile elektrisch verbunden ist, wobei der dritte Bereich aus Polysiliziummaterial in einer Polysiliziumschicht in dem Schichtstapel entlang der fünften Spalte (204.5) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des ersten PMOS FETs (P1) bildet, und wobei der fünfte Bereich so konfiguriert ist, dass er mit einem vierten Bereich aus Polysiliziummaterial an einer Kreuzung der dritten Spalte und der sechsten Zeile elektrisch verbunden ist, wobei der vierte Bereich aus Polysiliziummaterial in der Polysiliziumschicht in dem Schichtstapel entlang der dritten Spalte (204.3) angeordnet und so konfiguriert ist, dass er einen Gate-Bereich des zweiten NMOS FETs (N2) bildet.
  9. Doppel-Übertragungsgatter (100) nach Anspruch 8, wobei eine Länge des dritten Bereichs gleich einer Länge des sechsten Bereichs ist.
  10. Doppel-Übertragungsgatter (100) nach Anspruch 8, ferner umfassend: einen siebten Bereich aus leitendem Material, der zu dem ersten Anschluss (150) gehört und der entlang einer sechsten Spalte (204.6) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet ist, wobei der siebte Bereich so konfiguriert ist, dass er einen ersten Source/Drain-Bereich des ersten PMOS FETs (P1) und einen ersten Drain/Source-Bereich des ersten NMOS FETs (N1) kontaktiert; einen achten Bereich (208) aus leitendem Material, der zu dem dritten Anschluss (154) gehört und der entlang einer zweiten Spalte (204.2) angeordnet ist, wobei der achte Bereich so konfiguriert ist, dass er einen ersten Source/Drain-Bereich des zweiten PMOS FETs (P2) und einen ersten Drain/Source-Bereich des zweiten NMOS FETs (N2) kontaktiert; und einen neunten Bereich (152) aus leitendem Material, der zu dem zweiten Anschluss (152) gehört und der entlang einer vierten Spalte (204.4) aus der Mehrzahl von Spalten (204.1, 204.2, 204.3, 204.4, 204.5, 204.6, 204.7) angeordnet ist, wobei der neunte Bereich so konfiguriert ist, dass er einen zweiten Source/Drain-Bereich des ersten PMOS FETs (Pi), einen zweiten Drain/Source-Bereich des ersten NMOS FET (N1), einen zweiten Source/Drain-Bereich des zweiten PMOS FETs (P2) und einen zweiten Drain/Source-Bereich des zweiten NMOS FETs (N2) kontaktiert.
  11. Doppel-Übertragungsgatter (100) nach Anspruch 10, wobei die erste Verbindungsschicht umfasst: eine erste Metallschicht in dem Schichtstapel, und wobei der dritte und der sechste Bereich in einer zweite Verbindungsschicht liegen, die umfasst: die Polysiliziumschicht in dem Schichtstapel; eine zweite Metallschicht in dem Schichtstapel; oder eine Schicht, in der auch der siebte, der achte und der neunte Bereich liegen.
  12. Doppel-Übertragungsgatter nach Anspruch 10 oder 11, wobei der siebte Bereich, der achte Bereich und der neunte Bereich in einer leitenden Schicht liegen, die sich von der ersten Verbindungsschicht und der zweiten Verbindungsschicht unterscheidet.
  13. Doppel-Übertragungsgatter nach Anspruch 12, wobei der siebte Bereich mit dem ersten Anschluss (150) und der achte Bereich (208) mit dem dritten Anschluss (154) über die erste Verbindungsschicht elektrisch gekoppelt ist.
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