TWI676984B - 雙傳輸閘 - Google Patents

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彭士瑋
Shih-Wei Peng
莊惠中
Hui-zhong ZHUANG
曾健庭
Jiann-Tyng Tzeng
田麗鈞
Li-Chun Tien
蘇品岱
Pin-Dai Sue
林威呈
Wei-Cheng Lin
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Abstract

本揭露揭示例示性雙傳輸閘及所述例示性雙傳輸閘之不 同例示性積體電路佈局的例示性實施例。此等例示性積體電路佈局表示雙高度(亦稱為雙規則)積體電路佈局。此等雙規則積體電路佈局包括電子裝置設計實際區域中的多個列之第一列組及電子裝置設計實際區域中的多個列之第二列組以容納半導體堆疊之第一金屬層。第一列組可包括第一對互補金屬氧化物半導體場效(CMOS)電晶體，諸如第一p型金屬氧化物半導體場效(PMOS)電晶體及第一n型金屬氧化物半導體場效(NMOS)電晶體，且第二列組可包括第二對CMOS電晶體，諸如第二PMOS電晶體及第二NMOS電晶體。此等例示性積體電路佈局揭露不同幾何形狀之不同配置及配置，所述不同幾何形狀設置於半導體堆疊之氧化物擴散(OD)層、多晶矽層、金屬擴散(MD)層、第一金屬層及/或第二金屬層內。在以下例示性實施例中，第一金屬層內的不同幾何形狀設置於多個列電子裝置設計實際區域內，且OD層、多晶矽層、MD層及/或第二金屬層內的不同幾何形狀設置於多個行電子裝置設計實際區域內。

Description

雙傳輸閘
本揭露是有關於一種雙傳輸閘以及一種具有第一輸入端、第二輸入端以及輸出端之雙傳輸閘。
傳輸閘(有時稱為類比開關)表示將信號自輸入端選擇性傳送至輸出端之電子元件。通常，傳輸閘包括p型金屬氧化物半導體場效(p-type metal-oxide-semiconductor field-effect；PMOS)電晶體及n型金屬氧化物半導體場效(n-type metal-oxide-semiconductor field-effect；NMOS)電晶體。PMOS電晶體及NMOS電晶體可使用互補時脈信號互補偏置，以使得PMOS電晶體及NMOS電晶體共同導電，亦即處於開啟狀態，以將信號自輸入端傳送至輸出端。替代地，互補時脈信號可導致PMOS電晶體及NMOS電晶體不導電，亦即處於關閉狀態，以防止信號自輸入端傳送至輸出端。
在一些情況下，互補時脈信號亦可用於向另一傳輸閘施加偏壓以形成雙傳輸閘。此雙傳輸閘可包括對應於傳輸閘之第一輸入端、對應於另一傳輸閘之第二輸入端以及傳輸閘及另一傳輸 閘共用之共同輸出端。在此等情況下，互補時脈信號可導致傳輸閘將信號自第一輸入端傳送至共同輸出端，且可防止另一傳輸閘將第二信號自第二輸入端傳送至共同輸出端。替代地，互補時脈信號可防止傳輸閘將信號自第一輸入端傳送至共同輸出端，且導致另一傳輸閘將第二信號自第二輸入端傳送至共同輸出端。
本揭露的雙傳輸閘包括第一PMOS電晶體、第一NMOS電晶體、第二PMOS電晶體、第二NMOS電晶體、第一區域、第二區域以及第三區域。第一PMOS電晶體設置於電子裝置設計實際區域中的多個列之第一列內且接收第一時脈信號。第一NMOS電晶體設置於多個列當中之第二列內且接收第二時脈信號。第二PMOS電晶體設置於多個列當中之第三列內且接收第二時脈信號。第二NMOS電晶體設置於多個列當中之第四列內且接收第一時脈信號。第一區域及第二區域對應於第一時脈信號且分別沿著第一列及第四列設置於半導體堆疊之第一互連層內。第三區域沿著電子裝置設計實際區域中的多個行之第一行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二區域。
本揭露的另一雙傳輸閘包括第一對互補金屬氧化物半導體場效(CMOS)電晶體、第二對CMOS電晶體、第一區域、第二區域、第三區域、第四區域、第五區域以及第六區域。第一對CMOS電晶體設置於電子裝置設計實際區域中的多個行之第一行 內且經配置以形成第一傳輸閘。第一傳輸閘反應於第一時脈信號處於第一邏輯準位及第二時脈信號處於第二邏輯準位而在第一端與第二端之間路由第一信號。第二對CMOS電晶體設置於多個行當中之第二行內且經配置以形成第二傳輸閘。第二傳輸閘反應於第一時脈信號處於第二邏輯準位及第二時脈信號處於第一邏輯準位而在第二端與第三端之間路由第二信號。第一區域及第二區域對應於第一時脈信號且分別沿著電子裝置設計實際區域中的多個列之第一列及第二列設置於第一互連層內。第三區域沿著電子裝置設計實際區域中的多個行之第二行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二區域。第四區域及第五區域對應於第二時脈信號且分別沿著多個列當中之第三列及第四列設置於半導體堆疊之第一互連層內。第六區域沿著電子裝置設計實際區域的多個行中之第三行設置於半導體堆疊之第二互連層內且電性連接第四區域及第五區域。
本揭露還揭示具有第一輸入端、第二輸入端以及輸出端之雙傳輸閘。雙傳輸閘包括第一PMOS電晶體、第一NMOS電晶體、第二PMOS電晶體、第二NMOS電晶體、第一區域、第二區域以及第三區域。第一PMOS電晶體具有對應於第一輸入端之第一源極/汲極區域、對應於輸出端之第二源極/汲極區域以及接收第一時脈信號之第一閘極區域。第一NMOS電晶體具有對應於第一輸入端之第三源極/汲極區域、對應於輸出端之第四源極/汲極區域以及接收第二時脈信號之第二閘極區域。第二PMOS電晶體具有 對應於第二輸入端之第五源極/汲極區域、對應於輸出端之第六源極/汲極區域以及接收第一時脈信號之第三閘極區域。第二NMOS電晶體具有對應於第二輸入端之第七源極/汲極區域、對應於輸出端之第八源極/汲極區域以及接收第二時脈信號之第四閘極區域。第一區域及第二區域對應於第一時脈信號且分別沿著電子裝置設計實際區域的多個列中之第一列及第二列設置於半導體堆疊之第一互連層內。第三區域沿著電子裝置設計實際區域的多個行中之第一行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二區域。
100‧‧‧雙傳輸閘
102‧‧‧第一傳輸閘
104‧‧‧第二傳輸閘
150‧‧‧第一端
152‧‧‧第二端
154‧‧‧第三端
156‧‧‧第一時脈信號
158‧‧‧第二時脈信號
200、300、400、500、1000、1900、2500、2600、2700、2800、2900、3000、3100、3200‧‧‧積體電路佈局
202.1、...、202.6‧‧‧列
204.1、...、204.7‧‧‧行
206、208、210、212、2602、2604‧‧‧導電區域
214、216、218‧‧‧多晶矽區域
250‧‧‧第一方向
252‧‧‧第二方向
3300‧‧‧正反器
3302‧‧‧感測啟動電路
3304‧‧‧第一時脈電路
3306‧‧‧第二時脈電路
3308‧‧‧多工電路
3310‧‧‧主閂鎖電路
3312‧‧‧從閂鎖電路
3314‧‧‧輸出電路
3316、3318、3320、3324‧‧‧傳輸閘
3322、3326‧‧‧邏輯反相器閘極
3400、3410‧‧‧佈局平面配置圖
3402a、3402b、3404a、3404b、3406a、3406b、3408a、3408b、3410a、3410b‧‧‧實際區域
CLKA‧‧‧時脈信號
CLKB‧‧‧時脈信號CLKA之補數
CLKBB‧‧‧CLKB之補數
D‧‧‧資料
N1、N2、N3、N4、N5、N6‧‧‧NMOS電晶體
P1、P2、P3、P4、P5、P6‧‧‧PMOS電晶體
Q‧‧‧輸出資料
SE‧‧‧控制信號
SEB‧‧‧控制信號SE之補數
SI‧‧‧感測輸入
當結合附圖閱讀時，自以下詳細描述最佳地理解本揭露之態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，可出於論述清楚起見，而任意地增加或減小各種特徵之尺寸。
圖1繪示根據本揭露之一例示性實施例之例示性雙傳輸閘的示意圖。
圖2至圖32繪示根據本揭露之例示性實施例之例示性雙傳輸閘的不同例示性積體電路佈局。
圖33繪示根據本揭露之一例示性實施例之具有例示性雙傳輸閘之例示性同步正反器的示意圖。
圖34A及圖34B繪示根據本揭露之例示性實施例之例示性同步正反器的例示性佈局平面配置圖。
以下揭露內容提供用於實施所提供之標的物之不同特徵的許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等組件、值、操作、材料及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方的形成可包括第一特徵與第二特徵直接接觸地形成之實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸之實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複本身不指示各種實施例及/或所描述配置之間的關係。
概述
揭露例示性雙傳輸閘及所述例示性雙傳輸閘之不同例示性積體電路佈局的例示性實施例。此等例示性積體電路佈局表示雙高度(亦稱為雙規則)積體電路佈局。此等雙規則積體電路佈局包括電子裝置設計實際區域中的多個列之第一列組及電子裝置設計實際區域中的多個列之第二列組以容納半導體堆疊之第一金屬層。第一列組可包括第一對互補金屬氧化物半導體場效(complementary metal-oxide-semiconductor field-effect；CMOS)電晶體，諸如第一p型金屬氧化物半導體場效(PMOS)電晶體及第一n型金屬氧化物半導體場效(NMOS)電晶體，且第二列組可包括第二對CMOS電晶體，諸如第二PMOS電晶體及第二NMOS 電晶體。此等例示性積體電路佈局揭露不同幾何形狀之不同配置及配置，所述不同幾何形狀設置於半導體堆疊之氧化物擴散(oxide diffusion；OD)層、多晶矽層、金屬擴散(metal diffusion；MD)層、所第一金屬層及/或第二金屬層內。在以下例示性實施例中，第一金屬層內的不同幾何形狀設置於多個列電子裝置設計實際區域內，且OD層、多晶矽層、MD層及/或第二金屬層內的不同幾何形狀設置於多個行電子裝置設計實際區域內。
例示性雙傳輸閘
圖1繪示根據本揭露之一例示性實施例之例示性雙傳輸閘的示意圖。在圖1中所說明的例示性實施例中，雙傳輸閘100包括在第一端150與第二端152之間選擇性地提供第一信號路徑之第一傳輸閘102以及在第二端152與第三端154之間選擇性地提供第二信號路徑之第二傳輸閘104。在一例示性實施例中，第一信號路徑及第二信號路徑表示雙向信號路徑。在此例示性實施例中，第一傳輸閘102可在第一端150與第二端152之間選擇性地路由不同信號，且第二傳輸閘104可在第二端152與第三端154之間選擇性地路由不同信號。如圖1中所說明，第一傳輸閘102包括第一p型金屬氧化物半導體場效(PMOS)電晶體P1及第一n型金屬氧化物半導體場效(NMOS)電晶體N1，且第二傳輸閘104包括第二PMOS電晶體P2及第二NMOS電晶體N2。
第一傳輸閘102反應於第一時脈信號156處於第一邏輯準位(諸如邏輯零)且第二時脈信號158處於第二邏輯準位(諸 如邏輯一)而選擇性地提供第一信號路徑。在一例示性實施例中，第一時脈信號156及第二時脈信號158表示差動時脈信號，其中第一時脈信號156為第二時脈信號158之補數。在圖1中所說明的例示性實施例中，PMOS電晶體P1在第一時脈信號156處於第一邏輯準位(諸如邏輯零)時導電，亦即處於開啟狀態，且NMOS電晶體N1在第二時脈信號158處於第二邏輯準位(諸如邏輯一)時導電，亦即處於開啟狀態，以在第一端150與第二端152之間提供第一信號路徑。在此情況下，PMOS電晶體P2在第二時脈信號158處於第二邏輯準位(諸如邏輯一)時不導電，亦即處於關閉狀態，且NMOS電晶體N2在第一時脈信號156處於第一邏輯準位(諸如邏輯零)時不導電，亦即處於關閉狀態。
第二傳輸閘104反應於第一時脈信號156處於第二邏輯準位(諸如邏輯一)且第二時脈信號158處於第一邏輯準位(諸如邏輯零)而選擇性地提供第二信號路徑。在圖1中所說明的例示性實施例中，PMOS電晶體P2在第二時脈信號158處於第一邏輯準位(諸如邏輯零)時導電，亦即處於開啟狀態，且NMOS電晶體N2在第一時脈信號156處於第二邏輯準位(諸如邏輯一)時導電，亦即處於開啟狀態，以在第二端152與第三端154之間提供第二信號路徑。在此情況下，PMOS電晶體P1在第一時脈信號156處於第二邏輯準位(諸如邏輯一)時不導電，亦即處於關閉狀態，且NMOS電晶體N1在第二時脈信號158處於第一邏輯準位(諸如邏輯零)時不導電，亦即處於關閉狀態。
例示性雙傳輸閘之例示性積體電路佈局
圖2至圖32繪示根據本揭露之例示性實施例之例示性雙傳輸閘的不同例示性積體電路佈局。圖2至圖32繪示例示性雙傳輸閘(舉例而言，諸如雙傳輸閘100)之不同例示性積體電路佈局。下文待描述之例示性雙傳輸閘之例示性積體電路佈局包括設置於半導體堆疊之一或多個互連層內的不同幾何形狀，舉例而言，所述互連層諸如氧化物擴散(OD)層、多晶矽層、金屬擴散(MD)層、第一金屬層及/或第二金屬層。如待在下文更詳細地描述，此等幾何形狀可設置於電子裝置設計實際區域內。在本文中，術語「第一金屬層」及「第二金屬層」僅用於區分半導體層堆疊之金屬層。術語「第一金屬層」及「第二金屬層」未必分別為半導體層堆疊之第一金屬層及第二金屬層。實情為，本領域的技術人員將認識到術語「第一金屬層」及「第二金屬層」可為半導體層堆疊之任意兩個金屬層。在一例示性實施例中，第一金屬層及第二金屬層表示半導體堆疊內之金屬1層及金屬2層。
如圖2至圖32中待說明，電子裝置設計實際區域可表徵為包括沿著第一方向250，諸如沿著笛卡耳座標系統(Cartesian coordinate system)之「x」軸的多個列，以及沿著第二方向252，諸如沿著笛卡耳座標系統之「y」軸的多個行，以佈置例示性積體電路佈局之不同幾何形狀。在一例示性實施例中，半導體堆疊之OD層及/或第一金屬層在第一方向250上沿著多個列設置。在此例示性實施例中，半導體堆疊之一或多個多晶矽層、MD層及/或 第二金屬層在第二方向252上沿著多個行設置。在一些情況下，電子裝置設計實際區域之單元結構可包括有限數目之沿著第一方向250的列以容納第一金屬層。舉例而言，電子裝置設計實際區域之單元結構可包括沿著第一方向250之三個列，舉例而言，諸如列202.1~202.3或列202.4~202.6，以形成單高度積體電路佈局。在此實例中，單高度積體電路佈局可使用此等三列來容納第一金屬層。然而，為了使用更多個列容納第一金屬層，圖2至圖32中所說明的例示性積體電路佈局利用雙高度(亦稱為雙規則)積體電路佈局來增加沿著第一方向250之列數。如待在下文更詳細地描述，此等雙規則積體電路佈局包括多個列當中之第一列組及多個列當中之第二列組，其皆可用於容納第一金屬層。如待在下文更詳細地描述，第一列組可包括第一對互補金屬氧化物半導體場效(CMOS)電晶體，諸如，如圖1中所描述之PMOS電晶體P1及NMOS電晶體N1，且第二列組可包括第二對CMOS電晶體，諸如，如圖1中所描述之PMOS電晶體P2及NMOS電晶體N2。
如圖2中所說明，例示性積體電路佈局200包括具有一或多種導電材料(舉例而言，諸如鎢(W)、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或鉑(Pt))的一或多個區域之第一金屬層，其設置於沿著第一方向250之多個列202.1~202.6內。在圖2中所說明的例示性實施例中，導電材料設置於第一金屬層內之一或多個區域使用垂直線陰影繪示。此外，多個列202.1~202.6包括使用對角線陰影繪示的不同氧化物擴散(OD)區域，其設置於沿著第 一方向250之多個列202.1~202.6內，以用於形成雙傳輸閘之不同電晶體(諸如，如圖1中所描述之PMOS電晶體P1、PMOS電晶體P2、NMOS電晶體N1及/或NMOS電晶體N2)的主動層。
如圖2中另外說明，例示性積體電路佈局200包括具有一或多種導電材料(舉例而言，諸如鎢(W)、鋁(Al)、銅(Cu)、金(Au)、銀(Ag)或鉑(Pt))的一或多個區域之MD層，其設置於沿著第二方向252之多個行204.1~204.7內。在圖2中所說明的例示性實施例中，導電材料設置於MD層內之一或多個區域使用實心白色陰影繪示。此外，例示性積體電路佈局200包括具有多晶矽材料之使用虛線陰影繪示之一或多個區域的多晶矽層，其設置於沿著第二方向252之多個行204.1~204.7內。在圖2中所說明的例示性實施例中，例示性積體電路佈局200更包括在圖2中繪示為帶有方格的「x」之不同的導孔結構，以在多個列202.1~202.6與多個行204.1~204.7之間形成互連。在一例示性實施例中，本文所描述之不同的導孔結構可表示通孔結構、盲孔結構、埋孔結構或在不背離本揭露之精神及範疇的情況下將對本領域的技術人員顯而易見的任何其他適合導孔結構。
在圖2中所說明的例示性實施例中，一或多種導電材料設置於在第一方向250上沿著列202.2延伸的第一金屬層內的第一區域表示為圖1中所描述的第一端150。如圖2中所說明，第一端150使用導孔結構電性連接至一或多種導電材料之導電區域206，其設置於在第二方向252上沿著行204.3延伸的MD層內。導電區 域206電性連接至對應於PMOS電晶體P1之第一OD區域及對應於NMOS電晶體N1之第二OD區域，對應地，在第一方向250上沿著列202.1延伸以形成PMOS電晶體P1之源極/汲極區域，且沿著列202.3延伸以形成NMOS電晶體N1之源極/汲極區域。
在圖2中所說明的例示性實施例中，一或多種導電材料設置於在第一方向250上沿著列202.5延伸的第一金屬層內之第二區域表示為圖1中所描述之第三端154。如圖2中所說明，第三端154使用導孔結構電性連接至一或多種導電材料之導電區域208，其設置於在第二方向252上沿著行204.3延伸的MD層內。導電區域208電性連接至對應於PMOS電晶體P2之第三OD區域及對應於NMOS電晶體N2之第四OD區域，對應地，在第一方向250上沿著列202.4延伸以形成PMOS電晶體P2之源極/汲極區域，且沿著列202.6延伸以形成NMOS電晶體N2之源極/汲極區域。
在圖2中所說明的例示性實施例中，一或多種導電材料設置於在第一方向250上沿著列202.1延伸的第一金屬層內之第三區域表示為圖1中所描述之第一時脈信號156。如圖2中所說明，第一時脈信號156使用導孔結構電性連接至一或多種導電材料之導電區域210，其設置於在第二方向252上沿著行204.1延伸的MD層內。導電區域210電性連接至一或多種導電材料之導電區域212，其設置於在第一方向250上沿著列202.6延伸的第一金屬層內。導電區域212使用導孔結構電性連接至多晶矽材料之多晶矽區域214，其設置於在第二方向252上沿著行204.4延伸的一或多 個多晶矽層內。多晶矽區域214與對應於NMOS電晶體N2之第四OD區域重疊，以形成NMOS電晶體N2之閘極區域。如圖2中另外說明，第一時脈信號156使用導孔結構電性連接至多晶矽材料之多晶矽區域216，其設置於在第二方向252上沿著行204.4延伸的一或多個多晶矽層內。多晶矽區域216與對應於PMOS電晶體P1之第一OD區域重疊，以形成PMOS電晶體P1之閘極區域。
返回參看圖2，一或多種導電材料設置於在第一方向250上沿著列202.4延伸的第一金屬層內之第四區域表示如圖1中所描述之第二時脈信號158。如圖2中所說明，第二時脈信號158使用導孔結構電性連接至多晶矽材料之多晶矽區域218，其設置於在第二方向252上沿著行204.4延伸的一或多個多晶矽層內。多晶矽區域218與對應於NMOS電晶體N1之第二OD區域重疊以形成NMOS電晶體N1之閘極區域且與對應於電晶體P2之第三OD區域重疊以形成PMOS電晶體P2之閘極區域。
在圖2中所說明的例示性實施例中，一或多種導電材料設置於在第二方向252上沿著行204.5延伸的MD層內之第四區域表示如圖1中所描述之第二端152。第二端152電性連接至對應於PMOS電晶體P1之第一OD區域、對應於NMOS電晶體N1之第二OD區域、對應於PMOS電晶體P2之第三OD區域以及對應於NMOS電晶體N2之第四OD區域，以分別形成PMOS電晶體P1之源極/汲極區域、NMOS電晶體N1之源極/汲極區域、PMOS電 晶體P2之源極/汲極區域以及NMOS電晶體N2之源極/汲極區域。
例示性雙傳輸閘之替代例示性積體電路佈局
以下圖3至圖32中例示性積體電路佈局300至例示性積體電路佈局3200之討論分別簡單概述此等例示性積體電路佈局與例示性積體電路佈局200之間的差異。儘管未更詳細描述，但例示性積體電路佈局300至例示性積體電路佈局3200可包括第一端150、第二端152、第三端154、第一時脈信號156及/或第二時脈信號158與如圖2中所說明的不同的配置及配置。本領域的技術人員將容易地識別來自圖3至圖32之第一端150、第二端152、第三端154、第一時脈信號156及/或第二時脈信號158在不背離本揭露之精神及範疇的情況下之此等不同配置及配置。為方便起見，第一端150、第二端152、第三端154、第一時脈信號156、第二時脈信號158、PMOS電晶體P1、NMOS電晶體N1、PMOS電晶體P2以及NMOS電晶體N2繪示於圖3至圖32中。如圖3至圖32中所說明，第一端150電性連接如圖1中所說明的NMOS電晶體N1之源極/汲極區域及PMOS電晶體P1之源極/汲極區域。第二端152電性連接如圖1中所說明的NMOS電晶體N1之源極/汲極區域、PMOS電晶體P1之源極/汲極區域、PMOS電晶體P2之源極/汲極區域以及NMOS電晶體P2之源極/汲極區域。第三端154電性連接如圖1中所說明的NMOS電晶體N2之源極/汲極區域及PMOS電晶體P2之源極/汲極區域。第一時脈信號156電性連接PMOS電晶體P1之閘極區域及NMOS電晶體N2之閘極區 域。第二時脈信號158電性連接NMOS電晶體N1之閘極區域及PMOS電晶體P2之閘極區域。
例示性雙傳輸閘之例示性積體電路佈局300至例示性積體電路佈局3200類似地包括設置於氧化物擴散(OD)層、多晶矽層、金屬擴散(MD)層、第一金屬層及/或第二金屬層內之不同幾何形狀。例示性積體電路佈局300至例示性積體電路佈局3200之此等幾何形狀可以實質上類似於如上文圖2中所述之例示性積體電路佈局200的方式設置於電子裝置設計實際區域內。在例示性積體電路佈局300至例示性積體電路佈局3200中，半導體堆疊之OD層及/或第一金屬層在第一方向250上沿著多個列設置。在例示性積體電路佈局300至例示性積體電路佈局3200中，半導體堆疊之一或多個多晶矽層、MD層及/或第二金屬層在第二方向252上沿著多個行設置。
如圖3中所說明之例示性積體電路佈局300及如圖4中所說明之例示性積體電路佈局400包括如圖2中所說明之第一時脈信號156與導電區域212之間的替代連接件。在圖3中所說明的例示性實施例中，此替代連接件可使用設置於一或多個多晶矽層內之多晶矽材料建構。替代地，在圖4中所說明的例示性實施例中，此替代連接件可使用設置於第二金屬層內之一或多種導電材料建構。
如圖5中所說明的例示性積體電路佈局500至如圖25中所說明之例示性積體電路佈局2500包括如圖2中所說明之PMOS 電晶體P1、NMOS電晶體N1、PMOS電晶體P2以及NMOS電晶體N2的替代配置及配置。在圖2中所說明的例示性實施例中，PMOS電晶體P1、NMOS電晶體N1、PMOS電晶體P2以及NMOS電晶體N2分別沿著列202.1、列202.3、列202.4以及列202.6設置。然而，在圖5中所說明的例示性實施例中，NMOS電晶體N1、PMOS電晶體P1、NMOS電晶體N2以及PMOS電晶體P2分別替代地沿著例示性積體電路佈局500中之列202.1、列202.3、列202.4以及列202.6設置。
在圖2中所說明的例示性實施例中，PMOS電晶體P1、NMOS電晶體N1、PMOS電晶體P2以及NMOS電晶體N2沿著行204.4設置。然而，在圖6中所說明的例示性實施例中，PMOS電晶體P1沿著行204.6設置，且NMOS電晶體N1、PMOS電晶體P2以及NMOS電晶體N2沿著行204.4設置。在圖7中所說明的例示性實施例中，PMOS電晶體P1及NMOS電晶體N2沿著行204.6設置，且NMOS電晶體N1及PMOS電晶體P2沿著行204.4設置。在圖8中所說明的例示性實施例中，NMOS電晶體N1沿著行204.6設置，且PMOS電晶體P1、PMOS電晶體P2以及NMOS電晶體N2沿著行204.4設置。在圖9中所說明的例示性實施例中，NMOS電晶體N1及PMOS電晶體P2沿著行204.6設置，且PMOS電晶體P1及NMOS電晶體N2沿著行204.4設置。在圖10、圖11、圖14、圖15以及圖18中所說明的例示性實施例中，NMOS電晶體N1及PMOS電晶體P1沿著行204.5設置，且PMOS電晶體P2 及NMOS電晶體N2沿著行204.3設置。在圖12、圖13、圖16以及圖17中所說明的例示性實施例中，NMOS電晶體N1及PMOS電晶體P1沿著行204.6設置，且PMOS電晶體P2及NMOS電晶體N2沿著行204.4設置。在圖10、圖11、圖14、圖15、圖20、圖21、圖22、圖23、圖24以及圖25中所說明的例示性實施例中，NMOS電晶體N1及PMOS電晶體P1沿著行204.5設置，且PMOS電晶體P2及NMOS電晶體N2沿著行204.3設置。
在如圖26中所說明之例示性積體電路佈局2600中，第一時脈信號156及第二時脈信號158分別橫穿實質上類似距離至PMOS電晶體P1之OD層及NMOS電晶體N2之OD層以及至NMOS電晶體N1之OD層及PMOS電晶體P2之OD層。舉例而言，一或多種導電材料設置於在第二方向252上沿著行204.1延伸的MD層內之導電區域2602的長度等於或約等於一或多種導電材料設置於沿著行204.7延伸的MD層內之導電區域2604的長度。如圖27中所說明之例示性積體電路佈局2700、如圖28中所說明之例示性積體電路佈局2800、如圖29中所說明之例示性積體電路佈局2900、如圖30中所說明之例示性積體電路佈局3000、如圖31中所說明之例示性積體電路佈局3100以及如圖32中所說明之例示性積體電路佈局3200包括用於如圖26中所說明的第一時脈信號156及第二時脈信號158之替代連接件。在圖27中所說明的例示性實施例中，用於第一時脈信號156及第二時脈信號158之此等替代連接件可使用設置於一或多個多晶矽層內之多晶矽材料 建構。在圖28中所說明的例示性實施例中，用於第一時脈信號156及第二時脈信號158之此等替代連接件可使用設置於第二金屬層內之一或多種導電材料建構。在圖29中所說明的例示性實施例中，用於第一時脈信號156之此等替代連接件可使用設置於MD層內的一或多種導電材料建構，且用於第二時脈信號158之此等替代連接件可使用設置於一或多個多晶矽層內的多晶矽材料建構。在圖30中所說明的例示性實施例中，用於第一時脈信號156之此等替代連接件可使用設置於第二金屬層內的一或多種導電材料建構，且用於第二時脈信號158之此等替代連接件可使用設置於一或多個多晶矽層內的多晶矽材料建構。在圖31中所說明的例示性實施例中，用於第一時脈信號156之此等替代連接件可使用設置於第二金屬層內的一或多種導電材料建構，且用於第二時脈信號158之此等替代連接件可使用設置於MD層內的一或多種導電材料建構。在圖32中所說明的例示性實施例中，用於第一時脈信號156及第二時脈信號158之此等替代連接件可使用設置於MD層內之一或多種導電材料建構。
例示性雙傳輸閘之例示性建構
圖33繪示根據本揭露之一例示性實施例之具有例示性雙傳輸閘之例示性同步正反器的示意圖。在圖33中所說明的例示性實施例中，例示性正反器3300可用以儲存待寫入記憶體裝置(諸如揮發性記憶體及/或非揮發性記憶體)及/或待自記憶體裝置讀取之資料(D)。揮發性記憶體可實施為要求維持其儲存資訊之功率 的隨機存取記憶體(random-access memory；RAM)，舉例而言，諸如動態隨機存取記憶體(dynamic random-access memory；DRAM)、靜態隨機存取記憶體(static random-access memory；SRAM)及/或非揮發性隨機存取記憶體(non-volatile random-access memory；NVRAM)，通常稱為快閃記憶體。即使在不供電時仍可維持其儲存資訊之非揮發性記憶體可實施為(舉例而言)可程式化唯讀記憶體(programmable read-only memory；PROM)、一次性可程式化(one-time programmable；OTP)ROM、可抹除可程式化唯讀記憶體(erasable programmable read-only memory；EPROM)及/或電可抹除可程式化唯讀記憶體(electrically erasable programmable read-only memory；EEPROM)。如圖33中所說明，正反器3300包括感測啟動(sense enable；SE)電路3302、第一時脈電路3304、第二時脈電路3306、多工電路3308、主閂鎖電路3310、從閂鎖電路3312以及輸出電路3314。
如圖33中所說明，SE電路3302對SE控制信號(在圖33中標示為SE)執行邏輯反相操作，以提供SE控制信號之補數(在圖33中標示為SEB)。類似地，在圖33中，第一時脈電路3304對時脈信號(在圖33中標示為CLKA)執行邏輯反相操作，以提供時脈信號之補數(在圖33中標示為CLKB)。同樣地，第二時脈電路3306對CLKB執行邏輯反相操作以提供CLKB之補數(在圖33中標示為CLKBB)。儘管在圖33中使用邏輯反相器閘極繪示SE電路3302、第一時脈電路3304以及第二時脈電路3306，但本 領域的技術人員將認識到，SE電路3302、第一時脈電路3304以及第二時脈電路3306可使用其他基礎邏輯閘極(舉例而言，諸如邏輯AND閘極、邏輯OR閘極、邏輯XOR閘極及/或邏輯XNOR閘極)及/或其他基礎邏輯閘極之組合在不背離本揭露之精神及範疇的情況下類似地建構。
在例示性實施例中，多工電路3308選擇性地將資料流(在圖33中標示為D)及/或測試資料流(在圖33中標示為感測輸入(sense input；SI))提供至主閂鎖電路3310。如圖33中所說明，多工電路3308包括傳輸閘3316及傳輸閘3318。SI表示經由待用於操作測試記憶體裝置之正反器3300傳送之已知資料序列。傳輸閘3316反應於SE處於第一邏輯準位(諸如邏輯一)及SEB處於第二邏輯準位(諸如邏輯零)而選擇性地將SI提供至主閂鎖電路3310。傳輸閘3318反應於SE處於第二邏輯準位(諸如邏輯零)及SEB處於第一邏輯準位(諸如邏輯一)而選擇性地將D提供至主閂鎖電路3310。
如圖33中另外說明，主閂鎖電路3310包括NMOS電晶體N3、NMOS電晶體N4、PMOS電晶體P3、PMOS電晶體P4、傳輸閘3320以及邏輯反相器閘極3322。如圖33中所說明，傳輸閘3320配向來自具有CLKB及CLKBB之多工電路3308的D或SI。當CLKB處於第二邏輯準位(諸如邏輯零)、CLKBB處於第一邏輯準位(諸如邏輯一)時，傳輸閘3320選擇性地提供來自多工電路3308之D或SI。在圖33中所說明的例示性實施例中，NMOS 電晶體N3、NMOS電晶體N4、PMOS電晶體P3、PMOS電晶體P4以及邏輯反相器閘極3322經配置以形成反應於CLKB及CLKBB之第一鎖存電路。當CLKB處於第一邏輯準位(諸如邏輯一)、CLKBB處於第二邏輯準位(諸如邏輯零)時，第一鎖存電路將來自多工電路3308之D或SI傳送至從閂鎖電路3312上。另外，當CLKB處於第二邏輯準位(諸如邏輯零)、CLKBB處於第一邏輯準位時，傳輸閘3320自第一鎖存電路分離。在此配置及配置中，第一鎖存電路儲存由多工電路3308提供的D或SI。
此外，從閂鎖電路3312包括NMOS電晶體N5、NMOS電晶體N6、PMOS電晶體P5、PMOS電晶體P6、傳輸閘3324以及邏輯反相器閘極3326。如圖33中所說明，傳輸閘3324配向來自具有CLKB及CLKBB之主閂鎖電路3310的D或SI。當CLKB處於第一邏輯準位(諸如邏輯一)、CLKBB處於第二邏輯準位(諸如邏輯零)時，傳輸閘3324選擇性地提供來自主閂鎖電路3310之D或SI。在圖33中所說明的例示性實施例中，NMOS電晶體N5、NMOS電晶體N6、PMOS電晶體P5、PMOS電晶體P6以及邏輯反相器閘極3326經配置以形成反應於CLKB及CLKBB之第二鎖存電路。當CLKB處於第一邏輯準位(諸如邏輯一)、CLKBB處於第二邏輯準位(諸如邏輯零)時，第二鎖存電路將來自主閂鎖電路3310之D或SI傳送至輸出電路3314上。另外，當CLKB處於第二邏輯準位(諸如邏輯零)、CLKBB處於第一邏輯準位時，傳輸閘3324自第二鎖存電路分離。在此配置及配置中，第二鎖存 電路儲存由主閂鎖電路3310提供的D或SI。
在圖33中所說明的例示性實施例中，輸出電路3314對儲存且設置於從閂鎖電路3312內的D或SI執行邏輯反相操作以提供輸出資料(在圖33中標示為Q)。儘管在圖33中使用邏輯反相器閘極繪示輸出電路3314，但本領域的技術人員將認識到，輸出電路3314可使用其他基礎邏輯閘極(舉例而言，諸如邏輯AND閘極、邏輯OR閘極、邏輯XOR閘極、邏輯XNOR閘極或邏輯NOT閘極)及/或其他基礎邏輯閘極之組合在不背離本揭露之精神及範疇的情況下類似地建構。
例示性同步正反器之例示性實際區域佈局
圖34A及圖34B繪示根據本揭露之例示性實施例之例示性同步正反器的例示性佈局平面配置圖。如圖34A及圖34B中所說明的例示性佈局平面配置圖表示如圖33中所描述之例示性正反器3300的例示性佈局平面配置圖。如圖34A及圖34B中所說明，第一例示性佈局平面配置圖3400及第二例示性佈局平面配置圖3410各自表示如上文所述之雙高度(亦稱為雙規則)佈局平面配置圖。此等雙規則佈局平面配置圖允許傳輸閘3316、傳輸閘3318、傳輸閘3320及/或傳輸閘3322使用如圖2至圖32中所描述之例示性雙傳輸閘之不同例示性積體電路佈局建構。
在圖34A中所說明的例示性實施例中，自最左側開始，第一例示性佈局平面配置圖3400包括如上文圖33中所述之輸出電路3314、從閂鎖電路3312、第一時脈電路3304、第二時脈電路 3306、主閂鎖電路3310、多工電路3308以及SE電路3302的實際區域。如圖34A中所說明，輸出電路3314、從閂鎖電路3312、主閂鎖電路3310、多工電路3308以及SE電路3302表示雙規則佈局平面配置圖，且第一時脈電路3304及第二時脈電路3306表示單規則佈局平面配置圖。此等雙規則佈局平面配置圖之豎直高度為如圖34A中所說明之此等單規則佈局平面配置圖之豎直高度的兩倍。另外，如圖34A中所說明，從閂鎖電路3312的實際區域包括經分配用於建構傳輸閘3324之實際區域3402a及實際區域3402b，且主閂鎖電路3310的實際區域包括經分配用於建構傳輸閘3320之實際區域3404a及實際區域3404b。使用實際區域3402a、實際區域3402b、實際區域3404a以及實際區域3404b之不同組合，傳輸閘3320及傳輸閘3324可使用如圖2至圖32中所描述之不同例示性積體電路佈局建構。舉例而言，實際區域3402b可經分配以建構傳輸閘3324，且實際區域3404a可經分配以建構傳輸閘3320。在此實例中，傳輸閘3320包括PMOS電晶體P1及NMOS電晶體N1，且傳輸閘3324包括PMOS電晶體P2及NMOS電晶體N2，如圖10至圖25中所描述。因此，傳輸閘3320及傳輸閘3324可使用例示性積體電路佈局1000至例示性積體電路佈局2500中之任一者建構。作為另一實例，實際區域3402a可經分配以建構傳輸閘3324，且實際區域3404b可經分配以建構傳輸閘3320。在此實例中，傳輸閘3324包括PMOS電晶體P1及NMOS電晶體N1，且傳輸閘3320包括PMOS電晶體P2及NMOS電晶 體N2，如圖10至圖25中所描述。因此，傳輸閘3320及傳輸閘3324可使用例示性積體電路佈局1000至例示性積體電路佈局2500中之任一者建構。
替代地，如圖34B中所說明，如圖34A中所說明之從閂鎖電路3312的實際區域包括經分配用於建構傳輸閘3324之實際區域3408a及實際區域3408b，且主閂鎖電路3310的實際區域包括經分配用於建構傳輸閘3320之實際區域3410a及實際區域3410b。使用實際區域3408a、實際區域3408b、實際區域3410a以及實際區域3410b之不同組合，傳輸閘3320及傳輸閘3324可使用如圖2至圖32中所描述之不同例示性積體電路佈局建構。舉例而言，實際區域3408b可經分配以建構傳輸閘3324，且實際區域3410a可經分配以建構傳輸閘3320。在此實例中，傳輸閘3320包括PMOS電晶體P1及NMOS電晶體N1，且傳輸閘3324包括PMOS電晶體P2及NMOS電晶體N2，如圖10至圖25中所描述。因此，傳輸閘3320及傳輸閘3324可使用例示性積體電路佈局1000至例示性積體電路佈局2500中之任一者建構。作為另一實例，實際區域3408a可經分配以建構傳輸閘3324，且實際區域3410b可經分配以建構傳輸閘3320。在此實例中，傳輸閘3324包括PMOS電晶體P1及NMOS電晶體N1，且傳輸閘3320包括PMOS電晶體P2及NMOS電晶體N2，如圖10至圖25中所描述。因此，傳輸閘3320及傳輸閘3324可使用例示性積體電路佈局1000至例示性積體電路佈局2500中之任一者建構。
如圖34A及圖34B中所說明，多工電路3308之實際區域包括經分配用於建構傳輸閘3316及傳輸閘3318的實際區域3406a及實際區域3406b。使用實際區域3406a及實際區域3406a，傳輸閘3316及傳輸閘3318可使用如圖2至圖32中所描述之不同例示性積體電路佈局建構。舉例而言，實際區域3406a可經分配以建構傳輸閘3316，且實際區域3406b可經分配以建構傳輸閘3318。在此實例中，傳輸閘3316包括PMOS電晶體P1及NMOS電晶體N1，且傳輸閘3318包括PMOS電晶體P2及NMOS電晶體N2，如圖2至圖19或圖26至圖32中所描述。因此，傳輸閘3316及傳輸閘3318可使用例示性積體電路佈局200至例示性積體電路佈局1900或例示性積體電路佈局2600至例示性積體電路佈局3200中之任一者建構。
結論
前述實施方式揭露一種雙傳輸閘。所述雙傳輸閘包括第一p型金屬氧化物半導體場效(PMOS)電晶體、第一n型金屬氧化物半導體場效(NMOS)電晶體、第二PMOS電晶體、第二NMOS電晶體、第一區域、第二區域以及第三區域。第一PMOS電晶體設置於電子裝置設計實際區域中的多個列之第一列內且接收第一時脈信號。第一NMOS電晶體設置於多個列當中之第二列內且接收第二時脈信號。第二PMOS電晶體設置於多個列當中之第三列內且接收第二時脈信號。第二NMOS電晶體設置於多個列當中之第四列內且接收第一時脈信號。第一區域及第二區域對應於第一 時脈信號且分別沿著第一列及第四列設置於半導體堆疊之第一互連層內。第三區域沿著電子裝置設計實際區域中的多個行之第一行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二區域。
在前述實施方式中，所述第一區域經配置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域。多晶矽材料之所述第一區域經配置以形成所述第一PMOS電晶體之第一閘極區域。所述第二區域經以配置沿所述第二行電性連接至設置於所述半導體堆疊之所述多晶矽層內的多晶矽材料之第二區域。多晶矽材料之所述第二區域經配置以形成所述第二NMOS電晶體之第二閘極區域。
在前述實施方式中，所述第一互連層包括所述半導體堆疊之第一金屬層。所述第二互連層包括所述半導體堆疊之多晶矽層、所述半導體堆疊之氧化物擴散層或所述半導體堆疊之第二金屬層。
在前述實施方式中，雙傳輸閘還包括第四區域。第四區域對應於所述第二時脈信號，沿所述第三列設置於所述第一互連層內。所述第四區域經配置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一NMOS電晶體之第一閘極區域以及所述第二PMOS電晶體之第一閘極區域。
在前述實施方式中，雙傳輸閘還包括第四區域以及第五區域。第四區域對應於所述雙傳輸閘之第一輸入端。所述第四區域沿所述多個行中之第二行設置。所述第四區域經配置以形成所述第一PMOS電晶體之第一源極/汲極區域以及所述第一NMOS電晶體之第一源極/汲極區域。第五區域對應於所述雙傳輸閘之第二輸入端。所述第五區域沿所述第二行設置，所述第五區域經配置以形成所述第二PMOS電晶體之第一源極/汲極區域以及所述第二NMOS電晶體之第一源極/汲極區域。
在前述實施方式中，雙傳輸閘還包括導電材料之第六區域，所述第六區域對應於所述雙傳輸閘的輸出端。沿所述多個行中之第三行設置，所述第六區域經配置以形成所述第一PMOS電晶體之第二源極/汲極區域、所述第一NMOS電晶體之第二源極/汲極區域、所述第二PMOS電晶體之第二源極/汲極區域以及所述第二NMOS電晶體之第二源極/汲極區域。
在前述實施方式中，所述第一PMOS電晶體、所述第一NMOS電晶體、所述第二PMOS電晶體以及所述第二NMOS電晶體中之至少兩者沿所述多個行中的第二行設置。
在前述實施方式中，所述第二PMOS電晶體以及所述第二NMOS電晶體沿所述多個行中的第三行設置。
在前述實施方式中，雙傳輸閘還包括第四區域、第五區域以及第六區域。第四區域以及第五區域對應於所述第二時脈信號，設置於半導體堆疊之所述第一互連層內。所述第四區域經配 置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一NMOS電晶體之第一閘極區域。所述第五區域經配置以沿所述第二行電性連接至設置於所述多晶矽層內的多晶矽材料之第二區域，多晶矽材料之所述第五區域經配置以形成所述第二PMOS電晶體之第二閘極區域。第六區域沿所述多個行中之第二行設置於所述半導體堆疊之所述第一互連層內，經配置以電性連接所述第四區域以及所述第五區域。
前述實施方式另外揭露另一雙傳輸閘。此另一雙傳輸閘包括第一對互補金屬氧化物半導體場效(CMOS)電晶體、第二對CMOS電晶體、第一區域、第二區域、第三區域、第四區域、第五區域以及第六區域。第一對CMOS電晶體設置於電子裝置設計實際區域中的多個行之第一行內且經配置以形成第一傳輸閘。第一傳輸閘反應於第一時脈信號處於第一邏輯準位及第二時脈信號處於第二邏輯準位而在第一端與第二端之間路由第一信號。第二對CMOS電晶體設置於多個行當中之第二行內且經配置以形成第二傳輸閘。第二傳輸閘反應於第一時脈信號處於第二邏輯準位及第二時脈信號處於第一邏輯準位而在第二端與第三端之間路由第二信號。第一區域及第二區域對應於第一時脈信號且分別沿著電子裝置設計實際區域中的多個列之第一列及第二列設置於第一互連層內。第三區域沿著電子裝置設計實際區域中的多個行之第二行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二 區域。第四區域及第五區域對應於第二時脈信號且分別沿著多個列當中之第三列及第四列設置於半導體堆疊之第一互連層內。第六區域沿著電子裝置設計實際區域的多個行中之第三行設置於半導體堆疊之第一互連層內且電性連接第四區域及第五區域。
在前述實施方式中，所述第一互連層包括所述半導體堆疊之第一金屬層。所述第二互連層包括所述半導體堆疊之多晶矽層、所述半導體堆疊之氧化物擴散層或所述半導體堆疊之第二金屬層。
在前述實施方式中，所述第三區域的長度等於所述第五區域的長度。
在前述實施方式中，所述第一對CMOS電晶體包括第一p型金屬氧化物半導體場效(PMOS)電晶體以及第一n型金屬氧化物半導體場效(NMOS)電晶體。第一PMOS電晶體設置於所述多個列電子裝置設計實際區域中之所述第一列內。第一NMOS電晶體設置於所述多個列中之第二列內。所述第二對CMOS電晶體包括第二PMOS電晶體以及第二NMOS電晶體。第二PMOS電晶體設置於所述多個列中之第三列內。第二NMOS電晶體設置於所述多個列中之第四列內。
在前述實施方式中，雙傳輸閘更包括第七區域、第八區域以及導電材料之第九區域。第七區域對應於所述第一端。第七區域沿所述多個行中的第四行設置。所述第七區域經配置以形成所述第一PMOS電晶體之第一源極/汲極區域以及所述第一NMOS 電晶體之第一源極/汲極區域。第八區域對應於所述第三端。第八區域沿所述第四行設置。所述第八區域經配置以形成所述第二PMOS電晶體之第一源極/汲極區域以及所述第二NMOS電晶體之第一源極/汲極區域。第九區域對應於所述第二端。第九區域沿所述多個行中之第五行設置。所述第九區域經配置以形成所述第一PMOS電晶體之第二源極/汲極區域、所述第一NMOS電晶體之第二源極/汲極區域、所述第二PMOS電晶體之第二源極/汲極區域以及所述第二NMOS電晶體之第二源極/汲極區域。
在前述實施方式中，所述第一區域經配置以沿所述多個行中之第四行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一PMOS電晶體之第一閘極區域。所述第二區域經配置以沿所述第四行電性連接至設置於所述半導體堆疊之所述多晶矽層內的多晶矽材料之第二區域，多晶矽材料之所述第二區域經配置以形成所述第二NMOS電晶體之第二閘極區域。所述第四區域經配置以沿所述第四行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第三區域，多晶矽材料之所述第四區域經配置以形成所述第二PMOS電晶體之第一閘極區域。所述第五區域經配置以沿所述第四行電性連接至設置於所述半導體堆疊之所述多晶矽層內的多晶矽材料之第四區域，多晶矽材料之所述第五區域經配置以形成所述第一NMOS電晶體之第二閘極區域。
前述實施方式更揭露具有第一輸入端、第二輸入端以及 輸出端之雙傳輸閘。此另一雙傳輸閘包括第一p型金屬氧化物半導體場效(PMOS)電晶體、第一n型金屬氧化物半導體場效(NMOS)電晶體、第二PMOS電晶體、第二NMOS電晶體、第一區域、第二區域以及第三區域。第一PMOS電晶體具有對應於第一輸入端之第一源極/汲極區域、對應於輸出端之第二源極/汲極區域以及接收第一時脈信號之第一閘極區域。第一NMOS電晶體具有對應於第一輸入端之第三源極/汲極區域、對應於輸出端之第四源極/汲極區域以及接收第二時脈信號之第二閘極區域。第二PMOS電晶體具有對應於第二輸入端之第五源極/汲極區域、對應於輸出端之第六源極/汲極區域以及接收第二時脈信號之第三閘極區域。第二NMOS電晶體具有對應於第二輸入端之第七源極/汲極區域、對應於輸出端之第八源極/汲極區域以及接收第一時脈信號之第四閘極區域。第一區域及第二區域對應於第一時脈信號且分別沿著電子裝置設計實際區域的多個列中之第一列及第二列設置於半導體堆疊之第一互連層內。第三區域沿著電子裝置設計實際區域的多個行中之第一行設置於半導體堆疊之第二互連層內且電性連接第一區域及第二區域。
在前述實施方式中，所述第一互連層包括所述半導體堆疊之第一金屬層。所述第二互連層包括所述半導體堆疊之多晶矽層、所述半導體堆疊之氧化物擴散層或所述半導體堆疊之第二金屬層。
在前述實施方式中，所述第一PMOS電晶體沿所述第一 列設置。所述第二NMOS電晶體沿所述第二列設置。
在前述實施方式中，所述第一NMOS電晶體沿多個列中的所述第一列與所述第二列之間的第三列設置。所述第二NMOS電晶體沿所述多個列中所述第二列與所述第三列之間的第四列設置。
在前述實施方式中，所述第一PMOS電晶體、所述第一NMOS電晶體、所述第二PMOS電晶體以及所述第二NMOS電晶體中之至少兩者沿所述多個行中的第二行設置。
前述實施方式參考隨附圖式以說明根據本揭露之例示性實施例。前述實施方式對「例示性實施例」之參考指示所描述之例示性實施例可包括特定特徵、結構或特性，但每一例示性實施例未必包括特定特徵、結構或特性。此外，此等片語未必指代相同例示性實施例。此外，無論是否明確地描述其他例示性實施例之特徵、結構或特性，可獨立包括或以任何組合形式包括結合例示性實施例描述之任何特徵、結構或特性。
前述實施方式並不意謂是限制性的。實情為，本揭露之範疇僅根據以下申請專利範圍及其等效物定義。應瞭解，前述具體實施方式而非以下發明摘要章節意欲用以解譯申請專利範圍。發明摘要章節可闡述本揭露之一或多個但並非所有例示性實施例，且因此不意欲以任何方式限制本揭露及以下申請專利範圍及其等效物。
前述實施方式內描述之例示性實施例已經出於說明之目 的提供，且不意欲為限制性的。其他例示性實施例為可能的，且可在保持於本揭露之精神及範疇內時對例示性實施例進行修改。已憑藉說明特定功能及所述功能之關係之實施的功能建置區塊來描述前述實施方式。為了便於描述，本文已任意地定義此等功能建置區塊之邊界。只要適當地執行指定功能及其關係，便可定義替代邊界。
本揭露之實施例可以硬體、韌體、軟體或其任何組合予以實施。本揭露之實施例亦可實施為儲存於機器可讀媒體上之指令，所述指令可由一或多個處理器讀取並執行。機器可讀媒體可包括用於以可由機器(例如計算電路)讀取之形式儲存或傳輸資訊的任何機構。舉例而言，機器可讀媒體可包括非暫時性機器可讀媒體，諸如唯讀記憶體(read only memory；ROM)；隨機存取記憶體(random access memory；RAM)；磁碟儲存媒體；光學儲存媒體；快閃記憶體裝置；以及其他媒體。作為另一實例，機器可讀媒體可包括暫時性機器可讀媒體，諸如電學、光學、聲學或其他形式之傳播信號(例如載波、紅外線信號、數位信號等)。另外，韌體、軟體、常式、指令可在本文中被描述為執行特定動作。然而，應瞭解，此等描述僅僅出於方便起見，且此等動作事實上由計算裝置、處理器、控制器或執行韌體、軟體、常式、指令等之其他裝置引起。
前述實施方式充分揭示本揭露之一般性質：其他人可在不背離本揭露之精神及範疇的情況下藉由應用本領域的技術人員 所瞭解之知識來針對各種應用容易地修改及/或調適此類例示性實施例而不進行過度實驗。因此，基於本文所呈現之教示及指導，此等調適及修改意欲在例示性實施例之含義及多個等效物內。應理解，本文中之措詞或術語是出於描述而非限制之目的，使得本說明書之術語或措詞待由本領域的技術人員按照本文中之教示予以解譯。

Claims (10)

  1. 一種雙傳輸閘，包括：第一p型金屬氧化物半導體場效(PMOS)電晶體，設置於電子裝置設計實際區域的多個列中之第一列內，經配置以接收第一時脈信號；第一n型金屬氧化物半導體場效(NMOS)電晶體，設置於所述多個列中之第二列內，經配置以接收第二時脈信號；第二PMOS電晶體，設置於所述多個列中之第三列內，經配置以接收所述第二時脈信號；第二NMOS電晶體，設置於所述多個列中之第四列內，經配置以接收所述第一時脈信號，其中所述第一列、所述第二列、所述第三列以及所述第四列為彼此不相同的列；第一區域以及第二區域，對應於所述第一時脈信號，分別沿所述第一列以及所述第四列設置於半導體堆疊之第一互連層內；以及第三區域，位於沿所述電子裝置設計實際區域的多個行中之第一行所述半導體堆疊之第二互連層內，經配置以電性連接所述第一區域以及所述第二區域。
  2. 如申請專利範圍第1項所述的雙傳輸閘，其中所述第一區域經配置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一PMOS電晶體之第一閘極區域，且其中所述第二區域經以配置沿所述第二行電性連接至設置於所述半導體堆疊之所述多晶矽層內的多晶矽材料之第二區域，多晶矽材料之所述第二區域經配置以形成所述第二NMOS電晶體之第二閘極區域。
  3. 如申請專利範圍第1項所述的雙傳輸閘，其中所述第一互連層包括：所述半導體堆疊之第一金屬層，且其中所述第二互連層包括：所述半導體堆疊之多晶矽層；所述半導體堆疊之氧化物擴散層；或所述半導體堆疊之第二金屬層。
  4. 如申請專利範圍第1項所述的雙傳輸閘，更包括：第四區域，對應於所述第二時脈信號，沿所述第三列設置於所述第一互連層內，其中所述第四區域經配置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一NMOS電晶體之第一閘極區域以及所述第二PMOS電晶體之第一閘極區域。
  5. 如申請專利範圍第1項所述的雙傳輸閘，更包括：第四區域，對應於所述雙傳輸閘之第一輸入端，沿所述多個行中之第二行設置，所述第四區域經配置以形成所述第一PMOS電晶體之第一源極/汲極區域以及所述第一NMOS電晶體之第一源極/汲極區域；以及第五區域，對應於所述雙傳輸閘之第二輸入端，沿所述第二行設置，所述第五區域經配置以形成所述第二PMOS電晶體之第一源極/汲極區域以及所述第二NMOS電晶體之第一源極/汲極區域。
  6. 如申請專利範圍第1項所述的雙傳輸閘，更包括：第四區域以及第五區域，對應於所述第二時脈信號，設置於半導體堆疊之所述第一互連層內，其中所述第四區域經配置以沿所述多個行中之第二行電性連接至設置於所述半導體堆疊之多晶矽層內的多晶矽材料之第一區域，多晶矽材料之所述第一區域經配置以形成所述第一NMOS電晶體之第一閘極區域，且其中所述第五區域經配置以沿所述第二行電性連接至設置於所述多晶矽層內的多晶矽材料之第二區域，多晶矽材料之所述第五區域經配置以形成所述第二PMOS電晶體之第二閘極區域；以及第六區域，沿所述多個行中之第二行設置於所述半導體堆疊之所述第一互連層內，經配置以電性連接所述第四區域以及所述第五區域。
  7. 一種雙傳輸閘，包括：第一對互補金屬氧化物半導體場效(CMOS)電晶體，設置於電子裝置設計實際區域中的多個行之第一行內，經配置以形成第一傳輸閘，所述第一傳輸閘經配置以反應於第一時脈信號處於第一邏輯準位以及第二時脈信號處於第二邏輯準位而在第一端與第二端之間路由第一信號；第二對CMOS電晶體，設置於所述多個行所述電子裝置設計實際區域中之第二行內，經配置以形成第二傳輸閘，所述第二傳輸閘經配置以反應於所述第一時脈信號處於所述第二邏輯準位以及所述第二時脈信號處於所述第一邏輯準位而在所述第二端與第三端之間路由第二信號；第一區域以及第二區域，對應於所述第一時脈信號，分別沿所述電子裝置設計實際區域中的多個列的第一列以及不同於所述第一列的第二列設置於半導體堆疊之第一互連層內；第三區域，沿所述多個行所述電子裝置設計實際區域中之所述第二行設置於所述半導體堆疊之第二互連層內，經配置以電性連接所述第一區域以及所述第二區域；第四區域及第五區域，對應於所述第二時脈信號，分別沿所述多個列中之第三列以及第四列設置於所述半導體堆疊之所述第一互連層內；以及第六區域，沿所述多個行所述電子裝置設計實際區域中之第三行設置於所述半導體堆疊之所述第一互連層內，經配置以電性連接所述第四區域以及所述第五區域。
  8. 如申請專利範圍第7項所述的雙傳輸閘，其中所述第一對CMOS電晶體包括：第一p型金屬氧化物半導體場效(PMOS)電晶體，設置於所述多個列電子裝置設計實際區域中之所述第一列內；以及第一n型金屬氧化物半導體場效(NMOS)電晶體，設置於所述多個列中之第二列內，且其中所述第二對CMOS電晶體包括：第二PMOS電晶體，設置於所述多個列中之第三列內；以及第二NMOS電晶體，設置於所述多個列中之第四列內。
  9. 一種具有第一輸入端、第二輸入端以及輸出端之雙傳輸閘，所述雙傳輸閘包括：第一p型金屬氧化物半導體場效(PMOS)電晶體，具有對應於所述第一輸入端之第一源極/汲極區域、對應於所述輸出端之第二源極/汲極區域以及經配置以接收第一時脈信號之第一閘極區域；第一n型金屬氧化物半導體場效(NMOS)電晶體，具有對應於所述第一輸入端之第三源極/汲極區域、對應於所述輸出端之第四源極/汲極區域以及經配置以接收第二時脈信號之第二閘極區域；第二PMOS電晶體，具有對應於所述第二輸入端之第五源極/汲極區域、對應於所述輸出端之第六源極/汲極區域以及經配置以接收所述第二時脈信號之第三閘極區域；第二NMOS電晶體，具有對應於所述第二輸入端之第七源極/汲極區域、對應於所述輸出端之第八源極/汲極區域以及經配置以接收所述第一時脈信號之第四閘極區域；第一區域以及第二區域，對應於所述第一時脈信號，分別沿電子裝置設計實際區域中的多個列的第一列以及不同於所述第一列的第二列設置於半導體堆疊之第一互連層內；以及第三區域，沿多個行所述電子裝置設計實際區域中之第一行設置於所述半導體堆疊之第二互連層內，經配置以電性連接所述第一區域以及所述第二區域。
  10. 如申請專利範圍第9項所述的具有第一輸入端、第二輸入端以及輸出端之雙傳輸閘，其中所述第一PMOS電晶體、所述第一NMOS電晶體、所述第二PMOS電晶體以及所述第二NMOS電晶體中之至少兩者沿所述多個行中的第二行設置。
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