KR20200001954A - 듀얼 송신 게이트를 위한 듀얼 룰 집적 회로 - Google Patents
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Abstract
예시적인 실시예는 예시적인 듀얼 송신 게이트 및 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 개시한다. 이러한 예시적인 집적 회로 레이아웃은 더블-룰이라고도 하는, 집적 회로 레이아웃이라고도하는 더블-하이트(double-height) 집적 회로 레이아웃을 나타낸다. 이러한 더블-룰 집적 회로 레이아웃은 반도체 스택의 제 1 금속 층을 수용하기 위해 전자 디바이스 설계 공간의 다수의 행들 중 제 1 그룹의 행들 및 전자 디바이스 설계 공간의 다수의 행들 중 제 2 그룹의 행들을 포함한다. 제 1 그룹의 행들은 제 1 p형 금속-산화물-반도체 전계-효과(PMOS) 트랜지스터 및 제 1 n형 금속-산화물-반도체 전계-효과(NMOS) 트랜지스터와 같은 상보형 금속-산화물-반도체 전계-효과(CMOS) 트랜지스터의 제 1 쌍을 포함할 수 있고, 제 2 그룹의 행들은 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터와 같은 CMOS 트랜지스터의 제 2 쌍을 포함할 수 있다. 이러한 예시적인 집적 회로 레이아웃은 반도체 스택의 산화물 확산(OD) 층, 폴리실리콘 층, 금속 확산(MD) 층, 제 1 금속 층 및/또는 제 2 금속 층 내에 위치하고 있는 다양한 기하학적 형상의 다양한 구성 및 배열을 개시한다. 후속하는 예시적인 실시예에서, 제 1 금속 층 내의 다양한 기하학적 형상은 전자 디바이스 설계 공간의 다수의 행들 내에 위치하고 있고, OD 층, 폴리실리콘 층, MD 층 및/또는 제 2 금속 층 내의 다양한 기하학적 형상은 전자 디바이스 설계 공간의 다수의 열들 내에 위치하고 있다.
Description
본 발명은 집적 회로에 관한 것이고, 보다 구체적으로는 듀얼 송신 게이트를 위한 듀얼 룰 집적 회로에 관한 것이다.
때때로 아날로그 스위치로 불리는, 송신 게이트는 입력 단자로부터 출력 단자로 신호를 선택적으로 통과시키는 전자 소자를 나타낸다. 종종, 송신 게이트는 p형 금속-산화물-반도체 전계-효과(p-type metal-oxide-semiconductor field-effect; PMOS) 트랜지스터 및 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터를 포함한다. PMOS 트랜지스터 및 NMOS 트랜지스터는 상보적 클로킹 신호를 사용하여 상보적으로 바이어싱되어, PMOS 트랜지스터 및 NMOS 트랜지스터가 입력 단자로부터 출력 단자로 신호를 통과시키도록 일괄적으로 도통, 즉 온 상태가 되게 할 수 있다. 대안적으로, 상보적 클로킹 신호는 PMOS 트랜지스터 및 NMOS 트랜지스터가, 입력 단자로부터 출력 단자로 신호가 통과되는 것을 방지하기 위해 비도통(non-conducting), 즉 오프 상태가 되게 할 수 있다.
일부 상황에서, 상보적 클로킹 신호는 또다른 송신 게이트를 바이어싱하여 듀얼 송신 게이트를 형성하는데 사용될 수 있다. 이 듀얼 송신 게이트는 송신 게이트에 대응하는 제 1 입력 단자, 이 다른 송신 게이트에 대응하는 제 2 입력 단자, 및 송신 게이트와 이 다른 송신 게이트에 의해 공유되는 공통 출력 단자를 포함할 수 있다. 이러한 상황에서, 상보적 클로킹 신호는, 송신 게이트가 제 1 입력 단자로부터 공통 출력 단자로 신호를 통과시키게 하고, 이 다른 송신 게이트가 제 2 입력 단자로부터 공통 출력 단자로 제 2 신호를 통과시키는 것을 방지할 수 있다. 대안적으로, 상보적 클로킹 신호는 송신 게이트가 제 1 입력 단자로부터 공통 출력 단자로 신호를 통과시키는 것을 방지하고, 이 다른 송신 게이트가 제 2 입력 단자로부터 공통 출력 단자로 제 2 신호를 통과시키도록 할 수 있다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트의 개략도를 도시한다.
도 2 내지 도 32는 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 도시한다.
도 33은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트를 갖는 예시적인 동기식 플립-플롭의 개략도를 도시한다.
도 34a 및 도 34b는 본 발명의 예시적인 실시예에 따른 예시적인 동기식 플립-플롭의 예시적인 레이아웃 평면도를 도시한다.
도 1은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트의 개략도를 도시한다.
도 2 내지 도 32는 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 도시한다.
도 33은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트를 갖는 예시적인 동기식 플립-플롭의 개략도를 도시한다.
도 34a 및 도 34b는 본 발명의 예시적인 실시예에 따른 예시적인 동기식 플립-플롭의 예시적인 레이아웃 평면도를 도시한다.
아래의 발명개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
개요
예시적인 실시예는 예시적인 듀얼 송신 게이트 및 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 개시한다. 이러한 예시적인 집적 회로 레이아웃은 더블 룰(double rule)이라고도 하는, 더블-하이트(double-height) 집적 회로 레이아웃을 나타낸다. 이러한 더블 룰 집적 회로 레이아웃은 반도체의 제 1 금속 층을 수용하기 위해, 전자 디바이스 설계 공간(design real estate)의 다수의 행들 중 제 1 그룹의 행들, 및 전자 디바이스 설계 공간의 다수 행들 중 제 2 그룹의 행들을 포함한다. 제 1 그룹의 행들은 제 1 p형 금속-산화물-반도체 전계-효과(p-type metal-oxide-semiconductor field-effect; PMOS) 트랜지스터 및 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터와 같은 상보형 금속-산화물-반도체 전계-효과 트랜지스터(complementary metal-oxide-semiconductor field-effect; CMOS) 트랜지스터의 제 1 쌍을 포함할 수 있고, 제 2 그룹의 행들은 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터와 같은 CMOS 트랜지스터의 제 2 쌍을 포함할 수 있다. 이러한 예시적인 집적 회로 레이아웃은 반도체 스택의 산화물 확산(oxide diffusion; OD) 층, 폴리실리콘 층, 금속 확산(metal diffusion; MD) 층, 제 1 금속 층 및/또는 제 2 금속 층 내에 위치하고 있는(situated) 다양한 기하학적 형상의 다양한 구성 및 배열을 개시한다. 후속하는 예시적인 실시예에서, 제 1 금속 층 내의 다양한 기하학적 형상은 전자 디바이스 설계 공간의 다수의 행들 내에 위치하고 있고 , OD 층, 폴리실리콘 층, MD 층 및/또는 제 2 금속 층 내의 다양한 기하학적 형상은 전자 디바이스 설계 공간의 다수의 열들 내에 위치하고 있다.
예시적인 듀얼 송신 게이트
도 1은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트의 개략도를 도시한다. 도 1에 도시된 예시적인 실시예에서, 듀얼 송신 게이트(100)는 제 1 단자(150)와 제 2 단자(152) 사이에 제 1 신호 경로를 선택적으로 제공하기 위한 제 1 송신 게이트(102), 및 제 2 단자(152)와 제 3 단자(154) 사이에 제 2 신호 경로를 제공하기 위한 제 2 송신 게이트(104)를 포함한다. 예시적인 실시예에서, 제 1 신호 경로 및 제 2 신호 경로는 양방향 신호 경로를 나타낸다. 이 예시적인 실시예에서, 제 1 송신 게이트(102)는 제 1 단자(150)와 제 2 단자(152) 사이에서 다양한 신호를 선택적으로 라우팅할 수 있고, 제 2 송신 게이트(104)는 제 2 단자(152)와 제 3 단자(154) 사이에서 다양한 신호를 선택적으로 라우팅할 수 있다. 도 1에 도시된 바와 같이, 제 1 송신 게이트(102)는 제 1 p형 금속-산화물-반도체 전계-효과(PMOS) 트랜지스터(P1) 및 제 1 n형 금속-산화물-반도체 전계-효과(NMOS) 트랜지스터(N1)를 포함하고, 제 2 송신 게이트(104)는 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)를 포함한다.
제 1 송신 게이트(102)는 논리 0과 같은 제 1 논리 레벨에 있는 제 1 클로킹 신호(156) 및 논리 1과 같은 제 2 논리 레벨에 있는 제 2 클로킹 신호(158)에 응답하여 제 1 신호 경로를 선택적으로 제공한다. 예시적인 실시예에서, 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)는 제 1 클로킹 신호(156)가 제 2 클로킹 신호(158)의 보수(complement)인 차동 클로킹 신호를 나타낸다. 도 1에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1)는 제 1 클로킹 신호(156)가 논리 0와 같은 제 1 논리 레벨에 있을 때, 도통, 즉 온 상태가 되고, NMOS 트랜지스터(N1)는 제 2 클로킹 신호(158)가 논리 1과 같은 제 2 논리 레벨에 있을 때, 도통, 즉 온 상태가 되어, 제 1 단자(150)와 제 2 단자(152) 사이에 제 1 신호 경로를 제공한다. 이 상황에서, PMOS 트랜지스터(P2)는 제 2 클로킹 신호(158)가 논리 1과 같은 제 2 논리 레벨에 있을 때, 비도통, 즉 오프 상태가 되고, NMOS 트랜지스터(N2)가 제 1 클로킹 신호(156)가 논리 0와 같은 제 1 논리 레벨에 있을 때, 비도통, 즉 오프 상태가 된다.
제 2 송신 게이트(104)는 논리 1과 같은 제 2 논리 레벨에 있는 제 1 클로킹 신호(156) 및 논리 0와 같은 제 1 논리 레벨에 있는 제 2 클로킹 신호(158)에 응답하여 제 2 신호 경로를 선택적으로 제공한다. 도 1에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P2)는 제 2 클로킹 신호(158)가 논리 0와 같은 제 1 논리 레벨에 있을 때, 도통, 즉 온 상태가 되고, NMOS 트랜지스터(N2)는 제 1 클로킹 신호(156)가 논리 1과 같은 제 2 논리 레벨에 있을 때, 도통, 즉 온 상태가 되어, 제 2 단자(152)와 제 3 단자(154) 사이에 제 2 신호 경로를 제공한다. 이 상황에서, PMOS 트랜지스터(P1)는 제 1 클로킹 신호(156)가 논리 1과 같은 제 2 논리 레벨에 있을 때, 비도통, 즉 오프 상태가 되고, NMOS 트랜지스터(N1)는 제 2 클로킹 신호(158)가 논리 0와 같은 제 1 논리 레벨에 있을 때, 비도통, 즉 오프 상태가 된다.
예시적인 듀얼 송신 게이트를 위한 예시적인 통합 회로 레이아웃
도 2 내지 도 32는 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 도시한다. 도 2 내지 도 32는, 예를 제공하기 위한 듀얼 송신 게이트(100)와 같은, 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 도시한다. 이하에 설명될 예시적인 듀얼 송신 게이트에 대한 예시적인 집적 회로 레이아웃은 반도체 스택의, 산화물 확산(OD) 층, 폴리실리콘 층, 금속 확산(MD) 층, 제 1 금속 층 및/또는 제 2 금속 층과 같은 하나 이상의 상호접속 층 내에 위치하고 있는 다양한 기하학적인 형상을 포함할 수 있다. 이하 보다 상세히 설명되는 바와 같이, 이러한 기하학적 형상은 전자 디바이스 설계 공간 내에 위치하고 있을 수 있다. 여기서, "제 1 금속 층" 및 "제 2 금속 층"이라는 용어는 단지 반도체 층 스택의 금속 층들을 구별하기 위해 사용된다. "제 1 금속 층" 및 "제 2 금속 층"이라는 용어는 반도체 층 스택의, 각각 제 1 금속 층 및 제 2 금속 층일 필요는 없다. 오히려, 관련 기술 분야의 당업자는 "제 1 금속 층" 및 "제 2 금속 층"이라는 용어가 반도체 층 스택의 임의의 2개의 금속 층일 수 있음을 인지할 것이다. 예시적인 실시예에서, 제 1 금속 층 및 제 2 금속 층은 반도체 스택 내의 METAL 1 층 및 METAL 2 층을 나타낸다.
도 2 내지 도 32에 도시된 바와 같이, 전자 디바이스 설계 공간은, 예시적인 집적 회로 레이아웃의 다양한 기하학적 형상의 배치를 위해, 데카르트(Cartesian) 좌표계의 "x" 축을 따르는 것과 같이 제 1 방향(250)을 따라 다수의 행들, 및 데카르트 좌표계의 "y" 축을 따르는 것과 같이 제 2 방향(252)을 따라 다수의 열들을 포함한다. 예시적인 실시예에서, 반도체 스택의 OD 층 및/또는 하나의 제 1 금속 층은 제 1 방향(250)으로 다수의 행을 따라 위치하고 있다. 이 예시적인 실시예에서, 반도체 스택의 하나 이상의 폴리실리콘 층, MD 층 및/또 는제 2 금속 층은 제 2 방향(252)으로 다수의 열들을 따라 위치하고 있다. 일부 상황에서, 전자 디바이스 설계 공간의 셀 구조물은 제 1 금속 층을 수용하기 위해 제 1 방향(250)을 따라 제한된 수의 행들을 포함할 수 있다. 예를 들어, 전자 디바이스 설계 공간의 셀 구조물은, 싱글-하이트(single-height) 집접 회로 레이아웃을 형성하기 위해, 제 1 방향(250)을 따라, 일부 예를 제공하기 위해 행(202.1 내지 202.3) 또는 행(202.4 내지 202.6)과 같은 3개의 행을 포함할 수 있다. 이 예에서, 싱글-하이트 집적 회로 레이아웃은 이들 3개의 행을 사용하여 제 1 금속 층을 수용할 수 있다. 그러나, 더 많은 열을 사용하여 제 1 금속 층을 수용하기 위해, 도 2 내지 도 32에 도시된 예시적인 집적 회로 레이아웃은, 제 1 방향(250)을 따라 행들의 수를 증가시키기 위해 더블 룰(double rule)로도 불리는, 더블-하이트(double-height) 집적 회로 레이아웃을 이용한다. 이하 보다 상세히 설명되는 바와 같이, 이러한 더블 룰 집적 회로 레이아웃은 다수의 행들 중에서 제 1 그룹의 행들 및 다수의 행들 중 제 2 그룹의 행들을 포함하고, 제 1 금속 층을 수용하기 위해 양자 모두 사용될 수 있다. 이하 보다 상세히 설명되는 바와 같이, 제 1 그룹의 행들은 도 1에서 설명된 바와 같이 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)와 같은 상보형 금속-산화물-반도체 전계-효과(CMOS) 트랜지스터의 제 1 쌍을 포함할 수 있고, 제 2 그룹의 행들은 도 1에서 설명된 바와 같이 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)와 같은 CMOS 트랜지스터의 제 2 쌍을 포함할 수 있다.
도 2에 도시된 바와 같이, 예시적인 집적 회로 레이아웃(200)은, 제 1 방향(250)을 따라 다수의 행들(202.1 내지 202.6) 내에 위치하고 있는, 일부 예들을 제공하기 위해 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag), 또는 백금(Pt)과 같은 하나 이상의 전도성 재료의 하나 이상의 영역을 갖는 제 1 금속 층을 포함한다. 도 2에 도시된 예시적인 실시예에서, 제 1 금속 층 내에 위치하고 있는 전도성 재료의 하나 이상의 영역은 수직 음영을 사용하여 도시된다. 또한, 다수의 행들(202.1 내지 202.6)은 도 1에 기술된 바와 같이, PMOS 트랜지스터(P1), PMOS 트랜지스터(P2), NMOS 트랜지스터(N1) 및/또는 NMOS 트랜지스터(N2)와 같은 듀얼 송신 게이트의 다양한 트랜지스터의 활성 층을 형성하기 위해 제 1 방향(250)을 따라 다수의 행들(202.1 내지 202.6) 내에 위치하고 있는, 대각선 음영을 사용하여 도시된, 다양한 산화물 확산(OD) 영역을 포함한다.
도 2에 추가적으로 도시된 바와 같이, 예시적인 집적 회로 레이아웃(200)은, 제 2 방향(252)을 따라 다수의 열들(204.1 내지 204.7) 내에 위치하고 있는, 일부 예들을 제공하기 위해 텅스텐(W), 알루미늄(Al), 구리(Cu), 금(Au), 은(Ag) 또는 백금(Pt)과 같은 하나 이상의 전도성 재료의 하나 이상의 영역을 갖는 MD 층을 포함한다. 도 2에 도시된 예시적인 실시예에서, MD 층 내에 위치하고 있는 전도성 재료의 하나 이상의 영역은 순백색 음영을 사용하여 도시된다. 또한, 예시적인 집적 회로 레이아웃(200)은 제 2 방향(252)을 따라 다수의 열들(204.1 내지 204.7) 내에 위치고 있는, 도트 음영을 사용하여 도시된, 폴리실리콘 재료의 하나 이상의 영역을 갖는 폴리실리콘 층을 포함한다. 도 2에 도시된 예시적인 실시예에서, 예시적인 집적 회로 레이아웃(200)은, 다수의 행들(202.1 내지 202.6) 및 다수의 열들(204.1 내지 204.7) 사이에 상호접속을 형성하기 위해, 도 2에서 사각형 "x"로 도시된, 다양한 비아 구조물을 더 포함한다. 예시적인 실시예에서, 본원에 설명된 다양한 비아 구조물들은 쓰루 홀 비아 구조물, 블라인드 비아 구조물, 매립 비아 구조물 또는 임의의 다른 적절한 비아 구조물들을 포함할 수 있고, 이들은 본 발명의 사상 및 범위를 벗어나지 않고 관련 기술의 당업자에게 명백해질 것이다.
도 2에 도시된 예시적인 실시예에서, 제 1 방향(250)으로 행(202.2)을 따라 연장되는 제 1 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료의 제 1 영역은 도 1에서 기술된 바와 같은 제 1 단자(150)를 나타낸다. 도 2에 도시된 바와 같이, 제 1 단자(150)는 비아 구조물을 사용하여 제 2 방향(252)으로 열(204.3)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(206)에 전기적으로 접속된다. 전도성 영역(206)은, 각각 PMOS 트랜지스터(P1)의 소스/드레인 영역을 형성하도록 제 1 방향(250)으로 행(202.1)을 따라, 그리고 NMOS 트랜지스터(N1)의 소스/드레인 영역을 형성하도록 행(202.3)을 따라 연장된, PMOS 트랜지스터(P1)에 대응하는 제 1 OD 영역 및 NMOS 트랜지스터(N1)에 대응하는 제 2 OD 영역에 전기적으로 접속된다.
도 2에 도시된 예시적인 실시예에서, 제 1 방향(250)으로 행(202.5)을 따라 연장되는 제 1 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료의 제 2 영역은 도 1에 기술된 바와 같은 제 3 단자(154)를 나타낸다. 도 2에 도시된 바와 같이, 제 3 단자(154)는 비아 구조물을 이용하여 제 2 방향(252)으로 열(204.3)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(208)에 전기적으로 접속된다. 전도성 영역(208)은, 각각 PMOS 트랜지스터(P2)의 소스/드레인 영역을 형성하도록 제 1 방향(250)으로 행(250.4)을 따라, 그리고 NMOS 트랜지스터(N2)의 소스/드레인 영역을 형성하도록 행(202.6)을 따라 연장된, PMOS 트랜지스터(P2)에 대응하는 제 3 OD 영역 및 NMOS 트랜지스터(N2)에 대응하는 제 4 OD 영역에 전기적으로 접속된다.
도 2에 도시된 예시적인 실시예에서, 제 1 방향(250)으로 행(202.1)을 따라 연장되는 제 1 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료의 제 3 영역은 도 1에서 설명된 바와 같은 제 1 클로킹 신호(156)를 나타낸다. 도 2에 도시된 바와 같이, 제 1 클로킹 신호(156)는 비아 구조물을 사용하여 제 2 방향(252)으로 열(204.1)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(210)에 전기적으로 접속된다. 전도성 영역(210)은 제 1 방향(250)으로 행(202.6)을 따라 연장되는 제 1 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(212)에 전기적으로 접속된다. 전도성 영역(212)은 비아 구조물을 사용하여 제 2 방향(252)으로 열(204.4)을 따라 연장되는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 폴리실리콘 영역(214)에 전기적으로 접속된다. 폴리실리콘 영역(214)은 NMOS 트랜지스터(N2)에 대응하는 제 4 OD 영역과 중첩되어 NMOS 트랜지스터(N2)의 게이트 영역을 형성한다. 도 2에 추가적으로 도시된 바와 같이, 제 1 클로킹 신호(156)는 비아 구조물을 사용하여 제 2 방향(252)으로 열(204.4)을 따라 연장되는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 폴리실리콘 영역(216)에 전기적으로 접속된다. 폴리실리콘 영역(216)은 PMOS 트랜지스터(P1)에 대응하는 제 1 OD 영역과 중첩되어 PMOS 트랜지스터(P1)의 게이트 영역을 형성한다.
다시 도 2를 참조하면, 제 1 방향(250)으로 행(202.4)를 따라 연장되는 제 1 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료의 제 4 영역은 도 1에 기술된 바와 같은 제 2 클로킹 신호(158)를 나타낸다. 도 2에 도시된 바와 같이, 제 2 클로킹 신호(158)는 비아 구조물을 사용하여 제 2 방향(252)으로 열(204.4)을 따라 연장되는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 폴리실리콘 영역(218)에 전기적으로 접속된다. 폴리실리콘 영역(218)은 NMOS 트랜지스터(N1)에 대응하는 제 2 OD 영역과 중첩되어 NMOS 트랜지스터(N1)의 게이트 영역 을 형성하고, PMOS 트랜지스터(P2)에 대응하는 제 3 OD 영역과 중첩하여 PMOS 트랜지스터(P2)의 게이트 영역을 형성한다.
도 2에 도시된 예시적인 실시예에서, 제 2 방향(252)으로 열(204.5)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 제 4 영역은 도 1에 기술된 바와 같은 제 2 단자(152)를 나타낸다. 제 2 단자(152)는 PMOS 트랜지스터(P1)에 대응하는 제 1 OD 영역, NMOS 트랜지스터(N1)에 대응하는 제 2 OD 영역, PMOS 트랜지스터(P2)에 대응하는 제 3 OD 영역, 및 NMOS 트랜지스터(N2)에 ㄷ대응하는 제 4 OD 영역에 전기적으로 접속되어, 각각 PMOS 트랜지스터(P1)의 소스/드레인 영역, NMOS 트랜지스터(N1)의 소스/드레인 영역, PMOS 트랜지스터(P2)의 소스/드레인 영역 및 NMOS 트랜지스터(N2)의 소스/드레인 영역을 형성한다.
예시적인 듀얼 변속기 게이트에 대한 대안의 예시적인 집적 회로 레이아웃
도 3 내지 도 32은 예시적인 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)을 각각 설명하여, 이들 예시적인 집적 회로 레이아웃과 예시적인 집적 회로 레이아웃(200) 사이의 차이점을 다음에 간략하게 설명한다. 보다 상세히 설명하지 않았지만, 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)은 도 2에 도시된 것보다 제 1 단자(150), 제 2 단자(152), 제 3 단자(154), 제 1 클로킹 신호(156) 및/또는 제 2 클로킹 신호(158)에 대해 상이한 구성 및 배치를 포함할 수 있다. 관련 기술 분야의 당업자는 본 발명의 사상 및 범위로부터 벗어남없이 도 3 내지 도 32로부터 제 1 단자(150), 제 2 단자(152), 제 3 단자(154), 제 1 클로킹 신호(156) 및/또는 제 2 클로킹 신호(158)의 그들 상이한 구성 및 배치를 쉽게 인지할 것이다. 편의상, 제 1 단자(150), 제 2 단자(152), 제 3 단자(154), 제 1 클로킹 신호(156), 제 2 클로킹 신호(158), PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)가 도 3 내지 도 32에 도시된다. 도 3 내지 도 32에 도시된 바와 같이, 제 1 단자(150)는 도 1에 도시된 바와 같은 NMOS 트랜지스터(N1)의 소스/드레인 영역 및 PMOS 트랜지스터(P1)의 소스/드레인 영역을 전기적으로 접속한다. 제 2 단자(152)는 도 1에 도시된 바와 같은 NMOS 트랜지스터(N1)의 소스/드레인 영역, PMOS 트랜지스터(P1)의 소스/드레인 영역, PMOS 트랜지스터(P2)의 소스/드레인 영역 및 NMOS 트랜지스터(N2)의 소스/드레인 영역을 전기적으로 접속한다. 제 3 단자(154)는 도 1에 도시된 바와 같은 NMOS 트랜지스터(N2)의 소스/드레인 영역 및 PMOS 트랜지스터(P2)의 소스/드레인 영역을 전기적으로 접속한다. 제 1 클로킹 신호(156)는 PMOS 트랜지스터(P1)의 게이트 영역 및 NMOS 트랜지스터(N2)의 게이트 영역을 전기적으로 접속한다. 제 2 클로킹 신호(158)는 NMOS 트랜지스터(N1)의 게이트 영역 및 PMOS 트랜지스터(P2)의 게이트 영역을 전기적으로 접속한다.
예시적인 듀얼 송신 게이트의 예시적인 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)은 유사하게 산화물 확산(OD) 층, 폴리실리콘 층, 금속 확산(MD) 층, 제 1 금속 층 및/또는 제 2 금속 층 내에 위치하고 있는 다양한 기하학적 형상들을 포함한다. 예시적인 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)의 이들 기하학적 형상은 도 2에서 상술된 바와 같은 예시적인 집적 회로 레이아웃(200)과 실질적으로 유사한 방식으로 전자 디바이스 설계 공간 내에 위치될 수 있다. 예시적인 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)에서, 반도체 스택의 OD 층 및/또는 하나의 제 1 금속 층은 제 1 방향(250)으로 다수의 행들을 따라 위치하고 있다. 예시적인 집적 회로 레이아웃(300) 내지 예시적인 집적 회로 레이아웃(3200)에서, 반도체 스택의 하나 이상의 폴리실리콘 층, MD 층 및/또는 제 2 금속 층은 제 2 방향(252)으로 다수의 열들을 따라 위치하고 있다.
도 3에 도시된 예시적인 집적 회로 레이아웃(300) 및 도 4에 도시된 예시적인 집적 회로 레이아웃(400)은, 도 2에 도시된 바와 같은 제 1 클로킹 신호(156)와 전도성 영역(212) 사이에 대안적인 접속부를 포함한다. 도 3에 도시된 예시적인 실시예에서, 이러한 대안적인 접속부는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료를 이용하여 구현될 수있다. 대안적으로, 도 4에 도시된 예시적인 실시예에서, 이러한 대안적인 접속부는 제 2 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있다.
도 5에 도시된 예시적인 집적 회로 레이아웃(500) 내지 도 25에 도시된 예시적인 집적 회로 레이아웃(2500)은 도 2에 도시된 바와 같은 PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), PMOS 트랜지스터(P2), 및 NMOS 트랜지스터(N2)를 포함한다. 도 2에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 각각 행(202.1), 행(202.3), 행(202.4) 및 행(202.6)을 따라 위치하고 있다. 그러나, 도 5에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N1), PMOS 트랜지스터(P1), NMOS 트랜지스터(N2) 및 PMOS 트랜지스터(P2)는 예시적인 집적 회로 레이아웃(500)에서 각각 행(202.1), 행(202.3), 행(202.4) 및 행(202.6)을 따라 대안적으로 위치하고 있다.
도 2에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1), NMOS 트랜지스터(N1), PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.4)를 따라 위치하고 있다. 그러나, 도 6에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1)는 열(204.6)을 따라 위치하고 있고, NMOS 트랜지스터(N1), PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.4)을 따라 위치하고 있다. 도 7에 도시된 예시적인 실시예에서, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)는 열(204.6)을 따라 위치하고, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P2)는 열(204.4)을 따라 위치하고 있다. 도 8에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N1)는 열(204.6)을 따라 위치하고 있고, PMOS 트랜지스터(P1), PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.4)을 따라 위치하고 있다. 도 9에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P2)는 열(204.6)을 따라 위치하고 있고, PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N2)는 열(204.4)을 따라 위치하고 있다. 도 10, 도 11, 도 14, 도 15 및 도 18에 도시된 예시적인 실시예들에서, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)는 열(204.5)을 따라 위치하고 있고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.3)을 따라 위치하고 있다. 도 12, 도 13, 도 16 및 도 17에 도시된 예시적인 실시예들에서, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)는 열(204.6)을 따라 위치하고 있고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.4)을 따라 위치하고 있다. 도 10, 도 11, 도 14, 도 15, 도 20, 도 21, 도 22, 도 23, 도 24 및 도 25에 도시된 예시적인 실시예들에서, NMOS 트랜지스터(N1) 및 PMOS 트랜지스터(P1)는 열(204.5)을 따라 위치하고 있고, PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N2)는 열(204.3)을 따라 위치하고 있다.
도 26에 도시된 예시적인 집적 회로 레이아웃(2600)에서, 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)는 각각, PMOS 트랜지스터(P1)의 OD 층과 NMOS 트랜지스터(N2)의 OD 층까지, 그리고 NMOS 트랜지스터(N1)의 OD 층 및 PMOS 트랜지스터(P2)의 OD 층까지 실질적으로 비슷한 거리를 횡단한다. 예를 들어, 제 2 방향(252)으로 열(204.1)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(2602)의 길이는 열(204.7)을 따라 연장되는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료의 전도성 영역(2604)의 길이와 동등하거나 거의 동등하다. 도 27에 도시된 예시적인 집적 회로 레이아웃(2700), 도 28에 도시된 예시적인 집적 회로 레이아웃(2800), 도 29에 도시된 예시적인 집적 회로 레이아웃(2900), 도 30에 도시된 예시적인 집적 회로 레이아웃(3000), 도 31에 도시된 예시적인 집적 회로 레이아웃(3100), 및 도 32에 예시된 집적 회로 레이아웃(3200)은 도 26에 도시된 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)에 대한 대안적인 접속부를 포함한다. 도 27에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)에 대한 이러한 대안적인 접속부는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료를 이용하여 구현될 수 있다. 도 28에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)에 대한 이러한 대안적인 접속부는 제 2 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있다. 도 29에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156)에 대한 이러한 대안적인 접속부는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있고, 제 2 클로킹 신호(158)는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료를 사용하여 구현될 수 있다. 도 30에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156)에 대한 이러한 대안적인 접속부는 제 2 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있고, 제 2 클로킹 신호(158)는 하나 이상의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료를 사용하여 구현될 수 있다. 도 31에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156)에 대한 이러한 대안적인 접속부는 제 2 금속 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있고, 제 2 클로킹 신호(158)는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있다. 도 32에 도시된 예시적인 실시예에서, 제 1 클로킹 신호(156) 및 제 2 클로킹 신호(158)에 대한 이러한 대안적인 접속부는 MD 층 내에 위치하고 있는 하나 이상의 전도성 재료를 사용하여 구현될 수 있다.
예시적인 듀얼 송신 게이트의 예시적인 구현예
도 33은 본 발명의 예시적인 실시예에 따른 예시적인 듀얼 송신 게이트를 갖는 예시적인 동기식 플립-플롭의 개략도를 도시한다. 도 33에 도시된 예시적인 실시예에서, 예시적인 플립-플롭(3300)은 휘발성 메모리 및/또는 비휘발성 메모리와 같은 메모리 디바이스에 기록되고/기록되거나 메모리 디바이스로부터 판독될 데이터(D)를 저장하는데 사용될 수 있다. 휘발성 메모리는, 일부 예들을 제공하기 위해, 종종 플래시 메모리라고도 불리는, 동적 랜덤-액세스 메모리(dynamic random-access memory; DRAM), 정적 랜덤-액세스 메모리(static random-access memory; SRAM) 및/또는 비휘발성 랜덤-액세스 메모리(non-volatile random-access memory; NVRAM)와 같은, 그들의 저장된 정보를 유지하기 위해 전력을 필요로 하는, 랜덤 액세스 메모리(random-access memory; RAM)로서 구현될 수 있다. 전원이 공급되지 않을 때에도 그들의 저장된 정보를 유지할 수 있는 비휘발성 메모리는, 일부 예들을 위해, 프로그램가능 판독전용 메모리(programmable read-only memory; PROM), 일회 프로그램가능 ROM(one-time programmable ROM; OTP), 소거가능 프로그램가능 판독전용 메모리(eraseable programmable read-only memory; EPROM) 및/또는 전기적으로 소거가능 프로그램가능 판독전용 메모리(electrically erasable programmable read-only memory; EEPROM)로서 구현될 수 있다. 도 33에 도시된 바와 같이, 플립-플롭(3300)은 센스 인에이블(sense enable; SE) 회로(3302), 제 1 클로킹 회로(3304), 제 2 클로킹 회로(3306), 멀티플렉싱 회로(3308), 마스터 래칭 회로(3310), 슬레이브 래칭 회로(3312) 및 출력 회로(3314)를 포함한다.
도 33에 도시된 바와 같이, SE 회로(3302)는 도 33에서 SE로 표시된 SE 제어 신호에 대해 논리 반전 연산을 수행하여, 도 33에 SEB로 표시된 SE 제어 신호의 보수를 제공한다. 마찬가지로, 도 33에서, 제 1 클로킹 회로(3304)는 도 33에서 CLKA로 표시된 클로킹 신호에 대해 논리 반전 연산을 수행하여, 도 33에 CLKB로 표시된 클로킹 신호의 보수를 제공한다. 유사하게, 제 2 클로킹 회로(3306)는 CLKB에 대해 논리 반전 연산을 수행하여, 도 33에서 CLKBB로 표시된 CLKB의 보수를 제공한다. SE 회로(3302), 제 1 클로킹 회로(3304) 및 제 2 클로킹 회로(3306)가 도 33의 논리 INVERTER 게이트를 사용하여 도시되지만, 관련 기술의 당업자는, SE 회로(3302), 제 1 클로킹 회로(3304), 및 제 2 클로킹 회로(3306)가 본 발명의 사상 및 범위를 벗어나지 않고, 일부 예들을 제공하기 위해, 논리 AND 게이트, 논리 OR 게이트, 논리 XOR 게이트 및/또는 논리 XNOR 게이트와 같은 다른 기본 논리 게이트 및/또는 다른 기본 논리 게이트의 조합을 사용하여 유사하게 구현될 수 있음을 인지할 것이다.
예시적인 실시예에서, 멀티플렉싱 회로(3308)는 도 33에서 D로 표시된 데이터의 스트림, 및/또는 도 33에서 센스 입력(sense input; SI)로 표시된 테스트 데이터의 스트림을 마스터 래칭 회로(3310)에 선택적으로 제공한다. 도 33에 도시된 바와 같이, 멀티플렉싱 회로(3308)는 송신 게이트(3316) 및 송신 게이트(3318)를 포함한다. SI는 메모리 디바이스의 동작 테스트에 사용될 플립-플롭(3300)을 통과하는 공지된 데이터 시퀀스를 나타낸다. 송신 게이트(3316)는 논리 1과 같은 제 1 논리 레벨에 있는 SE와 논리 0과 같은 제 2 논리 레벨에 있는 SEB것에 응답하여 SI를 마스터 래칭 회로(3310)에 선택적으로 제공한다. 송신 게이트(3318)는 논리 0과 같은 제 2 논리 레벨에 있는 SE와 논리 1과 같은 제 1 논리 레벨에 있는 SEB에 응답하여 마스터 래칭 회로(3310)에 D를 선택적으로 제공한다.
도 33에 추가적으로 도시된 바와 같이, 마스터 래칭 회로(3310)는 NMOS 트랜지스터(N3), NMOS 트랜지스터(N4), PMOS 트랜지스터(P3), PMOS 트랜지스터(P4), 송신 게이트(3320) 및 논리 INVERTER 게이트(3322)를 포함한다. 도 33에 도시된 바와 같이, 송신 게이트(3320)는 멀티플렉싱 회로(3308)로부터의 D 또는 SI를 CLKB 및 CLKBB와 정렬시킨다. CLKB가 논리 0과 같은 제 2 논리 레벨있고 CLKBB가 논리 1과 같은 제 1 논리 레벨에 있을 때, 송신 게이트(3320)는 멀티플렉싱 회로(3308)로부터 D 또는 SI를 선택적으로 제공한다. 도 33에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N3), NMOS 트랜지스터(N4), PMOS 트랜지스터(P3), PMOS 트랜지스터(P4) 및 논리 INVERTER 게이트(3322)는 CLKB 및 CLKBB에 응답하는 제 1 래치 회로를 형성하도록 배열된다. CLKB가 논리 1과 같은 제 1 논리 레벨에 있고, CLKBB가 논리 0과 같은 제 2 논리 레벨에 있을 때, 제 1 래치 회로는 멀티플렉싱 회로(3308)로부터 D 또는 SI를 슬레이브 래칭 회로(3312)로 통과시킨다. 그렇지 않으면, CLKB가 논리 0과 같은 제 2 논리 레벨에 있고, CLKBB가 제 1 논리 레벨에 있을 때, 송신 게이트(3320)는 제 1 래치 회로로부터 격리된다. 이러한 구성 및 배열에서, 제 1 래치 회로는 멀티플렉싱 회로(3308)에 의해 제공된 D 또는 SI를 저장한다.
또한, 슬레이브 래치 회로(3312)는 NMOS 트랜지스터(N5), NMOS 트랜지스터(N6), PMOS 트랜지스터(P5), PMOS 트랜지스터(P6), 송신 게이트(3324), 및 논리 INVERTER 게이트(3326)를 포함한다. 도 33에 도시된 바와 같이, 송신 게이트(3324)는 마스터 래칭 회로(3310)로부터의 D 또는 SI를 CLKB 및 CLKBB와 정렬시킨다. CLKB가 논리 1과 같은 제 1 논리 레벨에 있고, CLKBB가 논리 0과 같은 제 2 논리 레벨에 있을 때, 송신 게이트(3324)는 마스터 래칭 회로(3310)로부터 D 또는 SI를 선택적으로 제공한다. 도 33에 도시된 예시적인 실시예에서, NMOS 트랜지스터(N5), NMOS 트랜지스터(N6), PMOS 트랜지스터(P5), PMOS 트랜지스터(P6) 및 논리 INVERTER 게이트(3326)는 CLKB 및 CLKBB에 응답하는 제 2 래치 회로를 형성하도록 배열된다. CLKB가 논리 1과 같은 제 1 논리 레벨에 있고, CLKBB가 논리 0과 같은 제 2 논리 레벨에 있을 때, 제 2 래치 회로는 마스터 래칭 회로(3310)로부터의 D 또는 SI를 출력 회로(3314)에 통과시킨다. 그렇지 않으면, CLKB가 논리 0과 같은 제 2 논리 레벨에 있고, CLKBB가 제 1 논리 레벨에 있을 때, 송신 게이트(3324)는 제 2 래치 회로로부터 격리된다. 이러한 구성 및 배열에서, 제 2 래치 회로는 마스터 래칭 회로(3310)에 의해 제공된 D 또는 SI를 저장한다.
도 33에 도시된 예시적인 실시예에서, 출력 회로(3314)는 슬레이브 래칭 회로(3312) 내에 위치하고 있는 저장된 D 또는 SI에 논리 반전 연산을 수행하여, 도 33에 Q로 표시된 출력 데이터를 제공한다. 출력 회로(3314)가 도 33의 논리 INVERTER 게이트를 사용하여 도시었지만, 관련 기술 분야의 당업자는 출력 회로(3314)가, 본 발명의 사상 및 범위를 벗어나지 않고, 일부 예시를 위해, 논리 AND 게이트, 논리 OR 게이트, 논리 XOR 게이트, 논리 XNOR 게이트 또는 논리 NOT 게이트와 같은 다른 기본 논리 게이트, 및/또는 다른 기분 논리 게이트의 조합을 사용하여 유사하게 구현 될 수 있음을 인지할 것이다.
예시적인 동기식 플립-플롭의 예시적인 공간 레이아웃
도 34a 및 도 34b는본 발명의 예시적인 실시예에 따른 예시적인 동기 플립-플롭의 예시적인 레이아웃 평면도(floor plan)를 도시한다. 도 34a 및 도 34b에 도시된 바와 같은 예시적인 레이아웃 평면도는 도 33에서 기술된 예시적인 플립-플롭(3300)에 대한 예시적인 레이아웃 평면도를 나타낸다. 도 34a 및 도 34b에 도시된 바와 같이, 제 1 예시적인 레이아웃 평면도(3400) 및 제 2 예시적인 레이아웃 평면도(3410)는 각각 상술된 바와 같은 더블 룰이라고도 불리는 더블-하이트 레이아웃 평면도를 나타낸다. 이러한 더블 룰 레이아웃 평면도는 도 2 내지 도 32에 기술된 예시적인 듀얼 송신 게이트에 대한 다양한 예시적인 집적 회로 레이아웃을 사용하여 송신 게이트(3316), 송신 게이트(3318), 송신 게이트(3320) 및/또는 송신 게이트(3322)를 허용한다.
도 34a에 도시된 예시적인 실시예에서, 제 1 예시적인 레이아웃 플로어 플랜(3400)은 최좌측으로부터 시작하여, 도 33에 상술된 출력 회로(3314), 슬레이브 래칭 회로(3312), 제 1 클로킹 회로(3304), 제 2 클로킹 회로(3306), 마스터 래칭 회로(3310) , 멀티플렉싱 회로(3308), 및 SE 회로(3302)를 위한 공간(real estate)을 포함한다. 도 34a에 도시된 바와 같이, 출력 회로(3314), 슬레이브 래치 회로(3312), 마스터 래치 회로(3310), 멀티플렉싱 회로(3308) 및 SE 회로(3302)는 더블 룰 레이아웃 평면도를 나타내고, 제 1 클로킹 회로(3304)와 제 1 클로킹 회로(3306)는 싱글 룰 레이아웃 평면도를 나타낸다. 이러한 더블 룰 레이아웃 평면도의 수직 높이는 도 34a에 도시된 바와 같이, 이들 싱글 레이아웃 평면도의 수직 높이의 2배이다. 추가적으로, 도 34a에 도시된 바와 같이, 슬레이브 래칭 회로(3312)를 위한 공간은 송신 게이트(3324)의 구현을 위해 할당된 공간(3402a) 및 공간(3402b)을 포함하고, 마스터 래칭 회로(3310)를 위한 공간은 송신 게이트(3320)의 구현을 위해 할당된 공간(3404a) 및 공간(3404b)을 포함한다. 공간(3402a), 공간(3402b), 공간(3404a), 및 공간(3404b)의 다양한 조합을 사용하여, 송신 게이트(3320) 및 송신 게이트(3324)는 도 2 내지 도 32에 기술된 바와 같은 다양한 예시적인 집적 회로 레이아웃을 사용하여 구현될 수 있다. 예를 들어, (3402b)은 송신 게이트(3324)를 구현하도록 할당 될 수 있고, 공간(3404a)은 송신 게이트(3320)를 구현하기 휘애 할당될 수 있다. 이 예에서, 도 10 내지 도 25에 기술된 바와 같이, 송신 게이트(3320)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하고, 송신 게이트(3324)는 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P2)를 포함한다. 이와 같이, 송신 게이트(3320) 및 송신 게이트(3324)는 예시적인 집적 회로 레이아웃(2500)을 통해 예시적인 집적 회로 레이아웃(1000) 중 임의의 것을 사용하여 구현될 수 있다. 다른 예로서, 공간(3402a)는 송신 게이트(3324)를 구현하기 위해 할당될 수 있고, 공간(3404b)는 송신 게이트(3320)를 구현하기 위해 할당될 수 있다. 이 예에서, 도 10 내지 도 25에 기술된 바와 같이, 송신 게이트(3324)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하고, 송신 게이트(3320)는 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P2)를 포함한다. 이와 같이, 송신 게이트(3320) 및 송신 게이트(3324)는 예시적인 집적 회로 레이아웃(2500)을 통해 예시적인 집적 회로 레이아웃(1000) 중 임의의 것을 사용하여 구현될 수 있다.
대안적으로, 도 34b에 도시된 바와 같이, 도 34a에 도시된 바와 같은 슬레이브 래칭 회로(3312)를 위한 공간은 송신 게이트(3324)의 구현을 위해 할당된 공간(3408a) 및 공간(3408b)을 포함하고, 마스터 래칭 회로(3310)을 위한 공간은 송신 게이트(3320)의 구현을 위해 할당된 공간(3410a) 및 공간(3410b)을 포함한다. 공간(3408a), 공간(3408b), 공간(3410a) 및 공간(3410b)의 다양한 조합을 사용하여, 송신 게이트(3320) 및 송신 게이트(3324)는 도 2 내지 도 32에 기술된 바와 같은 다양한 예시적인 집적 회로 레이아웃을 이용하여 구현될 수 있다. 예를 들어, 공간(3408b)은 송신 게이트(3324)를 구현하기 위해 할당될 수 있고, 공간(3410a)은 송신 게이트(3320)를 구현하기 위해 할당될 수 있다. 이 예에서, 도 10 내지 도 25에 기술된 바와 같이, 송신 게이트(3320)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하고, 송신 게이트(3324)는 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P2)를 포함한다. 이와 같이, 송신 게이트(3320) 및 송신 게이트(3324)는 예시적인 집적 회로 레이아웃(1000) 내지 예시적인 집적 회로 레이아웃(2500) 중 임의의 것을 사용하여 구현될 수 있다. 다른 예로서, 공간(3408a)은 송신 게이트(3324)를 구현하기 위해 할당될 수 있고, 공간(3408b)은 송신 게이트(3320)를 구현하기 위해 할당될 수 있다. 이 예에서, 도 10 내지 도 25에 기술된 바와 같이, 송신 게이트(3324)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하고, 송신 게이트(3320)는 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P2)를 포함한다. 이와 같이, 송신 게이트(3320) 및 송신 게이트(3324)는 예시적인 집적 회로 레이아웃(1000) 내지 예시적인 집적 회로 레이아웃(2500) 중 임의의 것을 사용하여 구현될 수 있다.
도 34a 및 도 34b에 도시된 바와 같이, 멀티플렉싱 회로(3308)를 위한 공간은 송신 게이트(3316) 및 송신 게이트(3318)의 구현을 위해 할당된 공간(3406a) 및 공간(3406b)를 포함한다. 공간(3406a) 및 공간(3406b)을 사용하여 송신 게이트(3316) 및 송신 게이트(3318)는 도 2 내지 도 32에 기술된 바와 같은 다양한 에시적인 집적 회로 레이아웃을 이용하여 구현될 수 있다. 예를 들어, 공간(3406a)은 송신 게이트(3316)를 구현하기 위해 할당될 수 있고, 공간(3406b)은 송신 게이트(3318)를 구현하기 위해 할당될 수 있다. 이 예에서, 도 2 내지 도 19 또는 도 26 내지 도 32에 기술된 바와 같이, 송신 게이트(3316)는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)를 포함하고, 송신 게이트(3318)는 PMOS 트랜지스터(P2) 및 PMOS 트랜지스터(P2)를 포함한다. 이와 같이, 송신 게이트(3316) 및 송신 게이트(3318)는 예시적인 집적 회로 레이아웃(200) 내지 예시적인 집적 회로 레이아웃(1900) 또는 예시적인 집적 회로 레이아웃(2600) 내지 예시적인 집적 회로 레이아웃(3200) 중 임의의 것을 사용하여 구현될 수 있다.
결론
상기 상세한 설명은 듀얼 송신 게이트를 개시하고 있다. 듀얼 송신 게이트는 제 1 p형 금속-산화물-반도체 전계-효과(PMOS) 트랜지스터, 제 1 n형 금속-산화물-반도체 전계-효과(NMOS) 트랜지스터, 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 1 영역, 제 2 영역 및 제 3 영역을 포함한다. 제 1 PMOS 트랜지스터는 전자 디바이스 설계 공간의 다수의 행들 중 제 1 행 내에 위치하 있고 제 1 클로킹 신호를 수신한다. 제 1 NMOS 트랜지스터는 다수의 행들 중 제 2 행 내에 위치하고 있고 제 2 클로킹 신호를 수신한다. 제 2 PMOS 트랜지스터는 다수의 행들 중 제 3 행 내에 위치하고 있고 제 2 클로킹 신호를 수신한다. 제 2 NMOS 트랜지스터는 다수의 행들 중 제 4 행 내에 위치하고 있고 제 1 클로킹 신호를 수신한다. 제 1 영역 및 제 2 영역은 제 1 클로킹 신호에 대응하며, 각각 제 1 행 및 제 4 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있다. 제 3 영역은 전자 디바이스 설계 공간의 다수의 열들 중 제 1 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있고, 제 1 영역과 제 2 영역을 전기적으로 접속한다.
상기 상세한 설명은 추가적으로 다른 듀얼 송신 게이트를 개시하고 있다. 이 다른 듀얼 송신 게이트는 상보형 금속-산화물-반도체 전계-효과(CMOS) 트랜지스터의 제 1 쌍, CMOS 트랜지스터의 제 2 쌍, 제 1 영역, 제 2 영역, 제 3 영역, 제 4 영역, 제 5 영역, 및 제 6 영역을 포함한다. CMOS 트랜지스터의 제 1 쌍은 전자 디바이스 설계 공간의 다수의 열들 중 제 1 열 내에 위치하고 있고 제 1 송신 게이트를 형성하도록 배열된다. 제 1 송신 게이트는 제 1 논리 레벨에 있는 제 1 클로킹 신호 및 제 2 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 제 1 단자와 제 2 단자 사이에 제 1 신호를 라우팅한다. CMOS 트랜지스터의 제 2 쌍은 다수의 열들 중 제 2 열 내에 위치하고 있고 제 2 송신 게이트를 형성하도록 배열된다. 제 2 송신 게이트는 제 2 논리 레벨에 있는 제 1 클로킹 신호 및 제 1 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 제 2 단자와 제 3 단자 사이에 제 2 신호를 라우팅한다. 제 1 영역 및 제 2 영역은 제 1 클로킹 신호에 대응하고, 전자 디바이스 설계 공간의 다수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 제 1 상호접속 층 내에 위치하고 있다. 제 3 영역은 전자 디바이스 설계 공간의 다수의 열들 중 제 2 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있고 제 1 영역과 제 2 영역을 전기적으로 접속한다. 제 4 영역 및 제 5 영역은 제 2 클로킹 신호에 대응하고, 다수의 행들 중, 각각 제 3 행 및 제 4 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있다. 제 6 영역은 전자 디바이스 설계 공간의 다수의 열들 중 제 3 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있고 제 4 영역과 제 5 영역을 전기적으로 접속한다.
상기 상세한 설명은 제 1 입력 단자, 제 2 입력 단자 및 출력 단자를 갖는 듀얼 송신 게이트를 개시하고 있다. 이 추가의 듀얼 송신 게이트는 제 1 p형 금속-산화물-반도체 전계-효과(PMOS) 트랜지스터, 제 1 n형 금속-산화물-반도체 전계-효과(NMOS) 트랜지스터, 제 2 PMOS 트랜지스터, 제 2 NMOS 트랜지스터, 제 1 영역, 제 2 영역 및 제 3 영역을 포함한다. 제 1 PMOS 트랜지스터는 제 1 입력 단자에 대응하는 제 1 소스/드레인 영역, 출력 단자에 대응하는 제 2 소스/드레인 영역, 및 제 1 클로킹 신호를 수신하는 제 1 게이트 영역을 갖는다. 제 1 NMOS 트랜지스터는 제 1 입력 단자에 대응하는 제 3 소스/드레인 영역, 출력 단자에 대응하는 제 4 소스/드레인 영역, 및 제 2 클로킹 신호를 수신하는 제 2 게이트 영역을 갖는다. 제 2 PMOS 트랜지스터는 제 2 입력 단자에 대응하는 제 5 소스/드레인 영역, 출력 단자에 대응하는 제 6 소스/드레인 영역, 및 제 1 클로킹 신호를 수신하는 제 3 게이트 영역을 갖는다. 제 2 NMOS 트랜지스터는 제 2 입력 단자에 대응하는 제 7 소스/드레인 영역, 출력 단자에 대응하는 제 8 소스/드레인 영역, 및 제 2 클로킹 신호를 수신하는 제 4 게이트 영역을 갖는다. 제 1 영역 및 제 2 영역은 제 1 클로킹 신호에 대응하고, 전자 디바이스 설계 공간의 다수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 각각 반도체 스택의 제 1 상호접속 층 내에 위치하고 있다. 제 3 영역은 전자 디바이스 설계 공간의 다수의 열들 중 제 1 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있고 제 1 영역과 제 2 영역을 전기적으로 접속한다.
상기 상세한 설명은 본 개시와 일치하는 예시적인 실시예를 도시하는 첨부 도면을 참조한. "예시적인 실시예"에 대한 상기 상세한 설명에서의 참조들은 기술된 예시적인 실시예가 특정 피처, 구조물 또는 특성을 포함할 수 있지만, 모든 예시적인 실시예가 반드시 특정 피처, 구조물 또는 특성을 포함할 필요는 없을 수 있다는 것을 나타낸다. 또한, 이러한 문구는 반드시 동일한 예시적인 실시예를 지칭하는 것은 아니다. 또한, 예시적인 실시예와 관련하여 기술된 임의의 피처, 구조물 또는 특성은 명시적으로 설명되는지의 여부에 관계없이 다른 예시적인 실시예의 피처, 구조물 또는 특성과 독립적으로 또는 임의의 조합으로 포함될 수 있다.
상기 상세한 설명은 제한을 의미하지 않는다. 오히려, 본 개시의 범위는 다음의 청구범위 및 그 등가물에 따라서만 정의된다. 다음의 요약 섹션이 아닌 상술된 상세한 설명이 청구범위를 해석하기 위해 사용되는 것으로 의도된다는 것을 인지하여야 한다. 요약 섹션은 개시물의 모든 예시적인 실시예는 아니지만 하나 이상의 예시적인 실시예를 설명할 수 있으며, 따라서 본 개시물 및 이하의 청구범위 및 그 등가물을 어떤 식으로 제한하고 의도된 것은 아니다.
상기 상세한 설명 내에 기술된 예시적인 실시예들은 예시적인 목적으로 제공되었으며, 제한을 의도하지 않는다. 다른 예시적인 실시예들이 가능하며, 본 발명의 사상 및 범위 내에 있는 한 예시적인 실시예들에 변형이 이루어질 수 있다. 상기 상세한 설명은 특정 기능 및 그 관계의 구현을 설명하는 기능적 빌딩 블록의 도움으로 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본원에서 임의로 정의되었다. 특정 기능 및 그 관계가 적절히 수행되는 한, 대체 경계가 정의될 수 있다.
본 개시의 실시예는 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 본 개시의 실시예는 또한 하나 이상의 프로세서에 의해 판독되고 실행될 수 있는, 머신-판독가능 매체 상에 저장된 명령어들로서 구현될 수 있다. 머신-판독가능 매체는 머신(예를 들어, 컴퓨팅 회로)에 의해 판독가능한 형태로 정보를 저장 또는 전송하기 위한 임의의 메커니즘을 포함할 수 있다. 예를 들어, 머신-판독가능 매체는 판독 전용 메모리(read only memory; ROM)와 같은 비일시적 머신-판독가능 매체; 랜덤 액세스 메모리(random access memory; RAM); 자기 디스크 저장 매체; 광학 저장 매체; 플래시 메모리 디바이스; 및 기타를 포함할 수 있다. 다른 예로서, 머신-판독가능 매체는 전기적, 광학적, 음향적 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적 머신-판독가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어들은 본원에서 특정 동작을 수행하는 것으로 설명될 수 있다. 그러나, 이러한 설명은 단지 편의를위한 것일 뿐이며, 그러한 동작은 실제로 컴퓨팅 디바이스, 프로세서, 컨트롤러, 또는 펌웨어, 소프트웨어, 루틴, 명령어들 등을 실행하는 다른 디바이스로부터 초래된다는 것을 이해해야 한다.
상기 상세한 설명은 본 발명의 사상 및 범위로부터 벗어나지 않고, 과도한 실험없이, 그러한 예시적인 실시예에 관련 기술 분야의 당업자의 지식을 적용하고, 그러한 예시적인 실시예를 쉽게 수정하거나/수정하고 다양한 응용물에 적응함으로써 그들이 할 수 있는 본 개시의 일반적인 성질을 모두 나타낸다. 따라서, 이러한 적응 및 수정은 본원에 제시된 교시 및 지침에 기초한 예시적인 실시예들의 의미 및 복수의 등가물 내에 있은 것으로 의도된다. 본원의 어구 또는 용어는 본 명세서의 전문 용어 또는 표현이 본 발명의 교시에 비추어 관련 기술 분야의 당업자에 의해 해석되도록 하기 위해, 설명을 위한 것이지 한정하기 위한 것이 아니라는 것을 이해해야 한다.
실시예
실시예 1.
듀얼 송신 게이트에 있어서,
제 1 클로킹 신호를 수신하도록 구성된, 전자 디바이스 설계 공간(design real estate)의 복수의 행들 중 제 1 행 내에 위치하고 있는(situated), 제 1 p형 금속-산화물-반도체 전계-효과(metal-oxide-semiconductor field-effect; PMOS) 트랜지스터;
제 2 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 2 행 내에 위치하고 있는, 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터;
상기 제 2 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 3 행 내에 위치하고 있는, 제 2 PMOS 트랜지스터;
상기 제 1 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 4 행 내에 위치하고 있는, 제 2 NMOS 트랜지스터;
각각 상기 제 1 행 및 상기 제 4 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는, 상기 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역; 및
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역
을 포함하는, 듀얼 송신 게이트.
실시예 2.
실시예 1에 있어서,
상기 제 1 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되고, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되며,
상기 제 2 영역은 상기 제 2 열을 따라 상기 반도체 스택의 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 2 영역에 전기적으로 접속되도록 구성되고, 상기 폴리실리콘 재료의 제 2 영역은 상기 제 2 NMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되는 것인, 듀얼 송신 게이트.
실시예 3.
실시예 1에 있어서,
상기 제 1 상호접속 층은,
상기 반도체 스택의 제 1 금속 층을 포함하고,
상기 제 2 상호접속 층은,
상기 반도체 스택의 폴리실리콘 층;
상기 반도체 스택의 산화물 확산(oxide diffusion; OD) 층; 또는
상기 반도체 스택의 제 2 금속 층을 포함하는 것인, 듀얼 송신 게이트.
실시예 4.
실시예 1에 있어서,
상기 제 3 행을 따라 상기 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역
을 더 포함하고,
상기 제 4 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 NMOS 트랜지스터의 제 1 게이트 영역 및 상기 제 2 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되는 것인, 듀얼 송신 게이트.
실시예 5.
실시예 1에 있어서,
상기 복수의 열들 중 제 2 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 제 1 입력 단자에 대응하는 제 4 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 1 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 4 영역; 및
상기 제 2 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 제 2 입력 단자에 대응하는 제 5 영역으로서, 상기 제 2 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 2 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 5 영역
을 더 포함하는, 듀얼 송신 게이트.
실시예 6.
실시예 5에 있어서,
상기 복수의 열들 중 제 3 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 출력 단자에 대응하는 전도성 재료의 제 6 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 1 NMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 2 PMOS 트랜지스터의 제 2 소스/드레인 영역, 및 상기 제 2 NMOS 트랜지스터의 제 2 소스/드레인 영역을 형성하도록 구성된 상기 제 6 영역
을 더 포함하는, 듀얼 송신 게이트.
실시예 7.
실시예 1에 있어서,
상기 제 1 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터 중 적어도 2개는 상기 복수의 열들 중 제 2 열을 따라 위치하고 있는 것인, 듀얼 송신 게이트.
실시예 8.
실시예 7에 있어서,
상기 제 2 PMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터는 상기 복수의 열들 중 제 3 열을 따라 위치하고 있는 것인, 듀얼 송신 게이트.
실시예 9.
실시예 1에 있어서,
상기 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역 및 제 5 영역으로서,
상기 제 4 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 NMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되고,
상기 제 5 영역은 상기 제 2 열을 따라 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 2 영역에 전기적으로 접속되도록 구성되며, 폴리실리콘 재료의 상기 제 5 영역은 상기 제 2 PMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되는 것인, 상기 제 4 영역 및 상기 제 5 영역;
상기 제 4 영역 및 상기 제 5 영역을 전기적으로 접속하도록 구성된, 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 상기 제 2 상호접속 층 내에 위치하고 있는 제 6 영역
을 더 포함하는, 듀얼 송신 게이트.
실시예 10.
듀얼 송신 게이트에 있어서,
제 1 송신 게이트 - 상기 제 1 송신 게이트는 제 1 논리 레벨에 있는 제 1 클로킹 신호 및 제 2 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 제 1 단자와 제 2 단자 사이에 제 1 신호를 라우팅하도록 구성됨 - 를 형성하도록 배열된, 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열 내에 위치하고 있는 상보형 금속-산화물-반도체 전계-효과(complementary metal-oxide-semiconductor field-effect; CMOS) 트랜지스터의 제 1 쌍;
제 2 송신 게이트 - 상기 제 2 송신 게이트는 제 2 논리 레벨에 있는 제 1 클로킹 신호 및 제 1 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 상기 제 2 단자와 제 3 단자 사이에 제 2 신호를 라우팅하도록 구성됨 - 를 형성하도록 배열된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 2 열 내에 위치하고 있는 CMOS 트랜지스터의 제 2 쌍;
상기 전자 디바이스 설계 공간의 복수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역;
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역;
상기 복수의 행들 중, 각각 제 3 행 및 제 4 행을 따라 상기 반도체 스택의 상기 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역 및 제 5 영역; 및
상기 제 4 영역과 상기 제 5 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 상기 복수의 열들 중 제 3 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 6 영역
을 포함하는, 듀얼 송신 게이트.
실시예 11.
실시예 10에 있어서,
상기 제 1 상호접속 층은,
상기 반도체 스택의 제 1 금속 층을 포함하고,
상기 제 2 상호접속 층은,
상기 반도체 스택의 폴리실리콘 층;
상기 반도체 스택의 산화물 확산(oxide diffusion; OD) 층; 또는
상기 반도체 스택의 제 2 금속 층을 포함하는 것인, 듀얼 송신 게이트.
실시예 12.
실시예 10에 있어서,
상기 제 3 영역의 길이는 상기 제 5 영역의 길이와 동등한 것인, 듀얼 송신 게이트.
실시예 13.
실시예 10에 있어서,
상기 CMOS 트랜지스터의 제 1 쌍은,
상기 전자 디바이스 설계 공간의 복수의 행들 중 제 1 행 내에 위치하고 있는 제 1 p형 금속-산화물-반도체 전계-효과(p-type metal-oxide-semiconductor field-effect; PMOS) 트랜지스터; 및
상기 복수의 행들 중 제 3 행 내에 위치하고 있는 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터를 포함하고,
상기 CMOS 트랜지스터의 제 2 쌍은,
상기 복수의 행들 중 제 3 행 내에 위치하고 있는 제 2 PMOS 트랜지스터; 및
상기 복수의 행들 중 제 4 행 내에 위치하고 있는 제 2 NMOS 트랜지스터를 포함하는 것인, 듀얼 송신 게이트.
실시예 14.
실시예 13에 있어서,
상기 복수의 열들 중 제 4 열을 따라 위치하고 있는 상기 제 1 단자에 대응하는 제 7 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 1 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 7 영역;
상기 제 4 영역을 따라 위치하고 있는 상기 제 3 단자에 대응하는 제 8 영역으로서, 상기 제 2 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 2 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 8 영역; 및
상기 복수의 열들 중 제 5 열을 따라 위치하고 있는 상기 제 2 단자에 대응하는 전도성 재료의 제 9 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 1 NMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 2 PMOS 트랜지스터의 제 2 소스/드레인 영역, 및 상기 제 2 NMOS 트랜지스터의 제 2 소스/드레인 영역을 형성하도록 구성된 상기 제 9 영역
을 더 포함하는, 듀얼 송신 게이트.
실시예 15.
실시예 13에 있어서,
상기 제 1 영역은 상기 복수의 열들 중 제 4 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되고,
상기 제 2 영역은 상기 제 4 열을 따라 상기 반도체 스택의 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 2 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 2 영역은 상기 제 2 NMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되고,
상기 제 4 영역은 상기 제 4 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 3 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 4 영역은 상기 제 2 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되고,
상기 제 5 영역은 상기 제 4 열을 따라 상기 반도체 스택의 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 4 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 5 영역은 상기 제 1 NMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되는 것인, 듀얼 송신 게이트.
실시예 16.
제 1 입력 단자, 제 2 입력 단자 및 출력 단자를 갖는 듀얼 송신 게이트에 있어서,
상기 제 1 입력 단자에 대응하는 제 1 소스/드레인 영역, 상기 출력 단자에 대응하는 제 2 소스/드레인 영역, 및 제 1 클로킹 신호를 수신하도록 구성된 제 1 게이트 영역을 갖는 제 1 p형 금속-산화물-반도체 전계-효과(p-type metal-oxide-semiconductor field-effect; PMOS) 트랜지스터;
상기 제 1 입력 단자에 대응하는 제 3 소스/드레인 영역, 상기 출력 단자에 대응하는 제 4 소스/드레인 영역, 및 제 2 클로킹 신호를 수신하도록 구성된 제 2 게이트 영역을 갖는 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터;
상기 제 2 입력 단자에 대응하는 제 5 소스/드레인 영역, 상기 출력 단자에 대응하는 제 6 소스/드레인 영역, 및 상기 제 1 클로킹 신호를 수신하도록 구성된 제 3 게이트 영역을 갖는 제 2 PMOS 트랜지스터;
상기 제 2 입력 단자에 대응하는 제 7 소스/드레인 영역, 상기 출력 단자에 대응하는 제 8 소스/드레인 영역, 및 상기 제 2 클로킹 신호를 수신하도록 구성된 제 4 게이트 영역을 갖는 제 2 NMOS 트랜지스터;
전자 디바이스 설계 공간의 복수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는, 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역; 및
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역
을 포함하는, 듀얼 송신 게이트.
실시예 17.
실시예 16에 있어서,
상기 제 1 상호접속 층은,
반도체 스택의 제 1 금속 층을 포함하고,
상기 제 2 상호접속 층은,
상기 반도체 스택의 폴리실리콘 층;
상기 반도체 스택의 산화물 확산(oxide diffusion; OD) 층; 또는
상기 반도체 스택의 제 2 금속 층을 포함하는 것인, 듀얼 송신 게이트.
실시예 18.
실시예 16에 있어서,
상기 제 1 PMOS 트랜지스터는 상기 제 1 행을 따라 위치하고 있고,
상기 제 2 NMOS 트랜지스터는 상기 제 2 행을 따라 위치하고 있는 것인, 듀얼 송신 게이트.
실시예 19.
실시예 17에 있어서,
상기 제 1 NMOS 트랜지스터는 복수의 행들 중, 상기 제 1 행과 상기 제 2 행 사이의 제 3 행을 따라 위치하고 있고,
상기 제 2 NMOS 트랜지스터는 상기 복수의 행들 중, 상기 제 2 행과 상기 제 3 행 사이의 제 4 행을 따라 위치하고 있는 것인, 듀얼 송신 게이트.
실시예 20.
실시예 16에 있어서,
상기 제 1 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터, 및 상기 제 2 NMOS 트랜지스터 중 적어도 2개는 상기 복수의 열들 중 제 2 열을 따라 위치하고 있는 것인, 듀얼 송신 게이트.
Claims (10)
- 듀얼 송신 게이트에 있어서,
제 1 클로킹 신호를 수신하도록 구성된, 전자 디바이스 설계 공간(design real estate)의 복수의 행들 중 제 1 행 내에 위치하고 있는(situated), 제 1 p형 금속-산화물-반도체 전계-효과(metal-oxide-semiconductor field-effect; PMOS) 트랜지스터;
제 2 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 2 행 내에 위치하고 있는, 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터;
상기 제 2 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 3 행 내에 위치하고 있는, 제 2 PMOS 트랜지스터;
상기 제 1 클로킹 신호를 수신하도록 구성된, 상기 복수의 행들 중 제 4 행 내에 위치하고 있는, 제 2 NMOS 트랜지스터;
각각 상기 제 1 행 및 상기 제 4 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는, 상기 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역; 및
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역
을 포함하는, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 제 1 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되고, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되며,
상기 제 2 영역은 상기 제 2 열을 따라 상기 반도체 스택의 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 2 영역에 전기적으로 접속되도록 구성되고, 상기 폴리실리콘 재료의 제 2 영역은 상기 제 2 NMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되는 것인, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 제 1 상호접속 층은,
상기 반도체 스택의 제 1 금속 층을 포함하고,
상기 제 2 상호접속 층은,
상기 반도체 스택의 폴리실리콘 층;
상기 반도체 스택의 산화물 확산(oxide diffusion; OD) 층; 또는
상기 반도체 스택의 제 2 금속 층을 포함하는 것인, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 제 3 행을 따라 상기 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역
을 더 포함하고,
상기 제 4 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 NMOS 트랜지스터의 제 1 게이트 영역 및 상기 제 2 PMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되는 것인, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 복수의 열들 중 제 2 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 제 1 입력 단자에 대응하는 제 4 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 1 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 4 영역; 및
상기 제 2 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 제 2 입력 단자에 대응하는 제 5 영역으로서, 상기 제 2 PMOS 트랜지스터의 제 1 소스/드레인 영역 및 상기 제 2 NMOS 트랜지스터의 제 1 소스/드레인 영역을 형성하도록 구성된 상기 제 5 영역
을 더 포함하는, 듀얼 송신 게이트. - 제 5 항에 있어서,
상기 복수의 열들 중 제 3 열을 따라 위치하고 있는 상기 듀얼 송신 게이트의 출력 단자에 대응하는 전도성 재료의 제 6 영역으로서, 상기 제 1 PMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 1 NMOS 트랜지스터의 제 2 소스/드레인 영역, 상기 제 2 PMOS 트랜지스터의 제 2 소스/드레인 영역, 및 상기 제 2 NMOS 트랜지스터의 제 2 소스/드레인 영역을 형성하도록 구성된 상기 제 6 영역
을 더 포함하는, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 제 1 PMOS 트랜지스터, 상기 제 1 NMOS 트랜지스터, 상기 제 2 PMOS 트랜지스터 및 상기 제 2 NMOS 트랜지스터 중 적어도 2개는 상기 복수의 열들 중 제 2 열을 따라 위치하고 있는 것인, 듀얼 송신 게이트. - 제 1 항에 있어서,
상기 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역 및 제 5 영역으로서,
상기 제 4 영역은 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 1 영역에 전기적으로 접속되도록 구성되며, 상기 폴리실리콘 재료의 제 1 영역은 상기 제 1 NMOS 트랜지스터의 제 1 게이트 영역을 형성하도록 구성되고,
상기 제 5 영역은 상기 제 2 열을 따라 상기 폴리실리콘 층 내에 위치하고 있는 폴리실리콘 재료의 제 2 영역에 전기적으로 접속되도록 구성되며, 폴리실리콘 재료의 상기 제 5 영역은 상기 제 2 PMOS 트랜지스터의 제 2 게이트 영역을 형성하도록 구성되는 것인, 상기 제 4 영역 및 상기 제 5 영역;
상기 제 4 영역 및 상기 제 5 영역을 전기적으로 접속하도록 구성된, 상기 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 상기 제 2 상호접속 층 내에 위치하고 있는 제 6 영역
을 더 포함하는, 듀얼 송신 게이트. - 듀얼 송신 게이트에 있어서,
제 1 송신 게이트 - 상기 제 1 송신 게이트는 제 1 논리 레벨에 있는 제 1 클로킹 신호 및 제 2 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 제 1 단자와 제 2 단자 사이에 제 1 신호를 라우팅하도록 구성됨 - 를 형성하도록 배열된, 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열 내에 위치하고 있는 상보형 금속-산화물-반도체 전계-효과(complementary metal-oxide-semiconductor field-effect; CMOS) 트랜지스터의 제 1 쌍;
제 2 송신 게이트 - 상기 제 2 송신 게이트는 제 2 논리 레벨에 있는 제 1 클로킹 신호 및 제 1 논리 레벨에 있는 제 2 클로킹 신호에 응답하여 상기 제 2 단자와 제 3 단자 사이에 제 2 신호를 라우팅하도록 구성됨 - 를 형성하도록 배열된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 2 열 내에 위치하고 있는 CMOS 트랜지스터의 제 2 쌍;
상기 전자 디바이스 설계 공간의 복수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역;
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 복수의 열들 중 제 2 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역;
상기 복수의 행들 중, 각각 제 3 행 및 제 4 행을 따라 상기 반도체 스택의 상기 제 1 상호접속 층 내에 위치하고 있는 상기 제 2 클로킹 신호에 대응하는 제 4 영역 및 제 5 영역; 및
상기 제 4 영역과 상기 제 5 영역을 전기적으로 접속하도록 구성된, 상기 전자 디바이스 설계 공간의 상기 복수의 열들 중 제 3 열을 따라 상기 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 6 영역
을 포함하는, 듀얼 송신 게이트. - 제 1 입력 단자, 제 2 입력 단자 및 출력 단자를 갖는 듀얼 송신 게이트에 있어서,
상기 제 1 입력 단자에 대응하는 제 1 소스/드레인 영역, 상기 출력 단자에 대응하는 제 2 소스/드레인 영역, 및 제 1 클로킹 신호를 수신하도록 구성된 제 1 게이트 영역을 갖는 제 1 p형 금속-산화물-반도체 전계-효과(p-type metal-oxide-semiconductor field-effect; PMOS) 트랜지스터;
상기 제 1 입력 단자에 대응하는 제 3 소스/드레인 영역, 상기 출력 단자에 대응하는 제 4 소스/드레인 영역, 및 제 2 클로킹 신호를 수신하도록 구성된 제 2 게이트 영역을 갖는 제 1 n형 금속-산화물-반도체 전계-효과(n-type metal-oxide-semiconductor field-effect; NMOS) 트랜지스터;
상기 제 2 입력 단자에 대응하는 제 5 소스/드레인 영역, 상기 출력 단자에 대응하는 제 6 소스/드레인 영역, 및 상기 제 1 클로킹 신호를 수신하도록 구성된 제 3 게이트 영역을 갖는 제 2 PMOS 트랜지스터;
상기 제 2 입력 단자에 대응하는 제 7 소스/드레인 영역, 상기 출력 단자에 대응하는 제 8 소스/드레인 영역, 및 상기 제 2 클로킹 신호를 수신하도록 구성된 제 4 게이트 영역을 갖는 제 2 NMOS 트랜지스터;
전자 디바이스 설계 공간의 복수의 행들 중, 각각 제 1 행 및 제 2 행을 따라 반도체 스택의 제 1 상호접속 층 내에 위치하고 있는, 제 1 클로킹 신호에 대응하는 제 1 영역 및 제 2 영역; 및
상기 제 1 영역과 상기 제 2 영역을 전기적으로 접속하도록 구성된, 전자 디바이스 설계 공간의 복수의 열들 중 제 1 열을 따라 반도체 스택의 제 2 상호접속 층 내에 위치하고 있는 제 3 영역
을 포함하는, 듀얼 송신 게이트.
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