CN111009266B - 半导体器件 - Google Patents

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Abstract

本发明公开了一种半导体器件。所述半导体器件包括：第一单元阵列和第二单元阵列；第一主字线，其被设置在所述第一单元阵列之上；第二主字线，其被设置在所述第二单元阵列之上；以及行解码器块，其被设置在所述第一单元阵列与所述第二单元阵列之间，并且被配置为包括公共信号线，所述公共信号线共同耦接到所述第一主字线和所述第二主字线以使得主字线控制信号被同时提供给所述第一主字线和所述第二主字线。

Description

半导体器件
相关申请的交叉引用
本申请要求于2018年10月4日提交的申请号为10-2018-0118040的韩国专利申请的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开的实施例总体而言涉及半导体器件，并且更具体地涉及行解码器块。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体材料来实现的。半导体存储器件通常被分类为易失性存储器件和非易失性存储器件。
通常，半导体存储器件可以被分成多个存储体。另外，每个存储体可以包括多个存储阵列片(mat)，并且每个存储阵列片可以包括存储单元阵列。
半导体存储器件可以包括被形成为具有分层结构的主字线和子字线。例如，耦接至行方向的存储单元的字线可以耦接至子字线，并且子字线可以耦接至主字线。主字线可以耦接至行解码器。
行解码器可以通过主字线向存储体提供主字线控制信号。
发明内容
根据本公开的一个方面，一种半导体器件可以包括：第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；第一主字线，其被设置在所述第一存储体之上；第二主字线，其被设置在所述第二存储体之上；以及行解码器块，其被设置在所述第一存储体与所述第二存储体之间。所述行解码器块可以包括单位行解码器和公共信号线。所述单位行解码器可以基于行地址来输出主字线控制信号。所述公共信号线可以在所述单位行解码器上方形成为在第一方向上延伸的线型，并且可以将所述主字线控制信号同时传输至所述第一主字线和所述第二主字线。
根据本公开的一个方面，一种半导体器件可以包括：第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个单元阵列；多个第一主字线，其被设置在所述第一存储体之上；多个第二主字线，其被设置在所述第二存储体之上；以及行解码器块，其被设置在所述第一存储体与所述第二存储体之间，并且被配置为包括多个公共信号线，所述多个公共信号线共同耦接至设置在同一行中的所述第一主字线和所述第二主字线，以使得主字线控制信号被同时提供给对应的第一主字线和对应的第二主字线。
根据本公开的一方面，一种半导体器件可以包括：第一单元阵列和第二单元阵列；第一主字线，其被设置在所述第一单元阵列之上；第二主字线，其被设置在所述第二单元阵列之上；以及行解码器块，其被设置在所述第一单元阵列与所述第二单元阵列之间，并且被配置为包括公共信号线，所述公共信号线共同耦接至所述第一主字线和所述第二主字线，以使得主字线控制信号被同时提供给所述第一主字线和所述第二主字线。
附图说明
图1是示出根据本公开的一个实施例的半导体器件的示例的表示的示意图。
图2是示出根据本公开的一个实施例的在图1中所示的行解码器块中的被设计为输出主字线信号(MWLB)的每个单位行解码器的电路结构的示例的表示的电路图。
图3是示出根据本公开的一个实施例的图2中所示的电路结构的重新布置的电路图。
图4是示出根据本公开的一个实施例的单位行解码器的物理布置的布局图。
图5是示出根据本公开的一个实施例的单位行解码器的物理布置的布局图。
图6是示出根据本公开的一个实施例的图5中所示的单位行解码器被依次布置成阵列形状的示意图。
具体实施方式
现在将参考本公开的实施例，实施例的示例在附图中示出。只要有可能，在整个附图中将使用相同的附图标记来表示相同或相似的部分。应当理解，将与附图一起公开的详细描述旨在描述本公开的实施例的示例，并且不旨在描述可以通过其来执行本公开的唯一实施例。在下文中，详细描述包括用来提供对本公开的充分理解的事项。然而，对于本领域技术人员显而易见的是，可以在没有这些事项的情况下实施本公开。在一些情况下，省略了公知的结构和设备以避免使本公开的概念模糊，并且以框图形式示出了结构和设备的重要功能。
本公开的各种实施例可以涉及提供一种半导体器件，所述半导体器件实质上消除了由于现有技术的限制和缺点导致的一个或多个问题。
本公开的一个实施例可以涉及能够通过改善行解码器的布局结构来减小芯片尺寸的半导体器件。
图1是示出根据本公开的一个实施例的半导体器件10的示意图。
参考图1，半导体器件10可以包括多个存储体100a和100b以及行解码器块200。
存储体100a和100b中的每个可以包括以矩阵形状布置在第一方向(X轴方向)和第二方向(Y轴方向)上的多个单元阵列(CA)。每个单元阵列CA可以包括在其中储存数据的多个存储单元。用于选择性地激活每个单元阵列CA的字线的子字线驱动器(SWD)可以被设置在每个单元阵列CA的两侧。存储体100a和100b可以分别包括主字线MWLa和MWLb。主字线MWLA和MWLB中的每个可以将行解码器块200耦接至子字线驱动器SWD，并且可以将主字线控制信号(例如，主字线取反(bar)信号)提供给子字线驱动器SWD。
行解码器块200可以被设置在两个存储体100a和100b之间，并且可以根据行地址将主字线控制信号MWLB传输至存储体100a和100b二者。例如，两个存储体100a和100b可以仅共享介于两个存储体100a和100b之间的一个行解码器块200，并且可以从单个行解码器块200同时接收或实质上同时接收主字线控制信号MWLB。
行解码器块200可以包括多个单位行解码器210和公共信号线220。每个单位行解码器210可以根据行地址来输出主字线控制信号MWLB。公共信号线220可以将从单位行解码器210产生的主字线控制信号MWLB同时传输至存储体100a和100b。
在这种情况下，公共信号线220可以被形成为在第一方向上线性延伸，使得公共信号线220可以共同耦接至位于行解码器块200的两侧的存储体100a和100b的主字线MWLa和MWLb。例如，每个公共信号线220的一端可以耦接至存储体100a的主字线MWLa，并且每个公共信号线220的另一端可以耦接至存储体100b的主字线MWLb。图1还示出了感测放大器S/A。
图2是示出根据本公开的一个实施例的在图1中所示的行解码器块200中的被设计为输出主字线控制信号MWLB的每个单位行解码器210的电路结构的电路图。
参考图2，在单位行解码器210中，泵浦电压VPP可以被用作上拉电压，并且指示负(-)电压的反向偏置电压VBBW可以被用作下拉电压。在这种情况下，可以在存储器件中产生泵浦电压VPP和反向偏置电压VBBW。泵浦电压VPP的电平可以高于供电电压VDD的电平，并且反向偏置电压VBBW的电平可以低于接地电压VSS的电平。
单位行解码器210可以根据控制节点ND1的驱动状态和预充电信号PCG来产生主字线控制信号MWLB<n>，并且可以输出所产生的主字线控制信号MWLB<n>。在这种情况下，控制节点ND1的驱动状态可以根据预充电信号PCG和块地址信号BAX34<i>来确定。
单位行解码器210可以包括PMOS晶体管P1、P2和P3以及NMOS晶体管N1、N2、N3和N4。
PMOS晶体管P1和NMOS晶体管N1可以串联耦接在泵浦电压VPP与反向偏置电压VBBW之间，并且PMOS晶体管P1的栅极端子和NMOS晶体管N1的栅极端子可以共同耦接至初步驱动节点ND2。PMOS晶体管P1和NMOS晶体管N1可以作为反相器来操作，该反相器通过将初步驱动节点ND2的输出信号反相来输出主字线控制信号MWLB<n>。
NMOS晶体管N2可以耦接在初步驱动节点ND2与反向偏置电压VBBW之间，并且可以根据主字线控制信号MWLB<n>而开启或截止。NMOS晶体管N3可以耦接在初步驱动节点ND2与反向偏置电压VBBW之间，并且可以根据预充电信号PCG而开启或截止。PMOS晶体管P2可以耦接在泵浦电压VPP与控制节点ND1之间，并且PMOS晶体管P2的栅极端子可以耦接至初步驱动节点ND2。PMOS晶体管P3可以耦接在泵浦电压VPP与初步驱动节点ND2之间，并且PMOS晶体管P3的栅极端子可以耦接至控制节点ND1。NMOS晶体管N4可以耦接在控制节点ND1与公共节点COM之间，并且可以根据块地址信号BAX34<i>而开启或截止。
上述单位行解码器210的操作原理可以与传统行解码器的操作原理类似，并且本发明的特征在于这种行解码器的布局结构，从而为了便于描述，这里将省略单位行解码器210的操作原理的详细描述。
图3是示出根据本公开的一个实施例的图2中所示的电路结构的重新布置的电路图。例如，图3是考虑到晶体管P1～P3和N1～N4的物理位置的关系的说明图2中所示的电路结构的重新布置的电路图。
参考图2和图3，PMOS晶体管P1可以实现为并联耦接在泵浦电压VPP与主字线控制信号MWLB<n>的输出端子之间的两个PMOS晶体管P11和P12。例如，PMOS晶体管P11和P12的栅极端子可以共同耦接至初步驱动节点ND2，PMOS晶体管P11和P12的第一端子(例如，源极端子)可以共同耦接至泵浦电压VPP，并且PMOS晶体管P11和P12的第二端子(例如，漏极端子)可以共同耦接至主字线控制信号MWLB<n>的输出端子。PMOS晶体管P11和P12可以在第二方向上并联布置。PMOS晶体管P11和P12可以被形成为具有相同的尺寸，从而具有相同的操作特性。
NMOS晶体管N1可以被实现为并联耦接在反向偏置电压VBBW与主字线控制信号MWLB<n>的输出端子之间并且在第二方向上并联布置的两个NMOS晶体管N11和N12。例如，NMOS晶体管N11和N12的栅极端子可以共同耦接至初步驱动节点ND2，NMOS晶体管N11和N12的第一端子可以共同耦接至反向偏置电压VBBW，并且NMOS晶体管N11和N12的第二端子可以共同耦接至主字线控制信号MWLB<n>的输出端子。NMOS晶体管N11和N12可以在第一方向上位于与PMOS晶体管P11和P12相邻。NMOS晶体管N11和N12可以被形成为具有相同的尺寸，从而具有相同的操作特性。
NMOS晶体管N2可以在第一方向上位于与NMOS晶体管N11和N12相邻。NMOS晶体管N3可以在第一方向上位于与NMOS晶体管N2相邻。NMOS晶体管N2的第一端子和NMOS晶体管N3的第一端子可以共同耦接至反向偏置电压VBBW。NMOS晶体管N2的第二端子和NMOS晶体管N3的第二端子可以共同耦接至初步驱动节点ND2。NMOS晶体管N2的栅极端子可以耦接至主字线控制信号MWLB<n>的输出端子。NMOS晶体管N3的栅极端子可以耦接至预充电信号PCG。
PMOS晶体管P2可以在第一方向上位于与NMOS晶体管N3相邻。PMOS晶体管P2的第一端子可以耦接至泵浦电压VPP，并且PMOS晶体管P31和P32的栅极端子可以共同耦接至PMOS晶体管P2的第二端子。PMOS晶体管P2的栅极端子不仅可以耦接至NMOS晶体管N3的第二端子，而且还可以耦接至PMOS晶体管P31和P32的第二端子。
PMOS晶体管P3可以被实现为并联耦接在泵浦电压VPP与初步驱动节点ND2之间并且在第二方向上并联布置的两个PMOS晶体管P31和P32。例如，PMOS晶体管P31和P32的第一端子可以共同耦接至泵浦电压VPP，PMOS晶体管P31和P32的第二端子可以共同耦接至初步驱动节点ND2，并且PMOS晶体管P31和P32的栅极端子可以共同耦接至控制节点ND1。PMOS晶体管P31和P32可以在第一方向上位于与PMOS晶体管P2相邻。PMOS晶体管P31和P32可以被形成为具有相同的尺寸，从而具有相同的操作特性。
NMOS晶体管N4可以被实现为并联耦接在控制节点ND1与公共节点COM之间并且在第二方向上并联布置的两个NMOS晶体管N41和N42。例如，NMOS晶体管N41和N42的第一端子可以共同耦接至公共节点COM，NMOS晶体管N41和N42的第二端子可以共同耦接至控制节点ND1，并且NMOS晶体管N41和N42的栅极端子可以共同耦接至块地址信号BAX34<i>的输入端子。NMOS晶体管N41和N42可以在第一方向上位于与PMOS晶体管P31和P32相邻。NMOS晶体管N41和N42可以被形成为具有相同的尺寸，从而具有相同的操作特性。
图4是示出根据本公开的一个实施例的单位行解码器的物理布置的布局图。例如，图4示出了用于在图3中所示的电路结构中使用的晶体管的物理布置结构。
为了便于描述和更好地理解本公开，在图4中所示的对应的晶体管的栅极端子中表示图3中所示的晶体管的识别(ID)符号。
参考图4，在其中形成单位行解码器210的晶体管P1～P3和N1～N4的有源区ACT_P1～ACT_P3和ACT_N1～ACT_N4可以被线性布置在第一方向上，并且可以被形成为在第二方向上延伸的矩形形状。
PMOS晶体管P11和P12可以被形成在同一有源区ACT_P1中，PMOS晶体管P11和P12的栅极可以与一个有源区ACT_P1平行布置，并且PMOS晶体管P11的一个端子可以耦接至PMOS晶体管P12的一个端子，使得PMOS晶体管P11和P12的栅极可以被形成为两指形状。在有源区ACT_P1中，PMOS晶体管P11和P12的栅极之间的内部区域(即，图4中的有源区ACT_P1的中心部分)可以耦接至信号线SL1，通过该信号线SL1来输出主字线控制信号MWLB<n>，并且PMOS晶体管P11和P12的栅极的外部区域(即，图4中的有源区ACT_P1的两个端部)可以分别耦接至电源线PL1和PL2，该电源线PL1和PL2中的每个都输出泵浦电压VPP。在这种情况下，信号线SL1以及电源线PL1和PL2可以由设置在M0层中的金属线形成。例如，根据一个实施例的电源线PL1和PL2可以通过设置在同一层(M0层)中的金属线PL3而彼此耦接。即，有源区ACT_P1的两个端部可以通过同一层(M0层)的金属线而彼此共同耦接。
在其中形成NMOS晶体管N11和N12的有源区ACT_N1可以在第一方向上位于有源区ACT_P1的一侧。NMOS晶体管N11和N12的栅极可以与一个有源区ACT_N1平行布置，并且NMOS晶体管N11和N12的两个端部彼此耦接，导致两指形状的形成。例如，NMOS晶体管N11和N12的栅极的两个端部可以彼此集成，导致矩形环形状的形成。NMOS晶体管N11和N12的栅极可以与PMOS晶体管P11和P12的栅极集成。在有源区ACT_N1中，NMOS晶体管N11和N12的栅极之间的内部区域(即，图4中的有源区ACT_N1的中心部分)可以耦接至信号线SL2，通过该信号线SL2来输出主字线控制输出信号MWLB<n>，并且NMOS晶体管N11和N12的栅极的外部区域(即，图4中的有源区ACT_N1的两个端部)可以分别耦接至电源线PL4和PL5，该电源线PL4和PL5中的每个都输出反向偏置电压VBBW。在这种情况下，信号线SL2以及电源线PL4和PL5可以由设置在M0层中的金属线形成。例如，根据一个实施例的电源线PL4和PL5可以通过设置在同一层(M0层)中的金属线PL6而彼此耦接。即，有源区ACT_N1的两个端部可以通过在同一层(M0层)中形成的金属线而彼此共同耦接。
在其中形成NMOS晶体管N2的有源区ACT_N2可以在第一方向上位于有源区ACT_N1的一侧。在其中形成NMOS晶体管N3的有源区ACT_N3可以位于有源区ACT_N2的一侧，并且在其中形成PMOS晶体管P2的有源区ACT_P2可以位于有源区ACT_N3的一侧。
形成在有源区ACT_N2中的栅极可以耦接至信号线SL2。有源区ACT_N2的一个端子和有源区ACT_N3的一个端子可以耦接至电源线PL7，通过该电源线PL7来提供反向偏置电压VBBW，并且有源区ACT_N2的另一个端子和有源区ACT_N3的另一个端子可以通过信号线SL3耦接至PMOS晶体管P2的栅极以及NMOS晶体管N11和N12的栅极。形成在有源区ACT_N3中的栅极可以耦接至电源线PL8，通过该电源线PL8来接收预充电电压PCG。有源区ACT_P2的一个端子可以耦接至电源线PL9，通过该电源线PL9来提供泵浦电压VPP，并且有源区ACT_P2的另一个端子可以通过信号线SL4耦接至PMOS晶体管P31和P32的栅极。信号线SL3和SL4以及电源线PL7、PL8和PL9可以由被设置在同一层(M0层)中的金属线形成。
在其中形成PMOS晶体管P31和P32的有源区ACT_P3可以在第一方向上位于有源区ACT_P2的一侧，并且在其中形成NMOS晶体管N41和N42的有源区ACT_N4可以在第一方向上位于有源区ACT_P3的一侧。
PMOS晶体管P31和P32的栅极可以在同一有源区ACT_P3中形成为双指形状，并且PMOS晶体管P31和P32的栅极的两个端部可以彼此耦接，导致矩形环形状的形成。PMOS晶体管P31和P32的栅极可以通过信号线SL4耦接至有源区ACT_P2的一端，并且可以通过信号线SL5耦接至有源区ACT_N4的中心部分。在有源区ACT_P3中，PMOS晶体管P31和P32的栅极之间的内部区域(即，图4中的有源区ACT_P3的中心部分)可以通过信号线SL5耦接至形成在有源区ACT_P2中的栅极，并且PMOS晶体管P31和P32的栅极的外部区域(即，图4中的有源区ACT_P3的两个端部)可以分别耦接至电源线PL10和PL11，电源线PL10和PL11中的每个都输出泵浦电压VPP。
NMOS晶体管N41和N42的栅极可以在有源区ACT_N4中形成为双指形状。在有源区ACT_N4中，NMOS晶体管P41和P42的栅极之间的内部区域(即，图4中的有源区ACT_N4的中心部分)可以耦接至信号线SL5，并且NMOS晶体管P41和P42的栅极的外部区域(即，图4中的有源区ACT_N4的两个端部)可以通过信号线SL6和SL7耦接至公共节点COM。有源区ACT_N4的栅极可以耦接至信号线SL8，通过该信号线SL8来接收块地址信号BAX34<i>。
信号线SL5、SL6、SL7和SL8以及电源线PL10和PL11可以由在M0层中形成的金属线制成。
图5是示出根据本公开的一个实施例的单位行解码器的物理布置的布局图。例如，图5是示出在图4的布局图中另外形成的M1层的金属线的视图。
参考图5，可以在图4的单位行解码器210上方形成用于将从单位行解码器210产生的主字线控制信号MWLB<n>传输至存储体100a和100b的公共信号线220。公共信号线220可以由设置在M1层中的金属线形成，并且可以在单位行解码器上方形成为在第一方向上横穿单位行解码器的直线型。公共信号线220可以耦接至M0层的信号线SL1和SL2，通过该信号线SL1和SL2来传输主字线控制信号MWLB<n>。
如图1中所示，公共信号线220可以共同耦接至存储体100a的主字线MWLa和存储体100b的主字线MWLb，使得公共信号线220可以将主字线控制信号MWLB<n>同时传输至存储体100a和100b。
用于分别将供电电压VPP和VBBW提供给单位行解码器210的电源线PL1_M1和PL2_M1可以被形成在公共信号线220的两侧。在这种情况下，形成在公共信号线220的一侧的电源线PL1_M1可以以下面这样的方式形成：横穿单位行解码器210的一个电源线被形成为在第一方向上与公共信号线220平行或实质上平行地延伸。形成在公共信号线220的另一侧的电源线PL2_M1可以以下面这样的方式形成：若干岛型电源线在第一方向上与公共信号线220平行或实质上平行地连续布置。电源线PL1_M1和PL2_M1可以由被设置在M1层中的金属线形成，并且可以被形成为直线型，该直线型被形成为在第一方向上与公共信号线220平行地延伸。例如，位于公共信号线220的一侧的电源线PL1_M1可以被形成为具有与公共信号线220实质上相同的长度的直线型。
图6是示出根据本公开的一个实施例的图5中所示的单位行解码器被依次布置成阵列形状的示意图。
参考图6，彼此邻近的单位行解码器可以共享电源线PL1_M1或PL2_M1。例如，单位行解码器210a和210b可以共享电源线PL2_M1，并且单位行解码器210b和210c可以共享电源线PL1_M1。
邻近的单位行解码器的公共信号线220可以在第二方向上对称地布置。例如，单位行解码器210a的公共信号线220a和单位行解码器210b的公共信号线220b可以彼此对称或彼此实质上对称，并且单位行解码器210b的公共信号线220b和单位行解码器210c的公共信号线220c可以彼此对称或彼此实质上对称。
从以上描述显而易见的是，根据本公开的实施例的半导体器件可以通过改善行解码器的布局结构来减小芯片尺寸，导致净(net)裸片的改善。
本领域技术人员将理解，在不脱离本公开的精神和基本特征的情况下，可以以除了本文所述之外的其他特定方式来实施实施例。因此，上述实施例在所有方面都应被解释为说明性的而非限制性的。本公开的范围应该由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，在所附权利要求的含义和等同范围内的所有变化都旨在包含在其中。另外，对于本领域技术人员显而易见的是，在所附权利要求中未明确引用的权利要求可以作为实施例组合地呈现，或者在提交申请之后通过随后的修改包括为新的权利要求。
尽管已经描述了许多说明性实施例，但是应该理解，本领域技术人员可以设计出许多其他修改和实施例，这些修改和实施例将落入本公开的原理的精神和范围内。特别地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可能进行多种变化和修改。除了组成部件和/或布置的变化和修改之外，替代使用对于本领域技术人员而言也是显而易见的。
图中每个元件的标记
10：半导体器件
100a、100b：存储体
200：行解码器块
210：单位行解码器
220：公共信号线
CA：单元阵列
SWD：子字线驱动器
MWLa、MWLb：主字线

Claims (20)

1.一种半导体器件，包括：
第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个存储单元阵列；
第一主字线，其被设置在所述第一存储体之上；
第二主字线，其被设置在所述第二存储体之上；以及
行解码器块，其被设置在所述第一存储体与所述第二存储体之间，
其中，所述行解码器块包括：
单位行解码器，其被配置为基于行地址来输出主字线控制信号；
公共信号线，其在所述单位行解码器上方形成为沿第一方向延伸的线型，并且被配置为将所述主字线控制信号同时传输至所述第一主字线和所述第二主字线；以及
多个电源线，其被配置为将供电电压提供给所述单位行解码器，并且位于与所述公共信号线相同的层中。
2.根据权利要求1所述的半导体器件，其中，所述多个电源线位于所述公共信号线的两侧。
3.根据权利要求2所述的半导体器件，其中，所述电源线包括：
第一电源线，其位于所述公共信号线的一侧，并且被配置为允许横穿所述单位行解码器的单条线实质上平行于所述公共信号线延伸；以及
多个第二电源线，其位于所述公共信号线的另一侧，并且被配置为允许多个岛型线实质上平行于所述公共信号线而连续布置。
4.根据权利要求1所述的半导体器件，其中，所述单位行解码器包括：
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管并联耦接在第一电压与主字线控制信号的输出端子之间，并且以所述第一PMOS晶体管的栅极端子和所述第二PMOS晶体管的栅极端子共同耦接至第一节点的方式被配置，PMOS表示p沟道金属氧化物半导体；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管并联耦接在第二电压与所述主字线控制信号的输出端子之间，并且以所述第一NMOS晶体管的栅极端子和所述第二NMOS晶体管的栅极端子共同耦接至所述第一节点的方式被配置，NMOS表示n沟道金属氧化物半导体。
5.根据权利要求4所述的半导体器件，其中，所述第一PMOS晶体管和所述第二PMOS晶体管中的每个包括：
第一栅极和第二栅极，所述第一栅极和所述第二栅极实质上平行地布置在单个第一有源区中，并且以所述第一栅极的一端和所述第二栅极的一端彼此耦接的方式被配置；以及
在所述第一有源区中，在所述第一栅极与所述第二栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第一栅极的外部区域与所述第二栅极的外部区域耦接至所述第一电压，
其中，所述第一栅极的外部区域和所述第二栅极的外部区域通过位于比所述公共信号线低的层中的第三电源线而彼此共同耦接。
6.根据权利要求5所述的半导体器件，其中，所述第一NMOS晶体管和所述第二NMOS晶体管中的每个包括：
第三栅极和第四栅极，所述第三栅极和所述第四栅极实质上平行地布置在单个第二有源区中，并且以所述第三栅极的一端和所述第四栅极的一端彼此耦接的方式被配置；以及
在所述第二有源区中，在所述第三栅极与所述第四栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第三栅极的外部区域和所述第四栅极的外部区域耦接至所述第二电压，
其中，所述第三栅极的外部区域和所述第四栅极的外部区域通过位于比所述公共信号线低的层中的第四电源线而彼此共同耦接。
7.根据权利要求6所述的半导体器件，其中，所述第三电源线和所述第四电源线位于同一层中。
8.根据权利要求7所述的半导体器件，其中，所述第一电压是泵浦电压，并且所述第二电压是反向偏置电压。
9.根据权利要求6所述的半导体器件，其中，所述第一有源区和所述第二有源区在沿第一方向彼此相邻定位的同时实质上彼此平行地布置。
10.一种半导体器件，包括：
第一存储体和第二存储体，所述第一存储体和所述第二存储体中的每个包括多个存储单元阵列；
多个第一主字线，其被设置在所述第一存储体之上；
多个第二主字线，其被设置在所述第二存储体之上；以及
行解码器块，其被设置在所述第一存储体与所述第二存储体之间，并且被配置为包括多个公共信号线，所述多个公共信号线共同耦接至设置在同一行中的所述第一主字线和所述第二主字线，以使得主字线控制信号被同时提供给对应的第一主字线和对应的第二主字线，
其中，所述行解码器块包括：多个电源线，其位于与所述公共信号线相同的层中。
11.根据权利要求10所述的半导体器件，其中，所述行解码器块包括：
多个单位行解码器，其以所述单位行解码器一对一地对应于所述公共信号线的方式位于所述公共信号线下方，并且被配置为基于行地址来输出所述主字线控制信号。
12.根据权利要求11所述的半导体器件，其中，所述公共信号线被形成为在第一方向上横穿对应的单位行解码器的线型。
13.根据权利要求11所述的半导体器件，其中，所述多个电源线位于所述公共信号线两侧。
14.根据权利要求13所述的半导体器件，其中，所述电源线包括：
第一电源线，其位于所述公共信号线的一侧，并且被配置为允许横穿对应的单位行解码器的单条线实质上平行于所述公共信号线延伸；以及
多个第二电源线，其位于所述公共信号线的另一侧，并且被配置为允许多个岛型线实质上平行于所述公共信号线而连续布置。
15.根据权利要求11所述的半导体器件，其中，每个所述单位行解码器包括：
第一PMOS晶体管和第二PMOS晶体管，所述第一PMOS晶体管和所述第二PMOS晶体管并联耦接在第一电压与主字线控制信号的输出端子之间，并且以所述第一PMOS晶体管的栅极端子和所述第二PMOS晶体管的栅极端子共同耦接至第一节点的方式被配置，PMOS表示p沟道金属氧化物半导体；以及
第一NMOS晶体管和第二NMOS晶体管，所述第一NMOS晶体管和所述第二NMOS晶体管并联耦接在第二电压与所述主字线控制信号的输出端子之间，并且以所述第一NMOS晶体管的栅极端子和所述第二NMOS晶体管的栅极端子共同耦接至所述第一节点的方式被配置，NMOS表示n沟道金属氧化物半导体。
16.根据权利要求15所述的半导体器件，其中，所述第一PMOS晶体管和所述第二PMOS晶体管中的每个包括：
第一栅极和第二栅极，所述第一栅极和所述第二栅极实质上平行地布置在单个第一有源区中，并且以所述第一栅极的一端和所述第二栅极的一端彼此耦接的方式被配置；以及
在所述第一有源区中，在所述第一栅极与所述第二栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第一栅极的外部区域与所述第二栅极的外部区域耦接至所述第一电压，
其中，所述第一栅极的外部区域和所述第二栅极的外部区域通过位于比所述公共信号线低的层中的第三电源线而彼此共同耦接。
17.根据权利要求16所述的半导体器件，其中，所述第一NMOS晶体管和所述第二NMOS晶体管中的每个包括：
第三栅极和第四栅极，所述第三栅极和所述第四栅极实质上平行地布置在单个第二有源区中，并且以所述第三栅极的一端和所述第四栅极的一端彼此耦接的方式被配置；以及
在所述第二有源区中，在所述第三栅极与所述第四栅极之间的内部区域耦接至所述主字线控制信号的输出端子，并且所述第三栅极的外部区域和所述第四栅极的外部区域耦接至所述第二电压，
其中，所述第三栅极的外部区域和所述第四栅极的外部区域通过位于比所述公共信号线低的层中的第四电源线而彼此共同耦接。
18.根据权利要求17所述的半导体器件，其中，所述第三电源线和所述第四电源线位于同一层中。
19.一种半导体器件，包括：
第一存储单元阵列和第二存储单元阵列；
第一主字线，其被设置在所述第一存储单元阵列之上；
第二主字线，其被设置在所述第二存储单元阵列之上；以及
行解码器块，其被设置在所述第一存储单元阵列与所述第二存储单元阵列之间，并且被配置为包括公共信号线，所述公共信号线共同耦接至所述第一主字线和所述第二主字线，以使得主字线控制信号被同时提供给所述第一主字线和所述第二主字线
其中，所述行解码器块包括：多个电源线，其位于与所述公共信号线相同的层中。
20.根据权利要求19所述的半导体器件，其中，所述多个电源线包括：
第一电源线，其被配置为向单位行解码器提供第一供电电压，并且位于所述公共信号线的一侧、与所述公共信号线相同的层中；以及
第二电源线，其被配置为向所述单位行解码器提供第二供电电压，并且位于所述公共信号线的与所述一侧相对的另一侧、与所述公共信号线相同的层中。
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