CN110661518B - 双传输门及用于双传输门的双规则集成电路布局 - Google Patents

双传输门及用于双传输门的双规则集成电路布局 Download PDF

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Abstract

本发明的实施例公开了双传输门和用于双传输门的各种示例性集成电路布局。集成电路布局表示双高度集成电路布局，也称为双规则集成电路布局。这些双规则集成电路布局包括电子器件设计基板面的多行中的第一组行，和电子器件设计基板面的多行中的第二组行，以容纳半导体堆叠件的第一金属层。第一组行可以包括诸如第一PMOS晶体管和第一NMOS晶体管的第一对CMOS晶体管，并且第二组行可以包括诸如第二PMOS晶体管和第二NMOS晶体管的第二对CMOS晶体管。这些示例性集成电路布局公开了设置在半导体堆叠件的氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层内的各种几何形状的各种配置和布置。

Description

双传输门及用于双传输门的双规则集成电路布局
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及双传输门及用于双传输门的双规则集成电路布局。
背景技术
有时称为模拟开关的传输门代表将信号从输入端子选择性地传递至输出端子的电子元件。通常，传输门包括p型金属氧化物半导体场效应(PMOS)晶体管和n型金属氧化物半导体场效应(NMOS)晶体管。PMOS晶体管和NMOS晶体管可以使用互补时钟信号互补偏置，从而使得PMOS晶体管和NMOS晶体管共同导通，即在导通状态下，以将信号从输入端子传递至输出端子。可选地，互补时钟信号可以使PMOS晶体管和NMOS晶体管不导通，即处于截止状态，以防止信号从输入端子传递至输出端子。
在一些情况下，互补时钟信号也可以用于偏置另一传输门以形成双传输门。该双传输门可以包括与传输门相对应的第一输入端子、与其他传输门相对应的第二输入端子以及由传输门和其他传输门共享的公共输出端子。在这些情况下，互补时钟信号可以使传输门将信号从第一输入端子传递至公共输出端子，并且可以防止其他传输门将第二信号从第二输入端子传递至公共输出端子。可选地，互补时钟信号可以防止传输门将信号从第一输入端子传递至公共输出端子，并且可以使其他传输门将第二信号从第二输入端子传递至公共输出端子。
发明内容
根据本发明的一方面，提供了一种双传输门，包括：第一p型金属氧化物半导体场效应(PMOS)晶体管，设置在电子器件设计基板面的多行中的第一行内，配置为接收第一时钟信号；第一n型金属氧化物半导体场效应(NMOS)晶体管，设置在所述多行中的第二行内，配置为接收第二时钟信号；第二PMOS晶体管，设置在所述多行中的第三行内，配置为接收所述第二时钟信号；第二NMOS晶体管，设置在所述多行中的第四行内，配置为接收所述第一时钟信号；第一区和第二区，对应于第一时钟信号，分别沿着所述第一行和所述第四行设置在半导体堆叠件的第一互连层内；第三区，沿着所述电子器件设计基板面的多列中的第一列设置在所述半导体堆叠件的第二互连层内，并且配置为电连接所述第一区和所述第二区。
根据本发明的另一方面，提供了一种双传输门，包括：第一对互补金属氧化物半导体场效应(CMOS)晶体管，设置在电子器件设计基板面的多列中的第一列内，布置为形成第一传输门，所述第一传输门配置为响应于处于第一逻辑电平的第一时钟信号和处于第二逻辑电平的第二时钟信号，在第一端子和第二端子之间传送第一信号；第二对CMOS晶体管，设置在所述电子器件设计基板面的多列中的第二列内，布置为形成第二传输门，所述第二传输门配置为响应于处于第二逻辑电平的第一时钟信号和处于第一逻辑电平的第二时钟信号，在所述第二端子和第三端子之间传送第二信号；第一区和第二区，对应于所述第一时钟信号，并且分别沿所述电子器件设计基板面的多行中的第一行和第二行设置在半导体堆叠件的第一互连层内；第三区，沿所述电子器件设计基板面的所述多列中的第二列设置在所述半导体堆叠件的第二互连层内，配置为电连接所述第一区和所述第二区；第四区和第五区，对应于所述第二时钟信号，分别沿所述多行中的第三行和第四行设置在所述半导体堆叠件的所述第一互连层内；以及第六区，沿所述电子器件设计基板面的所述多列中的第三列设置在所述半导体堆叠件的所述第二互连层内，配置为电连接所述第四区和所述第五区。
根据本发明的又一方面，提供了一种双传输门，具有第一输入端子、第二输入端子和输出端子，所述双传输门包括：第一p型金属氧化物半导体场效应(PMOS)晶体管，具有与所述第一输入端子相对应的第一源极/漏极区，与所述输出端子相对应的第二源极/漏极区，以及配置为接收第一时钟信号的第一栅极区；第一n型金属氧化物半导体场效应(NMOS)晶体管，具有与所述第一输入端子相对应的第三源极/漏极区、与所述输出端子相对应的第四源极/漏极区，以及配置为接收第二时钟信号的第二栅极区；第二PMOS晶体管，具有与所述第二输入端子相对应的第五源极/漏极区、与所述输出端子相对应的第六源极/漏极区、以及配置为接收所述第一时钟信号的第三栅极区；第二NMOS晶体管，具有与所述第二输入端子相对应的第七源极/漏极区、与所述输出端子相对应的第八源极/漏极区、以及配置为接收所述第二时钟信号的第四栅极区；第一区和第二区，对应于所述第一时钟信号，沿所述电子器件设计基板面的多行中的第一行和第二行的设置在半导体堆叠件的第一互连层内；第三区，沿所述电子器件设计基板面的多列中的第一列设置在所述半导体堆叠件的第二互连层内，配置为电连接所述第一区和所述第二区。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据本发明的示例性实施例的示例性双传输门的示意图；
图2到图32示出根据本发明的示例性实施例的示例性双传输门的各种示例性集成电路布局；
图33示出根据本发明的示例性实施例的具有示例性双传输门的示例性同步触发器的示意图；
图34A和图34B示出根据本发明的示例性实施例的示例性同步触发器的示例性布局平面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
概述
公开了示例性双传输门和用于示例性双传输门的各种示例性集成电路布局的示例性实施例。这些示例性集成电路布局表示双高度集成电路布局，也称为双规则集成电路布局。这些双规则集成电路布局包括来自电子器件设计基板面(real estate)的多行中的第一组行，和来自电子器件设计基板面的多行中的第二组行，以容纳半导体堆叠件的第一金属层。第一组行可以包括诸如第一p型金属氧化物半导体场效应(PMOS)晶体管和第一n型金属氧化物半导体场效应(NMOS)晶体管的第一对互补金属氧化物半导体场效应(CMOS)晶体管，并且第二组行可以包括诸如第二PMOS晶体管和第二NMOS晶体管的第二对CMOS晶体管。这些示例性集成电路布局公开了位于半导体堆叠件的氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层内的各种几何形状的各种配置和布置。在接下来的示例性实施例中，第一金属层内的各种几何形状位于电子器件设计基板面的多行内，以及OD层、多晶硅层、MD层和/或第二金属层内的各种几何形状位于电子器件设计基板面的多列内。
示例性双传输门
图1示出根据本发明的示例性实施例的示例性双传输门的示意图。在图1所示的示例性实施例中，双传输门100包括：第一传输门102，以在第一端子150和第二端子152之间选择性地提供第一信号路径；以及第二传输门104，以在第二端子152和第三端子154之间选择性地提供第二信号路径。在示例性实施例中，第一信号路径和第二信号路径代表双向信号路径。在该示例性实施例中，第一传输门102可以在第一端子150和第二端子152之间选择性地发送各种信号，并且第二传输门104可以在第二端子152和第三端子154之间选择性地发送各种信号。如图1所示，第一传输门102包括第一p型金属氧化物半导体场效应(PMOS)晶体管P1和第一n型金属氧化物半导体场效应(NMOS)晶体管N1，以及第二传输门104包括第二PMOS晶体管P2和第二NMOS晶体管N2。
第一传输门102响应于处于第一逻辑电平(诸如逻辑0)的第一时钟信号156和处于第二逻辑电平(诸如逻辑1)的第二时钟信号158而选择性地提供第一信号路径。在示例性实施例中，第一时钟信号156和第二时钟信号158表示差分时钟信号，其中，第一时钟信号156与第二时钟信号158互补。在图1所示的示例性实施例中，当第一时钟信号156处于诸如逻辑0的第一逻辑电平时，PMOS晶体管P1导通，即，处于导通状态，并且当第二时钟信号158处于诸如逻辑1的第二逻辑电平时，NMOS晶体管N1导通，即，处于导通状态，以提供介于第一端子150和第二端子152之间的第一信号路径。这种情况下，当第二时钟信号158处于诸如逻辑1的第二逻辑电平时，PMOS晶体管P2不导通，即处于截止状态，并且当第一时钟信号156处于诸如逻辑0的第一逻辑电平时，NMOS晶体管N2不导通，即，处于截止状态。
第二传输门104响应于处于第二逻辑电平(诸如逻辑1)的第一时钟信号156和处于第一逻辑电平(诸如逻辑0)的第二时钟信号158而选择性地提供第二信号路径。在图1所示的示例性实施例中，当第二时钟信号158处于诸如逻辑0的第一逻辑电平时，PMOS晶体管P2导通，即，处于导通状态，并且当第一时钟信号156处于诸如逻辑1的第二逻辑电平时，NMOS晶体管N2导通，即，处于导通状态，以提供介于第二端子152和第三端子154之间的第二信号路径。这种情况下，当第一时钟信号156处于诸如逻辑1的第二逻辑电平时，PMOS晶体管P1不导通，即处于截止状态，并且当第二时钟信号158处于诸如逻辑0的第一逻辑电平时，NMOS晶体管N1不导通，即，处于截止状态。
用于示例性双传输门的示例性集成电路布局
图2到图32示出根据本发明的示例性实施例的示例性双传输门的各种示例性集成电路布局；图2至图32示出用于诸如双传输门100(以提供实例)的示例性双传输门的各种示例性集成电路布局。下面将描述的用于示例性双传输门的示例性集成电路布局包括位于一个或多个互连层内的各种几何形状，半导体堆叠件的诸如氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层(以提供一些实例)。如下面将更详细描述的，这些几何形状可以位于电子器件设计基板面内。这里，术语“第一金属层”和“第二金属层”仅用于区分半导体层堆叠件的金属层。术语“第一金属层”和“第二金属层”不必分别是半导体层堆叠件的第一金属层和第二金属层。相反，相关领域的技术人员将意识到术语“第一金属层”和“第二金属层”可以是半导体层堆叠件的任何两个金属层。在示例性实施例中，第一金属层和第二金属层表示半导体堆叠件内的金属1层和金属2层。
如图2至图32所述，电子器件设计基板面可以描述为包括沿第一方向250(诸如沿笛卡尔坐标系的“x”轴)的多行，以及沿第二方向252(诸如沿笛卡尔坐标系的“y”轴)的多列，从而用于放置示例性集成电路布局的各种几何形状。在示例性实施例中，半导体堆叠件的OD层和/或一个第一金属层设置为沿着第一方向250上的多行。在该示例性实施例中，半导体堆叠件的一个或多个多晶硅层、MD层和/或第二金属层设置为沿着第二方向252上的多列。在一些情况下，电子器件设计基板面的单元结构可包括沿第一方向250的有限数量的行以容纳第一金属层。例如，电子器件设计基板面的单元结构可以包括沿第一方向250的三行，诸如行202.1至202.3或行202.4至202.6(以提供一些实例)，以形成单高度集成电路布局。在该实例中，单高度集成电路布局可以使用这三行来容纳第一金属层。然而，为了使用更多行来容纳第一金属层，图2至图32中所示的示例性集成电路布局利用双高度(也称为双规则)集成电路布局来增加沿第一方向250的行数。如下面将更详细描述的，这些双规则集成电路布局包括多行中的第一组行和多行中的第二组行，两者都可以用于容纳第一金属层。如下面将进一步详细描述的，第一组行可以包括诸如图1所述的PMOS晶体管P1和NMOS晶体管N1的第一对互补金属氧化物半导体场效应(CMOS)晶体管，并且第二组行可以包括诸如图1所示的PMOS晶体管P2和NMOS晶体管N2的第二对CMOS晶体管。
如图2所示，示例性集成电路布局200包括沿第一方向250设置在多行202.1至202.6内的第一金属层，其中，第一金属层具有一种或多种导电材料(诸如，钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)或铂(Pt)，以提供一些实例)的一个或多个区。在图2所示的示例性实施例中，使用垂直阴影示出设置在第一金属层内的导电材料的一个或多个区。此外，多行202.1至202.6包括使用对角线阴影示出的设置在沿第一方向250的多行202.1至202.6内的各种氧化物扩散(OD)区，从而用于形成双传输门的各种晶体管(诸如如图1所示的PMOS晶体管P1、PMOS晶体管P2、NMOS晶体管N1和/或NMOS晶体管N2)的有源层。
如图2额外示出的，示例性集成电路布局200包括沿第二方向252设置在多列204.1至204.7内的MD层，其中，MD层具有一种或多种导电材料(诸如，钨(W)、铝(Al)、铜(Cu)、金(Au)、银(Ag)或铂(Pt)，以提供一些实例)的一个或多个区。在图2所示的示例性实施例中，使用实心白色阴影示出设置在MD层内的导电材料的一个或多个区。此外，示例性集成电路布局200包括沿第二方向252设置在多列204.1至204.7内多晶硅层，其中，使用点状阴影示出多晶硅层且该多晶硅层具有多晶硅材料的一个或多个区。在图2所示的示例性实施例中，示例性集成电路布局200还包括各种通孔结构(如图2中的方框“x”所示)以在多行202.1至202.6和多列204.1至204.7之间形成互连。在示例性实施例中，这里描述的各种通孔结构可以表示贯通孔结构、盲通孔结构、掩埋通孔结构或对于相关领域的技术人员来说，不背离本发明的精神和范围的任何其他合适的通孔结构。
在图2所示的示例性实施例中，设置在沿第一方向250上的行202.2延伸的第一金属层内的一种或多种导电材料的第一区表示如图1所述的第一端子150。如图2所示，第一端子150使用通孔结构电连接至位于MD层内的一种或多种导电材料的导电区206，其中，导电区在第二方向252上沿列204.3延伸。导电区206电连接至在第一方向250上沿行202.1延伸的与PMOS晶体管P1相对应的第一OD区以形成PMOS晶体管P1的源极/漏极区，并且电连接至沿行202.3延伸的与NMOS晶体管N1相对应的第二OD区以形成NMOS晶体管N1的源极/漏极区。
在图2所示的示例性实施例中，设置在沿第一方向250上的行202.5延伸的第一金属层内的一种或多种导电材料的第二区表示如图1所述的第三端子154。如图2所示，第三端子154使用通孔结构电连接至设置在MD层内的一种或多种导电材料的导电区208，其中，导电区在第二方向252上沿列204.3延伸。导电区208电连接至在第一方向250上沿行202.4延伸的与PMOS晶体管P2相对应的第三OD区以形成PMOS晶体管P2的源极/漏极区，并且电连接至沿行202.6延伸的与NMOS晶体管N2相对应的第四OD区以形成NMOS晶体管N2的源极/漏极区。
在图2所示的示例性实施例中，设置在沿第一方向250上的行202.1延伸的第一金属层内的一种或多种导电材料的第三区表示如图1所述的第一时钟信号156。如图2所示，第一时钟信号156使用通孔结构电连接至设置在MD层内的一种或多种导电材料的导电区210，其中，导电区210在第二方向252上沿列204.1延伸。导电区210电连接至设置在第一金属层内的一种或多种导电材料的导电区212，其中，导电区212在第一方向250上沿行202.6延伸。导电区212使用通孔结构电连接至设置在一个或多个多晶硅层内的多晶硅材料的多晶硅区214，其中，一个或多个多晶硅层在第二方向252上沿列204.4延伸。多晶硅区214与对应于NMOS晶体管N2的第四OD区重叠，以形成NMOS晶体管N2的栅极区。如图2中额外示出的，第一时钟信号156使用通孔结构电连接至设置在一个或多个多晶硅层内的多晶硅材料的多晶硅区216，其中，一个或多个多晶硅层在第二方向252上沿列204.4延伸。多晶硅区216与对应于PMOS晶体管P1的第一OD区重叠，以形成PMOS晶体管P1的栅极区。
返回参考图2，设置在沿第一方向250上的行202.4延伸的第一金属层内的一种或多种导电材料的第四区表示如图1所述的第二时钟信号158。如图2所示，第二时钟信号158使用通孔结构电连接至设置在一个或多个多晶硅层内的多晶硅材料的多晶硅区218，其中，一个或多个多晶硅层在第二方向252上沿列204.4延伸。多晶硅区218与对应于NMOS晶体管N1的第二OD区重叠，以形成NMOS晶体管N1的栅极区并且与对应于PMOS晶体管P2的第三OD区重叠，以形成PMOS晶体管P2的栅极区。
在图2所示的示例性实施例中，设置在沿第二方向252上的列204.5延伸的MD层内的一种或多种导电材料的第四区表示如图1所述的第二端子152。第二端子152电连接至与PMOS晶体管P1相对应的第一OD区、与NMOS晶体管N1相对应的第二OD区、与PMOS晶体管P2相对应的第三OD区以及与NMOS晶体管N2相对应的第四OD区以分别形成PMOS晶体管P1的源极/漏极区、NMOS晶体管N1的源极/漏极区、PMOS晶体管P2的源极/漏极区以及NMOS晶体管N2的源极/漏极区。
用于示例性双传输门的可选示例性集成电路布局
示例性集成电路布局300至示例性集成电路布局3200的图3至图32的讨论简要地概述这些示例性集成电路布局与示例性集成电路布局200之间的差异。尽管未进一步详细描述，但是示例性集成电路布局300至示例性集成电路布局3200可包括用于第一端子150、第二端子152、第三端子154、第一时钟信号156和/或第二时钟信号158的与图2所示的不同的配置和布置。在不背离本发明的精神和范围的情况下，相关领域的技术人员将容易地意识到来自图3至图32的第一端子150、第二端子152、第三端子154、第一时钟信号156和/或第二时钟信号158的这些不同的配置和布置。为了方便起见，在图3至图32中示出第一端子150、第二端子152、第三端子154、第一时钟信号156、第二时钟信号158、PMOS晶体管P1、NMOS晶体管N1、PMOS晶体管P2和NMOS晶体管N2。如图3至图32所示，第一端子150电连接如图1所示的NMOS晶体管N1的源极/漏极区和PMOS晶体管P1的源极/漏极区。第二端子152电连接如图1所示的NMOS晶体管N1的源极/漏极区、PMOS晶体管P1的源极/漏极区、PMOS晶体管P2的源极/漏极区以及NMOS晶体管N2的源极/漏极区。第三端子154电连接如图1所示的NMOS晶体管N2的源极/漏极区和PMOS晶体管P2的源极/漏极区。第一时钟信号156电连接PMOS晶体管P1的栅极区和NMOS晶体管N2的栅极区。第二时钟信号158电连接NMOS晶体管N1的栅极区和PMOS晶体管P2的栅极区。
示例性双传输门的示例性集成电路布局300至示例性集成电路布局3200类似地包括设置在氧化物扩散(OD)层、多晶硅层、金属扩散(MD)层、第一金属层和/或第二金属层内的各种几何形状。示例性集成电路布局300至示例性集成电路布局3200的这些几何形状可以以与上文在图2中描述的示例性集成电路布局200大致类似的方式设置在电子器件设计基板面内。在示例性集成电路布局300至示例性集成电路布局3200中，在第一方向250上沿多行设置半导体堆叠件的OD层和/或一个第一金属层。在示例性集成电路布局300至示例性集成电路布局3200中，在第二方向252上沿多列布置半导体堆叠件的一个或多个多晶硅层、MD层和/或第二金属层。
如图3中所示的示例性集成电路布局300和如图4所示的示例性集成电路布局400包括如图2所示的在第一时钟信号156和导电区212之间的可选连接。在图3所示的示例性实施例中，可以使用设置在一个或多个多晶硅层内的多晶硅材料来实现该可选连接。可选地，在图4所示的示例性实施例中，可以使用设置在第二金属层内的一种或多种导电材料来实现该可选连接。
如图5所示的示例性集成电路布局500至图25所示的示例性集成电路布局2500包括用于如图2所示的PMOS晶体管P1、NMOS晶体管N1、PMOS晶体管P2和NMOS晶体管N2的可选配置和布置。在图2所示的示例性实施例中，分别沿行202.1、行202.3、行202.4和行202.6设置PMOS晶体管P1、NMOS晶体管N1、PMOS晶体管P2和NMOS晶体管N2。然而，在图5所示的示例性实施例中，在示例性集成电路布局500中，分别沿行202.1、行202.3、行202.4和行202.6可选地设置NMOS晶体管N1、PMOS晶体管P1、NMOS晶体管N2和PMOS晶体管P2。
在图2所示的示例性实施例中，沿列204.4设置PMOS晶体管P1、NMOS晶体管N1，PMOS晶体管P2和NMOS晶体管N2。然而，在图6所示的示例性实施例中，沿列204.6设置PMOS晶体管P1，并且沿列204.4设置NMOS晶体管N1、PMOS晶体管P2和NMOS晶体管N2。在图7所示的示例性实施例中，沿列204.6设置PMOS晶体管P1和NMOS晶体管N2，沿列204.4设置NMOS晶体管N1和PMOS晶体管P2。在图8所示的示例性实施例中，沿列204.6设置NMOS晶体管N1，并且沿列204.4设置PMOS晶体管P1、PMOS晶体管P2和NMOS晶体管N2。在图9所示的示例性实施例中，沿列204.6设置NMOS晶体管N1和PMOS晶体管P2，并且沿列204.4设置PMOS晶体管P1和NMOS晶体管N2。在图10、图11、图14、图15和图18所示的示例性实施例中，沿列204.5设置NMOS晶体管N1和PMOS晶体管P1，沿列204.3设置PMOS晶体管P2和NMOS晶体管N2。在图12、图13、图16和图17所示的示例性实施例中，沿列204.6设置NMOS晶体管N1和PMOS晶体管P1，并且沿列204.4设置PMOS晶体管P2和NMOS晶体管N2。在图10、图11、图14、图15、图20、图21、图22、图23、图24和图25所示的示例性实施例中，沿列204.5设置NMOS晶体管N1和PMOS晶体管P1，并且沿列204.3设置PMOS晶体管P2和NMOS晶体管N2。
在如图26所示的示例性集成电路布局2600中，第一时钟信号156和第二时钟信号158横越与PMOS晶体管P1的OD层和NMOS晶体管N2的OD层的距离以及横越与NMOS晶体管N1的OD层和PMOS晶体管P2的OD层的距离大致类似。例如，设置在第二方向252上沿列204.1延伸的MD层内的一种或多种导电材料的导电区2602的长度等于或近似等于设置在沿列204.7延伸的MD层内的一种或多种导电材料的导电区2604的长度。如图27所示的示例性集成电路布局2700、如图28所示的示例性集成电路布局2800、如图29所示的示例性集成电路布局2900、如图30所示的示例性集成电路布局3000、如图31所示的示例性集成电路布局3100和如图32所示的示例性集成电路布局3200包括用于如图26所示的第一时钟信号156和第二时钟信号158的可选连接。在图27所示的示例性实施例中，可以使用设置在一个或多个多晶硅层内的多晶硅材料来实现用于第一时钟信号156和第二时钟信号158的这些可选连接。在图28所示的示例性实施例中，可以使用设置在第二金属层内的一种或多种导电材料来实现用于第一时钟信号156和第二时钟信号158的这些可选连接。在图29所示的示例性实施例中，可以使用设置在MD层内的一种或多种导电材料来实现用于第一时钟信号156的这些可选连接，并且使用设置在一个或多个多晶硅层内的多晶硅材料来实现用于第二时钟信号158的这些可选连接。在图30所示的示例性实施例中，可以使用设置在第二金属层内的一种或多种导电材料来实现用于第一时钟信号156的这些可选连接，并且使用设置在一个或多个多晶硅层内的多晶硅材料来实现用于第二时钟信号158的这些可选连接。在图31所示的示例性实施例中，可以使用设置在第二金属层内的一种或多种导电材料来实现用于第一时钟信号156的这些可选连接，并且使用设置在MD层内的一种或多种导电材料来实现用于第二时钟信号158的这些可选连接。在图32所示的示例性实施例中，可以使用设置在MD层内的一种或多种导电材料来实现用于第一时钟信号156和第二时钟信号158的这些可选连接。
示例性双传输门的示例性实施方式
图33示出根据本发明的示例性实施例的具有示例性双传输门的示例性同步触发器的示意图。在图33所示的示例性实施例中，示例性触发器3300可以用来存储要写入到存储器件(诸如易失性存储器和/或非易失性存储器)的数据(D)，和/或从存储器件(诸如易失性存储器和/或非易失性存储器)读取的数据。易失性存储器可以实现为需要功率来维持其存储的信息的随机存取存储器(RAM)(诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)和/或非易失性随机存取存储器(NVRAM)，通常称为闪存，以提供一些实例)。即使在没有供电时也能保持其存储的信息的非易失性存储器可以实现为可编程只读存储器(PROM)、一次性可编程ROM(OTP)、可擦除可编程只读存储器(EPROM)和/或电可擦除可编程只读存储器(EEPROM)(以提供一些实例)。如图33所示，触发器3300包括感测使能(SE)电路3302、第一时钟电路3304、第二时钟电路3306、多路复用电路3308、主锁存电路3310、从锁存电路3312和输出电路3314。
如图33所示，SE电路3302对SE控制信号(在图33中表示为SE)实施逻辑反相操作，以提供SE控制信号的反相信号(在图33中表示为SEB)。类似地，在图33中，第一时钟电路3304对时钟信号(在图33中表示为CLKA)实施逻辑反相操作，以提供时钟信号的反相信号(在图33中表示为CLKB)。同样，第二时钟电路3306对CLKB实施逻辑反相操作，以提供CLKB的反相信号(在图33中表示为CLKBB)。尽管使用图33中的逻辑反相器门示出SE电路3302、第一时钟电路3304和第二时钟电路3306，但是相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，类似地，可以使用其他基本的逻辑门(诸如逻辑AND门、逻辑OR门、逻辑XOR门和/或逻辑XNOR门，以提供一些实例)和/或其他基本的逻辑门的组合来实现SE电路3302，第一时钟电路3304和第二时钟电路3306。
在示例性实施例中，多路复用电路3308选择性地向主锁存电路3310提供数据流(在图33中表示为D)和/或测试数据流(在图33中表示为感测输入(SI))。如图33所示，多路复用电路3308包括传输门3316和传输门3318。SI代表通过触发器3300传递的已知数据序列，以用于对存储器件进行操作测试。传输门3316响应于处于第一逻辑电平(诸如逻辑1)的SE和处于第二逻辑电平(诸如逻辑0)的SEB，选择性地向主锁存电路3310提供SI。传输门3318响应于处于第二逻辑电平(诸如逻辑0)的SE和处于第一逻辑电平(诸如逻辑1)的SEB，选择性地向主锁存电路3310提供D。
如图33额外示出的，主锁存电路3310包括NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P3、PMOS晶体管P4、传输门3320和逻辑反相器门3322。如图33所示，传输门3320将来自多路复用电路3308的D或SI与CLKB和CLKBB对准。当CLKB处于诸如逻辑0的第二逻辑电平，CLKBB处于诸如逻辑1的第一逻辑电平时，传输门3320选择性地提供来自多路复用电路3308的D或SI。在图33所示的示例性实施例中，NMOS晶体管N3、NMOS晶体管N4、PMOS晶体管P3、PMOS晶体管P4和逻辑反相器门3322布置为形成响应于CLKB和CLKBB的第一锁存电路。当CLKB处于诸如逻辑1的第一逻辑电平，CLKBB处于诸如逻辑0的第二逻辑电平时，第一锁存电路将来自多路复用电路3308的D或SI传递至从锁存电路3312。否则，当CLKB处于诸如逻辑0的第二逻辑电平，CLKBB处于第一逻辑电平时，传输门3320与第一锁存电路隔离。在这种配置和布置中，第一锁存电路存储由多路复用电路3308提供的D或SI。
此外，从锁存电路3312包括NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P5、PMOS晶体管P6、传输门3324和逻辑反相器门3326。如图33所示，传输门3324将来自主锁存电路3310的D或SI与CLKB和CLKBB对准。当CLKB处于诸如逻辑1的第一逻辑电平，CLKBB处于诸如逻辑0的第二逻辑电平时，传输门3324选择性地提供来自主锁存电路3310的D或SI。在图33所示的示例性实施例中，NMOS晶体管N5、NMOS晶体管N6、PMOS晶体管P5、PMOS晶体管P6和逻辑反相器门3326布置为形成响应于CLKB和CLKBB的第二锁存电路。当CLKB处于诸如逻辑1的第一逻辑电平，CLKBB处于诸如逻辑0的第二逻辑电平时，第二锁存电路将来自主锁存电路3310的D或SI传递至输出电路3314。否则，当CLKB处于诸如逻辑0的第二逻辑电平，CLKBB处于第一逻辑电平时，传输门3324与第二锁存电路隔离。在该配置和布置中，第二锁存电路存储由主锁存电路3310提供的D或SI。
在图33所示的示例性实施例中，输出电路3314对存储在从锁存电路3312内的D或SI实施逻辑反相操作，以提供输出数据(在图33中表示为Q)。尽管使用图33中的逻辑反相器门示出输出电路3314，但是相关领域的技术人员将意识到，在不背离本发明的精神和范围的情况下，可以使用其他基本的逻辑门(诸如逻辑AND门、逻辑OR门、逻辑XOR门和/或逻辑XNOR门、逻辑NOT门，以提供一些实例)和/或其他基本的逻辑门的组合来类似地实现输出电路3314。
示例性同步触发器的示例性基板面布局
图34A和图34B示出根据本发明的示例性实施例的示例性同步触发器的示例性布局平面图。图34A和图34B所示的示例性布局平面图表示用于如图33所述的示例性触发器3300的示例性布局平面图。如图34A和图34B所示，第一示例性布局平面图3400和第二示例性布局平面图3410分别表示如上所述的双高度(也称为双规则)布局平面图。这些双规则布局平面图允许使用用于图2至图32所述的示例性双传输门的各种示例性集成电路布局来实现传输门3316、传输门3318、传输门3320和/或传输门3324。
在图34A所示的示例性实施例中，第一示例性布局平面图3400从最左侧开始包括用于如上图33所述的输出电路3314、从锁存电路3312、第一时钟电路3304、第二时钟电路3306、主锁存电路3310、多路复用电路3308和SE电路3302的基板面。如图34A所示，输出电路3314、从锁存电路3312、主锁存电路3310、多路复用电路3308和SE电路3302表示双规则布局平面图，并且第一时钟电路3304和第二时钟电路3306表示单规则布局平面图。这些双规则布局平面图的垂直高度是如图34A所示的这些单布局平面图的垂直高度的两倍。额外地，如图34A所示的用于从锁存电路3312的基板面包括分配为用于实现传输门3324的基板面3402a和基板面3402b，以及用于主锁存电路3310的基板面包括分配为用于实现传输门3320的基板面3404a和基板面3404b。使用基板面3402a、基板面3402b、基板面3404a和基板面3404b的各种组合，可以使用如图2至图32所述的各种示例性集成电路布局来实现输门3320和传输门3324。例如，基板面3402b可以分配为实现传输门3324，并且基板面3404a可以分配为实现传输门3320。在该实例中，如图10至图25所述，传输门3320包括PMOS晶体管P1和NMOS晶体管N1，并且传输门3324包括PMOS晶体管P2和NMOS晶体管N2。这样，可以使用示例性集成电路布局1000至示例性集成电路布局2500中的任一个来实现传输门3320和传输门3324。作为另一实例，基板面3402a可以分配为实现传输门3324，并且基板面3404b可以分配为实现传输门3320。在该实例中，如图10至图25所述，传输门3324包括PMOS晶体管P1和NMOS晶体管N1，并且传输门3320包括PMOS晶体管P2和NMOS晶体管N2。这样，可以使用示例性集成电路布局1000至示例性集成电路布局2500中的任一个来实现传输门3320和传输门3324。
可选地，如图34B所示，用于如图34A所示的从锁存电路3312的基板面包括分配为用于实现传输门3324的基板面3408a和基板面3408b，以及用于主锁存电路3310的基板面包括分配为用于实现传输门3320的基板面3410a和基板面3410b。使用基板面3408a、基板面3408b、基板面3410a和基板面3410b的各种组合，可以使用如图2至图32所述的各种示例性集成电路布局来实现输门3320和传输门3324。例如，基板面3408b可以分配为实现传输门3324，并且基板面3410a可以分配为实现传输门3320。在该实例中，如图10至图25所述，传输门3320包括PMOS晶体管P1和NMOS晶体管N1，并且传输门3324包括PMOS晶体管P2和NMOS晶体管N2。这样，可以使用示例性集成电路布局1000至示例性集成电路布局2500中的任一个来实现传输门3320和传输门3324。作为另一实例，基板面3408a可以分配为实现传输门3324，并且基板面3410b可以分配为实现传输门3320。在该实例中，如图10至图25所述，传输门3324包括PMOS晶体管P1和NMOS晶体管N1，并且传输门3320包括PMOS晶体管P2和NMOS晶体管N2。这样，可以使用示例性集成电路布局1000至示例性集成电路布局2500中的任一个来实现传输门3320和传输门3324。
如图34A和图34B所示，多路复用电路3308的基板面包括分配为用于实现传输门3316和传输门3318的基板面3406a和基板面3406b。使用基板面3406a和基板面3406a，可以使用如图2至图32所述的各种示例性集成电路布局来实现传输门3316和传输门3318。例如，基板面3406a可以分配为实现传输门3316，并且基板面3406b可以分配为实现传输门3318。在该实例中，如图2至图19或图26至图32所述，传输门3316包括PMOS晶体管P1和NMOS晶体管N1，并且传输门3318包括PMOS晶体管P2和NMOS晶体管N2。这样，可以使用示例性集成电路布局200至示例性集成电路布局1900或示例性集成电路布局2600至示例性集成电路布局3200中的任一个来实现传输门3316和传输门3318。
结论
前面的具体实施方式公开了一种双传输门。双传输门包括第一p型金属氧化物半导体场效应(PMOS)晶体管、第一n型金属氧化物半导体场效应(NMOS)晶体管、第二PMOS晶体管、第二NMOS晶体管、第一区、第二区和第三区。第一PMOS晶体管设置在电子器件设计基板面的多行中的第一行内，并接收第一时钟信号。第一NMOS晶体管设置在多行中的第二行内并接收第二时钟信号。第二PMOS晶体管设置在多行中的第三行内并接收第二时钟信号。第二NMOS晶体管设置在多行中的第四行内并接收第一时钟信号。第一区和第二区对应于第一时钟信号，并且分别沿着第一行和第四行设置在半导体堆叠件的第一互连层内。第三区沿着电子器件设计基板面的多列中的第一列设置在半导体堆叠件的第二互连层内，并且电连接第一区和第二区。
在实施例中，所述第一区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一PMOS晶体管的第一栅极区，以及其中，所述第二区配置为电连接至沿所述第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第二区配置为形成所述第二NMOS晶体管的第二栅极区。
在实施例中，所述第一互连层包括：所述半导体堆叠件的第一金属层，以及其中，所述第二互连层包括：所述半导体堆叠件的多晶硅层；所述半导体堆叠件的氧化物扩散(OD)层；所述半导体堆叠件的第二金属层。
在实施例中，双传输门还包括：第四区，对应于所述第二时钟信号，沿所述第三行设置在所述第一互连层内，其中，所述第四区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一NMOS晶体管的第一栅极区和所述第二PMOS晶体管的第一栅极区。
在实施例中，双传输门还包括：第四区，对应于所述双传输门的第一输入端子，设置为沿所述多列中的第二列设置，所述第四区配置为形成所述第一PMOS晶体管的第一源极/漏极区和所述第一NMOS晶体管的第一源极/漏极区；以及第五区，对应于所述双传输门的第二输入端子，设置为沿所述第二列，所述第五区配置为形成所述第二PMOS晶体管的第一源极/漏极区和所述第二NMOS晶体管的第一源极/漏极区。
在实施例中，双传输门还包括：导电材料的第六区，对应于所述双传输门的输出端子，设置为沿所述多列中的第三列，所述第六区配置为形成第一PMOS晶体管的第二源极/漏极区、所述第一NMOS晶体管的第二源极/漏极区、所述第二PMOS晶体管的第二源极/漏极区和所述第二NMOS晶体管的第二源极/漏极区。
在实施例中，沿所述多列中的第二列设置所述第一PMOS晶体管、所述第一NMOS晶体管、所述第二PMOS晶体管和所述第二NMOS晶体管中的至少两个。
在实施例中，沿所述多列中的第三列设置所述第二PMOS晶体管和所述第二NMOS晶体管。
在实施例中，双传输门还包括：第四区和第五区，对应于所述第二时钟信号，设置在所述半导体堆叠件的所述第一互连层内；其中，所述第四区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一NMOS晶体管的第一栅极区，以及其中，所述第五区配置为电连接至沿所述第二列设置在所述多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第五区配置为形成所述第二PMOS晶体管的第二栅极区；以及第六区，沿所述多列中的第二列设置在所述半导体堆叠件的所述第二互连层内，配置为电连接所述第四区和所述第五区。
前面的具体实施方式额外地公开了另一种双传输门。该另一双传输门包括第一对互补金属氧化物半导体场效应(CMOS)晶体管、第二对CMOS晶体管、第一区、第二区、第三区、第四区、第五区和第六区。第一对CMOS晶体管设置在电子器件设计基板面的多列中的第一列内，并且布置为形成第一传输门。第一传输门响应于处于第一逻辑电平的第一时钟信号和处于第二逻辑电平的第二时钟信号在第一端子和第二端子之间传送第一信号。第二对CMOS晶体管设置在多列中的第二列内，并且布置为形成第二传输门。第二传输门响应于处于第二逻辑电平的第一时钟信号和处于第一逻辑电平的第二时钟信号，在第二端子和第三端子之间传送第二信号。第一区和第二区对应于第一时钟信号，并且分别沿着电子器件设计基板面的多行中的第一行和第二行设置在第一互连层内。第三区沿着电子器件设计基板面的多列中的第二列设置在半导体堆叠件的第二互连层内，并且电连接第一区和第二区。第四区和第五区对应于第二时钟信号，并且分别沿多行中的第三行和第四行设置在半导体堆叠件的第一互连层内。第六区沿电子器件设计基板面的多列中的第三列设置在半导体堆叠件的第二互连层内，并电连接第四区和第五区。
在实施例中，所述第一互连层包括：所述半导体堆叠件的第一金属层，以及其中，所述第二互连层包括：所述半导体堆叠件的多晶硅层；所述半导体堆叠件的氧化物扩散(OD)层；所述半导体堆叠件的第二金属层。
在实施例中，所述第三区的长度等于所述第六区的长度。
在实施例中，所述第一对互补金属氧化物半导体场效应晶体管包括：第一p型金属氧化物半导体场效应(PMOS)晶体管，设置在所述电子器件设计基板面的所述多行中的所述第一行内；以及第一n型金属氧化物半导体场效应(NMOS)晶体管，设置在所述多行中的第二行内，以及其中，所述第二对互补金属氧化物半导体场效应晶体管包括：第二PMOS晶体管，设置在所述多行中的第三行内；以及第二NMOS晶体管，设置在所述多行中的第四行内。
在实施例中，双传输门还包括：第七区，对应于所述第一端子，设置为沿所述多列中的第四列，所述第七区配置为形成所述第一PMOS晶体管的第一源极/漏极区和所述第一NMOS晶体管的第一源极/漏极区；第八区，对应于所述第三端子，设置为沿所述第四列，所述第八区配置为形成所述第二PMOS晶体管的第一源极/漏极区和所述第二NMOS晶体管的第一源极/漏极区；以及导电材料的第九区，对应于所述第二端子，沿所述多列中的第五列，所述第九区配置为形成所述第一PMOS晶体管的第二源极/漏极区、所述第一NMOS晶体管的第二源极/漏极区、所述第二PMOS晶体管的第二源极/漏极区和所述第二NMOS晶体管的第二源极/漏极区。
在实施例中，双传输门还包括：其中，所述第一区配置为电连接至沿所述多列中的第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一PMOS晶体管的第一栅极区，其中，所述第二区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第二区配置成形成所述第二NMOS晶体管的第二栅极区，其中，所述第四区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第三区，所述多晶硅材料的第四区配置成形成所述第二PMOS晶体管的第一栅极区，以及其中，所述第五区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第四区，所述多晶硅材料的第五区配置为形成所述第一NMOS晶体管的第二栅极区。
前面的具体实施方式还公开了一种双传输门，具有第一输入端子、第二输入端子和输出端子。这种双传输门包括第一p型金属氧化物半导体场效应(PMOS)晶体管、第一n型金属氧化物半导体场效应(NMOS)晶体管、第二PMOS晶体管、第二NMOS晶体管、第一区、第二区和第三区。第一PMOS晶体管具有与第一输入端子相对应的第一源极/漏极区、与输出端子相对应的第二源极/漏极区和接收第一时钟信号的第一栅极区。第一NMOS晶体管具有与第一输入端子相对应的第三源极/漏极区、与输出端子相对应的第四源极/漏极区和接收第二时钟信号的第二栅极区。第二PMOS晶体管具有与第二输入端子相对应的第五源极/漏极区、与输出端子相对应的第六源极/漏极区和接收第一时钟信号的第三栅极区。第二NMOS晶体管具有与第二输入端子相对应的第七源极/漏极区、与输出端子相对应的第八源极/漏极区和接收第二时钟信号的第四栅极区。第一区和第二区对应于第一时钟信号，并且分别沿电子器件设计基板面的多行中的第一行和第二行设置在半导体堆叠件的第一互连层内。第三区沿电子器件设计基板面的多列中的第一列设置在半导体堆叠件的第二互连层内，并且电连接第一区和第二区。
在实施例中，所述第一互连层包括：所述半导体堆叠件的第一金属层，以及其中，所述第二互连层包括：所述半导体堆叠件的多晶硅层；所述半导体堆叠件的氧化物扩散(OD)层；所述半导体堆叠件的第二金属层。
在实施例中，沿所述第一行设置所述第一PMOS晶体管，以及其中，沿所述第二行设置所述第二NMOS晶体管。
在实施例中，沿所述多行中的介于所述第一行和所述第二行之间的第三行设置第一NMOS晶体管，以及其中，沿所述多行中的介于所述第二行和所述第三行之间的第四行设置所述第二PMOS晶体管。
在实施例中，沿所述多列中的第二列设置所述第一PMOS晶体管、所述第一NMOS晶体管、所述第二PMOS晶体管和所述第二NMOS晶体管中的至少两个。
前面的具体实施方式参考附图来说明与本发明一致的示例性实施例。前述的具体实施方式中对“示例性实施例”的参考表示所描述的示例性实施例可以包括特定部件、结构或特征，但是每个示例性实施例可以不一定包括特定部件、结构或特征。此外，这种短语不一定表示相同的示例性实施例。此外，与示例性实施例结合描述的任何部件、结构或特征可以独立地或以任何组合的方式包括其他示例性实施例的部件、结构或特征，而不管是否明确地描述。
前面的具体实施方式不意味着限制。相反，仅根据所附权利要求及其等同物来定义本发明的范围。应该理解，前面的具体实施方式而不是下面的摘要部分旨在用于解释权利要求。摘要部分可以阐述本发明的一个或多个但不是所有示例性实施例，并且因此不旨在以任何方式限制本发明以及所附权利要求及其等同物。
前面的具体实施方式中描述的示例性实施例已经提供为用于说明性目的，而不是限制性的。其他示例性实施例是可能的，并且可以在保持在本发明的精神和范围内的同时对示例性实施例进行修改。前述具体实施方式已经借助于说明特定功能及其关系的实现的功能构建块来描述本发明。为了方便描述，可以任意地定义这些功能构建块的边界。可以定义可选边界，只要适当地实施特定的功能及其关系即可。
可以以硬件、固件、软件或它们的任何组合来实现本发明的实施例。本发明的实施例还可以实现为存储在机器可读介质上的指令，其中，可以通过一个或多个处理器来读取和执行该指令。机器可读介质可以包括以机器(例如，计算电路)可读的形式存储或发送信息的任何机制。例如，机器可读介质可以包括诸如只读存储器(ROM)的非暂时性机器可读介质；随机存取存储器(RAM)；磁盘存储介质；光存储介质；闪存器件；以及其他介质。作为另一实例，机器可读介质可以包括诸如电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)的暂时性机器可读介质。此外，固件、软件、程序、指令可以在本文中描述为实施特定操作。然而，应当理解，这样的描述仅仅是为了方便起见，并且这种操作实际上来自计算器件、处理器、控制器或执行固件、软件、程序、指令等的其他器件。
前面的具体实施方式充分公开了本发明的一般性质，在不背离本发明的精神和范围的情况下，其他人通过应用相关领域的技术人员的知识可以容易地修改和/或适应诸如示例性实施例的各种应用，而无需过度的实验。因此，基于本文呈现的教导和指导，这种改编和修改旨在在示例性实施例的含义和多个等同物内。应当理解，本文的措辞或术语是为了描述而不是限制的目的，从而使得本说明书的术语或措辞由相关领域的技术人员在本文中根据教导来解释。

Claims (20)

1.一种双传输门，包括：
第一PMOS晶体管，设置在电子器件设计基板面的多行中的第一行内，配置为接收第一时钟信号；
第一NMOS晶体管，设置在所述多行中的第二行内，配置为接收第二时钟信号；
第二PMOS晶体管，设置在所述多行中的第三行内，配置为接收所述第二时钟信号；
第二NMOS晶体管，设置在所述多行中的第四行内，配置为接收所述第一时钟信号，其中，所述第一行、所述第二行、所述第三行和所述第四行为彼此不同的行；
第一区和第二区，对应于第一时钟信号，分别沿着所述第一行和所述第四行设置在半导体堆叠件的第一互连层内；
第三区，沿着所述电子器件设计基板面的多列中的第一列设置在所述半导体堆叠件的第二互连层内，并且配置为电连接所述第一区和所述第二区。
2.根据权利要求1所述的双传输门，其中，所述第一区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一PMOS晶体管的第一栅极区，以及
其中，所述第二区配置为电连接至沿所述第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第二区配置为形成所述第二NMOS晶体管的第二栅极区。
3.根据权利要求1所述的双传输门，其中，所述第一互连层包括：所述半导体堆叠件的第一金属层，以及
其中，所述第二互连层包括：
所述半导体堆叠件的多晶硅层；
所述半导体堆叠件的氧化物扩散(OD)层；
所述半导体堆叠件的第二金属层。
4.根据权利要求1所述的双传输门，还包括：
第四区，对应于所述第二时钟信号，沿所述第三行设置在所述第一互连层内，
其中，所述第四区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一NMOS晶体管的第一栅极区和所述第二PMOS晶体管的第一栅极区。
5.根据权利要求1所述的双传输门，还包括：
第四区，对应于所述双传输门的第一输入端子，设置为沿所述多列中的第二列设置，所述第四区配置为形成所述第一PMOS晶体管的第一源极/漏极区和所述第一NMOS晶体管的第一源极/漏极区；以及
第五区，对应于所述双传输门的第二输入端子，设置为沿所述第二列，所述第五区配置为形成所述第二PMOS晶体管的第一源极/漏极区和所述第二NMOS晶体管的第一源极/漏极区。
6.根据权利要求5所述的双传输门，还包括：
导电材料的第六区，对应于所述双传输门的输出端子，设置为沿所述多列中的第三列，所述第六区配置为形成第一PMOS晶体管的第二源极/漏极区、所述第一NMOS晶体管的第二源极/漏极区、所述第二PMOS晶体管的第二源极/漏极区和所述第二NMOS晶体管的第二源极/漏极区。
7.根据权利要求1所述的双传输门，其中，沿所述多列中的第二列设置所述第一PMOS晶体管、所述第一NMOS晶体管、所述第二PMOS晶体管和所述第二NMOS晶体管中的至少两个。
8.根据权利要求7所述的双传输门，其中，沿所述多列中的第三列设置所述第二PMOS晶体管和所述第二NMOS晶体管。
9.根据权利要求1所述的双传输门，还包括：
第四区和第五区，对应于所述第二时钟信号，设置在所述半导体堆叠件的所述第一互连层内；
其中，所述第四区配置为电连接至沿所述多列中的第二列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一NMOS晶体管的第一栅极区，以及
其中，所述第五区配置为电连接至沿所述第二列设置在所述多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第五区配置为形成所述第二PMOS晶体管的第二栅极区；以及
第六区，沿所述多列中的第三列设置在所述半导体堆叠件的所述第二互连层内，配置为电连接所述第四区和所述第五区。
10.一种双传输门，包括：
第一对CMOS晶体管，设置在电子器件设计基板面的多列中的第一列内，布置为形成第一传输门，所述第一传输门配置为响应于处于第一逻辑电平的第一时钟信号和处于第二逻辑电平的第二时钟信号，在第一端子和第二端子之间传送第一信号；
第二对CMOS晶体管，设置在所述电子器件设计基板面的多列中的第二列内，布置为形成第二传输门，所述第二传输门配置为响应于处于第二逻辑电平的第一时钟信号和处于第一逻辑电平的第二时钟信号，在所述第二端子和第三端子之间传送第二信号；
第一区和第二区，对应于所述第一时钟信号，并且分别沿所述电子器件设计基板面的多行中的第一行和第二行设置在半导体堆叠件的第一互连层内；
第三区，沿所述电子器件设计基板面的所述多列中的所述第二列设置在所述半导体堆叠件的第二互连层内，配置为电连接所述第一区和所述第二区；
第四区和第五区，对应于所述第二时钟信号，分别沿所述多行中的第三行和第四行设置在所述半导体堆叠件的所述第一互连层内；以及
第六区，沿所述电子器件设计基板面的所述多列中的第三列设置在所述半导体堆叠件的所述第二互连层内，配置为电连接所述第四区和所述第五区。
11.根据权利要求10所述的双传输门，其中，所述第一互连层包括：所述半导体堆叠件的第一金属层，以及
其中，所述第二互连层包括：
所述半导体堆叠件的多晶硅层；
所述半导体堆叠件的氧化物扩散(OD)层；
所述半导体堆叠件的第二金属层。
12.根据权利要求10所述的双传输门，其中，所述第三区的长度等于所述第六区的长度。
13.根据权利要求10所述的双传输门，其中，所述第一对互补金属氧化物半导体场效应晶体管包括：
第一PMOS晶体管，设置在所述电子器件设计基板面的所述多行中的所述第一行内；以及
第一NMOS晶体管，设置在所述多行中的第二行内，以及
其中，所述第二对互补金属氧化物半导体场效应晶体管包括：
第二PMOS晶体管，设置在所述多行中的第三行内；以及
第二NMOS晶体管，设置在所述多行中的第四行内。
14.根据权利要求13所述的双传输门，还包括：
第七区，对应于所述第一端子，设置为沿所述多列中的第四列，所述第七区配置为形成所述第一PMOS晶体管的第一源极/漏极区和所述第一NMOS晶体管的第一源极/漏极区；
第八区，对应于所述第三端子，设置为沿所述第四列，所述第八区配置为形成所述第二PMOS晶体管的第一源极/漏极区和所述第二NMOS晶体管的第一源极/漏极区；以及
导电材料的第九区，对应于所述第二端子，沿所述多列中的第五列，所述第九区配置为形成所述第一PMOS晶体管的第二源极/漏极区、所述第一NMOS晶体管的第二源极/漏极区、所述第二PMOS晶体管的第二源极/漏极区和所述第二NMOS晶体管的第二源极/漏极区。
15.根据权利要求13所述的双传输门，还包括：
其中，所述第一区配置为电连接至沿所述多列中的第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第一区，所述多晶硅材料的第一区配置为形成所述第一PMOS晶体管的第一栅极区，
其中，所述第二区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第二区，所述多晶硅材料的第二区配置成形成所述第二NMOS晶体管的第二栅极区，
其中，所述第四区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第三区，所述多晶硅材料的第四区配置成形成所述第二PMOS晶体管的第一栅极区，以及
其中，所述第五区配置为电连接至沿所述第四列设置在所述半导体堆叠件的多晶硅层内的多晶硅材料的第四区，所述多晶硅材料的第五区配置为形成所述第一NMOS晶体管的第二栅极区。
16.一种双传输门，具有第一输入端子、第二输入端子和输出端子，所述双传输门包括：
第一PMOS晶体管，具有与所述第一输入端子相对应的第一源极/漏极区，与所述输出端子相对应的第二源极/漏极区，以及配置为接收第一时钟信号的第一栅极区；
第一NMOS晶体管，具有与所述第一输入端子相对应的第三源极/漏极区、与所述输出端子相对应的第四源极/漏极区，以及配置为接收第二时钟信号的第二栅极区；
第二PMOS晶体管，具有与所述第二输入端子相对应的第五源极/漏极区、与所述输出端子相对应的第六源极/漏极区、以及配置为接收所述第一时钟信号的第三栅极区；
第二NMOS晶体管，具有与所述第二输入端子相对应的第七源极/漏极区、与所述输出端子相对应的第八源极/漏极区、以及配置为接收所述第二时钟信号的第四栅极区；
第一区和第二区，对应于所述第一时钟信号，沿电子器件设计基板面的多行中的第一行和第二行的设置在半导体堆叠件的第一互连层内；
第三区，沿所述电子器件设计基板面的多列中的第一列设置在所述半导体堆叠件的第二互连层内，配置为电连接所述第一区和所述第二区。
17.根据权利要求16所述的双传输门，其中，所述第一互连层包括：
所述半导体堆叠件的第一金属层，以及
其中，所述第二互连层包括：
所述半导体堆叠件的多晶硅层；
所述半导体堆叠件的氧化物扩散(OD)层；
所述半导体堆叠件的第二金属层。
18.根据权利要求16所述的双传输门，其中，沿所述第一行设置所述第一PMOS晶体管，以及
其中，沿所述第二行设置所述第二NMOS晶体管。
19.根据权利要求17所述的双传输门，其中，沿所述多行中的介于所述第一行和所述第二行之间的第三行设置第一NMOS晶体管，以及
其中，沿所述多行中的介于所述第二行和所述第三行之间的第四行设置所述第二PMOS晶体管。
20.根据权利要求16所述的双传输门，其中，沿所述多列中的第二列设置所述第一PMOS晶体管、所述第一NMOS晶体管、所述第二PMOS晶体管和所述第二NMOS晶体管中的至少两个。
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