JPH08242168A - サンプルホールド回路およびそのアレイ装置 - Google Patents

Abstract

(57)【要約】 【目的】サンプルホールド回路のホールド容量が小さく
ても所望精度のホールド電圧を得るようにし、Ａ／Ｄコ
ンバータの高信号帯域化と高速変換を実現する。 【構成】入力端子４と出力端子５との間に挿入接続され
たアナログスイッチＳＷと、出力端子と接地端子との間
に接続されたホールド用のコンデンサ３と、アナログス
イッチの入力端子側に接続され、アナログスイッチ用の
ＰＭＯＳトランジスタ２およびＮＭＯＳトランジスタ１
とは相補的に駆動されるフィールドスルー電荷補償用の
第１のＰＭＯＳトランジスタ１９ａおよび第１のＮＭＯ
Ｓトランジスタ１８ａと、アナログスイッチの出力端子
側に接続され、アナログスイッチ用のＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタとは相補的に駆動され
るフィールドスルー電荷補償用の第２のＰＭＯＳトラン
ジスタ１９ｂおよび第２のＮＭＯＳトランジスタ１８ｂ
とを具備することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ電圧をサンプ
ルホールドするサンプルホールド回路およびそのアレイ
装置に係り、例えば並列型アナログ／デジタル（Ａ／
Ｄ）コンバータなどに使用される。

【０００２】

【従来の技術】従来のサンプルホールド回路は、図４に
示すように、Ｎ型ＭＯＳ（以下、ＮＭＯＳと記す）トラ
ンジスタ１とＰ型ＭＯＳ（以下、ＰＭＯＳと記す）トラ
ンジスタ２とをペアにしたアナログスイッチＳＷとアナ
ログ電圧ホールド用のコンデンサ３により構成されてい
る。

【０００３】上記構成のサンプルホールド回路において
は、クロック信号Ｆｓがハイレベル（クロック信号Ｆｓ
Ｎがロウレベル）の時、アナログスイッチＳＷはオン状
態となり、入力端子４の電圧がホールド用コンデンサ３
に蓄えられる。

【０００４】次に、クロック端子６ａに印加されるクロ
ック信号Ｆｓをロウレベル、クロック端子６ｂに印加さ
れるクロック信号ＦｓＮをハイレベルにすると、アナロ
グスイッチＳＷはオフ状態となり、前記ホールド用コン
デンサ３に蓄えられているアナログ電圧はホールドされ
る。

【０００５】ところで、ＭＯＳトランジスタには寄生容
量が存在し、アナログスイッチＳＷがオン状態の時にこ
の寄生容量に蓄えられた電荷は、アナログスイッチＳＷ
がオフ状態へ変化する際に入力端子４および出力端子５
に放出される（この放出電荷をフィールドスルー電荷と
称す）現象が発生し、この現象は回路動作の精度劣化の
主な原因となつている。

【０００６】次に、上記フィールドスルー電荷の発生現
象について、アナログスイッチＳＷとしてＮＭＯＳトラ
ンジスタ１のみを用いた場合を例にとって、図５に示す
回路および図６に示す動作波形を参照しながら詳細に説
明する。

【０００７】図５に示すサンプルホールド回路におい
て、入力電圧ｖｉ源からＮＭＯＳトランジスタ１までの
等価回路は、寄生抵抗９ａと寄生容量９ｂの回路で表わ
される。また、ＮＭＯＳトランジスタ１の寄生容量とし
て、ゲート電極と出力端子５側ノードとの間の寄生容量
７（容量値Ｃｄ）とゲート電極と入力端子４側ノードと
の間の寄生容量８（容量値Ｃｓ）が存在する。

【０００８】いま、クロック信号Ｆｓがハイレベル（電
源電位ＶＤＤ）の時、ＮＭＯＳトランジスタ１はオンと
なり、入力端子４の電圧ｖｉと出力端子の電圧は同電位
となる。この時、寄生容量７、８には、それぞれ（ＶＤ
Ｄ一ｖｉ）の電位差分の電荷が蓄えられる。

【０００９】そして、クロック信号Ｆｓがロウレベル
（接地電位ＶＳＳ）に遷移していくにしたがい、上記寄
生容量７、８に蓄えられている電荷は徐々に入力端子４
および出力端子５に放出されていき、この電荷によって
出力端子５と入力端子４の電圧は変動してしまう。

【００１０】この場合、通常、出力端子５のホールド用
コンデンサ３は寄生容量８に対して十分大きな容量値Ｃ
ｈに設定するので、出力端子５の電圧変動ｖ1 は比較的
少ない。しかし、入力端子４はインピーダンスが高いの
で、入力端子４の電圧変動ｖ2 は大きくなり、このこと
はＮＭＯＳトランジスタ１のオフ電圧を変動させること
にもなる。

【００１１】クロック信号Ｆｓの電位がＮＭＯＳトラン
ジスタ１の閾値Ｖｔｈ＋ｖｉ以上では、ＮＭＯＳトラン
ジスタ１はオン状態であり、入出力端子間は接続してい
ると考えることができる。これに対して、クロック信号
Ｆｓの電位が前記Ｖｔｈ＋ｖｉ以下になると、ＮＭＯＳ
トランジスタ１はオフ状態になり、入出力端子間は分断
されることになる。

【００１２】フィールドスルー電荷は、入力インピーダ
ンスと入力電圧ｖｉ、電源電位ＶＤＤ、プロセスのばら
つき（ＮＭＯＳトランジスタ１の閾値Ｖｔｈ、ゲート酸
化膜厚等）に依存して変動することになり、フィールド
スルー電荷量とホールド用コンデンサ３の割合によって
誤差電圧ｖｅ（入力電圧ｖｉと出力電圧ｖｏとの差）が
生じることになる。

【００１３】従来のサンプルホールド回路では、アナロ
グスイッチのＮＭＯＳトランジスタ１のフィールドスル
ー電荷とＰＭＯＳトランジスタ２のフィールドスルー電
荷の移動方向が逆であることを利用し、互いのフィール
ドスルー電荷を相殺するようにして誤差電圧ｖｅの低減
を図っており、さらに、フィールドスルー電荷の影響を
考慮して寄生容量とホールド容量の比（つまり、アナロ
グスイッチのトランジスタサイズとホールド容量の比）
をある値以上に大きく設定していた。

【００１４】また、前記したように電源電圧、入力電
圧、入力インピーダンス、プロセスのばらつきによって
変化するフィールドスルー電荷量に対してサンプリング
値の変動が許容誤差の範囲内に入るように、ホールド容
量を大きな値に設定しなければならないが、このホール
ド容量を大きな値に設定することによってサンプルホー
ルド動作の高速化および入力信号帯域が制限されること
になる。

【００１５】図７は、複数個のサンプルホールド回路が
１個の入力端子を共有する従来のサンプルホールド回路
アレイ装置の配線パターンの一例を示している。図７に
示すサンプルホールド回路アレイ装置において、Ｎ個の
サンプルホールド回路は、それぞれ前記したようにアナ
ログスイッチ１１（ｉ）（ｉ＝１、２、…ｎ）とホール
ド用コンデンサ３（ｉ）により構成されて並設されてお
り、共通の入力端子１３から共通の入力配線１２を介し
て入力電圧ｖｉが入力し、共通のクロック端子１７から
共通のクロック配線１５を介してクロック信号（Ｆｓ、
ＦｓＮ）が供給される。

【００１６】このような構成の装置では、大きなホール
ド容量Ｃｈと入力配線１２の寄生抵抗１４によって各サ
ンプルホールド回路間にデータスキューが発生すると共
に、クロック配線１５の寄生抵抗１６と寄生容量によっ
てサンプリングクロックにもスキューが存在するので、
入力信号が高周波になるほど各サンプルホールド回路の
サンプリング値にズレが生じることになる。

【００１７】また、アナログスイッチ１１（ｉ）に生じ
るフィールドスルー電荷の影響が入力配線１２を通して
各サンプルホールド回路に伝わっていき、各サンプルホ
ールド回路で均一なホールド電圧が得られなくなる。

【００１８】従って、上記したような従来のサンプルホ
ールド回路を用いたＣＭＯＳプロセスのＡ／Ｄコンバー
タあるいは従来のサンプルホールド回路アレイ装置を用
いたＣＭＯＳプロセスの並列Ａ／Ｄコンバータは、高分
解能、高精度の動作が可能な入力信号の帯域を高めるこ
と（高帯域化）および高速変換が極めて因難である。

【００１９】

【発明が解決しようとする課題】上記したように従来の
サンプルホールド回路は、電源電圧、入力電圧、入力イ
ンピーダンス、プロセスのばらつきによって変化するフ
ィールドスルー電荷量に対してサンプリング値の変動が
許容誤差の範囲内に入るように、ホールド容量を大きな
値に設定しなければならず、入力信号の高帯域化および
高速化が制限されるという問題があった。

【００２０】また、従来のサンプルホールド回路アレイ
装置は、ホールド容量と入力配線の寄生抵抗によって各
サンプルホールド回路間にデータスキューが発生するの
で、高入力帯域化が極めて因難であるという問題があっ
た。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、小さなホールド容量で所望精度のホールド電
圧が得られ、従来と同等のホールド容量を使用した場合
には高精度のホールド電圧が得られ、Ａ／Ｄコンバータ
に適用した場合に入力信号の高帯域化と高速変換を実現
し得るサンプルホールド回路を提供することを目的とす
る。

【００２２】また、本発明の他の目的は、複数のサンプ
ルホールド回路間に発生するデータスキューを低減で
き、Ａ／Ｄコンバータに適用した場合に入力信号の高帯
域化と高速変換を実現し得るサンプルホールド回路アレ
イ装置を提供することにある。

【００２３】

【課題を解決するための手段】第１の発明に係るサンプ
ルホールド回路は、入力端子と出力端子との間に挿入接
続され、それぞれのゲートに相補的なクロック信号が与
えられるスイッチ用のＮＭＯＳトランジスタとＰＭＯＳ
トランジスタとが並列に接続されてなるアナログスイッ
チと、前記出力端子と接地端子との間に接続されたホー
ルド用のコンデンサと、前記アナログスイッチの入力端
子側にソース・ドレインが接続され、前記スイッチ用の
ＰＭＯＳトランジスタのほぼ半分のサイズを有し、上記
スイッチ用のＰＭＯＳトランジスタのゲートとは逆相の
クロック信号がゲートに与えられるフィールドスルー電
荷補償用の第１のＰＭＯＳトランジスタと、前記アナロ
グスイッチの入力端子側にソース・ドレインが接続さ
れ、前記スイッチ用のＮＭＯＳトランジスタのほぼ半分
のサイズを有し、上記スイッチ用のＮＭＯＳトランジス
タのゲートとは逆相のクロック信号がゲートに与えられ
るフィールドスルー電荷補償用の第１のＮＭＯＳトラン
ジスタと、前記アナログスイッチの出力端子側にソース
・ドレインが接続され、前記スイッチ用のＰＭＯＳトラ
ンジスタのほぼ半分のサイズを有し、上記スイッチ用の
ＰＭＯＳトランジスタのゲートとは逆相のクロック信号
がゲートに与えられるフィールドスルー電荷補償用の第
２のＰＭＯＳトランジスタと、前記アナログスイッチの
出力端子側にソース・ドレインが接続され、前記スイッ
チ用のＮＭＯＳトランジスタのほぼ半分のサイズを有
し、上記スイッチ用のＮＭＯＳトランジスタのゲートと
は逆相のクロック信号がゲートに与えられるフィールド
スルー電荷補償用の第２のＮＭＯＳトランジスタとを具
備することを特徴とする。

【００２４】また、第２の発明に係るサンプルホールド
回路アレイ装置は、それぞれの入力端子を共有し、それ
ぞれアナログスイッチおよびホールド用のコンデンサを
有し、並設された複数のサンプルホールド回路と、上記
共通の入力端子が中央部に接続され、上記共通の入力端
子から前記サンプルホールド回路に入力電圧を供給する
ための共通の入力配線と、前記複数のサンプルホールド
回路のアナログスイッチにそれぞれクロック信号を供給
するための共通のクロック配線とを具備することを特徴
とする。

【００２５】

【作用】第１の発明のサンプルホールド回路において
は、クロック信号が第１の論理レベルの時、アナログス
イッチはオンとなり、入力端子の電圧ｖｉと出力端子の
電圧ｖｏは同電位となる。この時、スイッチ用トランジ
スタのゲート電極と出力端子側ノードとの間に存在する
寄生容量Ｃｄ、ゲート電極と入力端子側ノードとの間に
存在する寄生容量Ｃｓには、それぞれ（ＶＤＤ一ｖｉ）
の電位差分の電荷が蓄えられる。

【００２６】そして、クロック信号が第２の論理レベル
になると、アナログスイッチはオフ状態となり、ホール
ド用コンデンサに蓄えられているアナログ電圧はホール
ドされるが、クロック信号が第２の論理ベルに遷移して
いくにしたがい、電荷は徐々に入力端子および出力端子
に放出されていく。

【００２７】この場合、フィールドスルー電荷が入出力
端子に等しく分散されると仮定すると、寄生容量Ｃｄの
電荷量Ｑｄは、Ｑｄ＝Ｃｄ×（ＶＤＤ一ｖｉ）、寄生容
量Ｃｓの電荷量Ｑｓは、Ｑｓ＝Ｃｓ×（ＶＤＤ一ｖｉ）
になる。

【００２８】この時、例えば出力端子側に着目すれば、
フィールドスルー電荷補償用の第２のＮＭＯＳトランジ
スタは、そのゲートに与えられるクロック信号のレベル
がｖｉまで遷移するまでの間はチャネルが形成されない
ので影響しないが、上記クロック信号のレベルがｖｉ以
上になった時点から電荷を吸収していく。上記第２のＮ
ＭＯＳトランジスタが吸収する電荷量Ｑｄ’は、第２の
ＮＭＯＳトランジスタの寄生容量をＣｄ’で表わすと、
Ｃｄ’×（ＶＤＤ一ｖｉ）となる。

【００２９】この場合、第２のＮＭＯＳトランジスタの
サイズは、スイッチ用のＮＭＯＳトランジスタのサイズ
のほぼ半分であるので、寄生容量Ｃｄ’は寄生容量Ｃｄ
のほぼ半分であり、ＶＤＤ、ｖｉに影響されずに、Ｑｄ
＝Ｑｄ’となる。また、プロセスのばらつきが生じて寄
生容量値が変化した場合でも、容量比が保たれている限
り上記したような関係が成り立つ。つまり、アナログス
イッチの寄生容量による電荷放出分と同等量が電荷補償
用トランジスタで吸収される。

【００３０】このようにアナログスイッチから発生する
フィールドスルー電荷は、アナログスイッチの入力端子
側の一端に接続されているフィールドスルー電荷補償用
のＭＯＳトランジスタ、アナログスイッチの出力端子側
の一端に接続されているフィールドスルー電荷補償用の
ＭＯＳトランジスタによって吸収される。

【００３１】また、入力端子と接地端子との間に安定化
用のコンデンサを接続することによって、入力端子の電
圧変動が少なくなるので、サンプルホールド電圧の精度
がさらに高くなる。

【００３２】第２の発明のサンプルホールド回路アレイ
装置においては、複数のサンプルホールド回路間に発生
するデータスキューを低減でき、Ａ／Ｄコンバータに適
用した場合に入力信号の高帯域化と高速変換を実現する
ことが可能になる。

【００３３】また、共通の入力配線と複数のサンプルホ
ールド回路のアナログスイッチの入力端子との間にそれ
ぞれ対応して抵抗素子を挿入接続することによって、デ
ータスキューをさらに低減することが可能になる。

【００３４】さらに、各サンプルホールド回路として、
第１の発明のサンプルホールド回路を使用してその入力
端子を共有するようにすれば、第１の発明のサンプルホ
ールド回路の利点が得られるようになる。

【００３５】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、第１の発明に係るサンプルホール
ド回路の一実施例を示している。図１に示すサンプルホ
ールド回路は、入力端子４と出力端子５との間に直列に
アナログスイッチＳＷが挿入接続されており、入力端子
４と接地端子５との間に安定化用のコンデンサ２０が接
続され、出力端子４と接地端子との間にホールド用のコ
ンデンサ３が接続されている。

【００３６】上記アナログスイッチＳＷは、スイッチ用
のＮＭＯＳトランジスタ１とＰＭＯＳトランジスタ２と
が並列に接続されてなり、上記スイッチ用のＮＭＯＳト
ランジスタ１のゲートはクロック信号Ｆｓが入力するク
ロック端子６ａに接続され、上記スイッチ用のＰＭＯＳ
トランジスタ２のゲートは前記クロック信号Ｆｓとは相
補的なクロック信号ＦｓＮが入力するクロック端子６ｂ
に接続されている。

【００３７】前記アナログスイッチＳＷの入力端子側の
一端には、前記スイッチ用のＰＭＯＳトランジスタ２の
ほぼ半分のサイズを有するフィールドスルー電荷補償用
の第１のＰＭＯＳトランジスタ１９ａのソース・ドレイ
ンが接続されると共に、前記スイッチ用のＮＭＯＳトラ
ンジスタ１のほぼ半分のサイズを有するフィールドスル
ー電荷補償用の第１のＮＭＯＳトランジスタ１８ａのソ
ース・ドレインが接続されている。

【００３８】そして、上記フィールドスルー電荷補償用
の第１のＰＭＯＳトランジスタ１９ａおよび第１のＮＭ
ＯＳトランジスタ１８ａの各ゲートには、クロック信号
ＦｓおよびＦｓＮが対応して供給される（つまり、前記
スイッチ用のＰＭＯＳトランジスタ２およびＮＭＯＳト
ランジスタ１の各ゲートに対応して供給されるクロック
信号ＦｓＮおよびＦｓとは逆相の信号が供給される）。

【００３９】また、前記アナログスイッチＳＷの出力端
子側の一端には、上記したアナログスイッチの入力端子
側の一端と同様に、前記スイッチ用のＰＭＯＳトランジ
スタ２のほぼ半分のサイズを有するフィールドスルー電
荷補償用の第２のＰＭＯＳトランジスタ１９ｂのソース
・ドレインが接続されると共に、前記スイッチ用のＮＭ
ＯＳトランジスタ１のほぼ半分のサイズを有するフィー
ルドスルー電荷補償用の第２のＮＭＯＳトランジスタ１
８ｂのソース・ドレインが接続されている。

【００４０】そして、上記フィールドスルー電荷補償用
の第２のＰＭＯＳトランジスタ１９ｂおよび第２のＮＭ
ＯＳトランジスタ１８ｂの各ゲートには、上記したアナ
ログスイッチの入力端子側の一端と同様に、クロック信
号ＦｓおよびＦｓＮが対応して供給される。

【００４１】次に、図１のフィールドスルー電荷補償回
路を備えたアナログスイッチの動作について、従来例と
同様に、アナログスイッチとしてＮＭＯＳトランジスタ
１のみを用いた場合を例にとって、図２に示す動作波形
を参照しながら説明する。

【００４２】クロック信号Ｆｓがハイレベル（クロック
信号ＦｓＮがロウレベル）の時、スイッチ用のＮＭＯＳ
トランジスタ１はオンとなり、入力端子の電圧ｖｉと出
力端子の電圧ｖｏは同電位となる。この時、スイッチ用
のＮＭＯＳトランジスタ１のゲート電極と出力端子５側
ノードとの間に存在する寄生容量Ｃｄ、ゲート電極と入
力端子４側ノードとの間に存在する寄生容量Ｃｓには、
それぞれ（ＶＤＤ一ｖｉ）の電位差分の電荷が蓄えられ
る。

【００４３】そして、クロック信号Ｆｓがロウレベル
（クロック信号ＦｓＮがハイレベル）になると、スイッ
チ用のＮＭＯＳトランジスタ１はオフ状態となり、前記
ホールド用コンデンサ３に蓄えられているアナログ電圧
はホールドされるが、クロック信号Ｆｓがロウレベルに
遷移していくにしたがい、電荷は徐々に入力端子４およ
び出力端子５に放出されていく。

【００４４】この場合、フィールドスルー電荷が入出力
端子に等しく分散されると仮定すると、寄生容量Ｃｄの
電荷量Ｑｄは、Ｑｄ＝Ｃｄ×（ＶＤＤ一ｖｉ）、寄生容
量Ｃｓの電荷量Ｑｓは、Ｑｓ＝Ｃｓ×（ＶＤＤ一ｖｉ）
になる。

【００４５】この時、出力端子側に接続されているフィ
ールドスルー電荷補償用の第２のＮＭＯＳトランジスタ
１８ｂは、クロック信号ＦｓＮのレベルがｖｉまで遷移
するまでの間はチャネルが形成されないので影響しない
が、クロック信号ＦｓＮのレベルがｖｉ以上になった時
点から電荷を吸収していく。上記第２のＮＭＯＳトラン
ジスタ１８ｂが吸収する電荷量Ｑｄ’は、第２のＮＭＯ
Ｓトランジスタ１８ｂの寄生容量をＣｄ’で表わすと、
Ｑｄ’＝Ｃｄ’×（ＶＤＤ一ｖｉ）となる。

【００４６】この場合、第２のＮＭＯＳトランジスタ１
８ｂのサイズは、スイッチ用のＮＭＯＳトランジスタ１
のサイズのほぼ半分であるので、上記寄生容量Ｃｄ’は
前記寄生容量Ｃｄのほぼ半分であり、ＶＤＤ、ｖｉに影
響されずに、Ｑｄ＝Ｑｄ’となる。また、プロセスのば
らつきが生じて寄生容量値が変化した場合でも、容量比
が保たれている限り前記したような関係が成り立つ。

【００４７】上記と同様に、入力端子側に接続されてい
るフィールドスルー電荷補償用の第１のＮＭＯＳトラン
ジスタ１８ａの寄生容量Ｃｓ’も前記寄生容量Ｃｓのほ
ぼ半分であり、上記寄生容量Ｃｓ’が吸収する電荷量Ｑ
ｓ’も、ＶＤＤ、ｖｉに影響されずに、Ｑｓ＝Ｑｓ’と
なる。また、プロセスのばらつきが生じて寄生容量値が
変化した場合でも、容量比が保たれている限り前記した
ような関係が成り立つ。

【００４８】従って、スイッチ用のＮＭＯＳトランジス
タ１から放出される電荷は、フィールドスルー電荷補償
用の第１のＮＭＯＳトランジスタ１８ａおよび第２のＮ
ＭＯＳトランジスタ１８ｂによって吸収され、入力端子
４および出力端子５への影響は少なくなる。

【００４９】上記と同様に、スイッチ用のＰＭＯＳトラ
ンジスタ２から放出される電荷は、フィールドスルー電
荷補償用の第１のＰＭＯＳトランジスタ１９ａおよび第
２のＰＭＯＳトランジスタ１９ｂによって吸収され、入
力端子４および出力端子５への影響は少なくなる。

【００５０】上記実施例のアナログスイッチによれば、
スイッチ用ＭＯＳトランジスタ１、２から放出される電
荷がフィールドスルー電荷補償用のＭＯＳトランジスタ
１８ａ〜１９ｂ群によって吸収されるので、入力端子４
および出力端子５への影響は少なくなる。

【００５１】なお、上記実施例においてはフィールドス
ルー電荷が入出力端子に等しく分散されると仮定した
が、実際には、分散割合は入力電圧ｖｉ源のインピ一ダ
ンス（入力側のバッファ回路の出力インピ一ダンスとか
入力配線のインピ一ダンス）によって僅かに変動する。

【００５２】そこで、入力端子４に安定化用コンデンサ
２０（容量値Ｃｉ）を付加することにより、上記分散割
合の変動を少なくし、誤差電圧ｖｅをさらに少なくする
ことが可能になる。

【００５３】なお、上記実施例におけるフィールドスル
ー電荷補償用のＭＯＳトランジスタに代えて、他の電荷
吸収手段を用いてもよい。図３は、本発明の第２実施例
として、複数のサンプルホールド回路が１個の入力端子
１３を共有するサンプルホールド回路アレイ装置の配線
パターンの一例を示している。

【００５４】図３において、ｎ個のサンプルホールド回
路は、並設されており、それぞれ対応してアナログスイ
ッチ１１（ｉ）（ｉ＝１、２、…ｎ）およびホールド用
コンデンサ３（ｉ）を基本構成として有する。上記共通
の入力端子１３から各サンプルホールド回路に入力電圧
を供給するための共通の入力配線１２の中央部に上記共
通の入力端子１３が接続されている。

【００５５】そして、共通のクロック端子１７から共通
のクロック配線１５を介してクロック信号（Ｆｓ、Ｆｓ
Ｎ）が前記ｎ個のサンプルホールド回路のアナログスイ
ッチにそれぞれ供給される。

【００５６】本例では、ｎ個のサンプルホールド回路お
よび１個の共通の入力端子１３として、図１に示したよ
うなサンプルホールド回路のｎ個分が各入力端子を共有
している。この場合、上記共通の入力配線１２とｎ個の
サンプルホールド回路のアナログスイッチとの間にそれ
ぞれ抵抗素子２１を挿入接続することが望ましい。

【００５７】上記サンプルホールド回路アレイ装置によ
れば、共通の入力端子１３からｎ個のサンプルホールド
回路までの経路の長さおよびその抵抗値が平均化される
ので、入力配線１２の寄生抵抗１４によるデータスキュ
ーの発生を低減でき、フィールドスルー電荷の伝達を防
止できる。

【００５８】

【発明の効果】上述したように本発明のサンプルホール
ド回路によれば、小さなホールド容量で所望精度のホー
ルド電圧が得られ、従来と同等のホールド容量を使用し
た場合には高精度のホールド電圧が得られ、Ａ／Ｄコン
バータに適用した場合に入力信号の高帯域化と高速変換
を実現することができる。

【００５９】また、本発明のサンプルホールド回路アレ
イ装置によれば、複数のサンプルホールド回路間に発生
するデータスキューを低減でき、Ａ／Ｄコンバータに適
用した場合に入力信号の高帯域化と高速変換を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るサンプルホールド回
路を示す回路図。

【図２】図１の動作を示す波形図。

【図３】本発明の第２実施例に係る複数のサンプルホー
ルド回路が１個の入力端子を共有するサンプルホールド
回路アレイの配線パターンの一例を示す図。

【図４】従来のサンプルホールド回路を示す回路図。

【図５】アナログスイッチとしてＮＭＯＳトランジスタ
のみを用いた場合の従来のサンプルホールド回路を示す
回路図。

【図６】図５の回路の動作を示す波形図。

【図７】複数のサンプルホールド回路が１個の入力端子
を共有する従来のサンプルホールド回路アレイの配線パ
ターンの一例を示す回路図。

【符号の説明】

１…スイッチ用のＮＭＯＳトランジスタ、２…スイッチ
用のＰＭＯＳトランジスタ、３…ホールド用のコンデン
サ、４…入力端子、５…出力端子、ＳＷ…アナログスイ
ッチ、１８ａ…フィールドスルー電荷補償用の第１のＮ
ＭＯＳトランジスタ、１８ｂ…フィールドスルー電荷補
償用の第２のＮＭＯＳトランジスタ、１９ａ…フィール
ドスルー電荷補償用の第１のＰＭＯＳトランジスタ、１
９ｂ…フィールドスルー電荷補償用の第２のＰＭＯＳト
ランジスタ、２０…安定化用のコンデンサ、２１…抵
抗。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力端子と出力端子との間に挿入接続さ
   れ、それぞれのゲートに相補的なクロック信号が与えら
   れるスイッチ用のＮＭＯＳトランジスタとＰＭＯＳトラ
   ンジスタとが並列に接続されてなるアナログスイッチ
   と、前記出力端子と接地端子との間に接続されたホール
   ド用のコンデンサと、前記アナログスイッチの入力端子
   側にソース・ドレインが接続され、前記スイッチ用のＰ
   ＭＯＳトランジスタのほぼ半分のサイズを有し、上記ス
   イッチ用のＰＭＯＳトランジスタのゲートとは逆相のク
   ロック信号がゲートに与えられるフィールドスルー電荷
   補償用の第１のＰＭＯＳトランジスタと、前記アナログ
   スイッチの入力端子側にソース・ドレインが接続され、
   前記スイッチ用のＮＭＯＳトランジスタのほぼ半分のサ
   イズを有し、上記スイッチ用のＮＭＯＳトランジスタの
   ゲートとは逆相のクロック信号がゲートに与えられるフ
   ィールドスルー電荷補償用の第１のＮＭＯＳトランジス
   タと、前記アナログスイッチの出力端子側にソース・ド
   レインが接続され、前記スイッチ用のＰＭＯＳトランジ
   スタのほぼ半分のサイズを有し、上記スイッチ用のＰＭ
   ＯＳトランジスタのゲートとは逆相のクロック信号がゲ
   ートに与えられるフィールドスルー電荷補償用の第２の
   ＰＭＯＳトランジスタと、前記アナログスイッチの出力
   端子側にソース・ドレインが接続され、前記スイッチ用
   のＮＭＯＳトランジスタのほぼ半分のサイズを有し、上
   記スイッチ用のＮＭＯＳトランジスタのゲートとは逆相
   のクロック信号がゲートに与えられるフィールドスルー
   電荷補償用の第２のＮＭＯＳトランジスタとを具備する
   ことを特徴とするサンプルホールド回路。
2. 【請求項２】 前記入力端子と接地端子との間に接続さ
   れた安定化用のコンデンサをさらに具備することを特徴
   とする請求項１記載のサンプルホールド回路。
3. 【請求項３】 それぞれ入力端子を共有し、それぞれア
   ナログスイッチおよびホールド用のコンデンサを有し、
   並設された複数のサンプルホールド回路と、 上記共通の入力端子が中央部に接続され、上記共通の入
   力端子から前記各サンプルホールド回路に入力電圧を供
   給するための共通の入力配線と、 前記複数のサンプルホールド回路のアナログスイッチに
   それぞれクロック信号を供給するための共通のクロック
   配線とを具備することを特徴とするサンプルホールド回
   路アレイ装置。
4. 【請求項４】 前記共通の入力配線と前記複数のサンプ
   ルホールド回路のアナログスイッチの入力端子との間に
   それぞれ対応して挿入接続された複数の抵抗素子をさら
   に具備することを特徴とする請求項３記載のサンプルホ
   ールド回路アレイ装置。
5. 【請求項５】 入力端子と出力端子との間に挿入接続さ
   れ、それぞれのゲートに相補的なクロック信号が与えら
   れるスイッチ用のＮＭＯＳトランジスタとＰＭＯＳトラ
   ンジスタとが並列に接続されてなるアナログスイッチ
   と、前記出力端子と接地端子との間に接続されたホール
   ド用のコンデンサと、前記アナログスイッチの一端に設
   けられ、前記アナログスイッチから放出されるフィール
   ドスルー電荷を吸収する手段とを具備することを特徴と
   するサンプルホールド回路。