JP2000076884A - サンプルホールド回路 - Google Patents
サンプルホールド回路Info
- Publication number
- JP2000076884A JP2000076884A JP10241229A JP24122998A JP2000076884A JP 2000076884 A JP2000076884 A JP 2000076884A JP 10241229 A JP10241229 A JP 10241229A JP 24122998 A JP24122998 A JP 24122998A JP 2000076884 A JP2000076884 A JP 2000076884A
- Authority
- JP
- Japan
- Prior art keywords
- sample
- hold
- voltage
- analog
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【課題】サンプル用スイッチのクロックフィードスルー
による影響や、オペアンプの入力オフセット電圧のばら
つきによって、アナログ出力電圧の精度が低下するのを
防止することができるサンプルホールド回路を提供す
る。 【解決手段】マスターのサンプルホールド部と少なくと
も１つのスレーブのサンプルホールド部とを各々直列に
接続し、アナログ入力電圧をサンプリングする時に、マ
スターのサンプルホールド部のサンプル用スイッチをオ
フさせた後、スレーブのサンプルホールド部のサンプル
用スイッチをオフさせるようにすることにより、上記課
題を解決する。
による影響や、オペアンプの入力オフセット電圧のばら
つきによって、アナログ出力電圧の精度が低下するのを
防止することができるサンプルホールド回路を提供す
る。 【解決手段】マスターのサンプルホールド部と少なくと
も１つのスレーブのサンプルホールド部とを各々直列に
接続し、アナログ入力電圧をサンプリングする時に、マ
スターのサンプルホールド部のサンプル用スイッチをオ
フさせた後、スレーブのサンプルホールド部のサンプル
用スイッチをオフさせるようにすることにより、上記課
題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は、アナログ入力電圧
をサンプリングし、これをアナログ出力電圧として保持
するサンプルホールド回路に関するものである。
をサンプリングし、これをアナログ出力電圧として保持
するサンプルホールド回路に関するものである。
【０００２】
【従来の技術】まず、図５（ａ）に、サンプルホールド
回路の一例の構成回路図を示す。このサンプルホールド
回路６０は、アナログ入力電圧Ａｉｎのサンプル用スイ
ッチであるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）１６、サンプリングされたアナログ入力電圧Ａｉ
ｎを保持するホールド用コンデンサ１８、および、保持
されたアナログ入力電圧Ａｉｎをアナログ出力電圧Ａｏ
ｕｔとして出力するオペアンプ２０を有する。
回路の一例の構成回路図を示す。このサンプルホールド
回路６０は、アナログ入力電圧Ａｉｎのサンプル用スイ
ッチであるＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳと
いう）１６、サンプリングされたアナログ入力電圧Ａｉ
ｎを保持するホールド用コンデンサ１８、および、保持
されたアナログ入力電圧Ａｉｎをアナログ出力電圧Ａｏ
ｕｔとして出力するオペアンプ２０を有する。
【０００３】ここで、サンプル用スイッチのＮＭＯＳ１
６は、アナログ入力電圧Ａｉｎとオペアンプ２０の正相
入力端子＋との間に接続され、そのゲートには、サンプ
リング信号φＳＨが入力されている。また、ホールド用
コンデンサ１８は、オペアンプ２０の正相入力端子＋と
グランドとの間に接続されている。オペアンプ２０から
は、アナログ出力電圧Ａｏｕｔが出力され、このアナロ
グ出力電圧Ａｏｕｔは、オペアンプ２０の逆相入力端子
−に入力されている。
６は、アナログ入力電圧Ａｉｎとオペアンプ２０の正相
入力端子＋との間に接続され、そのゲートには、サンプ
リング信号φＳＨが入力されている。また、ホールド用
コンデンサ１８は、オペアンプ２０の正相入力端子＋と
グランドとの間に接続されている。オペアンプ２０から
は、アナログ出力電圧Ａｏｕｔが出力され、このアナロ
グ出力電圧Ａｏｕｔは、オペアンプ２０の逆相入力端子
−に入力されている。
【０００４】このサンプルホールド回路６０において
は、サンプリング信号φＳＨをハイレベルからローレベ
ルとし、サンプル用スイッチのＮＭＯＳ１６をオンさせ
た後にオフさせることにより、ホールド用コンデンサ１
８に、ＮＭＯＳ１６をオフさせた時点でのアナログ入力
電圧Ａｉｎが保持され、ホールド用コンデンサ１８に保
持されたアナログ入力電圧Ａｉｎは、オペアンプ２０に
より、アナログ出力電圧Ａｏｕｔ（＝アナログ入力電圧
Ａｉｎ）としてバッファ出力される。
は、サンプリング信号φＳＨをハイレベルからローレベ
ルとし、サンプル用スイッチのＮＭＯＳ１６をオンさせ
た後にオフさせることにより、ホールド用コンデンサ１
８に、ＮＭＯＳ１６をオフさせた時点でのアナログ入力
電圧Ａｉｎが保持され、ホールド用コンデンサ１８に保
持されたアナログ入力電圧Ａｉｎは、オペアンプ２０に
より、アナログ出力電圧Ａｏｕｔ（＝アナログ入力電圧
Ａｉｎ）としてバッファ出力される。
【０００５】続いて、図５（ｂ）に、サンプルホールド
回路の別の例の構成回路図を示す。このサンプルホール
ド回路６２は、図５（ａ）に示すサンプルホールド回路
６０と同じように、サンプル用スイッチのＮＭＯＳ１
６、ホールド用コンデンサ１８およびオペアンプ２０を
有し、さらに、このオペアンプ２０の帰還用コンデンサ
２２を有する。なお、ここでは、ホールド用コンデンサ
１８および帰還用コンデンサ２２の容量値を各々Ｃ１お
よびＣ２とする。
回路の別の例の構成回路図を示す。このサンプルホール
ド回路６２は、図５（ａ）に示すサンプルホールド回路
６０と同じように、サンプル用スイッチのＮＭＯＳ１
６、ホールド用コンデンサ１８およびオペアンプ２０を
有し、さらに、このオペアンプ２０の帰還用コンデンサ
２２を有する。なお、ここでは、ホールド用コンデンサ
１８および帰還用コンデンサ２２の容量値を各々Ｃ１お
よびＣ２とする。
【０００６】ここで、サンプル用スイッチのＮＭＯＳ１
６およびホールド用コンデンサ１８は、アナログ入力電
圧Ａｉｎとオペアンプ２０の逆相入力端子−との間に直
列に接続され、ＮＭＯＳ１６のゲートにはサンプリング
信号φＳＨが入力されている。また、オペアンプ２０の
正相入力端子＋はグランドに接続され、オペアンプ２０
からは、アナログ出力電圧Ａｏｕｔが出力されている。
帰還用コンデンサ２２は、オペアンプ２０の逆相入力端
子−と出力端子との間に接続されている。
６およびホールド用コンデンサ１８は、アナログ入力電
圧Ａｉｎとオペアンプ２０の逆相入力端子−との間に直
列に接続され、ＮＭＯＳ１６のゲートにはサンプリング
信号φＳＨが入力されている。また、オペアンプ２０の
正相入力端子＋はグランドに接続され、オペアンプ２０
からは、アナログ出力電圧Ａｏｕｔが出力されている。
帰還用コンデンサ２２は、オペアンプ２０の逆相入力端
子−と出力端子との間に接続されている。
【０００７】このサンプルホールド回路６２において
も、サンプル用スイッチのＮＭＯＳ１６をオンさせた後
にオフさせることにより、ホールド用コンデンサ１８
に、ＮＭＯＳ１６をオフさせた時点でのアナログ入力電
圧Ａｉｎが保持され、ホールド用コンデンサ１８に保持
されたアナログ入力電圧Ａｉｎは、オペアンプ２０によ
り、アナログ出力電圧Ａｏｕｔ（＝−Ｃ１／Ｃ２×アナ
ログ入力電圧Ａｉｎ）として反転増幅出力される。
も、サンプル用スイッチのＮＭＯＳ１６をオンさせた後
にオフさせることにより、ホールド用コンデンサ１８
に、ＮＭＯＳ１６をオフさせた時点でのアナログ入力電
圧Ａｉｎが保持され、ホールド用コンデンサ１８に保持
されたアナログ入力電圧Ａｉｎは、オペアンプ２０によ
り、アナログ出力電圧Ａｏｕｔ（＝−Ｃ１／Ｃ２×アナ
ログ入力電圧Ａｉｎ）として反転増幅出力される。
【０００８】ところで、サンプル用スイッチのＮＭＯＳ
１６には、ゲート・ソース間、ゲート・ドレイン間に寄
生容量が存在する。このため、ＮＭＯＳ１６をオフさせ
た時に、この寄生容量がホールド用コンデンサ１８と合
成されてしまい、ホールド用コンデンサ１８に保持され
るアナログ入力電圧Ａｉｎが変動するという問題点があ
った。一般的に、このサンプル用スイッチの寄生容量の
影響によるホールド用コンデンサのアナログ入力電圧の
変動をクロックフィードスルーという。
１６には、ゲート・ソース間、ゲート・ドレイン間に寄
生容量が存在する。このため、ＮＭＯＳ１６をオフさせ
た時に、この寄生容量がホールド用コンデンサ１８と合
成されてしまい、ホールド用コンデンサ１８に保持され
るアナログ入力電圧Ａｉｎが変動するという問題点があ
った。一般的に、このサンプル用スイッチの寄生容量の
影響によるホールド用コンデンサのアナログ入力電圧の
変動をクロックフィードスルーという。
【０００９】これに対し、例えば図６に示すように、補
償用スイッチであるＮＭＯＳ２６を設けることによっ
て、サンプリング速度を低下させることなく、クロック
フィードスルーによる影響を相殺し、サンプリング精度
を向上させることができることが公知である。同図に示
すサンプルホールド回路６４において、補償用スイッチ
のＮＭＯＳ２６の両端はオペアンプ２０の正相入力端子
＋に接続され、そのゲートには、サンプリング信号φＳ
Ｈ￣が入力されている。
償用スイッチであるＮＭＯＳ２６を設けることによっ
て、サンプリング速度を低下させることなく、クロック
フィードスルーによる影響を相殺し、サンプリング精度
を向上させることができることが公知である。同図に示
すサンプルホールド回路６４において、補償用スイッチ
のＮＭＯＳ２６の両端はオペアンプ２０の正相入力端子
＋に接続され、そのゲートには、サンプリング信号φＳ
Ｈ￣が入力されている。
【００１０】ここで、補償用スイッチのＮＭＯＳ２６
は、サンプル用スイッチのＮＭＯＳ１６と比較して半分
のサイズであり、サンプリング信号φＳＨ￣は、サンプ
リング信号φＳＨの反転信号である。すなわち、このサ
ンプルホールド回路６４においては、サンプル用スイッ
チのＮＭＯＳ１６がオフされる時に、補償用スイッチの
ＮＭＯＳ２６がオンされるため、ＮＭＯＳ１６，２６の
寄生容量が合成され、互いに打ち消しあうように作用す
る。
は、サンプル用スイッチのＮＭＯＳ１６と比較して半分
のサイズであり、サンプリング信号φＳＨ￣は、サンプ
リング信号φＳＨの反転信号である。すなわち、このサ
ンプルホールド回路６４においては、サンプル用スイッ
チのＮＭＯＳ１６がオフされる時に、補償用スイッチの
ＮＭＯＳ２６がオンされるため、ＮＭＯＳ１６，２６の
寄生容量が合成され、互いに打ち消しあうように作用す
る。
【００１１】また、例えば特開昭５９−２３１９１５
号、特開昭６０−９０４２５号公報には、補償用スイッ
チとして、ディプリーション型（ノーマリオン型）のＭ
ＯＳトランジスタを用いるものが提案されている。
号、特開昭６０−９０４２５号公報には、補償用スイッ
チとして、ディプリーション型（ノーマリオン型）のＭ
ＯＳトランジスタを用いるものが提案されている。
【００１２】しかし、この方法によれば、ホールド用コ
ンデンサ１８に保持されるアナログ電圧の変動を正確に
補償するためには、補償用スイッチのＮＭＯＳ２６のサ
イズを、サンプル用スイッチのＮＭＯＳ１６の正確に半
分のサイズにする必要があるため、製造プロセスの変動
によって、各ＮＭＯＳ１６，２６のサイズがばらついた
場合、ホールド用コンデンサ１８に保持されるアナログ
電圧の変動を正確に補償するのが困難であるという問題
点があった。
ンデンサ１８に保持されるアナログ電圧の変動を正確に
補償するためには、補償用スイッチのＮＭＯＳ２６のサ
イズを、サンプル用スイッチのＮＭＯＳ１６の正確に半
分のサイズにする必要があるため、製造プロセスの変動
によって、各ＮＭＯＳ１６，２６のサイズがばらついた
場合、ホールド用コンデンサ１８に保持されるアナログ
電圧の変動を正確に補償するのが困難であるという問題
点があった。
【００１３】この問題点に対し、例えば特開昭５８−９
９０３３号公報には、補償用スイッチとして、サンプル
用スイッチと形状・サイズがほぼ同じトランジスタを用
いることによって、製造プロセスが変動した場合であっ
ても、サンプル用スイッチのトランジスタおよび補償用
スイッチのトランジスタのサイズが同じ割合で変動する
ため、製造プロセスのばらつきによる影響を受けないサ
ンプルホールド回路が提案されている。
９０３３号公報には、補償用スイッチとして、サンプル
用スイッチと形状・サイズがほぼ同じトランジスタを用
いることによって、製造プロセスが変動した場合であっ
ても、サンプル用スイッチのトランジスタおよび補償用
スイッチのトランジスタのサイズが同じ割合で変動する
ため、製造プロセスのばらつきによる影響を受けないサ
ンプルホールド回路が提案されている。
【００１４】また、本出願人に係る特開平７−８６９３
５号公報には、容量増加用スイッチを介して、アナログ
出力電圧Ａｏｕｔとグランドとの間に容量増加用コンデ
ンサを設け、サンプル用スイッチをオフさせる時に、容
量増加用スイッチをオンさせて、容量増加用コンデンサ
とホールド用コンデンサを合成し、その容量値を増加さ
せることにより、クロックフィードスルーによる影響を
低減するサンプルホールド回路が提案されている。
５号公報には、容量増加用スイッチを介して、アナログ
出力電圧Ａｏｕｔとグランドとの間に容量増加用コンデ
ンサを設け、サンプル用スイッチをオフさせる時に、容
量増加用スイッチをオンさせて、容量増加用コンデンサ
とホールド用コンデンサを合成し、その容量値を増加さ
せることにより、クロックフィードスルーによる影響を
低減するサンプルホールド回路が提案されている。
【００１５】さらに、例えば特開平２−４１０２８号公
報には、各々のホールド用コンデンサのホールド端をそ
れぞれ平均化スイッチ回路を介して接続し、サンプル用
スイッチ回路のオン制御に応じて平均化スイッチ回路を
オン制御し、各ホールド用コンデンサに保持されたアナ
ログ入力電圧を平均化することにより、各々のホールド
用コンデンサに保持されたアナログ入力電圧のばらつき
を除去するアナログディジタル変換回路が提案されてい
る。
報には、各々のホールド用コンデンサのホールド端をそ
れぞれ平均化スイッチ回路を介して接続し、サンプル用
スイッチ回路のオン制御に応じて平均化スイッチ回路を
オン制御し、各ホールド用コンデンサに保持されたアナ
ログ入力電圧を平均化することにより、各々のホールド
用コンデンサに保持されたアナログ入力電圧のばらつき
を除去するアナログディジタル変換回路が提案されてい
る。
【００１６】上述する特開昭５８−９９０３３号公報、
特開平７−８６９３５号公報、特開平２−４１０２８号
公報等の各公報に開示のサンプルホールド回路やアナロ
グディジタル変換回路はいずれも、サンプル用スイッチ
の構造を工夫することにより、クロックフィードスルー
による影響を相殺、低減あるいは平均化するものである
が、現実的には、クロックフィードスルー自体の影響を
完全に取り除くことは困難であった。
特開平７−８６９３５号公報、特開平２−４１０２８号
公報等の各公報に開示のサンプルホールド回路やアナロ
グディジタル変換回路はいずれも、サンプル用スイッチ
の構造を工夫することにより、クロックフィードスルー
による影響を相殺、低減あるいは平均化するものである
が、現実的には、クロックフィードスルー自体の影響を
完全に取り除くことは困難であった。
【００１７】また、従来のサンプルホールド回路では、
サンプル用スイッチ回路のクロックフィードスルーによ
る影響により、ホールド用コンデンサに保持されるアナ
ログ入力電圧が変動することに加え、さらに製造プロセ
スや動作環境の変動に応じて、オペアンプの入力動作点
がばらつくことにより、オペアンプの入力オフセット電
圧が変動してしまい、これらの相乗効果によって、アナ
ログ出力電圧Ａｏｕｔの精度が低下するという問題があ
った。
サンプル用スイッチ回路のクロックフィードスルーによ
る影響により、ホールド用コンデンサに保持されるアナ
ログ入力電圧が変動することに加え、さらに製造プロセ
スや動作環境の変動に応じて、オペアンプの入力動作点
がばらつくことにより、オペアンプの入力オフセット電
圧が変動してしまい、これらの相乗効果によって、アナ
ログ出力電圧Ａｏｕｔの精度が低下するという問題があ
った。
【００１８】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点をかえりみて、サンプル用スイ
ッチのクロックフィードスルーによる影響や、オペアン
プの入力オフセット電圧のばらつきによって、アナログ
出力電圧の精度が低下するのを防止することができるサ
ンプルホールド回路を提供することにある。
従来技術に基づく問題点をかえりみて、サンプル用スイ
ッチのクロックフィードスルーによる影響や、オペアン
プの入力オフセット電圧のばらつきによって、アナログ
出力電圧の精度が低下するのを防止することができるサ
ンプルホールド回路を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、マスターのサンプルホールド部と、この
マスターのサンプルホールド部に直列に接続された少な
くとも１つのスレーブのサンプルホールド部とを有し、
前記マスターおよびスレーブのサンプルホールド部が各
々、アナログ入力電圧をサンプリングするサンプル用ス
イッチと、このサンプル用スイッチによってサンプリン
グされた前記アナログ入力電圧を保持するホールド用コ
ンデンサと、このホールド用コンデンサに保持された前
記アナログ入力電圧をアナログ出力電圧として出力する
オペアンプとを有しており、前記アナログ入力電圧をサ
ンプリングする時に、前記マスターのサンプルホールド
部のサンプル用スイッチをオフさせた後、前記スレーブ
のサンプルホールド部のサンプル用スイッチをオフさせ
ることを特徴とするサンプルホールド回路を提供するも
のである。
に、本発明は、マスターのサンプルホールド部と、この
マスターのサンプルホールド部に直列に接続された少な
くとも１つのスレーブのサンプルホールド部とを有し、
前記マスターおよびスレーブのサンプルホールド部が各
々、アナログ入力電圧をサンプリングするサンプル用ス
イッチと、このサンプル用スイッチによってサンプリン
グされた前記アナログ入力電圧を保持するホールド用コ
ンデンサと、このホールド用コンデンサに保持された前
記アナログ入力電圧をアナログ出力電圧として出力する
オペアンプとを有しており、前記アナログ入力電圧をサ
ンプリングする時に、前記マスターのサンプルホールド
部のサンプル用スイッチをオフさせた後、前記スレーブ
のサンプルホールド部のサンプル用スイッチをオフさせ
ることを特徴とするサンプルホールド回路を提供するも
のである。
【００２０】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のサンプルホールド回路を詳細
に説明する。
施例に基づいて、本発明のサンプルホールド回路を詳細
に説明する。
【００２１】図１（ａ）は、本発明のサンプルホールド
回路の一実施例の構成回路図である。図示例のサンプル
ホールド回路１０は、直列接続されたマスターおよびス
レーブのサンプルホールド部１２および１４を有する。
なお、マスターおよびスレーブのサンプルホールド部１
２および１４は構造上全く同じものであり、基本的に図
５（ｂ）に示すサンプルホールド回路６２と同じもので
あるから、ここでは、同一の構成要素に類似の符号を付
し、その詳細な説明を省略する。
回路の一実施例の構成回路図である。図示例のサンプル
ホールド回路１０は、直列接続されたマスターおよびス
レーブのサンプルホールド部１２および１４を有する。
なお、マスターおよびスレーブのサンプルホールド部１
２および１４は構造上全く同じものであり、基本的に図
５（ｂ）に示すサンプルホールド回路６２と同じもので
あるから、ここでは、同一の構成要素に類似の符号を付
し、その詳細な説明を省略する。
【００２２】すなわち、図示例のサンプルホールド回路
１０において、マスターのサンプルホールド部１２は、
図５（ｂ）に示す従来のサンプルホールド回路６２の各
構成要件の符号にａを付した、サンプル用スイッチであ
るＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
６ａ、ホールド用コンデンサ１８ａ、オペアンプ２０
ａ、および、帰還用コンデンサ２２ａを有し、さらに、
帰還用コンデンサの初期化用スイッチであるＮＭＯＳ２
４ａを有する。
１０において、マスターのサンプルホールド部１２は、
図５（ｂ）に示す従来のサンプルホールド回路６２の各
構成要件の符号にａを付した、サンプル用スイッチであ
るＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）１
６ａ、ホールド用コンデンサ１８ａ、オペアンプ２０
ａ、および、帰還用コンデンサ２２ａを有し、さらに、
帰還用コンデンサの初期化用スイッチであるＮＭＯＳ２
４ａを有する。
【００２３】同じく、スレーブのサンプルホールド部１
４は、各構成要件の符号にｂを付した、サンプル用スイ
ッチであるＮＭＯＳ１６ｂ、ホールド用コンデンサ１８
ｂ、オペアンプ２０ｂ、帰還用コンデンサ２２ｂ、およ
び、帰還用コンデンサの初期化用スイッチであるＮＭＯ
Ｓ２４ｂを有する。ここで、サンプル用スイッチである
ＮＭＯＳ１６ａおよび１６ｂのゲートには、各々サンプ
リング信号φＳ１およびφＳ２が入力されている。
４は、各構成要件の符号にｂを付した、サンプル用スイ
ッチであるＮＭＯＳ１６ｂ、ホールド用コンデンサ１８
ｂ、オペアンプ２０ｂ、帰還用コンデンサ２２ｂ、およ
び、帰還用コンデンサの初期化用スイッチであるＮＭＯ
Ｓ２４ｂを有する。ここで、サンプル用スイッチである
ＮＭＯＳ１６ａおよび１６ｂのゲートには、各々サンプ
リング信号φＳ１およびφＳ２が入力されている。
【００２４】初期化用スイッチ２４ａは、オペアンプ２
０ａの逆相入力端子−と出力端子との間に、帰還用コン
デンサ２２ａと並列に接続されている。同じように、初
期化用スイッチ２４ｂは、オペアンプ２０ｂの逆相入力
端子−と出力端子との間に、帰還用コンデンサ２２ｂと
並列に接続されている。また、初期化用スイッチ２４ａ
および２４ｂのゲートには、各々リセット信号φＲ１お
よびφＲ２が入力されている。
０ａの逆相入力端子−と出力端子との間に、帰還用コン
デンサ２２ａと並列に接続されている。同じように、初
期化用スイッチ２４ｂは、オペアンプ２０ｂの逆相入力
端子−と出力端子との間に、帰還用コンデンサ２２ｂと
並列に接続されている。また、初期化用スイッチ２４ａ
および２４ｂのゲートには、各々リセット信号φＲ１お
よびφＲ２が入力されている。
【００２５】また、オペアンプ２０ａ，２０ｂの正相入
力端子＋には基準電圧Ｖｒｅｆが入力されている。アナ
ログ入力電圧Ａｉｎは、マスターのサンプルホールド部
１２のＮＭＯＳ１６ａへ入力され、マスターのサンプル
ホールド部１２から出力されるアナログ出力電圧Ａｏｕ
ｔ’が、スレーブのサンプルホールド部１４へのアナロ
グ入力電圧として供給され、スレーブのサンプルホール
ド部１４のオペアンプ２０ｂからアナログ出力電圧Ａｏ
ｕｔが出力されている。
力端子＋には基準電圧Ｖｒｅｆが入力されている。アナ
ログ入力電圧Ａｉｎは、マスターのサンプルホールド部
１２のＮＭＯＳ１６ａへ入力され、マスターのサンプル
ホールド部１２から出力されるアナログ出力電圧Ａｏｕ
ｔ’が、スレーブのサンプルホールド部１４へのアナロ
グ入力電圧として供給され、スレーブのサンプルホール
ド部１４のオペアンプ２０ｂからアナログ出力電圧Ａｏ
ｕｔが出力されている。
【００２６】このサンプルホールド回路１０において
は、図１（ｂ）のタイミングチャートに示すように、ま
ず、リセット信号φＲ１，φＲ２がハイレベルとされ、
初期化される。
は、図１（ｂ）のタイミングチャートに示すように、ま
ず、リセット信号φＲ１，φＲ２がハイレベルとされ、
初期化される。
【００２７】この時、マスターのサンプルホールド部１
２では、初期化用スイッチのＮＭＯＳ２４ａがオンし、
オペアンプ２０ａの逆相入力端子−と出力端子とが、す
なわち、帰還用コンデンサ２２ａの両端が短絡され、オ
ペアンプ２０ａから出力されるアナログ出力電圧Ａｏｕ
ｔ’は、基準電圧Ｖｒｅｆに初期化される。スレーブの
サンプルホールド部１４のオペアンプ２０ｂから出力さ
れるアナログ出力電圧Ａｏｕｔも、同じようにして基準
電圧Ｖｒｅｆに初期化される。
２では、初期化用スイッチのＮＭＯＳ２４ａがオンし、
オペアンプ２０ａの逆相入力端子−と出力端子とが、す
なわち、帰還用コンデンサ２２ａの両端が短絡され、オ
ペアンプ２０ａから出力されるアナログ出力電圧Ａｏｕ
ｔ’は、基準電圧Ｖｒｅｆに初期化される。スレーブの
サンプルホールド部１４のオペアンプ２０ｂから出力さ
れるアナログ出力電圧Ａｏｕｔも、同じようにして基準
電圧Ｖｒｅｆに初期化される。
【００２８】続いて、初期化に必要な所定時間の後、図
１（ｂ）のタイミングチャートに示すように、リセット
信号φＲ１，φＲ２がローレベルとされ、その後、サン
プリング信号φＳ１，φＳ２が同時にハイレベルとさ
れ、アナログ入力電圧Ａｉｎがサンプリングされる。な
お、サンプリング信号φＳ１，φＳ２をハイレベルにす
るタイミングは同時ではなく、サンプリング信号φＳ
１，φＳ２の間で前後にずれていても構わない。
１（ｂ）のタイミングチャートに示すように、リセット
信号φＲ１，φＲ２がローレベルとされ、その後、サン
プリング信号φＳ１，φＳ２が同時にハイレベルとさ
れ、アナログ入力電圧Ａｉｎがサンプリングされる。な
お、サンプリング信号φＳ１，φＳ２をハイレベルにす
るタイミングは同時ではなく、サンプリング信号φＳ
１，φＳ２の間で前後にずれていても構わない。
【００２９】この時、マスターのサンプルホールド部１
２では、サンプル用スイッチのＮＭＯＳ１６ａがオン
し、アナログ入力電圧Ａｉｎは、経時とともにホールド
用コンデンサ１８ａに保持され、オペアンプ２０ａから
は、アナログ出力電圧Ａｏｕｔ’として、−（Ａｉｎ＋
Ｖｏ）が出力される。ここで、Ｖｏは、オペアンプ２０
ａの入力オフセット電圧である。なお、詳細は後述する
が、オペアンプ２０ｂの入力オフセット電圧もＶｏとす
る。ここで、マスターのホールド用コンデンサ１８ａの
容量値と帰還用コンデンサ２２ａの容量値が等しいもの
とした。以下、スレーブ側においても同様とする。
２では、サンプル用スイッチのＮＭＯＳ１６ａがオン
し、アナログ入力電圧Ａｉｎは、経時とともにホールド
用コンデンサ１８ａに保持され、オペアンプ２０ａから
は、アナログ出力電圧Ａｏｕｔ’として、−（Ａｉｎ＋
Ｖｏ）が出力される。ここで、Ｖｏは、オペアンプ２０
ａの入力オフセット電圧である。なお、詳細は後述する
が、オペアンプ２０ｂの入力オフセット電圧もＶｏとす
る。ここで、マスターのホールド用コンデンサ１８ａの
容量値と帰還用コンデンサ２２ａの容量値が等しいもの
とした。以下、スレーブ側においても同様とする。
【００３０】一方、スレーブのサンプルホールド部１４
では、同じくＮＭＯＳ１６ｂがオンし、オペアンプ２０
ａから出力されるアナログ出力電圧Ａｏｕｔ’が、経時
とともにホールド用コンデンサ１８ｂに保持され、オペ
アンプ２０ｂからは、アナログ出力電圧Ａｏｕｔとし
て、−（−（Ａｉｎ＋Ｖｏ）＋Ｖｏ）＝Ａｉｎが出力さ
れる。このように、オペアンプ２０ａ，２０ｂの入力オ
フセット電圧は相殺されて取り除かれる。
では、同じくＮＭＯＳ１６ｂがオンし、オペアンプ２０
ａから出力されるアナログ出力電圧Ａｏｕｔ’が、経時
とともにホールド用コンデンサ１８ｂに保持され、オペ
アンプ２０ｂからは、アナログ出力電圧Ａｏｕｔとし
て、−（−（Ａｉｎ＋Ｖｏ）＋Ｖｏ）＝Ａｉｎが出力さ
れる。このように、オペアンプ２０ａ，２０ｂの入力オ
フセット電圧は相殺されて取り除かれる。
【００３１】ここで、図２を参照しながら、オペアンプ
の入力オフセット電圧が相殺される仕組みを説明する。
図２は、図１（ａ）に示す本発明のサンプルホールド回
路１０のオペアンプ２０ａ，２０ｂだけを抜き出したも
のである。同図では、アナログ入力電圧Ａｉｎがオペア
ンプ２０ａの逆相入力端子−に入力され、オペアンプ２
０ａから出力されるアナログ出力電圧Ａｏｕｔ’が、オ
ペアンプ２０ｂの逆相入力端子−に入力されている。
の入力オフセット電圧が相殺される仕組みを説明する。
図２は、図１（ａ）に示す本発明のサンプルホールド回
路１０のオペアンプ２０ａ，２０ｂだけを抜き出したも
のである。同図では、アナログ入力電圧Ａｉｎがオペア
ンプ２０ａの逆相入力端子−に入力され、オペアンプ２
０ａから出力されるアナログ出力電圧Ａｏｕｔ’が、オ
ペアンプ２０ｂの逆相入力端子−に入力されている。
【００３２】なお、本発明でいうオペアンプの入力オフ
セット電圧とは、オペアンプから出力されるアナログ出
力電圧を０Ｖとするために、オペアンプの正相入力端子
と逆相入力端子との間に要求される電位差を意味する。
この入力オフセット電圧は、一般的に、オペアンプの正
相入力端子＋および逆相入力端子−を構成する入力段の
トランジスタの特性の違い、例えばトランジスタのしき
い値電圧等のばらつきや、温度等の使用環境の変動によ
って発生する。
セット電圧とは、オペアンプから出力されるアナログ出
力電圧を０Ｖとするために、オペアンプの正相入力端子
と逆相入力端子との間に要求される電位差を意味する。
この入力オフセット電圧は、一般的に、オペアンプの正
相入力端子＋および逆相入力端子−を構成する入力段の
トランジスタの特性の違い、例えばトランジスタのしき
い値電圧等のばらつきや、温度等の使用環境の変動によ
って発生する。
【００３３】しかし、本発明のサンプルホールド回路１
０のように、例えば１つの半導体チップ内の互いに隣接
した場所に、同じプロセス条件で、サイズやレイアウ
ト、トランジスタの特性等の全く同じ２つのオペアンプ
（入力段のトランジスタ）を作れば、２つのオペアンプ
の入力オフセット電圧は、その方向も電圧値もほぼ等し
くなる。また、２つのオペアンプの入力オフセット電圧
がばらついたとしても、そのばらつきは極僅かなものと
なる。
０のように、例えば１つの半導体チップ内の互いに隣接
した場所に、同じプロセス条件で、サイズやレイアウ
ト、トランジスタの特性等の全く同じ２つのオペアンプ
（入力段のトランジスタ）を作れば、２つのオペアンプ
の入力オフセット電圧は、その方向も電圧値もほぼ等し
くなる。また、２つのオペアンプの入力オフセット電圧
がばらついたとしても、そのばらつきは極僅かなものと
なる。
【００３４】これに基づいて、本実施例では、オペアン
プ２０ａ，２０ｂの逆相入力端子−に対する正相入力端
子＋の入力オフセット電圧を同じＶｏとする。オペアン
プ２０ａ，２０ｂのゲインＡ＝１とすると、まず、オペ
アンプ２０ａから出力されるアナログ出力電圧Ａｏｕ
ｔ’は、（Ｖｒｅｆ−Ａｉｎ＋Ｖｏ）となる。これに対
し、オペアンプ２０ｂから出力されるアナログ出力電圧
Ａｏｕｔは、（Ｖｒｅｆ−（Ｖｒｅｆ−Ａｉｎ＋Ｖｏ）
＋Ｖｏ）＝Ａｉｎとなる。
プ２０ａ，２０ｂの逆相入力端子−に対する正相入力端
子＋の入力オフセット電圧を同じＶｏとする。オペアン
プ２０ａ，２０ｂのゲインＡ＝１とすると、まず、オペ
アンプ２０ａから出力されるアナログ出力電圧Ａｏｕ
ｔ’は、（Ｖｒｅｆ−Ａｉｎ＋Ｖｏ）となる。これに対
し、オペアンプ２０ｂから出力されるアナログ出力電圧
Ａｏｕｔは、（Ｖｒｅｆ−（Ｖｒｅｆ−Ａｉｎ＋Ｖｏ）
＋Ｖｏ）＝Ａｉｎとなる。
【００３５】したがって、オペアンプ２０ａおよび２０
ｂの入力オフセット電圧の方向が同じで、ともに電圧値
Ｖｏであると仮定すると、オペアンプ２０ａおよび２０
ｂを直列に接続することにより、すなわち、本発明のサ
ンプルホールド回路１０のように、マスターのサンプル
ホールド部１２とスレーブのサンプルホールド部１４と
を直列に接続することにより、オペアンプ２０ａおよび
２０ｂの入力オフセット電圧Ｖｏを相殺して取り除くこ
とができる。
ｂの入力オフセット電圧の方向が同じで、ともに電圧値
Ｖｏであると仮定すると、オペアンプ２０ａおよび２０
ｂを直列に接続することにより、すなわち、本発明のサ
ンプルホールド回路１０のように、マスターのサンプル
ホールド部１２とスレーブのサンプルホールド部１４と
を直列に接続することにより、オペアンプ２０ａおよび
２０ｂの入力オフセット電圧Ｖｏを相殺して取り除くこ
とができる。
【００３６】続いて、ホールド用コンデンサを充放電す
るのに必要とされる所定時間の後、図１（ｂ）のタイミ
ングチャートに示すように、まず、サンプリング信号φ
Ｓ１がローレベルとされる。
るのに必要とされる所定時間の後、図１（ｂ）のタイミ
ングチャートに示すように、まず、サンプリング信号φ
Ｓ１がローレベルとされる。
【００３７】この時、マスターのサンプルホールド部１
２では、ＮＭＯＳ１６ａがオフし、ＮＭＯＳ１６ａのゲ
ート−ソースまたはドレイン間の寄生容量が、ホールド
用コンデンサ１８ａと合成されてしまい、オペアンプ２
０ａからは、アナログ出力電圧Ａｏｕｔ’として、Ｖｒ
ｅｆ−（Ａｉｎ＋Ｖｃｆ＋Ｖｏ）が出力される。ここ
で、Ｖｃｆは、サンプル用スイッチのＮＭＯＳ１６ａの
クロックフィードスルーの影響による電圧変動分であ
る。
２では、ＮＭＯＳ１６ａがオフし、ＮＭＯＳ１６ａのゲ
ート−ソースまたはドレイン間の寄生容量が、ホールド
用コンデンサ１８ａと合成されてしまい、オペアンプ２
０ａからは、アナログ出力電圧Ａｏｕｔ’として、Ｖｒ
ｅｆ−（Ａｉｎ＋Ｖｃｆ＋Ｖｏ）が出力される。ここ
で、Ｖｃｆは、サンプル用スイッチのＮＭＯＳ１６ａの
クロックフィードスルーの影響による電圧変動分であ
る。
【００３８】一方、スレーブのサンプルホールド部１４
では、サンプリング信号φＳ２がハイレベルであり、Ｎ
ＭＯＳ１６ｂがオンしているため、マスターのサンプル
ホールド部１２のオペアンプ２０ａから出力されるアナ
ログ出力電圧Ａｏｕｔ’がホールド用コンデンサ１８ｂ
に保持され、オペアンプ２０ｂからは、アナログ出力電
圧Ａｏｕｔとして、Ｖｒｅｆ−（Ｖｒｅｆ−（Ａｉｎ＋
Ｖｃｆ＋Ｖｏ）＋Ｖｏ）＝（Ａｉｎ＋Ｖｃｆ）が出力さ
れる。
では、サンプリング信号φＳ２がハイレベルであり、Ｎ
ＭＯＳ１６ｂがオンしているため、マスターのサンプル
ホールド部１２のオペアンプ２０ａから出力されるアナ
ログ出力電圧Ａｏｕｔ’がホールド用コンデンサ１８ｂ
に保持され、オペアンプ２０ｂからは、アナログ出力電
圧Ａｏｕｔとして、Ｖｒｅｆ−（Ｖｒｅｆ−（Ａｉｎ＋
Ｖｃｆ＋Ｖｏ）＋Ｖｏ）＝（Ａｉｎ＋Ｖｃｆ）が出力さ
れる。
【００３９】続いて、所定時間の後、図１（ｂ）のタイ
ミングチャートに示すように、サンプリング信号φＳ２
がローレベルとされ、スレーブのサンプルホールド部１
４のＮＭＯＳ１６ｂがオフして、同じくＮＭＯＳ１６ｂ
のゲート−ソースまたはドレイン間の寄生容量がホール
ド用コンデンサ１８ｂと合成され、オペアンプ２０ｂか
らは、アナログ出力電圧Ａｏｕｔとして、Ｖｒｅｆ−
（Ｖｒｅｆ−（Ａｉｎ＋Ｖｃｆ＋Ｖｏ）＋Ｖｃｆ＋Ｖ
ｏ）＝Ａｉｎが出力される。
ミングチャートに示すように、サンプリング信号φＳ２
がローレベルとされ、スレーブのサンプルホールド部１
４のＮＭＯＳ１６ｂがオフして、同じくＮＭＯＳ１６ｂ
のゲート−ソースまたはドレイン間の寄生容量がホール
ド用コンデンサ１８ｂと合成され、オペアンプ２０ｂか
らは、アナログ出力電圧Ａｏｕｔとして、Ｖｒｅｆ−
（Ｖｒｅｆ−（Ａｉｎ＋Ｖｃｆ＋Ｖｏ）＋Ｖｃｆ＋Ｖ
ｏ）＝Ａｉｎが出力される。
【００４０】なお、ここでは、ＮＭＯＳ１６ｂのクロッ
クフィードスルーの影響による電圧変動分を、ＮＭＯＳ
１６ａのクロックフィードスルーの影響による電圧変動
分と同じＶｃｆとしている。この理由は、前述のオペア
ンプ２０ａ，２０ｂの入力オフセット電圧の場合と同じ
である。
クフィードスルーの影響による電圧変動分を、ＮＭＯＳ
１６ａのクロックフィードスルーの影響による電圧変動
分と同じＶｃｆとしている。この理由は、前述のオペア
ンプ２０ａ，２０ｂの入力オフセット電圧の場合と同じ
である。
【００４１】すなわち、１つの半導体チップ内の互いに
隣接した場所に、同じプロセス条件で、サイズやレイア
ウト、トランジスタの特性等の全く同じ２つのＮＭＯＳ
１６ａ，１６ｂを作れば、２つのＮＭＯＳ１６ａ，１６
ｂのクロックフィードスルーによる影響は、その方向も
電圧変動分もほぼ等しくなる。また、２つのＮＭＯＳ１
６ａ，１６ｂのクロックフィードスルーによる影響がば
らついたとしても、そのばらつきは極僅かなものとな
る。
隣接した場所に、同じプロセス条件で、サイズやレイア
ウト、トランジスタの特性等の全く同じ２つのＮＭＯＳ
１６ａ，１６ｂを作れば、２つのＮＭＯＳ１６ａ，１６
ｂのクロックフィードスルーによる影響は、その方向も
電圧変動分もほぼ等しくなる。また、２つのＮＭＯＳ１
６ａ，１６ｂのクロックフィードスルーによる影響がば
らついたとしても、そのばらつきは極僅かなものとな
る。
【００４２】以後、前述の動作が繰り返し行われる。以
上のように、本発明のサンプルホールド回路１０では、
マスターおよびスレーブのサンプルホールド部１２，１
４を直列に接続したことにより、オペアンプ２０ａ，２
０ｂの入力オフセット電圧や、ＮＭＯＳ１６ａ，１６ｂ
のクロックフィードスルーによる影響を相殺することが
できるため、サンプルホールド回路１０から出力される
アナログ出力電圧Ａｏｕｔの精度を向上させることがで
きる。
上のように、本発明のサンプルホールド回路１０では、
マスターおよびスレーブのサンプルホールド部１２，１
４を直列に接続したことにより、オペアンプ２０ａ，２
０ｂの入力オフセット電圧や、ＮＭＯＳ１６ａ，１６ｂ
のクロックフィードスルーによる影響を相殺することが
できるため、サンプルホールド回路１０から出力される
アナログ出力電圧Ａｏｕｔの精度を向上させることがで
きる。
【００４３】次に、本発明のサンプルホールド回路を２
ビットのデジタル−アナログコンバータ（ＤＡＣ）の出
力回路に応用した場合の一例について説明する。図３
は、本発明のサンプルホールド回路を用いたＤＡＣの一
実施例の構成回路図である。同図に示すＤＡＣ３０は、
抵抗分圧方式のＤＡＣの一例を示すもので、ＤＡ変換部
３２、本発明のサンプルホールド回路３４、および、出
力部３６を有する。
ビットのデジタル−アナログコンバータ（ＤＡＣ）の出
力回路に応用した場合の一例について説明する。図３
は、本発明のサンプルホールド回路を用いたＤＡＣの一
実施例の構成回路図である。同図に示すＤＡＣ３０は、
抵抗分圧方式のＤＡＣの一例を示すもので、ＤＡ変換部
３２、本発明のサンプルホールド回路３４、および、出
力部３６を有する。
【００４４】このＤＡＣ３０において、まず、ＤＡ変換
部３２は、デジタル入力信号（図示せず）に対応する所
定電圧のアナログ出力電圧を出力するもので、同じ抵抗
値の３つの抵抗を電源とグランドとの間に直列接続して
構成されたラダー抵抗３８、および、このラダー抵抗３
８の所定電圧の発生部Ａ，Ｂ，Ｃ，Ｄとサンプルホール
ド回路３４の入力との間に各々並列に接続された４つの
ＮＭＯＳ４０，４２，４４，４６を有する。これらのＮ
ＭＯＳ４０，４２，４４，４６のゲートには、各々デコ
ード信号φ４，φ３，φ２，φ１が入力されている。
部３２は、デジタル入力信号（図示せず）に対応する所
定電圧のアナログ出力電圧を出力するもので、同じ抵抗
値の３つの抵抗を電源とグランドとの間に直列接続して
構成されたラダー抵抗３８、および、このラダー抵抗３
８の所定電圧の発生部Ａ，Ｂ，Ｃ，Ｄとサンプルホール
ド回路３４の入力との間に各々並列に接続された４つの
ＮＭＯＳ４０，４２，４４，４６を有する。これらのＮ
ＭＯＳ４０，４２，４４，４６のゲートには、各々デコ
ード信号φ４，φ３，φ２，φ１が入力されている。
【００４５】サンプルホールド回路３４は、マスターの
サンプルホールド部４８、および、２つのスレーブのサ
ンプルホールド部５０，５２を有する。前述のように、
マスターのサンプルホールド部４８にはＤＡ変換部３２
の出力が入力されており、マスターのサンプルホールド
部４８の出力は、スレーブのサンプルホールド部５０，
５２へ共通に入力され、スレーブのサンプルホールド部
５０，５２からは、各々アナログ出力電圧Ａｏｕｔ１お
よびＡｏｕｔ２が出力されている。
サンプルホールド部４８、および、２つのスレーブのサ
ンプルホールド部５０，５２を有する。前述のように、
マスターのサンプルホールド部４８にはＤＡ変換部３２
の出力が入力されており、マスターのサンプルホールド
部４８の出力は、スレーブのサンプルホールド部５０，
５２へ共通に入力され、スレーブのサンプルホールド部
５０，５２からは、各々アナログ出力電圧Ａｏｕｔ１お
よびＡｏｕｔ２が出力されている。
【００４６】出力部３６は、スレーブのサンプルホール
ド部５０，５２からのアナログ出力電圧Ａｏｕｔ１，Ａ
ｏｕｔ２を交互に出力するもので、２つのＮＭＯＳ５
４，５６を有する。ここで、ＮＭＯＳ５４および５６
は、各々スレーブのサンプルホールド部５０および５２
のアナログ出力電圧Ａｏｕｔ１，Ａｏｕｔ２と、このＤ
ＡＣからの出力であるアナログ出力電圧Ａｏｕｔとの間
に各々接続されており、そのゲートには、図示していな
い出力制御信号が入力されている。
ド部５０，５２からのアナログ出力電圧Ａｏｕｔ１，Ａ
ｏｕｔ２を交互に出力するもので、２つのＮＭＯＳ５
４，５６を有する。ここで、ＮＭＯＳ５４および５６
は、各々スレーブのサンプルホールド部５０および５２
のアナログ出力電圧Ａｏｕｔ１，Ａｏｕｔ２と、このＤ
ＡＣからの出力であるアナログ出力電圧Ａｏｕｔとの間
に各々接続されており、そのゲートには、図示していな
い出力制御信号が入力されている。
【００４７】このＤＡＣ３０においては、入力されるデ
ジタル信号（図示せず）の値に応じて、デコード信号φ
１，φ２，φ３またはφ４のいずれか１つがハイレベル
とされる。これにより、ＤＡ変換部３２では、デコード
信号φ１，φ２，φ３，φ４に各々対応するＮＭＯＳ４
６，４４，４２，４０のいずれか１つがオンして、デジ
タル信号に対応する電圧レベルを有するアナログ出力電
圧Ｄ，Ｃ，ＢまたはＡが出力され、本発明のサンプルホ
ールド回路３４へ供給される。
ジタル信号（図示せず）の値に応じて、デコード信号φ
１，φ２，φ３またはφ４のいずれか１つがハイレベル
とされる。これにより、ＤＡ変換部３２では、デコード
信号φ１，φ２，φ３，φ４に各々対応するＮＭＯＳ４
６，４４，４２，４０のいずれか１つがオンして、デジ
タル信号に対応する電圧レベルを有するアナログ出力電
圧Ｄ，Ｃ，ＢまたはＡが出力され、本発明のサンプルホ
ールド回路３４へ供給される。
【００４８】本発明のサンプルホールド回路３４では、
まず、マスターのサンプルホールド部４８において、図
４のタイミングチャートに示すように、リセット信号φ
Ｒ１がハイレベルとされた後、ローレベルとされて初期
化される。その後、サンプリング信号φＳ１がハイレベ
ルとされた後、ローレベルとされて、ＤＡ変換部３２か
ら供給されるアナログ出力電圧が保持され、スレーブの
２つのサンプルホールド部５０，５２へ供給される。
まず、マスターのサンプルホールド部４８において、図
４のタイミングチャートに示すように、リセット信号φ
Ｒ１がハイレベルとされた後、ローレベルとされて初期
化される。その後、サンプリング信号φＳ１がハイレベ
ルとされた後、ローレベルとされて、ＤＡ変換部３２か
ら供給されるアナログ出力電圧が保持され、スレーブの
２つのサンプルホールド部５０，５２へ供給される。
【００４９】スレーブの２つのサンプルホールド部５
０，５２は交互に動作する。図４のタイミングチャート
に示すように、スレーブのサンプルホールド部５０で
は、リセット信号φＲ２１がハイレベル、ローレベルと
されて初期化された後、サンプリング信号φＳ２１がハ
イレベル、ローレベルとされて、マスターのサンプルホ
ールド部４８から供給されるアナログ出力電圧が保持さ
れ、出力部３６へ供給される。
０，５２は交互に動作する。図４のタイミングチャート
に示すように、スレーブのサンプルホールド部５０で
は、リセット信号φＲ２１がハイレベル、ローレベルと
されて初期化された後、サンプリング信号φＳ２１がハ
イレベル、ローレベルとされて、マスターのサンプルホ
ールド部４８から供給されるアナログ出力電圧が保持さ
れ、出力部３６へ供給される。
【００５０】同じく、スレーブのサンプルホールド部５
２において、リセット信号φＲ２２がハイレベル、ロー
レベルとされて初期化された後、サンプリング信号φＳ
２２がハイレベル、ローレベルとされて、マスターのサ
ンプルホールド部４８から供給されるアナログ出力電圧
が保持され、出力部３６へ供給される。このようにし
て、スレーブのサンプルホールド部５０，５２には、マ
スターのサンプルホールド部４８から供給されるアナロ
グ出力電圧が交互に保持される。
２において、リセット信号φＲ２２がハイレベル、ロー
レベルとされて初期化された後、サンプリング信号φＳ
２２がハイレベル、ローレベルとされて、マスターのサ
ンプルホールド部４８から供給されるアナログ出力電圧
が保持され、出力部３６へ供給される。このようにし
て、スレーブのサンプルホールド部５０，５２には、マ
スターのサンプルホールド部４８から供給されるアナロ
グ出力電圧が交互に保持される。
【００５１】すなわち、スレーブのサンプルホールド部
５０が動作する時には、マスターのサンプルホールド部
４８とスレーブのサンプルホールド部５０とで、図１
（ａ）に示すサンプルホールド回路１０が構成される。
同じように、スレーブのサンプルホールド部５２が動作
する時には、マスターのサンプルホールド部４８とスレ
ーブのサンプルホールド部５２とで、図１（ａ）に示す
サンプルホールド回路１０が構成される。
５０が動作する時には、マスターのサンプルホールド部
４８とスレーブのサンプルホールド部５０とで、図１
（ａ）に示すサンプルホールド回路１０が構成される。
同じように、スレーブのサンプルホールド部５２が動作
する時には、マスターのサンプルホールド部４８とスレ
ーブのサンプルホールド部５２とで、図１（ａ）に示す
サンプルホールド回路１０が構成される。
【００５２】したがって、本実施例のように、マスター
のサンプルホールド部４８に対して、２つのスレーブの
サンプルホールド部５０，５２を設けた構成の場合で
も、オペアンプの入力オフセット電圧や、サンプル用ス
イッチのクロックフィードスルーによる影響を相殺し、
サンプルホールド回路３０から出力されるアナログ出力
電圧Ａｏｕｔ１，Ａｏｕｔ２、すなわち、このＤＡＣ３
０から出力されるアナログ出力電圧Ａｏｕｔの精度を向
上させることができる。
のサンプルホールド部４８に対して、２つのスレーブの
サンプルホールド部５０，５２を設けた構成の場合で
も、オペアンプの入力オフセット電圧や、サンプル用ス
イッチのクロックフィードスルーによる影響を相殺し、
サンプルホールド回路３０から出力されるアナログ出力
電圧Ａｏｕｔ１，Ａｏｕｔ２、すなわち、このＤＡＣ３
０から出力されるアナログ出力電圧Ａｏｕｔの精度を向
上させることができる。
【００５３】最後に、出力部３６においては、図示して
いない出力制御信号が交互に排他的にハイレベルおよび
ローレベルとされる。これにより、ハイレベルの出力制
御信号に対応する一方のＮＭＯＳ５４または５６がオン
し、ローレベルの出力制御信号に対応する他方のＮＭＯ
Ｓ５６または５４がオフし、スレーブのサンプルホール
ド部５０，５２から供給されるアナログ出力電圧Ａｏｕ
ｔ１，Ａｏｕｔ２が交互に出力される。
いない出力制御信号が交互に排他的にハイレベルおよび
ローレベルとされる。これにより、ハイレベルの出力制
御信号に対応する一方のＮＭＯＳ５４または５６がオン
し、ローレベルの出力制御信号に対応する他方のＮＭＯ
Ｓ５６または５４がオフし、スレーブのサンプルホール
ド部５０，５２から供給されるアナログ出力電圧Ａｏｕ
ｔ１，Ａｏｕｔ２が交互に出力される。
【００５４】なお、上記実施例では、１つのマスターの
サンプルホールド部に対して、１つまたは２つのスレー
ブのサンプルホールド部を並列に接続しているが、本発
明はこれに限定されず、例えば１つのマスターのサンプ
ルホールド部に対して、３つ以上のスレーブのサンプル
ホールド部を接続してもよい。また、２つ以上のマスタ
ーのサンプルホールド部を設け、複数のスレーブのサン
プルホールド部を分割して接続するようにしてもよい。
サンプルホールド部に対して、１つまたは２つのスレー
ブのサンプルホールド部を並列に接続しているが、本発
明はこれに限定されず、例えば１つのマスターのサンプ
ルホールド部に対して、３つ以上のスレーブのサンプル
ホールド部を接続してもよい。また、２つ以上のマスタ
ーのサンプルホールド部を設け、複数のスレーブのサン
プルホールド部を分割して接続するようにしてもよい。
【００５５】また、サンプル用スイッチとしてＮＭＯＳ
を用いているが、これに限定されず、マスターのサンプ
ルホールド部とスレーブのサンプルホールド部とで、ク
ロックフィードスルーの影響による方向や電圧変動分を
一致させて相殺することができれば、Ｐ型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）やＣＭＯＳ型のトラン
ジスタを用いてもよいし、これらを適宜組み合わせて使
用してもよい。また、初期化用スイッチについても同じ
である。
を用いているが、これに限定されず、マスターのサンプ
ルホールド部とスレーブのサンプルホールド部とで、ク
ロックフィードスルーの影響による方向や電圧変動分を
一致させて相殺することができれば、Ｐ型ＭＯＳトラン
ジスタ（以下、ＰＭＯＳという）やＣＭＯＳ型のトラン
ジスタを用いてもよいし、これらを適宜組み合わせて使
用してもよい。また、初期化用スイッチについても同じ
である。
【００５６】また、図示例のサンプルホールド回路１
０，３４では、ホールド用コンデンサをサンプル用スイ
ッチとオペアンプとの間に直列に接続しているが、これ
も限定されず、例えば図５（ａ）に示すように、ホール
ド用コンデンサをオペアンプと基準電圧Ｖｒｅｆとの間
に接続してもよい。また、オペアンプの出力端子と入力
端子との間に帰還用コンデンサを設けているが、これも
限定されず、抵抗素子でもよいし、コンデンサと抵抗素
子を組み合わせてもよい。
０，３４では、ホールド用コンデンサをサンプル用スイ
ッチとオペアンプとの間に直列に接続しているが、これ
も限定されず、例えば図５（ａ）に示すように、ホール
ド用コンデンサをオペアンプと基準電圧Ｖｒｅｆとの間
に接続してもよい。また、オペアンプの出力端子と入力
端子との間に帰還用コンデンサを設けているが、これも
限定されず、抵抗素子でもよいし、コンデンサと抵抗素
子を組み合わせてもよい。
【００５７】なお、本発明を適用して、図５（ａ）に示
すサンプルホールド回路を２つ直列に接続するだけで
は、オペアンプによってアナログ出力電圧が反転されな
いため、例えばマスターのサンプル用スイッチをＮＭＯ
Ｓとし、スレーブのサンプル用スイッチをＰＭＯＳとす
る、または、この逆にする等して、サンプル用スイッチ
のクロックフィードスルーの影響による方向を逆にす
る、あるいは、オペアンプによってアナログ出力電圧が
反転されるようにする必要がある。
すサンプルホールド回路を２つ直列に接続するだけで
は、オペアンプによってアナログ出力電圧が反転されな
いため、例えばマスターのサンプル用スイッチをＮＭＯ
Ｓとし、スレーブのサンプル用スイッチをＰＭＯＳとす
る、または、この逆にする等して、サンプル用スイッチ
のクロックフィードスルーの影響による方向を逆にす
る、あるいは、オペアンプによってアナログ出力電圧が
反転されるようにする必要がある。
【００５８】以上、本発明のサンプルホールド回路につ
いて詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。
いて詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。
【００５９】
【発明の効果】以上詳細に説明した様に、まず、本発明
のサンプルホールド回路は、マスターのサンプルホール
ド部と少なくとも１つのスレーブのサンプルホールド部
とを各々直列に接続し、アナログ入力電圧をサンプリン
グする時に、マスターのサンプルホールド部のサンプル
用スイッチをオフさせた後、スレーブのサンプルホール
ド部のサンプル用スイッチをオフさせるようにしたもの
である。これにより、本発明のサンプルホールド回路に
よれば、マスターおよびスレーブのサンプルホールド部
によって、サンプル用スイッチのクロックフィードスル
ーやオペアンプの入力オフセット電圧の影響を相殺して
取り除くことができるため、サンプルホールド回路から
出力されるアナログ出力電圧の精度を向上させることが
でき、プロセスや動作環境の変動に強いサンプルホール
ド回路を提供することができる。したがって、本発明の
サンプルホールド回路を用いることにより、高精度なＡ
ＤコンバータやＤＡコンバータを容易に実現することが
できる。
のサンプルホールド回路は、マスターのサンプルホール
ド部と少なくとも１つのスレーブのサンプルホールド部
とを各々直列に接続し、アナログ入力電圧をサンプリン
グする時に、マスターのサンプルホールド部のサンプル
用スイッチをオフさせた後、スレーブのサンプルホール
ド部のサンプル用スイッチをオフさせるようにしたもの
である。これにより、本発明のサンプルホールド回路に
よれば、マスターおよびスレーブのサンプルホールド部
によって、サンプル用スイッチのクロックフィードスル
ーやオペアンプの入力オフセット電圧の影響を相殺して
取り除くことができるため、サンプルホールド回路から
出力されるアナログ出力電圧の精度を向上させることが
でき、プロセスや動作環境の変動に強いサンプルホール
ド回路を提供することができる。したがって、本発明の
サンプルホールド回路を用いることにより、高精度なＡ
ＤコンバータやＤＡコンバータを容易に実現することが
できる。
【図１】 （ａ）は、本発明のサンプルホールド回路の
一実施例の構成回路図、（ｂ）は、その動作を表す一実
施例のタイミングチャートである。
一実施例の構成回路図、（ｂ）は、その動作を表す一実
施例のタイミングチャートである。
【図２】 オペアンプの入力オフセット電圧が相殺され
る仕組みを説明するための構成回路図である。
る仕組みを説明するための構成回路図である。
【図３】 本発明のサンプルホールド回路を用いたＤＡ
Ｃの一実施例の構成回路図である。
Ｃの一実施例の構成回路図である。
【図４】 図３に示すＤＡＣの動作を表す一実施例のタ
イミングチャートである。
イミングチャートである。
【図５】 （ａ）および（ｂ）は、いずれも従来のサン
プルホールド回路の一例の構成回路図である。
プルホールド回路の一例の構成回路図である。
【図６】 従来のサンプルホールド回路の別の例の構成
回路図である。
回路図である。
１０，３４，６０，６２，６４ サンプルホールド回路 １２，１４，４８，５０，５２ サンプルホールド部 １６ａ，１６ｂ，１６，２４ａ，２４ｂ，２６，４０，
４２，４４，４６，５４，５６ Ｎ型ＭＯＳトランジス
タ（ＮＭＯＳ） １８ａ，１８ｂ，１８ ホールド用コンデンサ ２０ａ，２０ｂ，２０ オペアンプ ２２ａ，２２ｂ，２２ 帰還用コンデンサ ３０ デジタル−アナログコンバータ（ＤＡＣ） ３２ ＤＡ変換部 ３６ 出力部 ３８ ラダー抵抗 Ａｉｎ アナログ入力電圧 Ａｏｕｔ，Ａｏｕｔ’，Ａｏｕｔ１，Ａｏｕｔ２ アナ
ログ出力電圧 Ｖｒｅｆ 基準電圧 Ｖｏ 入力オフセット電圧 Ｖｃｆ 変動電圧 φＳ１，φＳ２，φＳＨ，φＳＨ￣ サンプリング信号 φＲ１，φＲ２ リセット信号 φ４，φ３，φ２，φ１ デコード信号
４２，４４，４６，５４，５６ Ｎ型ＭＯＳトランジス
タ（ＮＭＯＳ） １８ａ，１８ｂ，１８ ホールド用コンデンサ ２０ａ，２０ｂ，２０ オペアンプ ２２ａ，２２ｂ，２２ 帰還用コンデンサ ３０ デジタル−アナログコンバータ（ＤＡＣ） ３２ ＤＡ変換部 ３６ 出力部 ３８ ラダー抵抗 Ａｉｎ アナログ入力電圧 Ａｏｕｔ，Ａｏｕｔ’，Ａｏｕｔ１，Ａｏｕｔ２ アナ
ログ出力電圧 Ｖｒｅｆ 基準電圧 Ｖｏ 入力オフセット電圧 Ｖｃｆ 変動電圧 φＳ１，φＳ２，φＳＨ，φＳＨ￣ サンプリング信号 φＲ１，φＲ２ リセット信号 φ４，φ３，φ２，φ１ デコード信号
Claims (1)
- 【請求項１】マスターのサンプルホールド部と、このマ
スターのサンプルホールド部に各々直列に接続された少
なくとも１つのスレーブのサンプルホールド部とを有
し、 前記マスターおよびスレーブのサンプルホールド部が各
々、アナログ入力電圧をサンプリングするサンプル用ス
イッチと、このサンプル用スイッチによってサンプリン
グされた前記アナログ入力電圧を保持するホールド用コ
ンデンサと、このホールド用コンデンサに保持された前
記アナログ入力電圧をアナログ出力電圧として出力する
オペアンプとを有することを特徴とするサンプルホール
ド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241229A JP2000076884A (ja) | 1998-08-27 | 1998-08-27 | サンプルホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10241229A JP2000076884A (ja) | 1998-08-27 | 1998-08-27 | サンプルホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076884A true JP2000076884A (ja) | 2000-03-14 |
Family
ID=17071133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10241229A Withdrawn JP2000076884A (ja) | 1998-08-27 | 1998-08-27 | サンプルホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076884A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111600A (ja) * | 2000-09-26 | 2002-04-12 | Fujitsu Ltd | 光受信回路 |
| JP2008148127A (ja) * | 2006-12-12 | 2008-06-26 | Denso Corp | Ａｄ変換回路 |
| JP2009033303A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | Ａ／ｄ変換器及び半導体装置 |
| WO2019220508A1 (ja) * | 2018-05-14 | 2019-11-21 | 三菱電機株式会社 | アクティブフェーズドアレーアンテナ |
-
1998
- 1998-08-27 JP JP10241229A patent/JP2000076884A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002111600A (ja) * | 2000-09-26 | 2002-04-12 | Fujitsu Ltd | 光受信回路 |
| JP4590708B2 (ja) * | 2000-09-26 | 2010-12-01 | 富士通株式会社 | 光受信回路 |
| JP2008148127A (ja) * | 2006-12-12 | 2008-06-26 | Denso Corp | Ａｄ変換回路 |
| JP2009033303A (ja) * | 2007-07-25 | 2009-02-12 | Renesas Technology Corp | Ａ／ｄ変換器及び半導体装置 |
| WO2019220508A1 (ja) * | 2018-05-14 | 2019-11-21 | 三菱電機株式会社 | アクティブフェーズドアレーアンテナ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1044505B1 (en) | Method and device for analogue to digital conversion | |
| US5710563A (en) | Pipeline analog to digital converter architecture with reduced mismatch error | |
| US6753801B2 (en) | Fully differential reference driver for pipeline analog to digital converter | |
| KR0179466B1 (ko) | 디지탈-아날로그 변환기 및 이를 구비한 집적회로와 디지탈-아날로그 신호 변환 방법 | |
| US9100045B2 (en) | Multiple string digital to analog converter | |
| US5113090A (en) | Voltage comparator | |
| US20070109173A1 (en) | Resistor ladder interpolation for subranging ADC | |
| US20100231430A1 (en) | Amplifier and analog/digital converter | |
| US4667178A (en) | Digital to analog converter | |
| US7289055B2 (en) | Analog-digital converter with gain adjustment for high-speed operation | |
| JPH0566774B2 (ja) | ||
| JPS63283226A (ja) | 階段電圧波形及び一組のｄｃ基準電圧を発生させる装置並びに方法 | |
| US7154423B2 (en) | Successive approximation A/D converter comparing analog input voltage to reference voltages and a comparator for use therein | |
| US7248199B2 (en) | Analog-to-digital converter | |
| JP2002368592A (ja) | サンプル・ホールド回路 | |
| JP2000076884A (ja) | サンプルホールド回路 | |
| US6198313B1 (en) | Infinite sample-and-hold circuit | |
| US11855651B2 (en) | Discrete-time offset correction circuit embedded in a residue amplifier in a pipelined analog-to-digital converter (ADC) | |
| US20110291873A1 (en) | Differential amplifier and pipeline a/d converter using the same | |
| US20110018751A1 (en) | Folding analog-to-digital converter | |
| JP4047824B2 (ja) | 半導体集積回路 | |
| US20070040723A1 (en) | Analog-to-digital converter | |
| US5646515A (en) | Ratioed reference voltage generation using self-correcting capacitor ratio and voltage coefficient error | |
| US6310572B1 (en) | Semiconductor integrated circuit having plural input control circuits | |
| US5847670A (en) | Offset voltage compensation for voltage comparators |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051101 |