CN113490985A - 减少电荷注入误差的电路 - Google Patents

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Abstract

公开了一种用于传感器设备的前端电路的单端开关电容电路的开关电路。开关电路包括第一晶体管和具有与第一晶体管相同沟道类型的第二晶体管。第一节点连接到第一晶体管的源极和第二晶体管的漏极，第二节点连接到第一晶体管的漏极和第二晶体管的源极。还公开了一种包括开关电路和采样电容器的采样电路，其中开关电路可配置为将采样电容器电耦合到积分器电路或基准电压。还公开了一种集成电路设备和包括开关电路的光传感器或光‑频转换器。

Description

减少电荷注入误差的电路
背景技术
本公开涉及一种用于例如传感器设备的前端电路的单端开关电容电路。
开关电容电路通常用于采样电路，例如被配置为对来自传感器等的信号进行采样的采样电路。各种模拟和混合信号集成电路，例如模数转换器、数模转换器、模拟滤波器和采样保持电路，都包括开关电容电路。
典型的开关电容电路可以包括一个或多个晶体管，例如金属氧化物半导体场效应晶体管(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)，其可配置为将信号耦合到被配置为对信号进行采样的电路，例如采样电路。
然而，在开关电容电路中使用MOSFET的已知缺点包括电荷注入的不利影响，特别是借助于时钟馈通和/或沟道的电荷注入。时钟馈通和沟道电荷注入都会将不需要的电荷引入开关电容电路的一个或多个节点，这例如可能导致在电路节点处采样错误的电压。
时钟馈通可以由MOSFET的栅-源和栅-漏重叠电容引起。当MOSFET断开时(例如通过耦合到MOSFET栅极的时钟信号的转变)，连接到MOSFET的源极和/或漏极的电容可以至少部分地通过存储在相应栅-源或栅-漏重叠电容上的电荷充电。这种电荷转移可能在耦合到源极或漏极的阻抗上引起可测量的电压变化，并且在本领域中通常被称为“时钟馈通”。
当MOSFET导通时，电荷注入特别是由积累并存储在该MOSFET晶体管沟道区域的电荷产生。当MOSFET断开时(例如通过耦合到MOSFET栅极的时钟信号的转变)，存储的沟道电荷从沟道区域流出并注入MOSFET的源极端子和漏极端子。
跨越MOSFET的源极和漏极的注入电荷的分布至少部分取决于MOSFET的源极端子和漏极端子的特性，以及如MOSFET的源极端子和漏极端子所见的阻抗。这种特性和阻抗可能非常难以精确建模，并且可能根据MOSFET在其中被实例化的电路的特性和使用情况而变化。这样，补偿电荷注入的影响的现有技术在准确性和有效性方面受到限制。
因此，本公开的至少一个方面的至少一个实施例的目的是消除或至少减轻现有技术的上述已识别缺点中的至少一个。
发明内容
本公开涉及一种开关电路，其用于传感器设备前端电路的单端开关电容电路。
根据本公开的第一方面，提供了一种开关电路，包括：第一晶体管；以及具有与第一晶体管相同沟道类型的第二晶体管；其中第一节点连接到第一晶体管的源极和第二晶体管的漏极，并且其中第二节点连接到第一晶体管的漏极和第二晶体管的源极。
有利的是，这种布置提供了基本对称的开关，其有助于确保从开关电路两侧流出的总电荷(即总注入电荷)基本相同。有利的是，通过确保开关电路两侧的注入电荷基本相同，注入电荷可以通过使用“虚拟开关(dummy switch)”被有效地补偿，如下文更详细描述的。
有益的是，所公开的开关电路可以被用于补充或替代现有技术，以减少注入电荷的影响，例如减少开关驱动器的压摆率(slew rate)和/或减少开关电路上的电压摆幅(voltage swing)。所公开的开关电路可以用于例如单端开关电容前端电路，用于例如环境光学传感器(Ambient Optical Sensor，AOS)的光传感器。
第三节点可以连接到第一晶体管的栅极和第二晶体管的栅极。第三节点可以耦合到用于配置第一晶体管和第二晶体管以选择性地将第一节点耦合到第二节点的使能信号。
第一晶体管可以被配置为展现与第二晶体管基本相同的电特性。
第一晶体管可以包括与第二晶体管基本相同的栅极面积。
开关电路可以包括第三晶体管。第三晶体管的源极和第三晶体管的漏极可以连接到第一节点或第二节点。
开关电路可以包括第四晶体管。第四晶体管的源极和第四晶体管的漏极可以连接到第一节点或第二节点中的另一个。
第三晶体管的栅极可以耦合到对应于使能信号的反相的信号。
第四晶体管的栅极可以耦合到对应于使能信号的反相的信号。
沟道类型是n沟道。
根据本公开的第二方面，提供了一种采样电路，包括根据第一方面的第一开关电路和采样电容器。第一开关电路可配置为将采样电容器电耦合到积分器电路或基准电压。
为了在降低噪声的情况下运行高阶光传感器前端架构，可能需要在前端使用同步采样。对于传感器(例如光传感器)，在感测信号非常低，或者例如传感器处于相对较暗的条件下，电荷注入可能是误差的主要来源，从而增加了光传感器的“暗电流”。有利的是，包括所公开的开关电路的采样电路可以减少这种同步前端的电荷注入，使得“暗电流”可以与现有的一阶异步架构相媲美，并且由于二阶噪声整形而具有更低噪声的额外益处。
此外，相对于用于减少由电荷注入引起的误差的其他技术，所公开的开关电路可以更简单和/或导致更少的面积开销和/或导致更低的功率开销。因此，所公开的开关电路可以实现用于传感器接口的小面积单端开关电容器前端架构。
此外，所公开的开关电路还可以用于构建非常高增益、高灵敏度、低暗计数的光传感器前端。
通常，所公开的开关电路对于具有低输入信号的单端开关电容电路前端(其中电荷注入是有问题的)可以是有利的。
所公开的开关电路也可以用于光电流特别小的传感器前端。所公开的开关电路的优点可以包括减少了电荷注入输出码，有效地导致更高阶(二阶)调制器中暗计数的减少。所公开的开关电路的优点可以包括积分器输出电压的误差的减少。所公开的开关电路的优点可以包括光输出的相对较少的减少，以及对于高阶调制器的光输出的接近于零的减少。
采样电路可以包括根据第一方面的第二开关电路。
第二开关电路可配置为将采样电容器电耦合到积分器电路或基准电压中的另一个。
采样电路可以包括积分器电路。积分器电路可以包括耦合到反馈电容器的运算放大器。
根据本公开的第三方面，提供了一种集成电路设备，包括至少一个根据第一方面的开关电路。
至少一个开关电路的第一晶体管和第二晶体管可以相对于彼此基本线性对称地布置。
至少一个开关电路的第一晶体管和第二晶体管可以相对于彼此基本点对称地布置。
集成电路设备可以包括多个另外的晶体管。
多个另外的晶体管中的每一个具有栅极面积，其中至少一个开关电路的第一晶体管和第二晶体管可以各自具有大约等于多个另外的晶体管中的每一个晶体管的栅极面积的一半的栅极面积。
至少一个开关电路的第一晶体管可以被制造为具有不同于该至少一个开关电路的被制造的第二晶体管的源极端子和漏极端子的源极端子和漏极端子。
根据本公开的第四方面，提供了一种光-频转换器或光传感器，包括至少一个光敏元件和至少一个根据第二方面的采样电路。至少一个采样电路可配置为对来自至少一个光敏元件的信号进行采样。
环境光光学传感器(Ambient light Optical Sensor，AOS)，例如包括本文公开的光-频转换器或光传感器的环境光学传感器，可以在积分器放大器的虚拟节点处使用多个开关。虚拟节点处的任何切换都可能导致电流注入，例如待采样的累积的电荷的增益或损耗，这可能导致测量电压(或存储电荷量)的误差，其中测量电压对应于光测量。
通过允许有效且可靠的电荷注入补偿，本文公开的开关电路可以使得减少这种电荷注入。因此，当所公开的开关电路在AOS中实施时，例如在包括本文公开的光-频转换器的AOS中实施时，其益处是降低了弱光测量的精度，并且显著降低了二阶或更高阶调制器中的电荷注入误差(暗计数)。此外，本文公开的开关电路可以相对容易地集成到现有架构和设计中。
根据本公开的第五方面，提供了一种包括至少一个根据第四方面的光-频转换器或光传感器的光学设备，其中该光学设备是以下设备中的至少一个：蜂窝电话、相机、图像记录设备；和/或视频记录设备。
根据本公开的第六方面，提供了一种包括开关电路的装置，该开关电路包括第一晶体管和第二晶体管，其中第一晶体管的源极连接到第二晶体管的漏极，并且其中第一晶体管的漏极连接到第二晶体管的源极，从而减轻源极端子和漏极端子之间的不对称性。
以上发明内容旨在仅是示例性的而非限制性的。本公开包括单独的或各种组合形式的一个或多个对应方面、实施例或特征，无论是否在该组合中或单独地具体陈述(包括要求保护)。应当理解，以上根据本公开的任何方面限定的特征或者以下关于本公开的任何特定实施例限定的特征，可以在任何其他方面或实施例中单独使用或者与任何其他限定的特征结合使用，或者形成本公开的另一方面或实施例。
附图说明
现在根据附图仅以示例的方式描述本公开的这些和其他方面，附图中：
图1a示出了包括用于补偿电荷注入的电路的现有技术开关电路；
图1b示出了被配置为补偿电荷注入的另一现有技术开关电路；
图2示出了根据本公开实施例的开关电路；
图3a示出了包括图2的开关电路的实施例的电荷注入补偿电路；
图3b示出了图3a的电荷注入补偿电路的布局的示意图；
图4a示出了根据本公开实施例的采样电路；
图4b示出了对应于图4a的采样电路的时序图；
图5a示出了根据本公开实施例的开关电路相对于图1a的现有技术电路的模拟性能；
图6示出了根据本发明实施例的光-频转换器；
图7示出了根据本发明实施例的光学设备；以及
图8-g示出了图3a的电荷注入补偿电路的布局。
具体实施方式
图1a示出了包括用于补偿电荷注入的电路的现有技术电路100。电路100包括第一晶体管105，出于示例的目的，其是NMOS晶体管。晶体管105的源极连接到电路100的输入节点110。第一晶体管105的漏极连接到电路100的输出节点115。电容器120连接在第一晶体管105的漏极和基准电压185之间。在图1a的示例中，基准电压是接地基准，例如0伏。
第一晶体管105被配置为作为开关进行操作。也就是说，通过使第一晶体管105的栅极处的信号有效(assert)，例如通过将栅极电压增加到源极电压以上，第一晶体管105可以被导通，有效地将输入节点110耦合到电路100的输出节点115，从而对电容器120充电。也就是说，通过使第一晶体管105的栅极处的信号有效，电流可以从第一NMOS晶体管105的源极流到漏极，从而将电容器120充电至一电压，该电压取决于输入节点110处存在的电压，小于第一晶体管105的源极-漏极两端的任何电压降。
类似地，通过使第一晶体管105的栅极处的信号无效(negate)，第一NMOS晶体管可以被断开，有效地将输入节点110与输出节点115去耦。
这样，电路100可以作为基本的开关电容电路来操作。实际上，这种电路100的输出节点115可以耦合到测量电路，例如积分器电路或类似电路(未示出)。
如以上描述的，当第一晶体管105被断开时，第一晶体管105可以将电荷125、130注入电路100，从而影响电容器120处累积的电荷量。在图1a的示例中，电荷125从第一晶体管105的源极注入电路100，电荷130从第一晶体管105的漏极注入电路100。
第一晶体管105的源极和漏极之间的注入电荷125、130的分布至少部分取决于晶体管105的源极和漏极的电特性、电路100的输入节点115处的阻抗以及电路100的输出节点115处的阻抗。例如，在一些情况下，注入电荷可以在处于饱和区的第一晶体管105的源极和漏极之间均匀分布，例如被划分为50/50。在其他情况下，注入电荷可以在第一晶体管105的源极和漏极之间不均匀地分布，例如被划分为大约40/60等。
电路100包括第二晶体管135。第二晶体管135包括与第一晶体管105相同的沟道类型。在示出的示例中，第二晶体管135的沟道类型是n沟道，例如第二晶体管是NMOS晶体管。第二晶体管的源极和漏极连接到电路100的输出节点115。在这种配置中，第二NMOS晶体管135在本领域中通常被称为“虚拟开关”。第二晶体管135的栅极连接到第一晶体管105的栅极处的信号的互补(complement)。例如，在第一晶体管105的栅极处的信号是时钟信号的情况下，第二晶体管135的栅极处的信号是互补时钟信号。这样，当第二晶体管被导通时，第一晶体管被断开，反之亦然。以这种方式，第二晶体管135可以被配置为吸收由第一晶体管105注入的电荷130，如图1a以电荷140示出。
通常选择第二晶体管135的尺寸，使得第二晶体管135吸收的总电荷等于由第一晶体管105注入电路100的总电荷125、130的一半。例如，通常选择第二晶体管135的沟道宽度为第一晶体管105的沟道宽度的一半。假设来自第一晶体管105的注入电荷125、130均匀分布在第一晶体管105的源极和漏极之间，第二晶体管135可以通过吸收电荷140有效地补偿从晶体管105的漏极注入电路100的电荷130。
不幸的是，注入电荷125、130均匀分布在第一晶体管105的源极和漏极之间的假设通常是无效的，因此第二晶体管135可能过度或不足地补偿注入电荷130。
图1b示出了包括用于补偿电荷注入的电路的另一现有技术电路150。电路150包括互补晶体管：PMOS晶体管160和NMOS晶体管155。
NMOS晶体管155的源极连接到电路150的输入节点165。NMOS晶体管155的漏极连接到电路的输出节点170。NMOS晶体管155的栅极连接到信号，例如时钟信号。
PMOS晶体管160的源极连接到输出节点170，并且PMOS晶体管160的漏极连接到输入节点165。PMOS晶体管160的栅极连接到耦合到NMOS晶体管155的栅极处的信号的互补，例如互补时钟信号。
在使用中，PMOS晶体管160可以注入与由NMOS晶体管155注入的电荷180大小相当但相反的电荷175。这样，PMOS晶体管160和NMOS晶体管155的电荷注入影响有效地相互抵消。然而，实际上，这种互补晶体管布置仅在输入信号的有限范围内可以提供电荷注入的补偿。此外，由于PMOS和NMOS晶体管的栅-漏重叠电容之间的差异，对时钟馈通的影响的补偿通常是有限的。
除了图1a示出的“虚拟”开关和图1b示出的互补开关之外，用于消除或减轻开关引起的误差的其他常用方法可以包括使用差分开关，由于固有的对称性，差分开关在一定程度上是有效的。然而，虽然这种技术可以导致电荷注入的减少，但是使用这种技术的采样电路的剩余精度对于高精度单端开关电容电路来说可能是不够的，特别是高精度开关电容电路，其中即使几微伏也可以影响整个系统的性能。
图2示出了根据本公开实施例的开关电路200。电路200包括第一晶体管205和第二晶体管210。第二晶体管210具有与第一晶体管205相同的沟道类型。在图2的示例实施例中，第一晶体管和第二晶体管包括n沟道，例如是NMOS晶体管。应当理解，在替代实施例中，第一晶体管和第二晶体管可以替代地包括PMOS晶体管。
第一节点215连接到第一晶体管205的源极205s和第二晶体管210的漏极210d。第一节点215可以是电路200的输入节点，例如可以施加待采样的电压信号的节点。第二节点220连接到第一晶体管205的漏极205d和第二晶体管210的源极210s。第一节点215可以被认为是电路200的输入。第二节点220可以被认为是电路200的输出。
在图2的示例实施例中，第三节点225连接到第一晶体管205的栅极205g，并且直接或间接地连接到第二晶体管210的栅极210g，使得信号(例如时钟信号)可以同时施加到两个栅极205g、210g。这样，第一晶体管205和第二晶体管210可以通过施加到栅极205g、210g的信号同时被导通或被断开。
当第一晶体管205被断开时，第一晶体管205可以将电荷225、230注入电路200，例如朝向第一节点215的电荷225和朝向第二节点220的电荷230。在图2的示例实施例中，电荷225从第一晶体管205的源极205s注入第一节点215，电荷230从第一晶体管205的漏极205d注入第二节点220。
如先前根据图1a的现有技术电路100描述的，第一晶体管205的源极205s和漏极205d之间的注入电荷225、230的分布实际上不可能是均匀平衡的，例如50/50的分布。
当第二晶体管210被断开时，第二晶体管210可以将电荷235、240注入电路200。在图2的示例实施例中，电荷240从第二晶体管210的源极210s注入第二节点220，电荷235从第二晶体管210的漏极210d注入第一节点215。
如先前根据图1a的现有技术电路100描述的，第二晶体管210的源极210s和漏极210d之间的注入电荷235、240的分布实际上不可能是均匀平衡的，例如50/50的分布。
然而，由于第一晶体管205和第二晶体管210相对于彼此的翻转布置，即由于第一晶体管205和第二晶体管210将源极205s连接到漏极210d，将漏极205d连接到源极210s，所以在第一节点215和第二节点220处看到的来自两个晶体管205、210的结合的注入电荷可以基本平衡(例如对称的)。也就是说，从第一晶体管205的源极205s和漏极205d注入的电荷之间的任何固有的不对称性至少在某种程度上通过从第二晶体管210的源极210s和漏极210d注入的电荷减轻。此外，第一晶体管205和第二晶体管210的尺寸可以被确定，例如具有栅极长度和/或栅极宽度，使得第一晶体管205和第二晶体管210中的每一个的栅极面积大约是可以实施开关电路200的电路中的其他晶体管的栅极面积的一半，如以下更详细描述的。以这种方式，由包括两个晶体管205、210的开关电路200注入的总电荷在大小上可以与由替代电路中的单个晶体管(例如图1a中的单个晶体管105)注入的总电荷相当。
因此，虽然相对于现有技术解决方案，电路200可能不能直接减少注入第一节点215或第二节点220的总电荷量，但是电路200确实提供了跨越第一节点215和第二节点220更均匀且可靠地分布注入电荷225、230、235、240的有利效果。这样，如以下根据图3a描述的，可以更有效地补偿注入电荷的影响。
图3a示出了电荷注入补偿电路，通常表示为300，其包括图2的开关电路200的实施例，该实施例由第一晶体管205和第二晶体管210相对于彼此翻转布置而构成。
该电路还包括“虚拟开关”，如图1a示出，其被配置为补偿来自开关电路200的电荷注入。具体地，电荷注入补偿电路300包括第三晶体管350，其中第三晶体管的源极350s和第三晶体管350的漏极350d连接到第一节点215。这样，第三晶体管350被配置为“虚拟开关”，以补偿由开关电路200注入第一节点215的电荷225、235。
类似地，电荷注入补偿电路300包括第四晶体管355，其中第四晶体管的源极355s和第四晶体管的漏极355d连接到第二节点220。这样，第四晶体管355被配置为“虚拟开关”，以补偿由开关电路200注入第二节点220的电荷230、240。
在图3的示例实施例中，开关电路200的第一晶体管205的栅极205g、第二晶体管210的栅极210g耦合到表示为CLK的时钟信号。
第三晶体管350的栅极350g和第四晶体管355的栅极355g耦合到表示为CLKB的互补时钟信号。信号CLK表示信号CLKB的互补。这样，当第一晶体管205和第二晶体管210被导通(例如信号CLK为逻辑“高”时，其电压显著大于第一晶体管205和第二晶体管210的源极电压)时，第三晶体管350和第四晶体管355被断开(例如信号CLKB为逻辑“低”时，其电压不超过第三晶体管350和第四晶体管355的源极电压)，反之亦然。
以这种方式，第三晶体管350可以被配置为吸收由开关电路200注入第一节点215中的电荷，第四晶体管355可以被配置为吸收由开关电路200注入第二节点220中的电荷。在实施例中，第三晶体管350和第四晶体管355各自包括与第一晶体管205和第二晶体管210中的每一个的栅极面积相当或基本相同的栅极面积。
应当理解，在一些实施例中，特别是在第一节点215是低阻抗节点(例如具有低阻抗负载)的实施例中，第三晶体管350可以不实施。
图3b示出了图3a的电荷注入补偿电路的布局370的示意表示。布局370的表示对应于集成电路(例如半导体设备)中的布局。
应当理解，图3b是布局370的示意表示，并且实际上，晶体管205、210、350、355可以以基本线性对称或点对称的布置进行布局。具体地，第一晶体管205和第三晶体管350可以相对于第二晶体管210和第四晶体管355以基本线性对称或点对称的布置来布局。
通过提供基本对称的布置，由第一晶体管205的源极205s和第二晶体管210的漏极210d注入第一节点215的总电荷将与由第一晶体管205的漏极205d和第二晶体管210的源极210s注入第二节点220的总电荷基本相同。这样，通过由第三晶体管350和第四晶体管355形成的“虚拟开关”可以精确且可靠地补偿注入电荷。
此外，在至少第一晶体管205和第二晶体管210以及可选地还有第三晶体管350和/或第四晶体管355的布局期间，晶体管205、210、350、355之间的任何布线也基本对称，以减轻电路中不对称寄生电容和/或电感的任何影响。例如，从第一晶体管205的漏极205d向第二节点220的布线和从第二晶体管210的源极210s向第二节点220的布线是基本对称的和/或匹配的，以确保任何这种布线的寄生效应不会对从第一晶体管的漏极205d和第二晶体管210的源极210s注入到第二节点220的电荷引入任何不对称。
类似地，从第一晶体管205的源极205s向第一节点215的布线和从第二晶体管210的漏极210d向第一节点215的布线可以是基本对称的和/或匹配的，以确保任何这种布线的寄生效应不会对从第一晶体管的源极205s和第二晶体管210的漏极210d注入到第一节点220的电荷引入任何不对称。
与现有技术电路相比(例如图1a，其包括被配置为作为开关进行操作的单个第一晶体管105)，本公开的开关电路200包括两个晶体管205、210，有效地用两个晶体管205、210代替单个“主”开关晶体管105。两个晶体管205、210包括(例如被制造成具有)基本相等的尺寸。
在示例实施例中，电路200和/或电路300可以在包括多个另外的晶体管的另一电路中实施。例如，多个另外的晶体管可以形成数字逻辑等。多个另外的晶体管中的每个晶体管可以包括(例如被制造成具有)特定的尺寸。例如，多个另外的晶体管中的每个晶体管可以具有栅极宽度W和栅极长度L。与之相对比，电路200和/或电路300的第一晶体管205和第二晶体管210可以包括面积大约等于多个另外的晶体管的每个栅极的面积的一半的栅极。也就是说，电路200和/或电路300的第一晶体管205和第二晶体管210可以包括栅极宽度为W/2的栅极，例如多个另外的晶体管的每个栅极的栅极宽度W的一半栅极宽度。可替换地，电路200和/或电路300的第一晶体管205和第二晶体管210可以包括栅极长度为L/2的栅极，例如多个另外的晶体管的每个栅极的栅极长度L的一半栅极长度。这样，电路200和/或电路300可以为设备贡献与例如包括单个“主”晶体管105的电路(如图1a示出的现有技术电路)基本上相同的管芯面积(die area)和成本。例如，在一个实施例中，第一晶体管205的栅极和第二晶体管210的栅极可以各自具有大约500纳米的宽度和大约350纳米的长度。与之相对比，可以实施开关电路200的设备中的其他晶体管可以具有1000纳米的栅极宽度和大约350纳米的长度。
也就是说，为了创建体现本公开的电路200，晶体管的栅极被有效地分解成两个基本相等的“指状物”(如图3b示出的栅极205g和210g示例的)，其中一个指状物(例如栅极210g)相对于另一个“指状物”(例如栅极205g)翻转，使得与一个指状物(例如栅极210g)相关联的源极205s连接到与另一个“指状物”(例如栅极205g)相关联的漏极205d，反之亦然。有益的是，这种布置有助于确保整个开关200、300上的相对对称性，例如对称的电荷注入。
值得注意的是，在示例布局370中，没有共享源极端子和漏极端子。也就是说，第一晶体管205被制造为具有源极端子205s和漏极端子205d，其不同于开关电路300的被制造的第二晶体管210的源极端子210s和漏极端子210d。
这是因为，在制造期间，使用了可能导致源极端子和漏极端子处的不对称寄生电容和阻抗的植入(implantation)角度来植入栅极205g、210g。因此，与共享漏极和/或共享源极方法相比，图3b示出的布局370(例如提供与栅极205g、210g中的每一个相关联的不同源极端子和漏极端子)将在第一晶体管205和第二晶体管210的源极205s、210s和漏极205d、210d电容之间提供更好的对称性。也就是说，开关电路200的布局，例如图3b中示出的布局370，应该被配置为，特别是跨连接到第二节点220的源极210s和漏极205d，来提供基本对称的布线寄生，以减轻或至少最小化从栅极205g、210g到第二节点220的任何不对称电荷注入。
以这种方式，第一晶体管205和第二晶体管210可以有效地提供相对于彼此的遮蔽效应(shadowing effect)，并且交叉耦合或“翻转”连接将确保第一晶体管205和第二晶体管210之间的对称性。
图4a示出了根据本公开实施例的采样电路400。采样电路400包括第一开关电路405。第一开关电路405包括互补晶体管：第一PMOS晶体管410和第一NMOS晶体管415。如图1b中的现有技术示例所示，第一开关电路405是用于补偿电荷注入的电路。
第一NMOS晶体管415的源极连接到电路400的输入节点420和第一PMOS晶体管410的漏极。第一PMOS晶体管410的源极连接到采样电容器445的第一端子445a和第一NMOS晶体管415的漏极。
第一NMOS晶体管415的栅极耦合到信号P1D。第一PMOS晶体管410的栅极耦合到信号P1DB。信号P1DB对应于信号P1D的反相。也就是说，信号P1DB是信号P1D的互补。
采样电路400包括第二开关电路425。第二开关电路425包括互补晶体管：第二PMOS晶体管430和第二NMOS晶体管435。如图1b中的现有技术示例所示，第二开关电路425是用于补偿电荷注入的电路。
第二NMOS晶体管435的源极连接到第一基准电压440和第二PMOS晶体管435的漏极。第二PMOS晶体管430的源极连接到采样电容器445的第一端子445a和第二NMOS晶体管435的漏极。
在图4a的示例实施例中，第一基准电压440是共模电压。在其他实施例中，第一基准电压440可以是接地或大地基准，例如0V。
第二PMOS晶体管430的源极和第二NMOS晶体管435的漏极也连接到第一开关电路405的输出节点，例如连接到第一PMOS晶体管410的源极和第一NMOS晶体管415的漏极。
第二NMOS晶体管435的栅极耦合到信号P2D。第二PMOS晶体管430的栅极耦合到信号P2DB。信号P2DB对应于信号P2D的反相。也就是说，信号P2DB是信号P2D的互补。
采样电路400包括第三开关电路450。第三开关电路450包括如图3a示出的电荷注入补偿电路。
第三开关电路450包括第一晶体管455和第二晶体管460。如以上根据图2描述的，第一晶体管455和第二晶体管460相对于彼此以翻转的布置提供。
第三开关电路450电路还包括“虚拟开关”，如图1a示出，其被配置为补偿来自第一晶体管455和第二晶体管460的电荷注入。具体地，第三开关电路450包括第三晶体管465，其中第三晶体管465的源极和第三晶体管465的漏极连接到第一晶体管455的源极和第二晶体管460的漏极。这样，第三晶体管465被配置为第一“虚拟开关”，以补偿从第一晶体管455的源极和第二晶体管460的漏极注入的电荷。
类似地，第三开关电路450包括第四晶体管470，其中第四晶体管470的源极和第四晶体管470的漏极连接到第一晶体管455的漏极和第二晶体管460的源极。这样，第四晶体管470被配置为第二“虚拟开关”，以补偿从第一晶体管455的漏极和第二晶体管460的源极注入的电荷。
第一晶体管455的栅极和第二晶体管460的栅极耦合到信号P2。第三晶体管465的栅极和第四晶体管470的栅极耦合到信号P2B。信号P2B对应于信号P2的反相。也就是说，信号P2B是信号P2的互补。
第一晶体管455的源极、第二晶体管460的漏极以及第三晶体管465的源极和漏极(例如第一虚拟开关)，连接到采样电容器445的第二端子445b。
第一晶体管455的漏极、第二晶体管460的源极以及第四晶体管470(例如第二虚拟开关)的源极和漏极，连接到积分器电路480。积分器电路包括耦合到反馈电容器490的运算放大器485。
应当理解，包括运算放大器485和反馈电容器490的积分器电路480仅出于示例的目的而示出，并且附加或替代电路(例如本领域已知的许多类型的模数转换器中的至少一个)可以被实施以对存在于来自第三开关电路450的输出处(例如第一晶体管455的漏极和第二晶体管460的源极)的电压电平进行采样。
采样电路400包括第四开关电路500。第四开关电路500还包括如图3a示出的电荷注入补偿电路。
第四开关电路500包括第五晶体管505和第六晶体管510。如以上参照图2描述的，第五晶体管505和第六晶体管510相对于彼此以翻转的布置提供。
第四开关电路500电路还包括“虚拟开关”，如图1a示出，其被配置为补偿来自第五晶体管505和第六晶体管510的电荷注入。具体地，第四开关电路500包括第七晶体管515，其中第七晶体管515的源极和第七晶体管515的漏极连接到第五晶体管505的源极和第六晶体管510的漏极。这样，第七晶体管515被配置为第三“虚拟开关”，以补偿从第五晶体管505的源极和第六晶体管510的漏极注入的电荷。
类似地，第四开关电路500包括第八晶体管520，其中第八晶体管520的源极和第八晶体管520的漏极连接到第五晶体管505的漏极和第六晶体管510的源极。这样，第八晶体管520被配置为第四“虚拟开关”，以补偿从第五晶体管505的漏极和第六晶体管510的源极注入的电荷。
第五晶体管505的栅极和第六晶体管510的栅极耦合到信号P1。第七晶体管515的栅极和第八晶体管520的栅极耦合到信号P1B。信号P1B对应于信号P1的反相。也就是说，信号P1B是信号P1的互补。
第五晶体管505的源极、第六晶体管510的漏极以及第七晶体管515(例如第三虚拟开关)的源极和漏极，连接到第二基准电压525。在图4a的示例实施例中，第二基准电压525是接地或大地基准，例如0V。
第五晶体管505的漏极、第六晶体管510的源极以及第八晶体管520(例如第四虚拟开关)的源极和漏极，连接到采样电容器445的第二端子445b。
采样电路400的一般操作如下。当采样电路400被配置为采样模式时，第一开关电路405和第四开关电路500为“通”，第二开关电路425和第三开关电路450为“断”。在这种配置中，采样电容器445两端的电压可以跟踪电路的输入节点420处的电压，而积分器电路480(即运算放大器485和反馈电容器490)保持先前被采样的电压。
为了将采样电路400转换到积分模式，在第一步骤中，第一开关电路405和第四开关电路500被“断开”。然后，在随后的步骤中，第二开关电路425和第三开关电路450被“导通”。
参照图4b的时序图，更详细地描述了该操作。
在初始时间T0，信号P1被设置为低电平，例如0V，从而例如通过断开第五晶体管505和第六晶体管510来断开第四开关电路500。在初始时间T0，信号P2也被设置为低电平，例如0V，从而例如通过断开第一晶体管455和第二晶体管460来断开第三开关电路450。在初始时间T0，信号P1D也被设置为低电平，例如0V，从而例如通过断开第一PMOS晶体管410和第一NMOS晶体管415来断开第一开关电路405。在初始时间T0，信号P2D也被设置为低电平，例如0V，从而例如通过断开第二PMOS晶体管435和第二NMOS晶体管430来断开第二开关电路425。
在第一时间T1，信号P1被设置为高电平(例如逻辑高电平)，从而导通第四开关电路500。在优选实施例中，在随后的第二时间T2，信号P1D也被设置为高电平，从而导通第一开关电路405。应当理解，在其他实施例中，第一开关电路405和第四开关电路500可以同时被导通，例如耦合到第五晶体管505的栅极和第六晶体管510的栅极的时钟信号P1以及耦合到第一NMOS晶体管415的栅极的时钟信号(因此也是相应的互补时钟信号P1B和P1DB)可以包括基本相同的相位。
在这种配置中，采样电路400被配置为采样模式。也就是说，在第一开关电路405和第四开关电路500被导通并且第二开关电路425和第三开关电路450被断开的情况下，输入节点420处的电压被采样电容器445采样。
在第三时间T3，信号P1被设置为低电平(例如逻辑低电平)，从而断开第四开关电路500。如以上描述的，由于第五晶体管505和第六晶体管510的翻转布置，当第五晶体管505和第六晶体管510被断开时，由它们注入的电荷可以基本对称地跨第五晶体管505和第六晶体管510的相应源极和漏极分布。这样，第三虚拟开关(例如第七晶体管515)和第四虚拟开关(例如第八晶体管520)可以精确且可靠地补偿任何这样注入的电荷。
在优选实施例中，在随后的第四时间T4，信号P1D也被设置为低电平，从而断开第一开关电路405。应当理解，在其他实施例中，第一开关电路405和第四开关电路500可以同时被断开。
在这样的配置中，例如在时间T4，采样电路400不再被配置为采样模式。
在第五时间T5，信号P2B被设置为高电平(例如逻辑高电平)，从而导通第三开关电路450。在优选实施例中，在随后的第六时间T6，信号P2DB也被设置为高电平，从而导通第二开关电路425。应当理解，在其他实施例中，第一开关电路425和第三开关电路450可以同时被导通。
在这种配置中，采样电路400被配置为积分模式，有效地将采样模式中累积的电荷从采样电容器445转移到反馈电容器490。
在第七时间T7，信号P2被设置为低电平(例如逻辑低电平)，从而断开第三开关电路450。如以上描述的，由于第一晶体管455和第二晶体管460的翻转布置，当第一晶体管455和第二晶体管460被断开时，由它们注入的电荷可以基本对称地跨第一晶体管455和第二晶体管460的相应源极和漏极分布。这样，第一虚拟开关(例如第三晶体管465)和第二虚拟开关(第四晶体管470)可以精确且可靠地补偿任何这样注入的电荷。
在优选实施例中，在随后的第八时间T8，信号P2D也被设置为低电平，从而断开第二开关电路425。应当理解，在其他实施例中，第三开关电路450和第二开关电路425可以同时被断开。
在这样的配置中，例如在时间T8或紧接在时间T8之后，采样电路400不再被配置为积分模式。
应当理解，在替代实施例中，第一开关电路405和/或第二开关电路425可以替代地包括根据本公开实施例的如图2示出的开关电路200。此外，应当理解，在替代实施例中，第一开关电路405和/或第二开关电路425可以替代地包括如图3a示出的电荷注入补偿电路300，其中所述电荷注入补偿电路300包括一个或两个虚拟开关，例如第三晶体管350或第四晶体管355中的一个或两个。
应当理解，在一些实施例中，信号P1和/或P2和/或P1D和/或P2D可以是时钟信号。如图4b示出的示例时序图示出，每个信号P1和/或P2和/或P1D和/或P2D可以包括小于0.5的占空比(duty cycle)。此外，信号P1和/或P2和/或P1D和/或P2D中的每一个可以具有相同或不同的相位。
尽管附图示出的晶体管示出具有三个端子，通常表示为源极、漏极和栅极，但是应当理解，一个或多个所述晶体管可以包括第四端子，其中第四端子是晶体管的基底或衬底。在实施例中，晶体管的基底或衬底可以耦合到晶体管的源极。在其他实施例中，基底或衬底可以耦合到基准电压，例如接地基准或0V。
图5是示出了根据本公开实施例的开关电路相对于其他电路(包括图1a的现有技术电路)的模拟性能的图表。
该图表指示误差电压的幅度和极性至少部分地由从各种类型的开关电路中的晶体管注入的电荷引起。
在每种情况下，开关尺寸、电容器值和时钟信号的下降时间都保持恒定，其中每一个都是根据特定的系统要求选择的。为了建立基准，该图表示出了理想开关的特性，例如，不展现任何电荷注入的开关会引起0V的相关误差电压。
常规的NMOS晶体管，例如没有任何相关电荷注入补偿的电路的晶体管，会引起495微伏的相关误差电压。
具有相关“虚拟开关”的NMOS晶体管，例如图1a的电路，会引起18微伏的相关误差电压。
根据本公开实施例的开关电路引起9微伏的相关误差电压。
也就是说，在使用根据本公开实施例的开关电路的采样电路中引起的误差可以预期大约是在使用例如图1a的现有技术电路来补偿电荷注入的采样电路中可以引起的误差大小的一半。
图6示出了根据本公开实施例的光-频转换器600。光-频转换器600包括光敏元件605。在另外的实施例中，光-频转换器600可以包括多个光敏元件605。光敏元件605可以包括光电二极管，例如钉扎(pinned)光电二极管或类似的二极管。
光-频转换器600还包括采样电路610。根据本公开的实施例，采样电路610可以包括至少一个开关电路200。在优选实施例中，采样电路610包括至少一个电荷注入补偿电路300(如以上参照图3a和图3b描述的)。采样电路605可配置为对来自光敏元件605的信号625进行采样。
在实施例中，光-频转换器600包括存储设备615(例如存储器)。存储设备615可以被配置为存储对应于由采样电路605采样的信号的数据630。
在实施例中，光-频转换器600包括另一电路620，其可以包括状态机、中央处理单元、组合逻辑等。另一电路620可以包括数字电路。另一电路620可以被配置为向/从存储设备615读取和/或写入数据和/或指令。另一电路620可以耦合到(例如可通信地和/或协作地耦合到)采样电路610。另一电路620可以被配置为控制、操作采样电路610或与采样电路610通信。
在实施例中，光-频转换器600是集成电路或集成设备，例如在诸如硅衬底等的衬底上形成为单片设备。
图7示出了包括至少一个光-频转换器600(如参照图6描述的)的光学设备700。光-频转换器600通信地耦合到处理器电路705。处理器电路705被配置为从光-频转换器600接收信号和/或向光-频转换器600提供信号和/或功率。仅出于示例的目的，光学设备700是蜂窝电话。应当理解，在其他示例中，光学设备700可以是数码相机、安全相机、膝上型或平板设备、图像记录设备或类似的设备。
图8a至8g示出了图3a的电荷注入补偿电路的示例布局。图8a至8g的布局对应于集成电路(例如半导体设备)中的布局。具体地，图8a至8g示出了可以在集成电路中形成图3a的电荷注入补偿电路的层。
图8a示出了图3a的电荷注入补偿电路的布局示例中的金属层。可以在衬底上形成金属层。从图8a可以看出，金属层基本上关于轴线X对称。
图8b示出了图8a的金属层，在金属层上形成了额外的接触和扩散区域，从而限定了四个基本晶体管805、810、850、855。接触和扩散区域基本上关于轴线X对称布置。具体地，图8b示出了可以应用于图3a的电荷注入补偿电路的四个晶体管805、810、850、855的示例布局。晶体管805、810、850、855之间的连接以形成等效于图3a的电荷注入补偿电路未在图8b中示出。例如，晶体管805的源极和晶体管810的漏极之间的连接，以及晶体管805的漏极和晶体管810的源极之间的连接未在图8b中示出。在实施例中，例如以下参照图8c至8g描述的，形成图3a的电荷注入补偿电路的四个晶体管805、810、850、855之间的这种连接可以通过一个或多个另外的金属层来实现。
图8c对应于具有额外的通孔860的层的图8b的布局。通孔860基本上关于轴线X对称布置。在示例实施例中，通孔860的层可以在金属层中形成。
图8d示出了另一金属层。图8e对应于在图8c的布局上形成的图8d的另一金属层。图8d的另一金属层基本上关于轴线X对称布置。
类似地，图8f示出了另一金属层，图8g对应于包括在图8e的布局上形成的图8f的另一金属层的布局。为了简洁起见，未示出任何金属层之间的任何额外的通孔层。
应当理解，图8g是示出晶体管805、810、850、855的布局的示例，晶体管805、810、850、855通常对应于以基本对称的布置进行布局的晶体管205、210、350、355。图8g还示出了晶体管之间基本对称的布线，以减轻电路中不对称寄生电容和/或电感的影响。
此外，应当理解，参照图8a至8g描述的层仅出于示例的目的而提供。在落入本公开范围内的其他实施例中，可以实施附加和/或替代层。例如，另外的实施例可以包括附加的和/或替代的金属层，以连接四个晶体管805、810、850、855来实施图3a的电荷注入补偿电路。
申请人独立地公开了本文描述的每个单独的特征以及两个或更多个这样的特征的任何组合，在某种程度上，这样的特征或组合能够根据本领域技术人员的普通常识基于说明书整体来实现，而不管这样的特征或特征的组合是否解决了本文公开的任何问题，并且不限制权利要求的范围。申请人指出，本公开的方面可以由任何这样的单独特征或特征组合组成。鉴于前面的描述，对于本领域技术人员来说显而易见的是，可以在本公开的范围内进行各种修改。
本领域技术人员将会理解，在前面的描述和所附权利要求中，诸如“上面”、“沿着”、“侧面”等位置术语是参照概念说明而形成的，例如附图中示出的那些。这些术语是为了便于参考而使用的，但不具有限制性质。因此，这些术语应被理解为指代处于附图中示出的方位的对象。
尽管已经根据如上所述的特定实施例描述了本公开，但是应当理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。鉴于本公开，本领域技术人员将能够做出修改和替换，这些修改和替换被认为落入所附权利要求的范围内。本说明书中公开或示出的每个特征可以并入到任何实施例中，无论是单独的还是与本文公开或示出的任何其他特征的任何适当组合。
附图标记列表
100电路 205第一晶体管
105第一晶体管 205s源极
110输入节点 205g栅极
115输出节点 205d漏极
120电容器 210第二晶体管
125电荷 210s源极
130电荷 210g栅极
135第二晶体管 210d漏极
140电荷 215第一节点
150电路 220第二节点
155 NMOS晶体管 225电荷
160 PMOS晶体管 230电荷
165输入节点 235电荷
170输出节点 240电荷
175电荷 245第三节点
180电荷 300电路
185基准电压 350第三晶体管
200电路 355第四晶体管
370布局 615存储设备
400采样电路 620另一电路
405第一开关电路 625信号
410第一PMOS晶体管 630数据
415第一NMOS晶体管 700光学设备
420输入节点 705处理器电路
425第二开关电路 805晶体管
430第二PMOS晶体管 810晶体管
435第二NMOS晶体管 850晶体管
440第一基准电压 855晶体管
445采样电容器 860通孔
445a第一端子 T0初始时间
445b第二端子 T1第一时间
450第三开关电路 T2第二时间
455第一晶体管 T3第三时间
460第二晶体管 T4第四时间
465第三晶体管 T5第五时间
470第四晶体管 T6第六时间
480积分器电路 T7第七时间
485运算放大器 T8第八时间
490反馈电容器
500第四开关电路
505第五晶体管
510第六晶体管
515第七晶体管
520第八晶体管
525第二基准电压
600光-频转换器
605光敏元件
610采样电路

Claims (17)

1.一种开关电路，包括：
第一晶体管；以及
具有与所述第一晶体管相同沟道类型的第二晶体管；
其中第一节点连接到所述第一晶体管的源极和所述第二晶体管的漏极，并且其中第二节点连接到所述第一晶体管的漏极和所述第二晶体管的源极。
2.根据权利要求1所述的开关电路，其中第三节点连接到所述第一晶体管的栅极和所述第二晶体管的栅极。
3.根据权利要求2所述的开关电路，其中所述第三节点耦合到用于配置所述第一晶体管和所述第二晶体管以选择性地将所述第一节点耦合到所述第二节点的使能信号。
4.根据任一前述权利要求所述的开关电路，其中所述第一晶体管被配置为展现与所述第二晶体管基本相同的电特性，和/或所述第一晶体管包括与所述第二晶体管基本相同的栅极面积。
5.根据任一前述权利要求所述的开关电路，包括第三晶体管，其中所述第三晶体管的源极和所述第三晶体管的漏极连接到所述第一节点或所述第二节点。
6.根据权利要求5所述的开关电路，包括第四晶体管，其中所述第四晶体管的源极和所述第四晶体管的漏极连接到所述第一节点或所述第二节点中的另一个。
7.根据权利要求5或6所述的开关电路，当从属于权利要求3时，其中所述第四晶体管的栅极和/或所述第三晶体管的栅极耦合到对应于所述使能信号的反相的信号。
8.根据任一前述权利要求所述的开关电路，其中所述沟道类型是n沟道。
9.一种采样电路，包括：
根据权利要求1至8中任一项所述的第一开关电路；
以及采样电容器；
其中所述第一开关电路能够配置为将所述采样电容器电耦合到积分器电路或基准电压。
10.根据权利要求9所述的采样电路，包括：
根据权利要求1至8中任一项所述的第二开关电路，
其中所述第二开关电路能够配置为将所述采样电容器电耦合到所述积分器电路或所述基准电压中的另一个。
11.根据权利要求9或10所述的采样电路，包括所述积分器电路，其中所述积分器电路包括耦合到反馈电容器的运算放大器。
12.一种集成电路设备，包括根据权利要求1至8中任一项所述的至少一个开关电路。
13.根据权利要求12所述的集成电路设备，其中所述至少一个开关电路的所述第一晶体管和所述第二晶体管相对于彼此基本线性对称或点对称地布置。
14.根据权利要求12或13所述的集成电路设备，包括多个另外的晶体管，所述另外的晶体管中的每一个具有栅极面积，其中所述至少一个开关电路的所述第一晶体管和所述第二晶体管各自具有大约等于所述多个另外的晶体管中的每一个晶体管的栅极面积的一半的栅极面积。
15.根据权利要求12至14中任一项所述的集成电路设备，其中所述至少一个开关电路的所述第一晶体管被制造为具有不同于所述至少一个开关电路的被制造的所述第二晶体管的源极端子和漏极端子的源极端子和漏极端子。
16.一种光-频转换器或光传感器，包括：
至少一个光敏元件；以及
根据权利要求9至11中任一项所述的至少一个采样电路。
其中所述至少一个采样电路能够配置为对来自所述至少一个光敏元件的信号进行采样。
17.一种光学设备，包括至少一个根据权利要求16所述的光-频转换器或光传感器，其中所述光学设备是以下设备中的至少一个：蜂窝电话、相机、图像记录设备；和/或视频记录设备。
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