CN103997345A - 差分电荷下降 - Google Patents

差分电荷下降 Download PDF

Info

Publication number
CN103997345A
CN103997345A CN201410050586.2A CN201410050586A CN103997345A CN 103997345 A CN103997345 A CN 103997345A CN 201410050586 A CN201410050586 A CN 201410050586A CN 103997345 A CN103997345 A CN 103997345A
Authority
CN
China
Prior art keywords
switch
input
amplifier
node
circuit element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410050586.2A
Other languages
English (en)
Other versions
CN103997345B (zh
Inventor
S·G·布莱德斯利
P·迪罗尼恩
F·M·莫敦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Analog Devices Inc
Original Assignee
Analog Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Analog Devices Inc filed Critical Analog Devices Inc
Publication of CN103997345A publication Critical patent/CN103997345A/zh
Application granted granted Critical
Publication of CN103997345B publication Critical patent/CN103997345B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3211—Modifications of amplifiers to reduce non-linear distortion in differential amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/002—Switching arrangements with several input- or output terminals
    • H03K17/005—Switching arrangements with several input- or output terminals with several inputs only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)
  • Electronic Switches (AREA)

Abstract

一个实施例涉及一种设备，其被配置成抵消在一对差分节点的节点上注入的电荷。虚设电路元件可在反向节点上注入电荷以便抵消非反向节点上由开关在开关断开时注入的电荷。此外，另一虚设电路元件可在非反向节点上注入电荷以便抵消反向节点上由另一开关在其它开关断开时注入的电荷。这些虚设电路元件可交叉耦接。

Description

差分电荷下降
技术领域
公开的技术涉及电子系统，更具体地说，涉及配置成用于补偿差分节点上注入的电荷的电路。
背景技术
电子系统可包括敏感的差分节点，例如差分放大器的输入。例如，差分放大器的输入可以由模数转换器(ADC)的多个交织通道之一驱动，同时ADC的剩余通道与差分放大器的输入电去耦。给定放大器的输入的敏感特性，有利于防止这些输入受到噪声或其它不期望的电荷注入的影响。此外，放大器的差分输入可被设计成使得它们彼此匹配并处于类似的环境。
然而，差分放大器输入可能仍经受不期望的电荷注入。这会降低放大器输出的精确性。这些不期望的电荷注入中的一些会影响一个差分输入而不是另一差分输入，或者比另一差分输入更大程度地影响一个差分输入。
发明内容
本发明的一个方面是一种设备，其包括第一开关、第二开关、第一虚设电路元件以及第二虚设电路元件。第一开关被配置成接收第一差分输入并在导通时向第一节点提供第一差分输入。第二开关被配置成接收第二差分输入并在导通时向第二节点提供第二差分输入。第一节点和第二节点是一对差分节点。第一虚设电路元件被配置成在第二节点上注入电荷，以抵消第一节点上由第一开关在第一开关断开时注入的电荷。第二虚设电路元件被配置成在第一节点上注入电荷，以抵消第二节点上由第二开关在第二开关断开时注入的电荷。
本发明的另一方面是一种设备，其包括放大器和多个通道。放大器包括非反向输入和反向输入。多个通道中的每一个都包括一对输入开关和一对虚设电路元件。一对输入开关包括第一开关和第二开关。第一开关被配置成接收第一开关输入，在导通时提供第一开关输入至放大器的非反向输入，以及在断开时将放大器的非反向输入与第一开关输入电隔离。第二开关被配置成接收第二开关输入，在导通时向放大器的反向输入提供第二开关输入，以及在断开时将放大器的反向输入与第二开关输入电隔离。一对虚设电路元件交叉耦接在一对放大器输入开关的输入与放大器的输入之间。该对虚设电路元件的每个虚设电路元件具有与第一开关在第一开关断开时的电容基本相同的电容。多个通道之一的该对放大器输入开关被配置成在多个通道中的其它通道的该对放大器输入开关断开时提供电荷至放大器的非反向和反向输入。
本发明的又另一方面是一种降低差分电荷的电子实现方法。所述方法包括将第一开关偏置成使得非反向节点与第一开关的输入电隔离。所述方法还包括在第一开关被偏置成使得非反向节点与第一开关的输入电隔离的同时，耦接将反向节点上的电荷以至少部分地抵消非反向节点由第一开关注入的电荷。非反向节点和反向节点包括差分节点对。
总之，在此已经描述了本发明的具体方面、优势和新特征。应该理解的是，并不是必须根据本发明的具体实施例实现所有这些优势。因此，可以按照实现或优化此处指教的一个优势或一组优势而非必须实现此处指教或建议的其它优势的方式实现或执行本发明。
附图说明
图1A是图示出根据实施例的具有多个通道的交织模数转换器(ADC)的示意图。
图1B是图1A的ADC级的实施方式的时序图。
图2A-2C是图示出根据各种实施例的具有虚设电路元件的差分电荷消除电路的示意图。
图3是框图根据实施例的具有用于差分电荷抵消的虚设电路元件的电子系统的框图。
具体实施方式
以下对具体实施例的详细描述代表了本发明特定实施例的各种说明。但是，本发明可按照权利要求所限定和覆盖的多种不同方式（例如，权利要求所定义和覆盖的方式）来实现。在说明书中，对附图标记了参考标号，其中类似的参考标号表示相同或者功能类似的元素。
一组差分节点的一个节点上注入的电荷会导致电路功能的错误。例如，差分放大器的非反向输入上注入的不期望的电荷会导致放大器感测到差分放大器的非反向输入节点和反向输入节点之间电荷的不同差异。这种不期望的电荷可能是例如由于经由偏置成工作截止区域的开关耦接至非反向输入的电压毛刺而注入的。
本发明总体上描述的方面涉及抵消一对差分节点中的一个节点上诸如的电荷。虽然出于示例的目的而在不期望的单端电荷的情况下描述了本文描述的示例，但是此处的原理及优势可应用至不期望的差分电荷（指的是每个单端节点上注入的单端电荷的组合）。根据此处描述的一个或多个特征，一对敏感差分节点中的一个节点上由开关在该开关断开时注入的电荷可由虚设电路元件在该对敏感差分节点中的另一个节点上注入大致相同的电荷来抵消。这就可以使得一对差分节点上通过开关和虚设电路元件注入的净差分电荷大致为零。这样，能够补偿电压毛刺或一对敏感差分节点的一个节点上经由开关的其它不期望的电荷注入。虚设电路元件可在敏感差分节点和差分输入上交叉耦接至配置成选择性电耦接至敏感差分节点的开关。虚设电路元件可包括与配置成选择性地将差分输入电耦接至敏感差分节点的开关密切匹配的开关。在一个实施例中，虚设电路元件可包括总是偏置至工作截止区域的开关。
例如可以在ADC中实现这种差分电荷消除。参见图1A，将描述示例的ADC级10。ADC级10在集成电路中可被实现为ADC的一部分，例如流水线ADC。例如，可以利用转让给本申请的授权人的2013年2月5日提交的题为“PIPELINED ANALOG-TO-DIGITAL CONVERTER”的美国专利No.8368576中描述的特征的任意组合来实现ADC级10，其整体内容在此通过引用并入本文。在具体实施例中，ADC级10可以是乘法数模转换器(MDAC)级。在具体实施例中，ADC级10可以是多个依次级联的基本相同的级中的一个。根据一个实施例，ADC级10可包含在采样速率至少为大约1GSPS(每秒千兆次采样)的多位(例如，12位)ADC中。在具体实施例中，ADC的采样范围可被选择为处于大约1GSPS至10GSPS的范围内，例如大约2.5GSPS。
ADC级10可包括多个通道15a-15n。可以实现任意适当数量的通道15a-15n。例如，ADC级10中可包括2个至16个通道。在一些实施方式中，ADC级10中可包括3个或4个通道。在一些实施方式中，通道15a-15n可彼此基本相同，除了它们可能接收不同控制信号。通道15a-15n可彼此并行耦接。具体地说，在图1A所示的实施例中，每个通道可接收差分输入Vin+和Vin-，并且可经由通道中的放大器输入开关而选择性地电耦接至放大器20的差分输入。放大器20的差分输入可经由放大器输入开关而选择性地一次电耦接至多个通道15a-15n中的一个的电路元件中。放大器20可以是配置成接收差分输入信号的任意适合的放大器。差分输入可以是全摆动和/或低摆动信号。
所示的每个通道15a-15n包括输入开关30和32、正数模转换器(DAC)34、负DAC36、ADC组件38、输入电容器40和42、采样开关44和46，放大器输入开关50和52，虚设电路元件54和56、反馈电容器58和60、反馈电容重置开关62和64、以及放大器输出开关66和68。如图1A所示，所示的开关可以是场效应晶体管。在其它实施例中，不同类型的开关可被用来实现图1A所示的一个或多个开关。应该理解的是，任意通道15a-15n可包括所示的电路元件的任意组合。而且，任意通道15a-15n还可包括一个或多个其它电路元件。
多个通道15a-15n中的一个或多个可在不同状态下同时操作，以使得它们能形成交叉的ADC级的一部分。图1B是图1A的ADC级10的实施方式的时序图，其图示出多个通道15a-15n中的三个不同通道的操作状态。在一个实施例中，通道可根据图1B的时序图在操作模式中循环。如图1B的时序图所示，具体地说，每个通道可依据具体实施例而在一个工作模式下工作一个时钟周期。举例来说，第一通道可工作在Vin获取（Acquisition）模式下，同时第二通道工作在预增益（Pre-Gain）模式下，而且第三通道工作在增益（Gain）模式下。
在每个时钟周期的开始，放大器输入和输出可重置。在图1A所示的ADC级10的一个或多个通道中，放大器输入重置开关70和72可以在图1B中的amp_reset信号被断言时(例如，图1B中为高)导通，以重置放大器20的差分输入。放大器输出重置开关74和76也可以图1B中的amp_reset信号被断言时导通，以重置放大器20的差分输出。如图1B所示，可在一个时钟周期的相对小的部分内断言amp_reset信号。
一个通道可通过使输入开关30和32、采样开关44和46、以及反馈电容重置开关62和64导通而可工作在Vin获取模式下。当输入开关30和32导通，它们可使得输入电容器40和42分别充有非反向输入信号Vin+和反向输入信号Vin-。图1A的示例通道中的其它开关在工作的Vin获取模式期间可断开。在Vin获取模式期间，通道与放大器20的输入电去耦。
另一通道可通过分别激活正负DAC34和36中的一个或多个开关而工作在操作的预增益模式下。这会使DAC Node+和/或DAC Node-被充电。在一个实施例中，ADC组件38具有可用来DAC34和36中的8个不同开关之一的三位输出。在一个实施例中，输入电容器40和42的每个都可以被分成大致具有相同电容的8个电容器。在该实施例中，根据ADC组件38的状态，来自这8个电容器的每一个的电荷可被驱动至DAC34和36中的DAC Node+或DAC Node-by开关。ADC组件38可以是例如高速ADC。图1A的示例通道中示出的其它开关在工作的预增益模式可关断。在预先增益模式期间，通道与放大器20的输入电去耦。
又另一通道可通过使放大器输入开关50和52导通而工作在增益模式下。当放大器输入开关50和52以及放大器输出开关66和68导通时，它们可以驱动放大器20的差分输入。在增益模式期间，存储在输入电容器40和42中的电荷可分别传递至反馈电容器58和60。此外，在一个实施例中，正负DAC34和36中的一个或多个开关在增益模式期间可各自导通。图1A的示例通道所示的其它开关在增益模式期间可断开。在增益模式期间，通道电连接至放大器20的输入。
同时，多个通道的其它通道可在已知状态下工作。例如，在一个实施例中，其它通道可工作在离线和/或空闲状态下。
ADC级10可被配置成使得放大器输入开关50和52一次仅针对多个通道15a-15n的仅仅一个通道接通。这样，一个通道内的放大器输入开关50和52可驱动放大器20的差分输入，同时针对所有其它通道的放大器输入开关50和52都被偏置成处于断开状态以便使得放大器20的差分输入与其它通道的电路元件电隔离。放大器输入开关50和52通过使电路元件能够将差分输入与放大器20电耦接或电去耦，可允许多个通道15a-15n共用相同的放大器20。
然而，电荷可经由处于断开状态的一个或多个放大器输入开关50和/或52注入至放大器20的差分输入。举例来说，第一通道可工作在Vin获取模式，同时第二通道工作在预增益模式，第三通道工作在增益模式。在第三通道中的放大器输入开关50和52正驱动放大器20的输入的同时，输入电容器40和42可在第一通道中分别被高频大摆幅差分输入Vin+和Vin-充电。源于对输入电容器40或42之一充电的这种电荷中的一些在第一通道中可分别通过放大器输入开关50或52馈送，即使放大器开关50和52两者都被偏置成使得放大器20的差分输入与第一通道的输入电容器40和42电隔离。在电荷注入放大器20的一个差分输入的同时，放大器20的另一差分输入可能不经历显著的电荷注入。由此，电荷注入会导致放大器的非反向和反向输入之间的电势差的错误。在一个实施例中，放大器输入开关会受到毛刺影响，导致放大器输入开关50和52的源极之间数百微伏数量级的电势差，这会在相应放大器20的输入中引入数十微伏(例如，大约10至50微伏)数量级的错误。在具有诸如图1A所示的那样的回路放大器的精确ADC中，该幅度的误差可大到足以显著地使得系统性能衰退。这样，放大器20的一个差分输入上的不期望的电荷注入会使得放大器20的输出不精确和/或崩溃。根据本文描述的原理和优势可补偿和/或抵消这种差分电荷注入。
电荷还可以经由一个或多个通道的处于断开状态的放大器输入开关50和/或52注入回到一个或多个通道。例如，第三通道可产生耦合回第一和第二通道的毛刺。在本示例中，第三通道中的打开以将第三通道电连接至至放大器20的输入的放大器输入开关50和52可产生通过第一通道和/或第二通道的放大器输入开关50和/或52耦合的毛刺。这一毛刺会在第一通道和/或第二通道中产生取决于信号的采样电压误差。这种取决于信号的采样电压误差随后会使得放大器20的输出不精确和/或崩溃。
图1中的虚线框所示的差分电荷消除电路80可补偿一对差分节点中的一个节点上的电荷注入。差分电荷消除电路80可包括放大器输入开关50和52以及虚设电路元件54和56。在多个通道15a-15n的每个通道内，虚设电路元件54被配置成减小放大器输入开关50在放大器输入开关50断开时在放大器20的差分输入上注入的电荷的差异。类似地，虚设电路元件56被配置成减小放大器输入开关52在放大器输入开关52断开时在放大器20的差分输入上注入的电荷的差异。如图1A所示，虚设电路元件54具有与第一放大器输入开关50的输入耦接的第一端以及与放大器20的反向输入耦接的第二端。同样如图1A所示，虚设电路元件56具有耦接至第二放大器输入开关52的输入的第一端以及耦接至放大器20的非反向输入的第二端。这样，虚设电路元件54和56可被认为是交叉耦接。第一虚设电路元件54可将电荷注入至放大器20的反向输入，以抵消放大器20的非反向输入上由第一放大器输入开关50在第一放大器输入开关50断开时注入的电荷。类似地，第二虚设电路元件56可将电荷注入至放大器20的非反向输入，以抵消放大器20的反向输入上由第二放大器输入开关52在第二放大器输入开关52断开时注入的电荷。例如，虚设电路元件的电容可匹配放大器输入开关的放大器输入开关断开时的电容，由此虚设电路元件可在放大器20的输入上注入与断开的放大器输入开关在放大器20的其它差分输入上注入的电荷相同量的电荷，这就产生了电荷抵消。由于近似相同的电荷被注入放大器20的反向和非反向输入节点，该‘抵消’实际上使得注入放大器20的输入节点的净差分电荷接近零。虽然通过在通道中包含虚设电路元件54和56，可能存在针对放大器20的差分输入的公共模式毛刺，但是这不会显著影响放大器20的输出。
虚设电路元件可以是偏置成处于仅仅一种状态（例如断开状态）的电路元件。例如，虚设电路元件可由具有偏置成电源轨电压或电压基准的栅极的场效应晶体管实现。偏置可以是直接的（例如通过短路）或者可以是经由附加电路元件（例如电阻器）的间接的。例如，虚设NMOS器件可具有偏压至接地基准电压的栅极。类似地，虚设PMOS器件可具有偏压至诸如Vdd之类的电源电压的栅极。此处描述的场效应晶体管(FET)或“晶体管”可对应于被称为金属氧化物半导体场效应晶体管(MOSFET)的晶体管。虽然术语“金属”和“氧化物”出现在器件名称中，但是应该理解的是，这些晶体管可具有由金属之外的诸如多晶硅之类的材料制成的栅极，并且可具有二氧化硅之外的电介质（例如氮化硅或高k电介质）制成的电介质“氧化物”区域。作为另一示例，虚设电路元件可以是无源电路元件，例如电容器。
虚设电路元件可匹配相应的功能性电路元件。举例来说，虚设电路元件可具有功能性场效应晶体管工作在断开状态时具有的源漏电容相匹配的电容。在一个实施例中，虚设电路元件可以是功能性晶体管的基本等同的实例，但是被偏置于工作截止区域。实质上，等同实例对于实现集成电路来说相对简单。
图2A-2C图示了包括虚设电路元件的电荷抵消电路的各种实施例。参考这些附图，将描述用于差分电荷消除的虚设电路元件的不同示例。可在图1A的差分电荷消除电路80中实现差分电荷消除电路80a-80c的任意原理和优势。例如，应该理解的是，参考图2A-2C描述的虚设电路元件的特征的任意组合可应用至图1A所示的实施例。
在图2A中，差分电荷消除电路80a和80b与放大器20结合在一起图示。如图所示，虚设电路元件54a-1、56a-1、54a-2和56a-2中的每一个可由具有偏置至电源轨电压或基准电压的栅极的场效应晶体管实现。更具体地说，如图所示，虚设场效应晶体管是每个都具有偏置成接地或接地基准的栅极的NMOS晶体管。这样，每个虚设场效应晶体管都总是被偏置至工作截止区域。虚设场效应晶体管54a-1、56a-1、54a-2和56a-2的尺寸可以分别与相应放大器输入晶体管50-1、52-1、50-2、和52-2大致相等。而且，虚设场效应晶体管的局部可匹配放大器输入晶体管的局部，以使得它们的源漏电容相对密切匹配。
如图2A所示，第一差分电荷消除电路80a可包括放大器输入开关50-1和52-1以及虚设电路元件54a-1和56a-1。第一放大器输入开关50-1可具有与第一输入电容器40-1耦接的输入，第二放大器输入开关52-1可具有与第二输入电容器42-1耦接的输入。更具体地说，第一输入电容器40-1可具有配置成接收第一差分输入信号的第一端以及电连接至第一放大器输入开关50-1的源极的第二端。第二输入电容器42-1可具有配置成接收第二差分输入信号的第一端以及电连接至第二放大器输入开关52-1的源极的第二端。第一放大器输入开关50-1的栅极可接收控制信号Enable-1，并响应于控制信号Enable-1而选择性地将第一输入电容器40-1的第二端电耦接至放大器20的非反向输入。第二放大器输入开关52-1的栅极还可接收控制信号Enable-1，并响应于控制信号Enable-1而选择性地将第二输入电容器42-1的第二端电耦接至放大器20的反向输入。虚设电路元件54a-1和56a-1可以是交叉耦接的。如图2A所示，第一虚设电路元件54a-1可以是具有偏置至电源轨电压的栅极、电耦接至第二放大器输入开关52-1的源极的源极、以及电耦接至放大器20的非反向输入的漏极的第一虚设场效应晶体管。类似地，第二虚设电路元件56-1可以是具有偏置至电源轨电压的栅极、电耦接至第一放大器输入开关50-1的源极的源极、以及电耦接至放大器20的反向输入的漏极的第二虚设场效应晶体管。
第二差分电荷消除电路80b可以与第一差分电荷消除电路80a基本相同，除了放大器输入开关50-2和52-2的输入可电耦接至不同的输入电容器(例如，第三输入电容器40-2和第四输入电容器42-2)，而且放大器输入开关50-2和52-2可响应于不同控制信号(例如，所示实施例中的Enable-1和Enable-2)激活放大器输入开关50-1和52-1。
现在将参考图2A描述差分电荷消除的一个示例。当第一差分电荷消除电路80a的放大器输入开关50-1和52-1导通时，第二差分电荷消除电路80b的放大器输入开关50-2和52-2断开。第二放大器输入开关52-2的源极上的电压毛刺可将电荷注入放大器20的反向输入，即使第二放大器输入开关52-2断开。例如，第四输入电容器42-2可相对快速地产生电荷，而且第二放大器输入开关52-2可将该电荷的至少一部分馈送至放大器20的反向输入。虚设场效应晶体管54-a2可将基本相同的电荷注入至放大器20的非反向输入，从而抵消由于电压毛刺导致的非反向和反向放大器20的输入之间的电荷差。由此，放大器20可更精确地感测第一差分电荷消除电路80a的导通的放大器输入开关50-1和52-1所驱动的电荷之间的差异。
在图2B所示的实施例中，虚设电路元件以与图2A的实施例不同的方式实现。否则，图2B所示的电路可按照与之前结合图2A描述的电路相同的方式工作。在图2B中，所示的电容是虚设电路元件的寄生电容，而不是单独的电容性电路元件。
多个通道15a-15n中的虚设电路元件54和56可将附加的负载添加至放大器输入节点，并且放慢图1A的ADC级10中的放大器20的操作。为了降低虚设电路元件54和56的负载，通过消除集成电路的最底层互连金属和晶体管节点之间的接触金属，这些器件的终端可保持不接触晶体管扩散区。最底层互连金属一般是与晶体管最接近的互连层，而且与最底层互连金属接触的金属一般用于使晶体管接触最高层金属互连。如图2B所示，第一虚设电路元件54b-1可以是第一虚设场效应晶体管，而且第二虚设电路元件56b-1可以是第二虚设场效应晶体管。图2B的虚设电路元件被提供用于图示出第一和第二虚设场效应晶体管中的每一个都具有不与最底层互连金属层接触的源极和漏极，同时它们的栅极被偏置至电源轨电压。通过让虚设场效应晶体管的源极和/或漏极不接触最底层互连金属，虚设场效应晶体管的寄生的体区至源极电容CBS和寄生的体区至漏极电容CBD可基本被消除。与图2A的实施例相比，虚设场效应晶体管的未接触的扩散区还可基本消除放大器20的非反向和反向输入上注入的晶体管泄漏电流。在没有至虚设场效应晶体管的扩散区的上层接触的情况下，源极和/或漏极可配置成悬浮。
在源极和漏极不接触最下层互连金属时，每个虚设场效应晶体管的寄生源漏电容CSD可寄生地耦接至相同差分电荷消除电路中的一个放大器输入晶体管的源极和其它放大器输入晶体管的漏极上的上层金属。虚设场效应晶体管的寄生源漏电容CSD可仍相对密切匹配和/或近似等于放大器输入开关断开时相应放大器输入开关的寄生源漏电容，这是因为大部分源漏电容CSD通常是由最底层互连金属引起的。因此，与图2A的实施例相比，图2B的实施例可减小虚设晶体管对放大器输入节点的负载和延迟，同时仍如上所述地适当地抵消差分电荷。
在图2C所示的实施例中，虚设电路元件以与图2A和2B的实施例不同的方式实现。否则，图2B所示的电路可以按照与图2A所示的电路基本相同的方式操作。在图2B中，差分电荷消除电路80a和80b包括虚设电路元件54c-1、56c-1、54c-2和56c-2，它们由电容性电路元件实现。图2C所示的虚设电容器可具有与放大器输入开关断开时放大器输入开关的源漏电容密切匹配的电容。
参见图3，将描述根据实施例的具有用于差分电荷消除的虚设电路元件的电子系统。图3图示了设备90，设备90包括驱动电路92、差分电荷消除电路80、以及具有敏感差分节点的电路98。驱动电路92可以是配置成产生差分信号的任意适当的电路。举例来说，驱动电路92可包括图1A的输入电容器40和42。
所示的差分电荷消除电路80包括第一开关50、第二开关52、第一虚设电路元件54、第二虚设电路元件56。虽然图1A和2A-2C的放大器输入开关50和52被配置成选择性地驱动放大器输入，但是应该理解的是，该开关可被实现为驱动图3所示的一对敏感差分节点。例如，第一开关50可接收来自驱动电路92的第一差分输入。第一开关50可响应于启动信号选择性地驱动具有敏感差分节点的电路98的非反向节点。第一开关50在断开时可使得具有敏感差分节点的电路98的非反向节点与第一差分输入电隔离。第一开关50可实现对照参考图1A和2A-2C描述的放大器输入开关50描述的特征的任意组合。
第二开关52可接收来自驱动电路92的第二差分输入。第二开关52可响应于启动信号选择性地驱动具有敏感差分节点的电路98的反向节点。反向节点和非反向节点可以是具有敏感差分节点的电路98的一对敏感差分节点。例如，在一个实施例中，具有敏感差分节点的电路98可以是差分放大器，例如图1A和2A-2C所示的放大器20。第二开关52在断开时可使得具有敏感差分节点的电路98的反向节点与第二差分输入电隔离。第二开关52可实现对照参考图1A和2A-2C描述的放大器输入开关52描述的特征的任意组合。
第一虚设电路元件54可在反向节点上注入电荷，以抵消非反向节点上由第一开关52在第一开关52断开时注入的电荷。类似地，第二虚设电路元件56可在非反向节点上注入电荷，以抵消反向节点上由第二开关52在第二开关52断开时注入的电荷。按照这样的方式，差分电荷可被抵消。例如，第一开关52可被偏置成使得非反向节点与第一开关52的输入电隔离。在第一开关52被偏置成使得非反向节点与第一开关52的输入电隔离的同时，电荷被注入反向节点以经由虚设电路元件54抵消第一开关52在非反向节点上注入的电荷。这种差分电荷消除可防止许多毛刺以及不期望的电荷影响一对差分节点的敏感节点，例如如上所述。
如图3所示，第一虚设电路元件54串联地耦接在第一差分输入和反向节点之间，第二虚设电路元件56串联地耦接在第二差分输入和非反向节点之间。在一个实施例中，这种耦接可以寄生方式实现，其中没有至开关的上层金属接触，例如，如参考图2B所描述的那样。第一虚设电路元件54和第二虚设电路元件56可以交叉耦接，例如，如图3所示。第一虚设电路元件54和第二虚设电路元件56可实现在此描述的虚设电路元件的任意原理和优势，例如参见图1和2A-2C。
应该理解的是，包括开关对和虚设电路元件对的其它差分电荷消除电路可以与所示差分电荷消除电路80并联地耦接。
在上述实施例中，与具体实施例相结合地描述了用于差分电荷消除的设备、系统和方法。然而，应该理解的是，实施例的原理和优势可用于需要补偿敏感的差分节点上的电荷注入的其它系统、设备或方法。例如，虽然参考ADC级描述了图1A所示的实施例，但是可以在ADC之外的各种其它情况中实现此处描述的一个或多个特征。
这种方法、系统和/或设备可实施在各种电子装置中。电子装置的示例可包括但不限于消费电子产品、消费电子产品的一部分、电子测试设备等。消费电子产品的一部分的示例可包括模数转换器、放大器、整流器、可编程滤波器、衰减器、变频电路等。电子装置的示例还可包括存储芯片、存储模块、光网或其它通信网络的电路以及硬盘驱动电路。消费电子产品可包括但不限于无线装置、移动电话（例如，智能电话）、蜂窝基站、电话、电视机、计算机监视器、计算机、手持计算机、平板电脑、个人数字助理（PDA）、微波炉、冰箱、立体音箱系统、盒式记录器或播放器、DVD播放器、CD播放器、数字视频记录器（DVR）、VCR、MP3播放器、无线电装置、摄像录像机、相机、数码相机、便携存储芯片、清洗器、干燥器、清洗器/干燥器、复印机、传真机、扫描器、多功能外围设备、腕表、时钟等。而且，电子装置可包括未完工的产品。
除非上下文明确地给出相反要求，否则在说明书和权利要求中，术语“包括”、“包含”、“具有”、“含有”等将被理解为包罗性含义，而不是排他性或穷尽性含义；也就是说，意思是“包括但是不限于”。此处使用的术语“耦接”或“连接”指的是直接连接或者通过一种或多个中间元素连接的两个或多个元素。此外，术语“此处”、“上”、“下”及类似意思的术语在用于本说明书时指的是本申请作为整体，而不是本申请的任何具体部分。在上下文允许的情况下，使用单数或多数的具体描述的术语也可分别包括多个或单个。术语“或”指的是两个或多个项目的列表，其覆盖该术语的下属解释的全部：列表中的任意项目、列表中的所有项目、以及列表中的项目的任意组合。
而且，此处使用的条件性用语，例如“可”、“可以”、“可能”、“能够”、“比如”、“例如”、“诸如”等，除非明确做出相反陈述，否则在上下文的使用的理解中在总体上表示具体实施例包括，虽然其它实施例没有包含，具体特征、元素和/或状态。因此，这种条件性用语一般不表示特征、元素和/或状态在任何方式下是一个或多个实施例所需的，也不表示一个或多个实施例必须包括用于决定（不管有没有创造者输入或提示）是否包括或在任意具体实施例中执行这些特征、元素和/或状态的逻辑。
此处提供的本发明的指教可应用至其它系统，而并非必须是以上描述的系统。以上描述的各种实施例的元素和动作可组合来提供其它实施例。
虽然已经描述了本发明的具体实施例，但是这些实施例仅仅以示例的方式呈现，而不是用于限制本发明的范围。实际上，此处公开的新方法和系统可按照多种其它形式实现。而且，可以在不脱离本发明的精神的情况下对此处描述的方法和系统的形式做出各种省略、替代和改变。所附权利要求及其等价形式旨在覆盖落入本发明的范围和精神内的这些形式和变形。从而，本发明的范围仅仅由所附权利要求所限定。

Claims (21)

1.一种设备，包括：
第一开关，配置成接收第一差分输入并在导通时向第一节点提供第一差分输入；
第二开关，配置成接收第二差分输入并在导通时向第二节点提供第二差分输入，其中第一节点和第二节点是一对差分节点；
第一虚设电路元件，配置成在第二节点上注入电荷，以抵消第一节点上由第一开关在第一开关断开时注入的电荷；以及
第二虚设电路元件，配置成在第一节点上注入电荷，以抵消第二节点上由第二开关在第二开关断开时注入的电荷。
2.根据权利要求1所述的设备，其中第一虚设电路元件串联耦接在第一差分输入和第二节点之间，而且其中第二虚设电路元件串联耦接在第二差分输入和第一节点之间。
3.根据权利要求1所述的设备，其中第一开关包括第一场效应晶体管，其中第二开关包括第二场效应晶体管，其中第一虚设电路元件包括第一虚设场效应晶体管，而且其中第二虚设电路元件包括第二虚设场效应晶体管。
4.根据权利要求3所述的设备，其中第一虚设场效应晶体管和第二虚设场晶体管的每一个都具有偏置至电源轨电压的栅极。
5.根据权利要求3所述的设备，其中第一虚设场效应晶体管具有配置成接收第一差分输入的第一源极以及电耦接至第二节点的第一漏极，而且其中第二虚设场效应晶体管具有配置成接收第二差分输入的第二源极以及电耦接至第一节点的第二漏极。
6.根据权利要求3所述的设备，其中第一虚设场效应晶体管和第二虚设场效应晶体管是与第一场效应晶体管和第二场效应晶体管的相同晶体管配置基本等同的实例。
7.根据权利要求3所述的设备，其中第一虚设场效应晶体管具有均不与最底层互连金属接触的源极和漏极。
8.根据权利要求1所述的设备，其中第一开关包括具有源极和漏极的第一场效应晶体管，其中第一虚设电路元件的电容大致等于第一场效应晶体管在第一场效应晶体管断开时具有的源漏电容。
9.根据权利要求1所述的设备，进一步包括：
第三开关，配置成接收第三差分输入，以便在导通时提供第一节点，并且在断开时将第一节点与第三差分输入电隔离；
第四开关，配置成接收第四差分输入，以便在导通时提供第二节点，并且在断开时将第二节点与第四差分输入电隔离；
第三虚设电路元件，配置成在第二节点上注入电荷以抵消第一节点上由第三开关在第三开关断开时注入的电荷；以及
第四虚设电路元件，配置成在第一节点上注入电荷以抵消第二节点上由第四开关在第四开关断开时注入的电荷。
10.根据权利要求1所述的设备，进一步包括差分放大器，其包括电耦接至第一节点的第一输入以及电耦接至第二节点的第二输入。
11.一种设备，包括：
放大器，其包括非反向输入和反向输入；以及
多个通道，多个通道中的每一个都包括：
一对放大器输入开关，其包括：
第一开关，配置成接收第一开关输入，在导通时向放大器的非反向输入提供第一开关输入，以及在断开时将放大器的非反向输入与第一开关输入电隔离；以及
第二开关，配置成接收第二开关输入，在导通时向放大器的反向输入提供第二开关输入，以及在断开时将放大器的反向输入与第二开关输入电隔离；以及
交叉耦接在一对放大器输入开关的输入与放大器的输入之间的一对虚设电路元件，该对虚设电路元件的每个虚设电路元件具有与第一开关在第一开关断开时的电容基本相同的电容；
其中多个通道之一的该对放大器输入开关被配置成在多个通道中的其它通道的该对放大器输入开关断开时提供电荷至放大器的非反向和反向输入。
12.根据权利要求11所述的设备，其中设备包括交织模数转换器级，其包括放大器和多个通道的。
13.根据权利要求11所述的设备，其中设备包括至少一个数模转换器，其被配置成调节第一开关输入和第二开关输入上的电荷。
14.根据权利要求11所述的设备，其中第一开关包括第一场效应晶体管，其中该对虚设电路元件的第一虚设电路元件包括具有偏置成电源轨电压的栅极的第一虚设场效应晶体管。
15.根据权利要求14所述的设备，其中第一虚设场效应晶体管包括不与最底层互连金属接触的第一源极和第一漏极。
16.根据权利要求11所述的设备，其中多个通道的所选通道的该对虚设电路元件的第一虚设电路元件被配置成在所选通道处于获取模式而且多个通道的不同通道处于增益模式时在反向放大器输入上注入电荷以补偿第一开关输入上的电压毛刺。
17.一种降低差分变化的电子实现方法，所述方法包括：
将第一开关偏置成使得非反向节点与第一开关的输入电隔离；以及
在第一开关被偏置成使得非反向节点与第一开关的输入电隔离的同时，耦接将反向节点上的电荷以至少部分地抵消非反向节点由第一开关注入的电荷；
其中非反向节点和反向节点包括差分节点对。
18.根据权利要求17所述的方法，其中由具有偏置成电源轨电压的栅极的虚设开关执行耦接。
19.根据权利要求18所述的方法，其中虚设开关电耦接至第一开关的输入。
20.根据权利要求17所述的方法，进一步包括感测非反向节点上的电荷与反向节点上的电荷之间的差异。
21.根据权利要求17所述的方法，其中所述方法被执行以便在具有多个交织通道的模数转换器中进行采样，而且其中所述方法进一步包括：
使得多个交织通道的第一通道的第一开关的放大器输入开关导通，以便向非反向节点提供采样；以及
在第一通道的放大器输入开关导通的同时,
将多个交织通道的其它通道的放大器输入开关偏置成断开，多个交织通道的其它通道包括至少第二通道；以及
激活第二通道的开关以便利用第二通道的输入对第二通道的电容器充电。
CN201410050586.2A 2013-02-15 2014-02-14 电子设备和降低差分变化的电子实现方法 Active CN103997345B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/769,096 US8941439B2 (en) 2013-02-15 2013-02-15 Differential charge reduction
US13/769,096 2013-02-15

Publications (2)

Publication Number Publication Date
CN103997345A true CN103997345A (zh) 2014-08-20
CN103997345B CN103997345B (zh) 2017-09-12

Family

ID=50033340

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410050586.2A Active CN103997345B (zh) 2013-02-15 2014-02-14 电子设备和降低差分变化的电子实现方法

Country Status (4)

Country Link
US (1) US8941439B2 (zh)
EP (1) EP2768142A1 (zh)
JP (2) JP2014158261A (zh)
CN (1) CN103997345B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104601118A (zh) * 2014-12-30 2015-05-06 中国科学院电子学研究所 斩波稳零运算放大器中注入电荷的抑制方法
CN113490985A (zh) * 2019-02-25 2021-10-08 ams国际有限公司 减少电荷注入误差的电路

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150372844A1 (en) * 2014-06-18 2015-12-24 Texas Instruments Incorporated Wideband Parasitic Capacitance Cancellation for High Speed Switches in Serial Communication
US10396766B2 (en) * 2017-12-26 2019-08-27 Texas Instruments Incorporated Parasitic capacitance cancellation using dummy transistors

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050035810A1 (en) * 2002-05-31 2005-02-17 Broadcom Corporation Multiplexer with low parasitic capacitance effects
US20100164770A1 (en) * 2008-12-31 2010-07-01 Hong Kong Applied Science & Technology Research Institute Company Limited Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing
CN102158229A (zh) * 2011-03-30 2011-08-17 上海北京大学微电子研究院 Adc失调电压和电荷注入消除技术
CN102394650A (zh) * 2011-10-11 2012-03-28 中国电子科技集团公司第五十八研究所 用于电荷耦合流水线adc的反馈增强型电荷传输电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5703589A (en) 1996-03-08 1997-12-30 Burr-Brown Corporation Switched capacitor input sampling circuit and method for delta sigma modulator
JP2000132989A (ja) * 1998-10-22 2000-05-12 Haruo Kobayashi トラックホールド回路
US6201835B1 (en) 1999-03-05 2001-03-13 Burr-Brown Corporation Frequency-shaped pseudo-random chopper stabilization circuit and method for delta-sigma modulator
US20030146786A1 (en) 2002-02-04 2003-08-07 Kush Gulati ADC having chopper offset cancellation
US7167029B2 (en) 2005-01-19 2007-01-23 Atmel Corporation Sampling and level shifting circuit
JP4900065B2 (ja) * 2006-10-19 2012-03-21 株式会社デンソー マルチチャネルサンプルホールド回路およびマルチチャネルａ／ｄ変換器
JP2008219527A (ja) * 2007-03-05 2008-09-18 Fujitsu Ltd アナログスイッチ
US8026760B1 (en) * 2010-07-29 2011-09-27 Freescale Semiconductor, Inc. Gain enhanced switched capacitor circuit and method of operation
US8368576B2 (en) 2011-04-27 2013-02-05 Analog Devices, Inc. Pipelined analog-to-digital converter
US8604861B1 (en) * 2012-06-19 2013-12-10 Infineon Technologies Ag System and method for a switched capacitor circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050035810A1 (en) * 2002-05-31 2005-02-17 Broadcom Corporation Multiplexer with low parasitic capacitance effects
US20100164770A1 (en) * 2008-12-31 2010-07-01 Hong Kong Applied Science & Technology Research Institute Company Limited Multi-stage comparator with offset canceling capacitor across secondary differential inputs for high-speed low-gain compare and high-gain auto-zeroing
CN102158229A (zh) * 2011-03-30 2011-08-17 上海北京大学微电子研究院 Adc失调电压和电荷注入消除技术
CN102394650A (zh) * 2011-10-11 2012-03-28 中国电子科技集团公司第五十八研究所 用于电荷耦合流水线adc的反馈增强型电荷传输电路

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104601118A (zh) * 2014-12-30 2015-05-06 中国科学院电子学研究所 斩波稳零运算放大器中注入电荷的抑制方法
CN104601118B (zh) * 2014-12-30 2017-12-12 中国科学院电子学研究所 斩波稳零运算放大器中注入电荷的抑制方法
CN113490985A (zh) * 2019-02-25 2021-10-08 ams国际有限公司 减少电荷注入误差的电路
CN113490985B (zh) * 2019-02-25 2024-10-08 ams国际有限公司 减少电荷注入误差的电路

Also Published As

Publication number Publication date
CN103997345B (zh) 2017-09-12
JP2018121364A (ja) 2018-08-02
US20140232460A1 (en) 2014-08-21
JP2014158261A (ja) 2014-08-28
EP2768142A1 (en) 2014-08-20
US8941439B2 (en) 2015-01-27

Similar Documents

Publication Publication Date Title
KR101288175B1 (ko) 프로그램가능 오프 전압을 갖는 증폭기
CN104423409B (zh) 闭环控制系统以及与该闭环控制系统组合的放大器
US8283964B2 (en) Level shifters and high voltage logic circuits
US7639073B2 (en) Switched-capacitor amplifier with improved reset phase
US7279940B1 (en) Switched-capacitor circuit with time-shifted switching scheme
US7746260B1 (en) Multiplying digital-to-analog converter for high speed and low supply voltage
US8344759B2 (en) Track and hold circuit
US20090315594A1 (en) Source/Emitter Follower Buffer Driving a Switching Load and Having Improved Linearity
US20110221620A1 (en) Current steering dac with switched cascode output current source/sink
JPH10312698A (ja) Ｍｏｓサンプル・アンド・ホールド回路
CN101203920A (zh) 采样及电平移动电路
CN105099474A (zh) 接收器中的偏移补偿
US8552788B2 (en) Apparatus and methods for adaptive common-mode level shifting
CN103997345A (zh) 差分电荷下降
US20140176356A1 (en) Apparatus and methods for voltage comparison
CN104038168A (zh) 用于缓冲线性化的设备和方法
US7576613B2 (en) Regulated cascode circuits and CMOS analog circuits including the same
US20070046359A1 (en) Apparatus and method for effecting switching of an input signal by a switching transistor
US20090072868A1 (en) Wideband track-and-hold amplifier
CN101651447A (zh) 放大电路
US20060202722A1 (en) Sample-and-hold circuits
EP3661054B1 (en) Preamplifier circuit with floating transconductor
US8232904B2 (en) Folding analog-to-digital converter
CN111313871A (zh) 动态预放大电路和动态比较器
CN103677069A (zh) 用于防止运算放大器中负荷所致的非线性的电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant