KR101288175B1 - 프로그램가능 오프 전압을 갖는 증폭기 - Google Patents

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Abstract

다수의 스테이지를 갖고 향상된 신뢰성을 갖는 증폭기 (300) 가 기재되어 있다. 다중 증폭기 스테이지는 병렬로 커플링되고 적어도 하나의 스위칭가능 증폭기 스테이지를 포함한다. 각 스위칭가능 증폭기 스테이지는 온 상태 또는 오프 상태로 동작될 수 있고 이득 트랜지스터 (312) 및 캐스코드 트랜지스터 (314) 를 포함한다. 이득 트랜지스터 (312) 는 온 상태에서 입력 신호 (Vin) 를 증폭하고 증폭된 신호를 제공하고 오프 상태에서 디스에이블링된다. 캐스코드 트랜지스터 (314) 는 온 상태에서 증폭된 신호를 버퍼링하고 출력 신호를 제공하고 오프 상태에서 오프 전압 (Voff) 에 기초하여 디스에이블링된다. 오프 전압 (Voff)는 0 볼트보다 클 수도 있거나 다수의 가능한 값들 중 하나를 가질 수도 있다. 오프 전압 (Voff) 은 출력 신호 레벨에 기초하여 생성, 예를 들면 출력 신호 레벨의 상이한 범위들에 대하여 상이한 값들로 설정될 수도 있다.

Description

프로그램가능 오프 전압을 갖는 증폭기{AMPLIFIER WITH PROGRAMMABLE OFF VOLTAGE}
본 발명의 개시는 일반적으로 전자공학에 관한 것이고, 보다 상세하게는 증폭기에 관한 것이다.
증폭기들은 다양한 전자 디바이스들에 흔히 사용되어 신호 증폭을 제공한다. 다양한 타입들의 증폭기들이 다른 용도들에 대해 이용가능하다. 예를 들면, 셀룰러 폰과 같은 무선 통신 디바이스는 양방향 통신을 위한 송신기 및 수신기를 포함할 수도 있다. 송신기는 DA (driver amplifier) 및 PA (power amplifier) 를 포함하고, 수신기는 LNA (low noise amplifier) 를 이용할 수도 있고, 송신기 및 수신기는 VGA (variable gain amplifier) 를 이용할 수도 있다.
서브-미크론 CMOS (sub-micron complementary metal oxide semiconductor) 제조 프로세스들은 비용을 절감하고 집적을 향상시키기 위해 무선 디바이스 및 타 전자 디바이스에서의 RF (radio frequency) 회로들에 보통 사용된다. 하지만, 서브-미크론 CMOS 프로세스들에서 제조된 트랜지스터들은 전형적으로 작은 물리적 치수들을 갖고 큰 신호 스윙 (swing) 에 기인한 스트레스에 더 취약하다. 스트레스는 이들 트랜지스터들로 구현된 증폭기들의 신뢰성에 불리한 영향을 끼칠 수도 있다. 양호한 성능 및 양호한 신뢰성을 갖는 증폭기가 매우 요망된다.
도 1은 무선 통신 디바이스의 블록도를 나타낸다.
도 2는 증폭기의 개략도를 나타낸다.
도 3은 향상된 신뢰성을 갖는 증폭기의 개략도를 나타낸다.
도 4는 산화물 수명 대 드레인-게이트 전압 (Vdg) 의 플롯 (plot) 을 나타낸다.
도 5는 프로그램가능 오프 전압 대 출력 신호 레벨을 나타낸다.
도 6은 오프 전압 생성기의 개략도를 나타낸다.
도 7은 증폭기를 동작시키기 위한 프로세스를 나타낸다.
여기에서 용어 "예시적인"은 "예, 실례, 또는 예시로서 제공되는"의 의미로 사용된다. "예시적인" 것으로서 여기에서 설명되는 임의의 설계는 다른 설계에 비하여 반드시 바람직하거나 유리한 것으로서 해석할 필요는 없다.
양호한 성능 및 향상된 신뢰성을 갖는 증폭기가 여기에서 설명된다. 증폭기는 무선 통신 디바이스, 셀룰러 폰, PDA (personal digital assistant), 휴대 디바이스 (handheld device), 무선 모뎀, 랩톱 컴퓨터, 코드리스 전화기, 브로드캐스트 수신기, 블루투스 디바이스, 소비자 전자 디바이스 등과 같은 다양한 전자 디바이스들에 사용될 수도 있다. 명확성을 위해, 셀룰러 폰 또는 몇몇 다른 디바이스일 수도 있는 무선 디바이스에서의 증폭기의 사용이 아래에서 설명된다.
도 1은 무선 통신 디바이스 (100) 의 예시적인 설계의 블록도를 나타낸다. 본 예시적인 설계에서, 무선 디바이스 (100) 은 데이터 프로세서 (110) 및 송수신기 (120) 를 포함한다. 송수신기 (120) 는 양방향 무선 통신을 지원하는 송신기 (130) 및 수신기 (150) 를 포함한다. 일반적으로, 무선 디바이스 (100) 은 임의의 수의 통신 시스템 및 임의의 수의 주파수 밴드들을 위한 임의의 수의 송신기들과 임의의 수의 수신기들을 포함할 수도 있다.
송신 경로에서, 데이터 프로세서 (110) 는 송신될 데이터를 프로세싱하여 아날로그 출력 신호를 송신기 (130) 에 제공한다. 송신기 (130) 내에서, 아날로그 출력 신호는 증폭기 (Amp) (132) 에 의해 증폭되고, 로 패스 필터 (134) 에 의해 필터링되어 디지털-아날로그 변환에 의해 야기된 이미지들을 제거하고, VGA (136) 에 의해 증폭되고, 베이스밴드로부터 RF로 믹서 (138) 에 의해 상향변환된다. 상향 변환된 신호는 필터 (140) 에 의해 필터링되어 주파수 상향 변환에 의해 야기된 이미지들을 제거하고, 드라이버 증폭기 (DA) (142) 및 전력 증폭기 (PA) (144) 에 의해 더 증폭되고, 듀플렉서/스위치 (146) 를 통해 라우팅되고, 안테나 (148) 를 통해 송신된다.
수신 경로에서, 안테나 (148) 는 기지국으로부터 신호들을 수신하고 수신된 신호를 제공하고, 이는 듀플렉서/스위치 (146) 을 통해 라우팅되고 수신기 (150) 에 제공된다. 수신기 (150) 내에서, 수신된 신호는 LNA (152) 에 의해 증폭되고, 밴드패스 필터 (154) 에 의해 필터링되고, RF로부터 베이스밴드로 믹서 (156) 에 의해 하향변환된다. 하향변환된 신호는 VGA (158) 에 의해 증폭되고, 로 패스 필터 (160) 에 의해 필터링되고, 증폭기 (162) 에 의해 증폭되어 아날로그 입력 신호를 획득하며, 이는 데이터 프로세서 (110) 에 제공된다.
도 1은 직접-변환 아키텍처를 구현하는 송신기 (130) 및 수신기 (150) 를 나타내고, 그 주파수는 일 스테이지에서 베이스밴드와 RF 사이의 신호를 변환한다. 송신기 (130) 및/또는 수신기 (150) 는 또한 슈퍼헤테로다인 아키텍처 (super-heterodyne architecture) 를 구현할 수도 있고, 그 주파수는 다수 스테이지에서 베이스밴드와 RF 사이의 신호를 변환한다. LO (local oscillator) 생성기 (170) 는 송신 및 수신 LO 신호들을 믹서 (138, 156) 에 각각 생성 및 제공한다. PLL (phase locked loop) (172) 는 데이터 프로세서 (110) 으로부터 제어 정보를 수신하고 제어 신호들을 LO 생성기 (170) 에 제공하여 적절한 주파수에서 송신 및 수신 LO 신호들을 생성한다.
도 1은 예시적인 송수신기 설계를 나타낸다. 일반적으로, 송신기 (130) 및 수신기 (150) 에서의 신호들의 컨디셔닝은 증폭기, 필터, 믹서 등의 하나 이상의 스테이지들에 의해 수행될 수도 있다. 이들 회로 블록들은 도 1에 도시된 구성과 상이하게 배열될 수도 있다. 게다가, 도 1에 도시되지 않은 타 회로 블록들은 또한 송신기 및 수신기에서 신호들을 컨디셔닝하는데 사용될 수도 있다. 도 1의 일부 회로 블록들은 또한 생략될 수도 있다. 송수신기 (120) 의 전부 또는 일부가 아날로그 IC (integrated circuit), RF IC (RFIC), 혼합 신호 IC 등 상에서 구현될 수도 있다. 예를 들면, 송신기 (130) 에서의 드라이버 증폭기 (142) 를 통한 증폭기 (132) 는 RFIC 상에서 구현될 수도 있는 반면, 전력 증폭기 (144) 는 RFIC 의 외부에서 구현될 수도 있다.
데이터 프로세서 (110) 는 무선 디바이스 (100) 을 위한 다양한 기능, 예를 들면 송신된 데이터와 수신된 데이터를 위한 프로세싱을 수행할 수도 있다. 메모리 (112) 는 데이터 프로세서 (110) 를 위한 데이터와 프로그램 코드를 저장할 수도 있다. 데이터 프로세서 (110) 는 하나 이상의 ASIC (application specific integrated circuit) 및/또는 타 IC 상에서 구현될 수도 있다.
도 1에 도시된 바처럼, 송신기 및 수신기는 다양한 증폭기들을 포함할 수도 있다. 각 증폭기는 다양한 방식으로 구현될 수도 있다.
도 2는 도 1에서의 DA (142), PA (144), LNA (152), VGA (136, 158), 및/또는 타 증폭기에 사용될 수도 있는 증폭기 (200) 의 개략도를 나타낸다. 증폭기 (200) 은 병렬로 커플링된 K 증폭기 스테이지 (210a 내지 210k) 를 포함하고, 여기서 K는 정수일 수도 있다. 증폭기 스테이지들은 또한 브랜치 (branch) 들로 지칭될 수도 있다. 각 증폭기 스테이지 (210) 내에서, N-채널 금속 산화물 반도체 (NMOS) 트랜지스터 (212) 는 그의 소스가 회로 접지에 커플링되고 그의 게이트가 입력 신호, Vin을 수신한다. 용어 "트랜지스터" 및 "디바이스"는 종종 상호교환가능하게 사용된다. NMOS 트랜지스터 (214) 는 그의 소스가 NMOS 트랜지스터 (212) 의 드레인에 커플링되고 그의 드레인이 노드 X에 커플링되며, 이는 출력 신호, Vout을 제공한다. NMOS 트랜지스터 (212) 는 이득 트랜지스터 (212) 로서 그의 게이트에서 Vin 신호를 수신하고, Vin 신호를 증폭하고, 그의 드레인에서 증폭된 신호를 제공한다. NMOS 트랜지스터 (214) 는 캐스코드 트랜지스터로서 그의 게이트가 AC 접지에 커플링된다. NMOS 트랜지스터 (214) 는 그의 소스에서 증폭된 신호를 수신하고 그의 드레인에서 Vout 신호를 제공한다.
인버터 (220) 는 그의 입력이 Bk 제어 신호를 수신하고 그의 출력은 NMOS 트랜지스터 (214) 에 제어 전압을 제공하고 여기서
Figure 112011051528838-pct00001
이다. 인버터 (220) 은 P-채널 MOS (PMOS) 트랜지스터 및 NMOS 트랜지스터로 구현될 수 있고, 그들의 게이트는 함께 커플링되어 인버터 입력을 형성하고 그들의 드레인들은 함께 커플링되어 인버터 출력을 형성한다. 도 2에 도시된 바처럼, PMOS 트랜지스터의 소스는 전력 공급, Vdd 에 커플링될 수 있고, NMOS 트랜지스터의 소스는 회로 접지에 커플링될 수도 있다. 저항 (222) 은 인버터 (220) 의 출력과 NMOS 트랜지스터 (214) 의 게이트 사이에 커플링된다.
인덕터 (230) 는 노드 X와 Vdd 공급 전압 사이에 커플링된다. 인덕터 (230) 는 모든 인에이블링된 증폭기 스테이지들에서 NMOS 트랜지스터 (212, 214) 에 바이어스 전류를 제공한다. 인덕터 (230) 는 또한 출력 임피던스 매칭에 사용될 수도 있다.
K 증폭기 스테이지 (210a 내지 210k) 각각은 각각의 BK 제어 신호를 통해 개별적으로 인에이블링 또는 디스에이블링될 수도 있다. k-번째 증폭기 스테이지에 대해, BK 제어 신호가 로직 로우일 때, 인버터 (220) 는 그의 출력에 Vdd를 제공하고, NMOS 트랜지스터 (214) 는 켜지고, 증폭기 스테이지는 인에이블링된다. 반대로, BK 제어 신호가 로직 하이일 때, 인버터 (220) 은 그의 출력에서 0 볼트 (V) 를 제공하고, NMOS 트랜지스터 (214) 는 턴오프 (turn off) 되고, 증폭기 스테이지는 디스에이블링된다. 각 증폭기 스테이지는 인에이블링될 때 신호 이득을 제공한다. K 증폭기 스테이지 (210a 내지 210k) 는 (예를 들면, 모든 K 증폭기 스테이지들에 대해 동일한 트랜지스터 사이즈들로) 동등한 양의 이득을 제공할 수도 있거나 (예를 들면, K증폭기 스테이지들에 대해 상이한 트랜지스터 사이즈들로) 상이한 양의 이득을 제공할 수도 있다. 예를 들면, 증폭기 스테이지 1에서 NMOS 트랜지스터 (212, 214) 는 증폭기 스테이지 (2) 에서의 NMOS 트랜지스터 (212, 214) 의 크기 (및 이득) 의 두배일 수도 있고, 증폭기 스테이지 (2) 에서의 NMOS 트랜지스터 (212, 214) 는 다음 증폭기 스테이지에서의 NMOS 트랜지스터 (212, 214) 의 크기의 두배일 수도 있는 등이다. 증폭기 (200) 에 대한 바람직한 전체 이득은 적절한 증폭기 스테이지 (들) 을 인에이블링함으로써 획득될 수도 있다. 출력 신호 레벨은 증폭기 (200) 의 전체 이득에 의존할 수도 (예를 들면, 그에 비례할 수도) 있다.
증폭기 (200) 은 다음과 같이 동작한다. 인에이블링된 각 증폭기 스테이지에 대해, NMOS 트랜지스터 (212) 는 Vin 신호를 증폭하고 증폭된 신호를 제공한다. 또한 NMOS 트랜지스터 (212) 는 전압-전류 변환을 수행한다. NMOS 트랜지스터 (214) 는 증폭된 신호들을 버퍼링하고, 하나의 전류 이득을 제공하고, Vout 신호에 대한 신호 드라이브를 제공한다. 저항 (222) 는 RF 블로킹 저항으로서 NMOS 트랜지스터 (214) 의 게이트에서 Vout 신호에서의 RF 신호 컴포넌트를 블로킹한다.
증폭기 (200) 은 오픈 드레인 아키텍처로 구현되는데, 이는 무선 송신기에서 드라이버 증폭기에 흔히 사용된다. 증폭기 (200) 은 모든 K 증폭기 스테이지들 (210a 내지 210k) 에서 캐스코드 트랜지스터 (214) 와 Vdd 공급 전압 사이의 커플링된 인덕터 (230) 를 채용한다. 인덕터 (230) 는 Vout 신호가 Vdd 전압 보다 높게 스윙할 수 있게 하는데, 이는 증폭기 (200) 에 대해 더 높은 1데시벨 (dB) 압축 포인트와 더 좋은 ACLR (adjacent channel leakage rejection) 및 ACPR (adjacent channel power rejection) 성능을 획득하는데 이로울 수도 있다. 하지만, 더 큰 Vout 신호 스윙은 또한 캐스코드 트랜지스터 (214) 의 신뢰성에 대한 위험을 제기할 수도 있다. Vout 신호가 Vdd 보다 높을 때, 모든 K 증폭기 스테이지들 (210) 에서의 캐스코드 트랜지스터 (214) 는 큰 전압을 관찰할 수도 있는데, 이는 이들 캐스코드 트랜지스터들에 스트레스를 줄 수도 있다.
인에이블링된 각 증폭기 스테이지 (210) 에 대해, Vout 신호의 전압 스윙은 각 인에이블링된 캐스코드 트랜지스터의 게이트에 Vdd를 인가함으로써 캐스코드 트랜지스터 (214) 및 이득 트랜지스터 (212) 에 걸쳐 스플릿 (split) 될 수도 있다. 하지만, 더 큰 Vout 신호 스윙에 기인한 대부분의 스트레스는 캐스코드 트랜지스터 (214) 가 턴오프될 때, 예를 들면 더 작은 출력 신호 레벨이 요망될 때 AGC (automatic gain control) 에 의해 일어난다. 캐스코드 트랜지스터 (214) 는 턴오프된 경우에도 출력 노드 X에 여전히 접속되고 그 다음 그의 드레인에서 Vout 신호를 관측하게 된다. 오프 상태에서, 캐스코드 트랜지스터 (214) 의 게이트가 인버터 (220) 를 통해 접지로 빼내지고, 캐스코드 트랜지스터 (214) 의 소스가 또한 접지로 이득 트랜지스터 (212) 를 통해 빼내지고, 이는 스위치로서 동작한다. 오프 상태에서는, 캐스코드 트랜지스터 (214) 의 드레인-소스 전압, Vds 및 드레인-게이트 전압, Vdg이 (예를 들면 Vdd의 두배에 이르기 까지) Vdd 보다 더 클 수도 있고 정격 디바이스 전압을 초과할 수도 있다. 큰 Vds 및 Vdg 전압은 캐스코드 트랜지스터 (214) 에 스트레스를 가할 수도 있고 트랜지스터의 신뢰성 및 수명에 불리한 영향을 미칠 수도 있다. 증폭기 (200) 가 고 이득/고 출력 전력 (high gain/high output power) 에서 동작할 때 스트레스가 특히 심할 수도 있고 증폭기 스테이지는 이득을 감소시키기 위해 디스에이블링된다. 이러한 디스에이블링된 증폭기 스테이지에서의 캐스코드 트랜지스터는 Vdd 보다 훨씬 높을 수도 있는 큰 Vds 및 Vdg 전압을 관찰할 수도 있다.
도 3은 향상된 신뢰성을 위한 프로그램가능 오프 전압을 갖는 증폭기 (300) 의 예시적인 설계의 개략도이다. 증폭기 (300) 는 도 1에서의 DA (142), PA (144), LNA (152), VGA (136, 158) 및/또는 다른 증폭기들에 사용될 수도 있다.
증폭기 (300) 은 병렬로 커플링된 K 증폭기 스테이지 (310a 내지 310k) 를 포함한다. 각 증폭기 스테이지 (310) 내에서, NMOS 트랜지스터 (312) 는 그의 소스가 회로 접지에 커플링되고 그의 게이트는 Vin 신호를 수신한다. NMOS 트랜지스터 (314) 는 그의 소스가 NMOS 트랜지스터 (312) 의 드레인에 커플링되고, 그의 게이트가 노드 Ak에 커플링되고,
Figure 112011051528838-pct00002
이며, 그의 드레인은 노드 X에 커플링된다. 인버터 (320) 는 그의 입력이 Bk 제어 신호를 수신하고, 그의 상부 공급 노드가 노드 Y에 커플링되고, 그의 하부 공급 노드가 노드 Z에 커플링된다. 저항 (322) 은 인버터 (320) 의 출력과 노드 Ak 사이에 커플링된다. 커패시터 (324) 는 노드 Ak와 회로 접지 사이에 커플링된다. 인버터 (320) 은 또한 캐스케이드 (cascade) 로 커플링된 다수 (예를 들면, 2개) 인버터들로 구성된 버퍼로 교체될 수도 있다. Bk 제어 신호는 인버터 또는 버퍼가 증폭기 스테이지 (310) 에 사용되는지 여부에 따라 상이한 극성을 가질 수도 있다.
인덕터 (330) 은 Vdd 전력 공급과 노드 X 사이에 커플링되고, 이는 Vout 신호를 제공한다. Von 전압 생성기 (340) 는 온 전압, Von을 노드 Y에 제공하고, 저항, 커패시터, 트랜지스터 등으로 구현될 수도 있다. Von 전압은 Vdd 와 동일하거나 또는 Vdd의 일부일 수도 있다. 증폭기 스테이지가 인에이블링된 때 캐스코드 트랜지스터 (314) 와 이득 트랜지스터 (312) 에 걸쳐 원하는 전압 강하를 제공하도록 Von 전압이 선택될 수도 있다. Von 전압 생성기 (340) 은 또한 생략될 수도 있고, 노드 Y는 Vdd 전력 공급에 직접 커플링될 수도 있다. Voff 전압 생성기 (350) 은 오프 전압, Voff을 노드 Z에 제공하고 아래에 설명된 것처럼 구현될 수도 있다. 도 3에 도시되지 않은 다른 전압 생성기는 모든 K 증폭기 스테이지 (310) 에서의 NMOS 트랜지스터 (312)의 게이트에 대한 바이어스 전압을 생성할 수도 있다.
K 증폭기 스테이지 (310a 내지 310k) 각각은 그 스테이지에 대해 BK 제어 신호를 통해 개별적으로 인에이블링 또는 디스에이블링될 수도 있다. k-번째 증폭기 스테이지는 BK 제어 신호에 대한 로직 로우를 제공함으로써 인에이블링될 수도 있는데, 이는 인버터 (320) 가 Von 전압을 저항 (322) 를 통해 NMOS 트랜지스터 (314) 의 게이트에 제공하고 NMOS 트랜지스터를 턴온 (turn on) 하게 한다. 반대로, k-번째 증폭기 스테이지는 Bk 제어 신호에 대한 로직 하이를 제공함으로써 디스에이블링될 수도 있는데, 이는 인버터 (320) 가 Voff 전압을 저항 (322) 를 통해 NMOS 트랜지스터 (314) 의 게이트에 제공하고 NMOS 트랜지스터를 턴오프하게 한다.
캐스코드 증폭기 (300) 은 다음과 같이 동작한다. 인에이블링된 각 증폭기 스테이지 (310) 에 대해, NMOS 트랜지스터 (312) 는 Vin 신호를 증폭하는 이득 트랜지스터로서 동작한다. NMOS 트랜지스터 (314) 는 그의 게이트에서의 Von 전압에 의해 인에이블링되고, NMOS 트랜지스터 (312) 로부터 증폭된 신호를 버퍼링하는 캐스코드 트랜지스터로서 동작하고, Vout 신호에 대한 신호 드라이브를 제공한다. 저항 (322) 는 RF 블로킹 저항으로서 NMOS 트랜지스터 (314) 의 게이트에서의 Von 전압의 RF 신호 컴포넌트를 블로킹한다. 커패시터 (324) 는 NMOS 트랜지스터 (314) 의 게이트 전압을 안정화시켜 NMOS 트랜지스터 (314) 의 이득을 향상시킨다. 디스에이블링되는 각 증폭기 스테이지에 대해, NMOS 트랜지스터 (314) 는 그의 게이트에서 Voff 전압을 수신하고 턴오프된다.
양호한 RF 성능을 얻기 위해 박 게이트 산화물을 갖는 박 산화물 NMOS 트랜지스터로 NMOS 트랜지스터 (312, 314) 가 구현될 수도 있다. 박 산화물 NMOS 트랜지스터의 게이트 산화물의 신뢰성은 턴오프되는 경우에 NMOS 트랜지스터의 Vdg 전압에 의존한다. 게이트 산화물이 균열되기 전, 박 산화물 NMOS 트랜지스터의 수명은 TDDB (time dependent dielectric breakdown) 함수에 의해 주어질 수도 있다. TDDB 함수는 등식으로 모델링될 수도 있거나 컴퓨터 시뮬레이션을 통해 결정될 수도 있다.
도 4는 산화물 수명 대 Vdg 전압의 플롯을 나타낸다. 수평 축은 Vdg 전압을 나타내고 선형 스케일 (linear scale) 로 주어진다. 수직 축은 산화물 수명을 나타내고, 대수 스케일 (logarithmic scale) 로 주어진다. 플롯 (410) 은 박 산화물 NMOS 트랜지스터에 대한 산화물 수명 대 Vdg 전압을 나타낸다. 플롯 (420) 은 박 산화물 PMOS 트랜지스터에 대한 산화물 수명 대 Vdg 전압을 나타낸다. 쇄선 (430) 은 타겟 산화물 수명을 나타내고, 이는 도 4에 도시된 바처럼 10년이거나 어떤 다른 지속기간일 수도 있다.
도 4에 도시된 바처럼, NMOS 트랜지스터의 타겟 산화물 수명은 NMOS 트랜지스터의 Vdg 전압이 Vmax1 전압 미만이 되도록 보장함으로써 획득될 수도 있다. PMOS 트랜지스터에 대한 타겟 산화물 수명은 PMOS 트랜지스터의 Vdg 전압이 Vmax2 전압 미만이 되도록 보장함으로써 획득될 수도 있다. 플롯 (410, 420) 과 Vmax 1 및 Vmax2 전압들은 IC 제조 프로세스, 게이트 산화물 두께, 게이트 산화물 면적, 온도 등과 같은 다양한 인자들에 의존할 수도 있다.
도 3에 도시된 예시적인 설계에 대하여, 디스에이블링된 NMOS 트랜지스터 (314) 의 Vdg 전압은 다음과 같이 주어질 수도 있다:
Vdg = Vout - Voff 식 (1)
Vdg 전압은 NMOS 트랜지스터 (314) 에 대한 바람직한 산화물 수명을 얻기 위해 Vmax1 미만이어야 한다. 식 (1) 에 나타낸 바처럼, Vdg 전압은 Voff 전압을 증가시킴으로써 감소될 수도 있다. 보다 높은 Voff 전압은 산화물 수명을 향상시킬 수도 있고, 이는 바람직할 수도 있다. 하지만, Voff 전압은 MOS 트랜지스터 (314) 가 디스에이블링된 때 NMOS 트랜지스터 (314) 의 게이트에 인가되므로, Voff 전압은 다음과 같이 제한된다:
Voff ＜Vth, 식 (2)
여기서 Vth는 NMOS 트랜지스터 (314) 의 임계 전압이다. 보다 높은 Voff 전압은 NMOS 트랜지스터 (314) 가 턴오프된 경우 NMOS 트랜지스터 (314) 를 통한 누설 전류를 증가시킬 수도 있는데, 이는 바람직하지 않을 수도 있다. Voff 전압은 산화물 신뢰성과 누설 전류 사이의 트레이드오프 (tradeoff) 에 기초하여 선택될 수도 있다.
Vdg 전압은 DC (direct current) 부분 및 AC (alternating current) 부분으로 분해될 수도 있다. Vdg 전압의 DC 부분은 Voff 전압과 Vout 신호의 DC 부분에 의존할 수도 있는데, 이는 Von에 관련될 (예를 들면, 같을) 수도 있다. Vdg 전압의 AC 부분은 Vout 신호의 AC 부분에 의존할 수도 있다. NMOS 트랜지스터 (314) 의 기생 드레인-게이트 커패시턴스 (parasitic drain-to-gate capacitance), Cdg는 Vdg 전압을 유지하고 Vout 신호의 AC 부분의 커플링의 양을 감소시키는데 도움이 될 수도 있다.
일 예시적인 설계에서, Voff 전압은 출력 신호 레벨에 의존할 수도 있는 프로그램가능 값일 수도 있다. 보다 큰 Voff 전압은 보다 큰 출력 신호 레벨에 사용될 수도 있고 역 또한 같다. 보다 큰 Voff 전압은 보다 큰 누설 전류를 야기할 수도 있다. 하지만, 보다 큰 출력 신호 레벨을 제공하기 위하여 더 많은 전류가 소비될 수도 있다. 따라서, 보다 많은 누설 전류은 더 큰 출력 신호 레벨에서의 전체 전류의 작은 비율일 수도 있다. Voff 전압은 낮은 출력 신호 레벨에 대하여 0 V로 설정될 수도 있고, 이 경우에는 누설 전류가 발생하지 않게 된다.
도 5는 프로그램가능 Voff 전압의 예시적인 설계를 나타낸다. 수평 축은 출력 신호 레벨을 나타내는데, 이는 1밀리와트에 대한 데시벨의 단위 (dBm) 로 주어질 수도 있다. 수직축은 Voff 전압을 나타내는데, 이는 볼트의 단위로 주어질 수도 있다. 플롯 (510) 은 Voff 전압 대 출력 신호 레벨을 나타낸다.
도 5에 도시된 예시적인 설계에서, Voff 전압은 출력 신호 레벨의 4개의 범위들에 기초하여 4개의 가능한 값들 중 하나로 설정될 수도 있다. 특히, Voff 전압은 Pout1 이하의 출력 신호 레벨에 대해 Voff1으로, Pout1 과 Pout2 사이의 출력 신호 레벨에 대해 Voff2로, Pout2와 Pout3 사이의 출력 신호 레벨에 대해 Voff3으로, Pout3 이상의 출력 신호 레벨에 대해 Voff4로 설정될 수도 있다. Voff1 내지 Voff4 그리고 Pout1 내지 Pout3는 바람직한 산화물 신뢰성, NMOS 트랜지스터의 Vmax, 출력 신호 레벨의 요구되는 전체 범위 등과 같은 다양한 요인들에 기초하여 선택될 수도 있다. 일 예시적인 설계에서, Voff1은 0V와 같을 수도 있고, Voff2는 100밀리볼트(mV)와 같을 수도 있고, Voff3은 200mV와 같을 수도 있고, Voff4는 300mV와 같을 수도 있다. 일 예시적인 설계에서, Pout1은 4dBm와 같을 수도 있고, Pout2는 8dBm와 같을 수도 있고, Pout3은 12dBm과 같을 수도 있다. Voff1 내지 Voff4와 Pout1 내지 Pout3은 또한 다른 값들로 설정될 수도 있다.
도 5는 Voff 전압이 출력 신호 레벨의 상이한 범위들에 대해 이산 값들로 설정된 예시적인 설계를 나타낸다. 일반적으로, 임의의 수의 Voff 값들은 임의의 수의 범위의 출력 신호 레벨에 사용될 수도 있다. 임의의 Voff 값은 각 범위의 출력 신호 레벨에 사용될 수도 있다. 다른 예시적인 설계에서, Voff 전압은 출력 신호 레벨에 기초하여 연속적으로 조정될 수도 있다. 양쪽 모두의 예시적인 설계에 대하여, 출력 신호 레벨은 K 증폭기 스테이지 (310) 에 대해 B1 내지 BK 제어 신호에 기초하여 결정될 수도 있다. 따라서, B1 내지 BK 제어 신호들은 Voff 전압을 생성하는데 사용될 수도 있다.
도 6은 도 3에서의 Voff 전압 생성기 (350) 의 예시적인 설계의 개략도이다. Voff 전압 생성기 (350) 내에서, PMOS 트랜지스터 (610) 은 그의 소스가 레퍼런스 전압, Vref에 커플링되고, 그의 게이트가 인에이블 신호, Enb를 수신한다. Enb 신호는 로직 하이로 설정되어 Voff 전압 생성기 (350) 를 디스에이블링시키거나 로직 로우로 설정되어 Voff 전압 생성기 (350) 를 인에이블링시킬 수도 있다. 저항 (612, 614, 616, 618) 은 직렬로 커플링되고 PMOS 트랜지스터 (610) 의 드레인과 회로 접지 사이에 위치된다. 저항 (612, 614, 616) 의 하단은 Voff4, Voff3 및 Voff2를 각각 제공한다. 스위치 (622, 624, 626) 는 일단이 노드 Z에 커플링되고 타단은 Voff4, Voff3 및 Voff2를 각각 수신한다. 스위치 (628) 는 노드 Z와 회로 접지 사이에 커플링된다. 스위치 (622, 624, 626, 628) 는 S1, S2, S3 및 S4 제어 신호들 각각에 의해 열리고 닫힌다.
디코더 (630) 는 도 3에서의 K 증폭기 스테이지 (310) 에 대한 B1 내지 Bk 제어 신호들을 수신할 수도 있다. 디코더 (630) 는, 출력 신호 레벨을 나타낼 수도 있는, B1 내지 Bk 제어 신호들에 기초하여 S1 내지 S4 제어 신호들을 생성할 수도 있다.
도 6은 Voff 전압을 4개의 가능한 값들 중 하나로 설정하는 Voff 전압 생성기 (350) 의 예시적인 설계를 나타낸다. 저항 (612, 614, 616, 618) 은 4개의 원하는 Voff 값들을 얻기 위해 알맞게 선택된 값들을 가질 수도 있다. Voff 전압 생성기 (350) 은 또한 다른 예시적인 설계들로 구현될 수도 있다.
일반적으로, 장치는 예를 들면 도 3에 도시된 바처럼 입력 신호를 증폭하고 출력 신호를 제공하기 위한 다중 증폭기 스테이지들을 포함할 수도 있다. 다중 증폭기 스테이지들은 병렬로 커플링될 수도 있고 적어도 하나의 스위칭가능한 증폭기 스테이지를 포함할 수도 있다. 각 스위칭가능한 증폭기 스테이지는 온 상태 또는 오프 상태에서 동작할 수도 있고 캐스코드 트랜지스터에 커플링되는 이득 트랜지스터를 포함할 수도 있다. 이득 트랜지스터는 온 상태에서 입력 신호를 증폭하고 증폭된 신호를 제공할 수 있고 오프 상태에서 입력 신호를 증폭하지 않을 수도 있다. 캐스코드 트랜지스터는 온 상태에서 증폭된 신호를 버퍼링하고 출력 신호를 제공할 수도 있고 오프 상태에서 오프 전압에 기초하여 디스에이블링될 수도 있다. 오프 전압은 0 볼트보다 클 수도 있거나 다수의 가능한 값들 중 하나를 가질 수도 있다. 또한 오프 전압은 캐스코드 트랜지스터의 임계 전압보다 낮을 수도 있다.
장치가 송신할 때마다, 적어도 하나의 증폭기 스테이지가 인에이블링될 수도 있다. 적어도 하나의 스위칭가능한 증폭기 스테이지는 타겟 출력 신호 레벨을 얻기 위해 인에이블링되거나 디스에이블링될 수도 있다. 인덕터가 모든 증폭기 스테이지들의 출력과 공급 전압 사이에서 커플링될 수도 있다. 그 다음 출력 신호는 공급 전압 보다 높고 공급 전압 보다 낮은 전압 스윙을 가질 수도 있다.
일 예시적인 설계에서, 제 1 전압 생성기는 출력 신호 레벨에 기초하여 off 전압을 생성할 수도 있다. (0볼트를 포함할 수도 있는) 오프 전압의 다수의 가능한 값들은 다수 범위의 출력 신호 레벨과 연관될 수도 있다. 오프 전압은 전류 출력 신호 레벨을 커버 (cover) 하는 범위에 기초하여 결정된 값으로 설정될 수도 있다. 일 예시적인 설계에서, 제 1 전압 생성기는 적어도 하나의 스위칭가능 증폭기 스테이지에 대한 적어도 하나의 제어 신호를 수신할 수도 있고 적어도 하나의 제어 신호에 기초하여 오프 전압을 생성할 수도 있다. 각 제어 신호는 대응하는 스위칭가능 증폭기 스테이지를 온 상태 또는 오프 상태로 설정할 수도 있다. 일 예시적인 설계에서, 제 1 전압 생성기는 예를 들면 도 6에 도시된 바와 같이, 직렬로 커플링되고 오프 전압의 다수의 가능한 값들을 제공하는 다수의 저항들을 포함할 수도 있다.
일 예시적인 설계에서, 각 스위칭가능 증폭기 스테이지는 (도 3에 도시된 바와 같은) 인버터 또는 (2개의 인버터들의 캐스케이드로 구성될 수도 있는) 버퍼를 더 포함하여 스위칭가능 증폭기 스테이지에 대한 제어 신호를 수신하고 캐스코드 트랜지스터에 제어 전압을 제공할 수도 있다. 인버터/버퍼는 캐스코드 트랜지스터를 인에이블링하기 위한 온 전압 (예를 들면, Vdd 또는 Von)과 오프 전압 사이에 커플링될 수도 있다. 각 스위칭가능 증폭기 스테이지는 (i) 인버터/버퍼의 출력과 캐스코드 트랜지스터의 게이트 사이에 커플링된 저항 및 (ii) 캐스코드 트랜지스터의 게이트와 회로 접지 사이에 커플링된 커패시터를 더 포함할 수도 있다. 각 스위칭가능 증폭기 스테이지에서, 제 2 전압 생성기는 출력 신호를 수신하고 인버터/버퍼에 대한 온 전압을 생성할 수도 있다.
각 스위칭가능 증폭기 스테이지의 이득 트랜지스터와 캐스코드 트랜지스터는 (도 3에 도시된 바와 같은) NMOS 트랜지스터, PMOS 트랜지스터 또는 다른 타입의 트랜지스터로 구현될 수도 있다. 오프 전압 및 온 전압은 상이한 타입의 트랜지스터들에 대해 상이한 값들로 설정될 수도 있다.
도 7은 증폭기를 동작하기 위한 프로세스 (700) 의 예시적인 설계를 나타낸다. 온 상태에서 입력 신호는 이득 트랜지스터로 증폭되어 증폭 신호를 획득할 수도 있다 (블록 712). 온 상태에서 증폭된 신호는 캐스코드 트랜지스터로 버퍼링되어 출력 신호를 획득할 수도 있다 (블록 714). 캐스코드 트랜지스터는 오프 상태에서 0 볼트보다 더 크거나 다수의 가능한 값들 중 하나를 갖는 오프 전압으로 디스에이블링될 수도 있다 (블록 716).
일 예시적인 설계에서, 오프 전압은 출력 신호 레벨에 기초하여 생성될 수도 있다 (블록 718). 오프 전압은 출력 신호 레벨이 임계치 미만인 경우에 0 볼트로 또는 출력 신호 레벨이 임계치 보다 큰 경우에 0 볼트보다 큰 값으로 설정될 수도 있다. 캐스코드 트랜지스터에 대한 제어 전압은 오프 상태에서 오프 전압 또는 온 상태에서 온 전압으로 설정될 수도 있다. 온 전압은 출력 신호에 기초하여 생성되거나 예정된 값, 예를 들면 Vdd로 설정될 수도 있다.
일 예시적인 설계에서, 병렬로 커플링된 다중 증폭기 스테이지들 중 적어도 하나는 인에이블링될 수도 있고, 나머지 증폭기 스테이지들은 디스에이블링될 수도 있다. 각 증폭기 스테이지는 이득 트랜지스터와 캐스코드 트랜지스터를 포함할 수도 있다. 각 디스에이블링된 증폭기 스테이지에서의 캐스코드 트랜지스터는 오프 전압으로 디스에이블링될 수도 있다. 다중 증폭기 스테이지들 중에서 적어도 하나의 증폭기 스테이지가 인에이블링되는 것에 기초하여 오프 전압이 생성될 수도 있다.
여기에 설명된 증폭기는 인에이블링된 트랜지스터와 동일한 출력 노드에 커플링될 수도 있는 디스에이블링된 트랜지스터의 신뢰성을 향상시킬 수도 있다. 특히, 각 디스에이블링된 트랜지스터의 게이트는 그 트랜지스터에 의한 RF 증폭이 요구되지 않는 경우 (회로 접지 대신에) 저 Voff 전압으로 커플링될 수도 있다. Voff 전압은 (예를 들면 직렬 버스 인터페이스를 통해) 프로그램가능할 수도 있어 도 5에 도시된 바처럼, 더 큰 Voff 값들이 더 큰 출력 신호 레벨들에 사용될 수 있고 그 역 또한 같다. 컴퓨터 시뮬레이션이 도 3에 도시된 예시적인 증폭기 설계를 위해 수행되었다. 컴퓨터 시뮬레이션은 Voff 전압이 0V 보다 큰 경우 더 높은 출력 신호 범위에서 (이득, 파워, 선형성 및 노이즈에 관하여) 무시가능한 RF 성능 열화를 나타냈다. 따라서, 증폭기는 누설 전류 및 RF 성능의 희생 없이도 디스에이블링된 트랜지스터의 신뢰성을 향상시킬 수도 있다.
여기에 설명된 증폭기는 IC, 아날로그 IC, RFIC, 혼합-신호 IC, ASIC, PCB (printed circuit board), 전자 디바이스 등 상에서 구현될 수도 있다. 또한 증폭기는 CMOS, NMOS, PMOS, BJT (bipolar junction transistor), BiCMOS (bipolar-CMOS), SiGe (silicon germanium), GaAs (gallium arsenide) 등과 같은 다양한 IC 프로세스 기술들로 제조될 수도 있다.
여기에 설명된 증폭기를 구현하는 장치는 자립형 (stand-alone) 디바이스일 수도 있거나 더 큰 디바이스의 부분일 수도 있다. 디바이스는 (i) 자립형 IC, (ii) 데이터 및/또는 명령들을 저장하기 위한 메모리 IC를 포함할 수도 있는 하나 이상의 IC들의 세트, (iii) RFR (RF receiver) 또는 RTR (RF transmitter/receiver) 과 같은 RFIC, (iv) MSM (mobile station modem) 와 같은 ASIC, (v) 다른 디바이스들 내에 임베딩될 수도 있는 모듈, (vi) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 이동 유닛, (vii) 등 일 수도 있다.
하나 이상의 예시적인 설계에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어 또는 이들의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터-판독가능 매체 상에서 하나 이상의 명령들 또는 코드로 저장될 수도 있고 이를 통해 송신될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체, 및 하나의 장소로부터 다른 장소로 컴퓨터 프로그램의 전달을 용이하게 하는 임의의 매체를 포함하는 통신 매체 양쪽 모두를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예시로서, 이러한 컴퓨터-판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 기타 광학 디스크 저장 디바이스, 자기 디스크 저장 디바이스 또는 기타 자기 저장 디바이스, 또는 컴퓨터에 의해 액세스가능한 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 반송하거나 저장하는데 이용될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터-판독가능 매체로 적절하게 지칭된다. 예를 들어, 동축 케이블, 광섬유 케이블, 트위스트 쌍, 디지털 가입자 라인 (DSL), 또는 적외선, 라디오 및 마이크로웨이브와 같은 무선 기술을 이용하여 소프트웨어가 웹사이트, 서버 또는 기타 원격 소스로부터 송신되면, 그 동축 케이블, 광섬유 케이블, 트위스트 쌍, DSL, 또는 적외선, 라디오 및 마이크로웨이브와 같은 무선 기술이 매체의 정의에 포함된다. 여기서 사용되는 바와 같이, 디스크 (Disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광 디스크, DVD (digital versatile disc), 플로피 디스크 및 불루-레이 디스크를 포함하고, 여기서 디스크 (disk) 는 보통 데이터를 자기적으로 재생성하는 한편, 디스크 (disc)는 레이저를 이용하여 데이터를 광학적으로 재생성한다. 또한, 전술한 매체들의 조합이 컴퓨터-판독가능 매체의 범주 내에 포함되야 한다.
본 발명의 개시의 이전의 설명들은 당업자로 하여금 본 발명의 제조 또는 사용을 가능하게 하기 위하여 제공되었다. 본 개시에 대한 다양한 변경들이 당업자에게 자명할 것이고 여기에 정의된 일반 원리들은 본 개시의 범위를 이탈함이 없이 다른 변형들에 적용될 수도 있다. 따라서, 본 개시는 여기에 설명된 예들 및 설계들에 국한되도록 의도된 것이 아니라 여기에 개시된 원리 및 신규한 특징들과 일치하는 최광의의 범위가 부여되도록 의도되었다.

Claims (25)

  1. 입력 신호를 증폭하여 출력 신호를 제공하기 위한 다중 증폭기 스테이지를 포함하는 장치로서, 상기 다중 증폭기 스테이지는 병렬로 커플링되고 적어도 하나의 스위칭가능 증폭기 스테이지를 포함하며,
    각 스위칭가능 증폭기 스테이지는
    온 상태 또는 오프 상태에서 동작되고,
    상기 온 상태에서 상기 입력 신호를 증폭하여 증폭된 신호를 제공하고 상기 오프 상태에서 상기 입력 신호를 증폭하지 않는 이득 트랜지스터, 및
    상기 이득 트랜지스터에 커플링되고 상기 온 상태에서 상기 증폭된 신호를 버퍼링하고 상기 출력 신호를 제공하기 위한 캐스코드 트랜지스터로서, 상기 오프 상태에서 프로그램가능한 오프 전압에 기초하여 디스에이블링되고, 프로그램가능한 상기 오프 전압의 레벨은 상기 출력 신호에 적어도 부분적으로 의존하는, 상기 캐스코드 트랜지스터를 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  2. 제 1 항에 있어서,
    출력 신호 레벨에 기초하여 상기 오프 전압을 생성하기 위한 전압 생성기를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  3. 제 2 항에 있어서,
    0 볼트 보다 크거나 다수의 가능한 값들 중 하나를 갖는 프로그램가능한 상기 오프 전압은 출력 신호 레벨의 다수의 범위들과 연관되고, 상기 오프 전압은 상기 출력 신호 레벨을 커버하는 범위에 기초하여 결정된 값으로 설정된, 다중 증폭기 스테이지를 포함하는 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 스위칭가능 증폭기 스테이지에 대한 적어도 하나의 제어 신호를 수신하고 상기 적어도 하나의 제어 신호에 기초하여 상기 오프 전압을 생성하기 위한 전압 생성기로서, 각 제어 신호는 대응하는 스위칭가능 증폭기 스테이지를 상기 온 상태 또는 상기 오프 상태로 설정하는, 상기 전압 생성기를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  5. 제 3 항에 있어서,
    직렬로 커플링된 다수의 저항을 포함하고 상기 오프 전압의 상기 다수의 가능한 값들을 제공하는 전압 생성기를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  6. 제 3 항에 있어서,
    상기 오프 전압의 상기 다수의 가능한 값들은 0 볼트를 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  7. 제 1 항에 있어서,
    상기 오프 전압은 상기 캐스코드 트랜지스터의 임계 전압 미만인, 다중 증폭기 스테이지를 포함하는 장치.
  8. 제 1 항에 있어서,
    각 스위칭가능 증폭기 스테이지는,
    상기 스위칭가능 증폭기 스테이지에 대한 제어 신호를 수신하고 상기 캐스코드 트랜지스터에 제어 전압을 제공하기 위한 인버터 또는 버퍼로서, 상기 캐스코드 트랜지스터를 인에이블링하기 위한 온 전압과 상기 캐스코드 트랜지스터를 디스에이블링하기 위한 상기 오프 전압 사이에 커플링되는, 상기 인버터 또는 버퍼를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  9. 제 8 항에 있어서,
    각 스위칭가능 증폭기 스테이지는,
    상기 인버터 또는 버퍼의 출력과 상기 캐스코드 트랜지스터의 게이트 사이에 커플링된 저항, 및
    상기 캐스코드 트랜지스터의 게이트와 회로 접지 사이에 커플링되는 커패시터를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  10. 제 8 항에 있어서,
    각 스위칭가능 증폭기 스테이지에서, 상기 출력 신호를 수신하고 상기 인버터 또는 버퍼에 대한 상기 온 전압을 생성하기 위한 전압 생성기를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  11. 제 1 항에 있어서,
    상기 다중 증폭기 스테이지의 출력과 공급 전압 사이에 커플링된 인덕터로서, 상기 출력 신호는 상기 공급 전압 위아래로의 전압 스윙을 갖는, 상기 인덕터를 더 포함하는, 다중 증폭기 스테이지를 포함하는 장치.
  12. 제 1 항에 있어서,
    상기 장치가 송신하고 있을 때 상기 다중 증폭기 스테이지들 중 적어도 하나가 인에이블링되는, 다중 증폭기 스테이지를 포함하는 장치.
  13. 제 1 항에 있어서,
    상기 적어도 하나의 스위칭가능 증폭기 스테이지는 타겟 출력 신호 레벨을 얻기 위해 인에이블링되거나 디스에이블링되는, 다중 증폭기 스테이지를 포함하는 장치.
  14. 입력 신호를 증폭하여 출력 신호를 제공하기 위한 다중 증폭기 스테이지를 포함하는 집적 회로로서, 상기 다중 증폭기 스테이지는 병렬로 커플링되고 적어도 하나의 스위칭가능 증폭기 스테이지를 포함하며,
    각 스위칭가능 증폭기 스테이지는
    온 상태 또는 오프 상태로 동작되고,
    상기 온 상태에서 상기 입력 신호를 증폭하여 증폭된 신호를 제공하고 상기 오프 상태에서 상기 입력 신호를 증폭하지 않는 이득 트랜지스터, 및
    상기 이득 트랜지스터에 커플링되고 상기 온 상태에서 상기 증폭된 신호를 버퍼링하고 상기 출력 신호를 제공하기 위한 캐스코드 트랜지스터로서, 상기 오프 상태에서 프로그램가능한 오프 전압에 기초하여 디스에이블링되고, 프로그램가능한 상기 오프 전압의 레벨은 상기 출력 신호에 적어도 부분적으로 의존하는, 상기 캐스코드 트랜지스터를 포함하는, 다중 증폭기 스테이지를 포함하는 집적 회로.
  15. 제 14 항에 있어서,
    출력 신호 레벨에 기초하여 상기 오프 전압을 생성하기 위한 전압 생성기를 더 포함하는, 다중 증폭기 스테이지를 포함하는 집적 회로.
  16. 제 14 항에 있어서,
    상기 이득 트랜지스터 및 상기 캐스코드 트랜지스터는 N-채널 금속 산화물 반도체 (NMOS) 트랜지스터 또는 P-채널 금속 산화물 반도체 (PMOS) 트랜지스터를 포함하는, 다중 증폭기 스테이지를 포함하는 집적 회로.
  17. 온 상태에서 이득 트랜지스터로 입력 신호를 증폭하여 증폭된 신호를 획득하는 단계;
    상기 온 상태에서 상기 증폭된 신호를 캐스코드 트랜지스터로 버퍼링하고 출력 신호를 제공하는 단계; 및
    오프 상태에서 프로그램가능한 오프 전압으로 상기 캐스코드 트랜지스터를 디스에이블링하는 단계로서, 프로그램가능한 상기 오프 전압의 레벨은 상기 출력 신호에 적어도 부분적으로 의존하는, 상기 디스에이블링하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서,
    출력 신호 레벨에 기초하여 상기 오프 전압을 생성하는 단계를 더 포함하는, 방법.
  19. 제 18 항에 있어서,
    상기 오프 전압을 생성하는 단계는,
    상기 출력 신호 레벨이 임계치 미만인 경우 상기 오프 전압을 0 볼트로 설정하는 단계, 및
    상기 출력 신호 레벨이 상기 임계치 보다 큰 경우 상기 오프 전압을 0 볼트 보다 큰 값으로 설정하는 단계를 포함하는, 방법.
  20. 제 17 항에 있어서,
    상기 출력 신호에 기초하여 온 전압을 생성하는 단계; 및
    상기 캐스코드 트랜지스터에 대한 제어 전압을 상기 오프 상태에서 상기 오프 전압으로 또는 상기 온 상태에서 상기 온 전압으로 설정하는 단계를 더 포함하는, 방법.
  21. 제 17 항에 있어서,
    병렬로 커플링된 다중 증폭기 스테이지 중 적어도 하나를 인에이블링하는 단계로서, 각 증폭기 스테이지는 상기 이득 트랜지스터 및 상기 캐스코드 트랜지스터를 포함하는, 상기 인에이블링하는 단계; 및
    각 디스에이블링된 증폭기 스테이지에서 상기 캐스코드 트랜지스터를 상기 오프 전압으로 디스에이블링하는 단계를 더 포함하는, 방법.
  22. 제 21 항에 있어서,
    상기 오프 전압을 생성하는 단계를 더 포함하고,
    상기 다중 증폭기 스테이지 중에서 적어도 하나의 증폭기 스테이지가 상기 오프 전압에 기초하여 인에이블링되는, 방법.
  23. 온 상태에서 입력 신호를 증폭하여 증폭된 신호를 획득하기 위한 수단;
    상기 온 상태에서 상기 증폭된 신호를 버퍼링하고 출력 신호를 제공하기 위한 수단; 및
    오프 상태에서 프로그램가능한 오프 전압으로 상기 제공하기 위한 수단을 디스에이블링하기 위한 수단으로서, 프로그램가능한 상기 오프 전압의 레벨은 상기 출력 신호에 적어도 부분적으로 의존하는, 상기 디스에이블링하기 위한 수단을 포함하는, 장치.
  24. 제 23 항에 있어서,
    출력 신호 레벨에 기초하여 상기 오프 전압을 생성하기 위한 수단을 더 포함하는, 장치.
  25. 제 24 항에 있어서,
    상기 오프 전압을 생성하기 위한 수단은,
    상기 출력 신호 레벨이 임계치 미만인 경우 상기 오프 전압을 0 볼트로 설정하기 위한 수단, 및
    상기 출력 신호 레벨이 상기 임계치 보다 큰 경우 상기 오프 전압을 0 볼트 보다 큰 값으로 설정하기 위한 수단을 포함하는, 장치.
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