JPH0161263B2 - - Google Patents
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- JPH0161263B2 JPH0161263B2 JP2961482A JP2961482A JPH0161263B2 JP H0161263 B2 JPH0161263 B2 JP H0161263B2 JP 2961482 A JP2961482 A JP 2961482A JP 2961482 A JP2961482 A JP 2961482A JP H0161263 B2 JPH0161263 B2 JP H0161263B2
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はMOS FETを用いたMOS FETス
イツチ回路の改良に関する。 〔発明の技術的背景とその問題点〕 近年、アナログ信号およびデイジタル信号が混
在しているMOS ICの発達に伴い、複雑でかつ高
度な機能を持つものが出現している。そしてこれ
らにはたとえば、１チツプのＡ／Ｄコンバータ、
Ｄ／Ａコンバータ、スイツチドキヤパシタフイル
タ等がある。これらMOS ICのアナログ回路要素
としては、MOS FETスイツチ回路、キヤパシ
タ、増幅回路、抵抗網等があり、回路機能が複雑
化かつ高度化するのに伴ないこれらのアナログ回
路要素としてもより高度な回路特性を持つものが
要求される。 ところでMOSアナログ回路の基本素子である
MOS FETそのものをスイツチとして用いる場
合、オフ時にゲート信号がドレイン電極あるいは
ソース電極側に漏れるため、負荷として容量性の
ものを用いるとオフセツト電圧が生じる。すなわ
ち、単一のMOS FETを用いたMOS FETスイ
ツチは、容量負荷の場合、ゲート・ドレイン間あ
るいはゲート・ソース間の寄生容量によつて生じ
るチヤージカツプリングによるいわゆるフイード
スルー効果によりゲート信号が出力に漏れ、これ
がオフセツト電圧発生の原因となつている。そし
てこのオフセツト電圧がMOSアナログ回路の精
度の劣化を招いている。このために、従来では、
MOS FETスイツチ回路におけるオフセツト電
圧の発生を防止するための種々の回路が開発され
ており、その一例としてたとえば、昭和55年度電
子通信学会通信部門全国大会で日本電信電話公社
武蔵野通信研究所の松谷康之、菊池博行が発表し
た回路がある。第１図はそのうちの一つのMOS
FETスイツチ回路の構成図である。この回路は
信号入力端１にＰチヤネルMOS FET２および
ＮチヤネルMOS FET３のソース電極を共に接
続し、このＰチヤネルMOS FET２およびＮチ
ヤネルMOS FET３のドレイン電極を共に信号
出力端４に接続し、さらにＰチヤネルMOS
FET２のゲート電極にはインバータ５によつて
作られる制御信号φを供給し、ＮチヤネルMOS
FET３のゲート電極にはインバータ６によつて
作られる制御信号φを供給する。なお、上記両
MOS FET２，３のチヤネル幅は等しく設定さ
れている（チヤネル長も等しく設定され、素子寸
法が等しく設定されている）。このような回路に
おいて、信号入力端１にはたとえば一定出力電圧
値をもつ電力源７が接続されていると共に信号出
力端４には負荷容量８が接続されている。このよ
うなMOS FETスイツチ回路において、いま、
インバータ５に制御信号を供給すると、Ｐチヤ
ネルMOS FET２のゲート電極には制御信号φ
が、ＮチヤネルMOS FET３のゲート電極には
制御信号がそれぞれ供給され、両MOS FET
２，３はオンする。そしてこれらMOS FET２，
３がオフする際、制御信号φ、の電圧変化は逆
方向となり、しかも両MOS FET２，３の素子
寸法は等しく設定されて前記寄生容量の値も等し
いので、両MOS FET２，３では互いに逆極性
で同量のオフセツト電圧が発生する。この結果、
上記逆極性のオフセツト電圧が互いにキヤンセル
されて、信号出力端４における実質的なオフセツ
ト電圧の発生が抑制されるものである。 一方、上記MOS FETスイツチ回路をＡ／Ｄ
コンバータに採用し、このＡ／Ｄコンバータ内
に、直例接続された複数の抵抗の各接続点電圧を
アナログ電圧と比較するための電圧として出力す
るＤ／Ａコンバータが設けられ、このＤ／Ａコン
バータからの出力電圧をMOS FETスイツチ回
路の入力信号とするような場合、その入力インピ
ーダンスは極めて高いものとなる。このように
MOS FETスイツチ回路の入力インピーダンス
が高くなるような場合に、高速かつ高精度特性を
達成するために、従来技術では、前記MOS
FET２，３それぞれのオン抵抗を、それぞれの
チヤネル幅を広げることによつて下げるようにし
ている。 ところが、前記両MOS FET２，３のチヤネ
ル幅を広げると、両MOS FET２，３のゲー
ト・ドレイン間あるいはゲート・ソース間の寄生
容量が増大し、これによつてチヤージカツプリン
グによる前記フイードスルー効果も大きくなる。
一方、前記第１図に示すMOS FETスイツチ回
路では、制御信号φ、間の位相ずれの存在や基
板とゲート電極との間の非線型容量の存在によつ
て、オフセツト電圧を完全になくすことはでき
ず、これらの存在によつてMOS FET２，３の
チヤネル幅を広げるとオフセツト電圧も増加する
という欠点がある。 第２図は前記第１図に示すMOS FETスイツ
チ回路のオフセツト電圧特性を示す図である。こ
の特性図は、前記MOS FET２，３のチヤネル
幅Ｗとチヤネル長Ｌの比率Ｗ／Ｌをそれぞれ
200／10に設定した上で前記電圧源７の出力電圧
を2.5V一定とし、前記インバータ５に0V〜5Vの
振幅を持つ制御信号を供給し、この信号が
0Vに立下つて前記両MOS FET２，３がオフす
る際の信号出力端４における電圧変化を示したも
のである。そして、第２図において、横軸には制
御信号が0Vに立下つた後からの経過時間ｔ（ｎ
sec）が、縦軸には信号出力端４における電圧
Vput（Ｖ）がそれぞれとられている。この第２図
から明らかなように、両MOS FET２，３がオ
フする時のダイナミツク期間経過後、信号出力端
４における電圧Vputには入力電圧2.5Vに対して約
45ｍＶ程度のオフセツト電圧Vpsが発生している。
このオフセツト電圧Vpsの値は極めて大きなもの
である。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、オン抵
抗が低くかつオフセツト電圧も小さいMOS
FETスイツチ回路を提供することにある。 〔発明の概要〕 この発明に係るMOS FETスイツチ回路は、
信号入力端と信号出力端との間に第１、第２の
MOS FETからなるスイツチ回路を複数個並列
挿入し、信号入力端における信号を信号出力端に
伝達する場合には上記複数個のスイツチ回路をオ
ン状態にし、さらに上記複数個のスイツチ回路を
オフ状態にするときには遅延回路によつて順次遅
延された信号によつて順次オフ状態にするように
したものである。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第３図はこの発明に係るMOS FETスイツ
チ回路の一実施例の構成図である。第３図におい
て、ソース電極どうしおよびドレイン電極どうし
が共通接続されたＮチヤネルMOS FET１１，
１２，１３，１４それぞれとＰチヤネルMOS
FET１５，１６，１７，１８それぞれとは各Ｃ
−MOSスイツチ回路（スイツチ回路）２１，２
２，２３，２４を構成している。上記Ｃ−MOS
スイツチ回路２１〜２４の各ソース電極共通接続
点は信号入力端１に共通に接続され、また各ドレ
イン電極共通接続点は信号出力端４に共通に接続
される。すなわち、上記４個のＣ−MOSスイツ
チ回路２１〜２４は信号入力端１と信号出力端４
との間に並列挿入されている。 インバータ５および６は、従来回路と同様に、
信号から一対の制御信号φ、を作るためのも
のであり、このうち一方のインバータ５から出力
される制御信号φは、信号遅延手段としての作用
を持つ直列接続されたたとえば6kΩの抵抗値を持
つ４個の各抵抗２５〜２８によつて順次遅延され
るようになつていて、これら抵抗２５〜２８によ
つて順次遅延された信号φ1、φ2、φ3、φ4が上記
Ｃ−MOSスイツチ回路２１〜２４内のＰチヤネ
ルMOS FET１５〜１８のゲート電極にそれぞ
れ供給される。同様に、上記他方のインバータ６
から出力される制御信号は、信号遅延手段とし
ての作用を持つ直列接続されたたとえば4kΩの抵
抗値を持つ４個の各抵抗２９〜３２によつて順次
遅延されるようになつていて、これら抵抗２９〜
３２によつて順次遅延された信号1、2、3、
φ4が上記Ｃ−MOSスイツチ回路２１〜２４内の
ＮチヤネルMOS FET１１〜１４のゲート電極
にそれぞれ供給される。また、従来回路と同様
に、信号入力端１にはたとえば一定出力電圧を持
つ電圧源７が接続されていると共に信号出力端４
には負荷容量８が接続されている。 さらに上記各Ｃ−MOSスイツチ回路２１〜２
４内のＮチヤネルMOS FET１１〜１４それぞ
れのチヤネル幅を、ＰチヤネルMOS FET１５
〜１８それぞれのチヤネル幅と等しく設定した上
で、各チヤネルMOS FET１１〜１４のチヤネ
ル幅の合計値が前記第１図に示す従来回路のＮチ
ヤネルMOS FET３のチヤネル幅に等しくなる
ように設定され、同様に各ＰチヤネルMOS
FET１５〜１８のチヤネル幅の合計値が前記第
１図に示す従来回路のＰチヤネルMOS FET２
のチヤネル幅に等しくなるように設定されてい
る。 上記構成でなる回路において、いまインバータ
５に与えられる制御信号が高レベルであり、各
制御信号φ1〜φ4が低レベルかつ各制御信号1〜
φ4が高レベルでそれぞれ安定しているとき、Ｃ
−MOSスイツチ回路２１〜２４内のすべてのＮ
チヤネルMOS FET１１〜１４およびＰチヤネ
ルMOS FET１５〜１８はオンしている。この
状態のとき、個々のＣ−MOSスイツチ回路２１
〜２４のオン抵抗はさほど小さくはないが、信号
入力端１と信号出力端４との間には、オンしてい
る４個のＣ−MOSスイツチ回路２１〜２４が並
列挿入されることになるため、各Ｃ−MOSスイ
ツチ回路２１〜２４内のＮチヤネルMOS FET
１１〜１４のチヤネル幅の合計値およびＰチヤネ
ルMOS FET１５〜１８のチヤネル幅の合計値
をそれほど大きくしなくても、信号入出力端間の
オン抵抗の値を小さくすることができる。 次にインバータ５に与えられている制御信号
が低レベルに反転する場合、このインバータ５の
出力φおよびインバータ６の出力は各抵抗２５
〜２８および２９〜３２によつて順次遅延される
ため、信号φ1〜φ4はφに対して順次遅れて高レ
ベルに反転すると共に信号1〜4はインバータ
６の出力に対して順次遅れて低レベルに反転す
る。したがつて、いままでオンしていたＣ−
MOSスイツチ回路２１〜２４は、信号φあるい
はに近い方のものから順にオフしていく。そし
て、まず最初にＣ−MOSスイツチ回路２１がオ
フするものであるが、このＣ−MOSスイツチ回
路２１内のＮチヤネルMOS FET１１およびＰ
チヤネルMOS FET１５がオフする際、そのチ
ヤネル幅は等しくしかも従来回路の両MOS
FET２，３それぞれのチヤネル幅の1/4に設定さ
れているため、前記フイードスルー効果によつて
発生するオフセツト電圧は極めて小さくすること
ができる。また、この際にＣ−MOSスイツチ回
路２１の出力側にオフセツト電圧が発生しても、
他の３個のＣ−MOSスイツチ回路２２〜２４は
まだオン状態にあるので、信号出力端４の電位は
信号入力端１の電位と等しく設定され、この結
果、Ｃ−MOSスイツチ回路２１の出力側に発生
したオフセツト電圧はほとんどキヤンセルされ
る。以下、同様にして、Ｃ−MOSスイツチ回路
２２，２３がそれぞれオフする際に発生するオフ
セツト電圧は他のオンしているＣ−MOSスイツ
チ回路によつて順次キヤンセルされる。したがつ
て、この回路でキヤンセルできないオフセツト電
圧は、信号φあるいはから最も離れているＣ−
MOSスイツチ回路２４がオフする際に発生する
ものであり、このオフセツト電圧は前記した理由
により従来回路で発生する値よりも充分に小さな
ものとすることができる。 第４図は上記実施例回路のオフセツト電圧特性
を示す図である。この特性図は、各Ｎチヤネル
MOS FET１１〜１４および各ＰチヤネルMOS
FET１５〜１８のチヤネル幅Ｗとチヤネル長さ
Ｌの比率をそれぞれ50／10に設定した上であとの
条件は第２図の場合と同様に設定して、信号が
0V（低レベル）に立下つて各MOS FET１１〜１
４，１５〜１８がすべてオフした後の信号出力端
４における電圧変化を示したものである。 そして、第４図において、横軸には制御信号
φ4が5Vに立上つた（4が0Vに立下つた）後か
らの経過時間ｔ（ｎ sec）が、縦軸には信号出力
端４におけるVput（Ｖ）がそれぞれとられている。
この第４図から明らかなように、最後にＣ−
MOSスイツチ回路２４がオフする時のダイナミ
ツク期間経過後、信号出力端４における電圧Vput
には入力電圧2.5Vに対して約３ｍＶ以下のオフ
セツト電圧Vpsが発生しているのみである。そし
てこの３ｍＶという値は、同じ条件における従来
の約45ｍＶに対して1/15に低減されたものとなつ
ている。すなわち、信号入力端１と信号出力端４
との間に挿入されるスイツチ回路を構成する
MOS FETの素子寸法を従来回路と等しく設定
すれば、発生するオフセツト電圧の値は従来回路
よりも大幅に低減することができる。また、第５
図は前記各抵抗２５〜２８および２９〜３２によ
つて遅延されることによつて得られ、各MOS
FET１５〜１８および１１〜１４のゲート電極
に与えられる各信号φ1〜φ4、1〜4の波形例を
示すものであり、横軸には時間ｔ（ｎ sec）が、
縦軸には電圧Ｖ（Ｖ）がそれぞれとられている。 このように上記実施例によれば、信号入力端１
の信号を信号出力端４に伝達する場合には、両端
間に挿入されている４個のＣ−MOSスイツチ回
路２１〜２４をすべてオン状態にしているので、
両端間のオン抵抗値は４個のＣ−MOSスイツチ
回路２１〜２４のオン抵抗の並列値となり、この
値を極めて小さくすることができる。そしてさら
に、このオン抵抗の値は、信号入力端１と信号出
力端４との間に並列挿入されるＣ−MOSスイツ
チ回路の数を増加することによつて、いくらでも
小さくすることができる。 また、上記実施例回路において、最終的に発生
するオフセツト電圧は一番最後にオフするＣ−
MOSスイツチ回路２４でキヤンセルできないオ
フセツト電圧に相当し、このＣ−MOSスイツチ
回路２４を構成するＮチヤネルMOS FET１４
およびＰチヤネルMOS FET１８それぞれの素
子寸法は元々小さく、これらのMOS FET１４，
１８における前記フイードスルー効果による影響
も小さい。したがつて、この実施例回路で発生す
るオフセツト電圧の値も充分に小さくすることが
できる。そして上記オン抵抗およびオフセツト電
圧は共に、ＮチヤネルMOS FETおよびＰチヤ
ネルMOS FETに関して従来回路と同様のチヤ
ネル幅に設定する場合、信号入力端１と信号出力
端４との間に並列挿入されるＣ−MOSスイツチ
回路の数を増加する程、小さくすることができ
る。 第６図はこの発明の応用例回路の構成図であ
る。この回路は二つのアナログ信号Va，Vbの大
小を比較するチヨツパ形比較回路であり、一方の
アナログ信号Vaと結合キヤパシタ４１の一端と
の間に本願発明に係るMOS FETスイツチ回路
４２が挿入され、さらに他方のアナログ信号Vb
と上記結合キヤパシタ４１の一端との間に本願発
明に係るもう一つのMOS FETスイツチ回路４
３が挿入される。また、上記結合キヤパシタ４１
の他端には反転増幅回路４４の入力端が接続さ
れ、この反転増幅回路４４の入出力端間にはこの
増幅回路４４の動作点を設定するためのMOS
FET４５が接続される。 この回路は、最初にMOS FET４５をオンさ
せて反転増幅回路４４の入出力端間を短絡するこ
とによりその入力側電位をこの反転増幅回路４４
の反転しきい値電圧Vpに設定し、次にMOS
FET４５をオフしさらに一方のMOS FETスイ
ツチ回路４２をオンさせて結合キヤパシタ４１の
一端に一方のアナログ信号Vaを加え、次にMOS
FETスイツチ回路４２をオフし、今度は他方の
MOS FETスイツチ回路４３をオンさせて結合
キヤパシタ４１の一端に他方のアナログ信号Vb
を加え、このような操作によつて反転増幅回路４
４の入力側電位をVpからVp＋（Va−Vb）に変化
させ、変化後の電位を反転増幅回路４４で増幅す
ることによりVaとVbの比較を行なうものである。 このようなチヨツパ形比較回路をＡ／Ｄコンバ
ータに採用すると、たとえ入力信号Va，Vbの入
力インピーダンスが高くとも、前記した理由によ
り、高速かつ高精度特性を達成することができ
る。 第７図および第８図はそれぞれこの発明の他の
実施例に係るMOS FETスイツチ回路の構成図
である。前記第３図に示す実施例回路では、信号
φ，を順次遅延し各信号φ1〜φ4および1〜4
を得るための信号遅延手段が抵抗２５〜２８、２
９〜３２である場合について説明したが、第７図
に示す実施例回路では、信号遅延手段として抵抗
５１〜５８それぞれとコンデンサ６１〜６８それ
ぞれからなる遅延回路７１〜７８を用いるように
したものであり、さらに第８図に示す実施例回路
では、信号遅延手段として直列接続されたそれぞ
れ２個のインバータ８１と８２、８３と８４、８
５と８６、８７と８８、８９と９０、９１と９
２、９３と９４、９５と９６を用いるようにした
ものである。なお、第３図、第７図および第８図
の各実施例回路において、信号φ1〜φ4と信号1
〜4の遅延特性は必らずしも一致させる必要は
なく、またφ，を遅延してφ1，1を得るため
の抵抗２５，２９あるいは遅延回路７１，７５ま
たはそれぞれ２個のインバータ８１と８２および
８９と９０は必らずしも必要はなく、φ，をそ
のまま与えてもよい。 第９図および第１０図はそれぞれこの発明のさ
らに実施例に係るMOS FETスイツチ回路の構
成図である。前記第３図、第７図および第８図に
示す実施例回路では個々のスイツチ回路がチヤネ
ル幅の等しい並列接続された一対のＮチヤネル
MOS FETとＰチヤネルMOS FETとから構成
されている場合であつたが、第９図に示す実施例
回路では個々のスイツチ回路をＮチヤネルMOS
FETとこのＮチヤネルMOS FETのドレイン電
極（あるいはソース電極）にそのソース、ドレイ
ン両電極が接続されたチヤネル幅が半分のＮチヤ
ネルMOS FETとによつて構成するようにした
ものである。すなわち、第９図において４個のＮ
チヤネルMOS FET１０１〜１０４のソース電
極（あるいはドレイン電極）は共に信号入力端１
に接続され、さらにこれらMOS FET１０１〜
１０４のドレイン電極（あるいはソース電極）は
共に信号出力端４に接続される。また、上記
MOS FET１０１〜１０４のドレイン電極には、
これらMOS FET１０１〜１０４のチヤネル幅
の半分のチヤネル幅に設定されたＮチヤネル
MOS FET１０５〜１０８それぞれのソース、
ドレイン両電極が接続される。すなわち、上記
MOS FET１０１〜１０４それぞれとMOS
FET１０５〜１０８それぞれはスイツチ回路１
１１〜１１４を構成し、これら４個のスイツチ回
路１１１〜１１４は信号入力端１と信号出力端４
との間に並列挿入されている。 インバータ５および６は前記第３図に示す実施
例回路と同様に、信号から一対の制御信号φ，
φを作るためのものであり、このうち一方のイン
バータ５から出力される制御信号φは、前記した
ように単なる抵抗あるいは抵抗とコンデンサまた
は直列接続された２個のインバータ等からなる直
列接続された４個の遅延回路１１５〜１１８によ
つて順次遅延されるようになつていて、これら遅
延回路１１５〜１１８によつて順次遅延された信
号φ1〜φ4が上記スイツチ回路１１１〜１１４内
のＮチヤネルMOS FET１０５〜１０８のゲー
ト電極にそれぞれ供給される。同様に、上記他方
のインバータ６から出力される制御信号は直列
接続された４個の遅延回路１１９〜１２２によつ
て順次遅延されるようになつていて、これら遅延
回路１１９〜１２２によつて順次遅延された信号
φ1〜4が上記スイツチ回路１１１〜１１４内の
ＮチヤネルMOS FET１０１〜１０４のゲート
電極にそれぞれ供給される。 このような構成でなる回路では、信号入力端１
と信号出力端４との間に複数のスイツチ回路１１
１〜１１４を並列挿入することによつて信号伝達
時における両端間のオン抵抗値を小さくするとと
もに、MOS FET１０１〜１０４のドレイン電
極（あるいはソース電極）にチヤネル幅が半分に
設定されたMOS FET１０５〜１０８それぞれ
のソース、ドレイン両電極を接続し、MOS
FET１０５〜１０８のゲート電極にMOS FET
１０１〜１０４のゲート入力とは逆位相の制御信
号を与えることによつて個々のスイツチ回路１１
１〜１１４で逆位相のオフセツト電圧を発生さ
せ、これによつて各スイツチ回路１１１〜１１４
でのオフセツト電圧の発生を最小に押さえ、しか
も各スイツチ回路１１１〜１１４を順次オフさせ
ることによつて最終的に発生するオフセツト電圧
の値を小さくするようにしたものである。 また、第１０図に示す実施例回路は、上記第９
図の実施例回路内のＮチヤネルMOS FET１０
１〜１０８をＰチヤネルMOS FET２０１〜２
０８それぞれに置き替えて、各２個のＰチヤネル
MOS FETでスイツチ回路２１１〜２１４を構
成するようにしたものである。なお、この場合、
インバータ５には信号φが与えられ、さらに遅延
回路１１５〜１１８からは順次遅延された信号
１〜4が出力され、遅延回路１１９〜１２２から
は順次遅延された信号φ1〜φ4が出力される。 そして第９図および第１０図に示す実施例回路
において、前記第３図、第７図および第８図の各
実施例回路の場合と同様に、遅延回路１１５，１
１９は必らずしも必要はなく、φおよびをφ1
および1の代りに与えるようにしてもよい。 〔発明の効果〕 以上説明したようにこの発明によれば、オン抵
抗が低くかつオフセツト電圧も小さいMOS
FETスイツチ回路を提供することができる。
イツチ回路の改良に関する。 〔発明の技術的背景とその問題点〕 近年、アナログ信号およびデイジタル信号が混
在しているMOS ICの発達に伴い、複雑でかつ高
度な機能を持つものが出現している。そしてこれ
らにはたとえば、１チツプのＡ／Ｄコンバータ、
Ｄ／Ａコンバータ、スイツチドキヤパシタフイル
タ等がある。これらMOS ICのアナログ回路要素
としては、MOS FETスイツチ回路、キヤパシ
タ、増幅回路、抵抗網等があり、回路機能が複雑
化かつ高度化するのに伴ないこれらのアナログ回
路要素としてもより高度な回路特性を持つものが
要求される。 ところでMOSアナログ回路の基本素子である
MOS FETそのものをスイツチとして用いる場
合、オフ時にゲート信号がドレイン電極あるいは
ソース電極側に漏れるため、負荷として容量性の
ものを用いるとオフセツト電圧が生じる。すなわ
ち、単一のMOS FETを用いたMOS FETスイ
ツチは、容量負荷の場合、ゲート・ドレイン間あ
るいはゲート・ソース間の寄生容量によつて生じ
るチヤージカツプリングによるいわゆるフイード
スルー効果によりゲート信号が出力に漏れ、これ
がオフセツト電圧発生の原因となつている。そし
てこのオフセツト電圧がMOSアナログ回路の精
度の劣化を招いている。このために、従来では、
MOS FETスイツチ回路におけるオフセツト電
圧の発生を防止するための種々の回路が開発され
ており、その一例としてたとえば、昭和55年度電
子通信学会通信部門全国大会で日本電信電話公社
武蔵野通信研究所の松谷康之、菊池博行が発表し
た回路がある。第１図はそのうちの一つのMOS
FETスイツチ回路の構成図である。この回路は
信号入力端１にＰチヤネルMOS FET２および
ＮチヤネルMOS FET３のソース電極を共に接
続し、このＰチヤネルMOS FET２およびＮチ
ヤネルMOS FET３のドレイン電極を共に信号
出力端４に接続し、さらにＰチヤネルMOS
FET２のゲート電極にはインバータ５によつて
作られる制御信号φを供給し、ＮチヤネルMOS
FET３のゲート電極にはインバータ６によつて
作られる制御信号φを供給する。なお、上記両
MOS FET２，３のチヤネル幅は等しく設定さ
れている（チヤネル長も等しく設定され、素子寸
法が等しく設定されている）。このような回路に
おいて、信号入力端１にはたとえば一定出力電圧
値をもつ電力源７が接続されていると共に信号出
力端４には負荷容量８が接続されている。このよ
うなMOS FETスイツチ回路において、いま、
インバータ５に制御信号を供給すると、Ｐチヤ
ネルMOS FET２のゲート電極には制御信号φ
が、ＮチヤネルMOS FET３のゲート電極には
制御信号がそれぞれ供給され、両MOS FET
２，３はオンする。そしてこれらMOS FET２，
３がオフする際、制御信号φ、の電圧変化は逆
方向となり、しかも両MOS FET２，３の素子
寸法は等しく設定されて前記寄生容量の値も等し
いので、両MOS FET２，３では互いに逆極性
で同量のオフセツト電圧が発生する。この結果、
上記逆極性のオフセツト電圧が互いにキヤンセル
されて、信号出力端４における実質的なオフセツ
ト電圧の発生が抑制されるものである。 一方、上記MOS FETスイツチ回路をＡ／Ｄ
コンバータに採用し、このＡ／Ｄコンバータ内
に、直例接続された複数の抵抗の各接続点電圧を
アナログ電圧と比較するための電圧として出力す
るＤ／Ａコンバータが設けられ、このＤ／Ａコン
バータからの出力電圧をMOS FETスイツチ回
路の入力信号とするような場合、その入力インピ
ーダンスは極めて高いものとなる。このように
MOS FETスイツチ回路の入力インピーダンス
が高くなるような場合に、高速かつ高精度特性を
達成するために、従来技術では、前記MOS
FET２，３それぞれのオン抵抗を、それぞれの
チヤネル幅を広げることによつて下げるようにし
ている。 ところが、前記両MOS FET２，３のチヤネ
ル幅を広げると、両MOS FET２，３のゲー
ト・ドレイン間あるいはゲート・ソース間の寄生
容量が増大し、これによつてチヤージカツプリン
グによる前記フイードスルー効果も大きくなる。
一方、前記第１図に示すMOS FETスイツチ回
路では、制御信号φ、間の位相ずれの存在や基
板とゲート電極との間の非線型容量の存在によつ
て、オフセツト電圧を完全になくすことはでき
ず、これらの存在によつてMOS FET２，３の
チヤネル幅を広げるとオフセツト電圧も増加する
という欠点がある。 第２図は前記第１図に示すMOS FETスイツ
チ回路のオフセツト電圧特性を示す図である。こ
の特性図は、前記MOS FET２，３のチヤネル
幅Ｗとチヤネル長Ｌの比率Ｗ／Ｌをそれぞれ
200／10に設定した上で前記電圧源７の出力電圧
を2.5V一定とし、前記インバータ５に0V〜5Vの
振幅を持つ制御信号を供給し、この信号が
0Vに立下つて前記両MOS FET２，３がオフす
る際の信号出力端４における電圧変化を示したも
のである。そして、第２図において、横軸には制
御信号が0Vに立下つた後からの経過時間ｔ（ｎ
sec）が、縦軸には信号出力端４における電圧
Vput（Ｖ）がそれぞれとられている。この第２図
から明らかなように、両MOS FET２，３がオ
フする時のダイナミツク期間経過後、信号出力端
４における電圧Vputには入力電圧2.5Vに対して約
45ｍＶ程度のオフセツト電圧Vpsが発生している。
このオフセツト電圧Vpsの値は極めて大きなもの
である。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たものであり、その目的とするところは、オン抵
抗が低くかつオフセツト電圧も小さいMOS
FETスイツチ回路を提供することにある。 〔発明の概要〕 この発明に係るMOS FETスイツチ回路は、
信号入力端と信号出力端との間に第１、第２の
MOS FETからなるスイツチ回路を複数個並列
挿入し、信号入力端における信号を信号出力端に
伝達する場合には上記複数個のスイツチ回路をオ
ン状態にし、さらに上記複数個のスイツチ回路を
オフ状態にするときには遅延回路によつて順次遅
延された信号によつて順次オフ状態にするように
したものである。 〔発明の実施例〕 以下図面を参照してこの発明の実施例を説明す
る。第３図はこの発明に係るMOS FETスイツ
チ回路の一実施例の構成図である。第３図におい
て、ソース電極どうしおよびドレイン電極どうし
が共通接続されたＮチヤネルMOS FET１１，
１２，１３，１４それぞれとＰチヤネルMOS
FET１５，１６，１７，１８それぞれとは各Ｃ
−MOSスイツチ回路（スイツチ回路）２１，２
２，２３，２４を構成している。上記Ｃ−MOS
スイツチ回路２１〜２４の各ソース電極共通接続
点は信号入力端１に共通に接続され、また各ドレ
イン電極共通接続点は信号出力端４に共通に接続
される。すなわち、上記４個のＣ−MOSスイツ
チ回路２１〜２４は信号入力端１と信号出力端４
との間に並列挿入されている。 インバータ５および６は、従来回路と同様に、
信号から一対の制御信号φ、を作るためのも
のであり、このうち一方のインバータ５から出力
される制御信号φは、信号遅延手段としての作用
を持つ直列接続されたたとえば6kΩの抵抗値を持
つ４個の各抵抗２５〜２８によつて順次遅延され
るようになつていて、これら抵抗２５〜２８によ
つて順次遅延された信号φ1、φ2、φ3、φ4が上記
Ｃ−MOSスイツチ回路２１〜２４内のＰチヤネ
ルMOS FET１５〜１８のゲート電極にそれぞ
れ供給される。同様に、上記他方のインバータ６
から出力される制御信号は、信号遅延手段とし
ての作用を持つ直列接続されたたとえば4kΩの抵
抗値を持つ４個の各抵抗２９〜３２によつて順次
遅延されるようになつていて、これら抵抗２９〜
３２によつて順次遅延された信号1、2、3、
φ4が上記Ｃ−MOSスイツチ回路２１〜２４内の
ＮチヤネルMOS FET１１〜１４のゲート電極
にそれぞれ供給される。また、従来回路と同様
に、信号入力端１にはたとえば一定出力電圧を持
つ電圧源７が接続されていると共に信号出力端４
には負荷容量８が接続されている。 さらに上記各Ｃ−MOSスイツチ回路２１〜２
４内のＮチヤネルMOS FET１１〜１４それぞ
れのチヤネル幅を、ＰチヤネルMOS FET１５
〜１８それぞれのチヤネル幅と等しく設定した上
で、各チヤネルMOS FET１１〜１４のチヤネ
ル幅の合計値が前記第１図に示す従来回路のＮチ
ヤネルMOS FET３のチヤネル幅に等しくなる
ように設定され、同様に各ＰチヤネルMOS
FET１５〜１８のチヤネル幅の合計値が前記第
１図に示す従来回路のＰチヤネルMOS FET２
のチヤネル幅に等しくなるように設定されてい
る。 上記構成でなる回路において、いまインバータ
５に与えられる制御信号が高レベルであり、各
制御信号φ1〜φ4が低レベルかつ各制御信号1〜
φ4が高レベルでそれぞれ安定しているとき、Ｃ
−MOSスイツチ回路２１〜２４内のすべてのＮ
チヤネルMOS FET１１〜１４およびＰチヤネ
ルMOS FET１５〜１８はオンしている。この
状態のとき、個々のＣ−MOSスイツチ回路２１
〜２４のオン抵抗はさほど小さくはないが、信号
入力端１と信号出力端４との間には、オンしてい
る４個のＣ−MOSスイツチ回路２１〜２４が並
列挿入されることになるため、各Ｃ−MOSスイ
ツチ回路２１〜２４内のＮチヤネルMOS FET
１１〜１４のチヤネル幅の合計値およびＰチヤネ
ルMOS FET１５〜１８のチヤネル幅の合計値
をそれほど大きくしなくても、信号入出力端間の
オン抵抗の値を小さくすることができる。 次にインバータ５に与えられている制御信号
が低レベルに反転する場合、このインバータ５の
出力φおよびインバータ６の出力は各抵抗２５
〜２８および２９〜３２によつて順次遅延される
ため、信号φ1〜φ4はφに対して順次遅れて高レ
ベルに反転すると共に信号1〜4はインバータ
６の出力に対して順次遅れて低レベルに反転す
る。したがつて、いままでオンしていたＣ−
MOSスイツチ回路２１〜２４は、信号φあるい
はに近い方のものから順にオフしていく。そし
て、まず最初にＣ−MOSスイツチ回路２１がオ
フするものであるが、このＣ−MOSスイツチ回
路２１内のＮチヤネルMOS FET１１およびＰ
チヤネルMOS FET１５がオフする際、そのチ
ヤネル幅は等しくしかも従来回路の両MOS
FET２，３それぞれのチヤネル幅の1/4に設定さ
れているため、前記フイードスルー効果によつて
発生するオフセツト電圧は極めて小さくすること
ができる。また、この際にＣ−MOSスイツチ回
路２１の出力側にオフセツト電圧が発生しても、
他の３個のＣ−MOSスイツチ回路２２〜２４は
まだオン状態にあるので、信号出力端４の電位は
信号入力端１の電位と等しく設定され、この結
果、Ｃ−MOSスイツチ回路２１の出力側に発生
したオフセツト電圧はほとんどキヤンセルされ
る。以下、同様にして、Ｃ−MOSスイツチ回路
２２，２３がそれぞれオフする際に発生するオフ
セツト電圧は他のオンしているＣ−MOSスイツ
チ回路によつて順次キヤンセルされる。したがつ
て、この回路でキヤンセルできないオフセツト電
圧は、信号φあるいはから最も離れているＣ−
MOSスイツチ回路２４がオフする際に発生する
ものであり、このオフセツト電圧は前記した理由
により従来回路で発生する値よりも充分に小さな
ものとすることができる。 第４図は上記実施例回路のオフセツト電圧特性
を示す図である。この特性図は、各Ｎチヤネル
MOS FET１１〜１４および各ＰチヤネルMOS
FET１５〜１８のチヤネル幅Ｗとチヤネル長さ
Ｌの比率をそれぞれ50／10に設定した上であとの
条件は第２図の場合と同様に設定して、信号が
0V（低レベル）に立下つて各MOS FET１１〜１
４，１５〜１８がすべてオフした後の信号出力端
４における電圧変化を示したものである。 そして、第４図において、横軸には制御信号
φ4が5Vに立上つた（4が0Vに立下つた）後か
らの経過時間ｔ（ｎ sec）が、縦軸には信号出力
端４におけるVput（Ｖ）がそれぞれとられている。
この第４図から明らかなように、最後にＣ−
MOSスイツチ回路２４がオフする時のダイナミ
ツク期間経過後、信号出力端４における電圧Vput
には入力電圧2.5Vに対して約３ｍＶ以下のオフ
セツト電圧Vpsが発生しているのみである。そし
てこの３ｍＶという値は、同じ条件における従来
の約45ｍＶに対して1/15に低減されたものとなつ
ている。すなわち、信号入力端１と信号出力端４
との間に挿入されるスイツチ回路を構成する
MOS FETの素子寸法を従来回路と等しく設定
すれば、発生するオフセツト電圧の値は従来回路
よりも大幅に低減することができる。また、第５
図は前記各抵抗２５〜２８および２９〜３２によ
つて遅延されることによつて得られ、各MOS
FET１５〜１８および１１〜１４のゲート電極
に与えられる各信号φ1〜φ4、1〜4の波形例を
示すものであり、横軸には時間ｔ（ｎ sec）が、
縦軸には電圧Ｖ（Ｖ）がそれぞれとられている。 このように上記実施例によれば、信号入力端１
の信号を信号出力端４に伝達する場合には、両端
間に挿入されている４個のＣ−MOSスイツチ回
路２１〜２４をすべてオン状態にしているので、
両端間のオン抵抗値は４個のＣ−MOSスイツチ
回路２１〜２４のオン抵抗の並列値となり、この
値を極めて小さくすることができる。そしてさら
に、このオン抵抗の値は、信号入力端１と信号出
力端４との間に並列挿入されるＣ−MOSスイツ
チ回路の数を増加することによつて、いくらでも
小さくすることができる。 また、上記実施例回路において、最終的に発生
するオフセツト電圧は一番最後にオフするＣ−
MOSスイツチ回路２４でキヤンセルできないオ
フセツト電圧に相当し、このＣ−MOSスイツチ
回路２４を構成するＮチヤネルMOS FET１４
およびＰチヤネルMOS FET１８それぞれの素
子寸法は元々小さく、これらのMOS FET１４，
１８における前記フイードスルー効果による影響
も小さい。したがつて、この実施例回路で発生す
るオフセツト電圧の値も充分に小さくすることが
できる。そして上記オン抵抗およびオフセツト電
圧は共に、ＮチヤネルMOS FETおよびＰチヤ
ネルMOS FETに関して従来回路と同様のチヤ
ネル幅に設定する場合、信号入力端１と信号出力
端４との間に並列挿入されるＣ−MOSスイツチ
回路の数を増加する程、小さくすることができ
る。 第６図はこの発明の応用例回路の構成図であ
る。この回路は二つのアナログ信号Va，Vbの大
小を比較するチヨツパ形比較回路であり、一方の
アナログ信号Vaと結合キヤパシタ４１の一端と
の間に本願発明に係るMOS FETスイツチ回路
４２が挿入され、さらに他方のアナログ信号Vb
と上記結合キヤパシタ４１の一端との間に本願発
明に係るもう一つのMOS FETスイツチ回路４
３が挿入される。また、上記結合キヤパシタ４１
の他端には反転増幅回路４４の入力端が接続さ
れ、この反転増幅回路４４の入出力端間にはこの
増幅回路４４の動作点を設定するためのMOS
FET４５が接続される。 この回路は、最初にMOS FET４５をオンさ
せて反転増幅回路４４の入出力端間を短絡するこ
とによりその入力側電位をこの反転増幅回路４４
の反転しきい値電圧Vpに設定し、次にMOS
FET４５をオフしさらに一方のMOS FETスイ
ツチ回路４２をオンさせて結合キヤパシタ４１の
一端に一方のアナログ信号Vaを加え、次にMOS
FETスイツチ回路４２をオフし、今度は他方の
MOS FETスイツチ回路４３をオンさせて結合
キヤパシタ４１の一端に他方のアナログ信号Vb
を加え、このような操作によつて反転増幅回路４
４の入力側電位をVpからVp＋（Va−Vb）に変化
させ、変化後の電位を反転増幅回路４４で増幅す
ることによりVaとVbの比較を行なうものである。 このようなチヨツパ形比較回路をＡ／Ｄコンバ
ータに採用すると、たとえ入力信号Va，Vbの入
力インピーダンスが高くとも、前記した理由によ
り、高速かつ高精度特性を達成することができ
る。 第７図および第８図はそれぞれこの発明の他の
実施例に係るMOS FETスイツチ回路の構成図
である。前記第３図に示す実施例回路では、信号
φ，を順次遅延し各信号φ1〜φ4および1〜4
を得るための信号遅延手段が抵抗２５〜２８、２
９〜３２である場合について説明したが、第７図
に示す実施例回路では、信号遅延手段として抵抗
５１〜５８それぞれとコンデンサ６１〜６８それ
ぞれからなる遅延回路７１〜７８を用いるように
したものであり、さらに第８図に示す実施例回路
では、信号遅延手段として直列接続されたそれぞ
れ２個のインバータ８１と８２、８３と８４、８
５と８６、８７と８８、８９と９０、９１と９
２、９３と９４、９５と９６を用いるようにした
ものである。なお、第３図、第７図および第８図
の各実施例回路において、信号φ1〜φ4と信号1
〜4の遅延特性は必らずしも一致させる必要は
なく、またφ，を遅延してφ1，1を得るため
の抵抗２５，２９あるいは遅延回路７１，７５ま
たはそれぞれ２個のインバータ８１と８２および
８９と９０は必らずしも必要はなく、φ，をそ
のまま与えてもよい。 第９図および第１０図はそれぞれこの発明のさ
らに実施例に係るMOS FETスイツチ回路の構
成図である。前記第３図、第７図および第８図に
示す実施例回路では個々のスイツチ回路がチヤネ
ル幅の等しい並列接続された一対のＮチヤネル
MOS FETとＰチヤネルMOS FETとから構成
されている場合であつたが、第９図に示す実施例
回路では個々のスイツチ回路をＮチヤネルMOS
FETとこのＮチヤネルMOS FETのドレイン電
極（あるいはソース電極）にそのソース、ドレイ
ン両電極が接続されたチヤネル幅が半分のＮチヤ
ネルMOS FETとによつて構成するようにした
ものである。すなわち、第９図において４個のＮ
チヤネルMOS FET１０１〜１０４のソース電
極（あるいはドレイン電極）は共に信号入力端１
に接続され、さらにこれらMOS FET１０１〜
１０４のドレイン電極（あるいはソース電極）は
共に信号出力端４に接続される。また、上記
MOS FET１０１〜１０４のドレイン電極には、
これらMOS FET１０１〜１０４のチヤネル幅
の半分のチヤネル幅に設定されたＮチヤネル
MOS FET１０５〜１０８それぞれのソース、
ドレイン両電極が接続される。すなわち、上記
MOS FET１０１〜１０４それぞれとMOS
FET１０５〜１０８それぞれはスイツチ回路１
１１〜１１４を構成し、これら４個のスイツチ回
路１１１〜１１４は信号入力端１と信号出力端４
との間に並列挿入されている。 インバータ５および６は前記第３図に示す実施
例回路と同様に、信号から一対の制御信号φ，
φを作るためのものであり、このうち一方のイン
バータ５から出力される制御信号φは、前記した
ように単なる抵抗あるいは抵抗とコンデンサまた
は直列接続された２個のインバータ等からなる直
列接続された４個の遅延回路１１５〜１１８によ
つて順次遅延されるようになつていて、これら遅
延回路１１５〜１１８によつて順次遅延された信
号φ1〜φ4が上記スイツチ回路１１１〜１１４内
のＮチヤネルMOS FET１０５〜１０８のゲー
ト電極にそれぞれ供給される。同様に、上記他方
のインバータ６から出力される制御信号は直列
接続された４個の遅延回路１１９〜１２２によつ
て順次遅延されるようになつていて、これら遅延
回路１１９〜１２２によつて順次遅延された信号
φ1〜4が上記スイツチ回路１１１〜１１４内の
ＮチヤネルMOS FET１０１〜１０４のゲート
電極にそれぞれ供給される。 このような構成でなる回路では、信号入力端１
と信号出力端４との間に複数のスイツチ回路１１
１〜１１４を並列挿入することによつて信号伝達
時における両端間のオン抵抗値を小さくするとと
もに、MOS FET１０１〜１０４のドレイン電
極（あるいはソース電極）にチヤネル幅が半分に
設定されたMOS FET１０５〜１０８それぞれ
のソース、ドレイン両電極を接続し、MOS
FET１０５〜１０８のゲート電極にMOS FET
１０１〜１０４のゲート入力とは逆位相の制御信
号を与えることによつて個々のスイツチ回路１１
１〜１１４で逆位相のオフセツト電圧を発生さ
せ、これによつて各スイツチ回路１１１〜１１４
でのオフセツト電圧の発生を最小に押さえ、しか
も各スイツチ回路１１１〜１１４を順次オフさせ
ることによつて最終的に発生するオフセツト電圧
の値を小さくするようにしたものである。 また、第１０図に示す実施例回路は、上記第９
図の実施例回路内のＮチヤネルMOS FET１０
１〜１０８をＰチヤネルMOS FET２０１〜２
０８それぞれに置き替えて、各２個のＰチヤネル
MOS FETでスイツチ回路２１１〜２１４を構
成するようにしたものである。なお、この場合、
インバータ５には信号φが与えられ、さらに遅延
回路１１５〜１１８からは順次遅延された信号
１〜4が出力され、遅延回路１１９〜１２２から
は順次遅延された信号φ1〜φ4が出力される。 そして第９図および第１０図に示す実施例回路
において、前記第３図、第７図および第８図の各
実施例回路の場合と同様に、遅延回路１１５，１
１９は必らずしも必要はなく、φおよびをφ1
および1の代りに与えるようにしてもよい。 〔発明の効果〕 以上説明したようにこの発明によれば、オン抵
抗が低くかつオフセツト電圧も小さいMOS
FETスイツチ回路を提供することができる。
第１図は従来のMOS FETスイツチ回路の構
成図、第２図はそのオフセツト電圧特性図、第３
図はこの発明の一実施例の構成図、第４図はその
オフセツト電圧特性図、第５図は第３図に示す実
施例回路で用いられる信号の波形図、第６図はこ
の発明の応用例の構成図、第７図ないし第１０図
はそれぞれこの発明の他の実施例の構成図であ
る。 １……信号入力端、４……信号出力端、５，
６，８１〜９６……インバータ、７……電圧源、
８……負荷容量、１１〜１４，１０１〜１０８…
…ＮチヤネルMOS FET、１５〜１８，２０１
〜２０８……ＰチヤネルMOS FET、２１〜２
４……Ｃ−MOSスイツチ回路、２５〜３２，５
１〜５８……抵抗、４１……結合キヤパシタ、４
２，４３……MOS FETスイツチ回路、４４…
…反転増幅回路、４５……MOS FET、６１〜
６８……コンデンサ、７１〜７８，１１５〜１２
２……遅延回路、１１１〜１１４，２１１〜２１
４……スイツチ回路。
成図、第２図はそのオフセツト電圧特性図、第３
図はこの発明の一実施例の構成図、第４図はその
オフセツト電圧特性図、第５図は第３図に示す実
施例回路で用いられる信号の波形図、第６図はこ
の発明の応用例の構成図、第７図ないし第１０図
はそれぞれこの発明の他の実施例の構成図であ
る。 １……信号入力端、４……信号出力端、５，
６，８１〜９６……インバータ、７……電圧源、
８……負荷容量、１１〜１４，１０１〜１０８…
…ＮチヤネルMOS FET、１５〜１８，２０１
〜２０８……ＰチヤネルMOS FET、２１〜２
４……Ｃ−MOSスイツチ回路、２５〜３２，５
１〜５８……抵抗、４１……結合キヤパシタ、４
２，４３……MOS FETスイツチ回路、４４…
…反転増幅回路、４５……MOS FET、６１〜
６８……コンデンサ、７１〜７８，１１５〜１２
２……遅延回路、１１１〜１１４，２１１〜２１
４……スイツチ回路。
Claims (1)
- 【特許請求の範囲】 １ 互いにチヤネル型の異なる第１、第２の
MOS FETのドレイン電極どうしおよびソース
電極どうしを共通接続してなるスイツチ回路を信
号入力端と信号出力端との間に複数個並列挿入
し、これら複数個のスイツチ回路の第１のMOS
FETのゲート電極を各信号遅延手段を介して直
列に結合しこの結合の一端を一方の制御信号の入
力端とし、上記複数個のスイツチ回路の第２の
MOS FETのゲート電極を各信号遅延手段を介
して直列に結合しこの結合の一端を上記制御信号
と逆相の他方の制御信号の入力端としたことを特
徴とするMOS FETスイツチ回路。 ２ 第１のMOS FETおよびこの第１のMOS
FETのドレイン電極またはソース電極にソース、
ドレイン両電極が接続される第１のMOS FET
と同一チヤネル型の第２のMOS FETとからな
るスイツチ回路を信号入力端と信号出力端との間
に複数個並列挿入し、これら複数個のスイツチ回
路の第１のMOS FETのゲート電極を各信号遅
延手段を介して直列に結合しこの結合の一端を一
方の制御信号の入力端とし、上記複数個のスイツ
チ回路の第２のMOS FETのゲート電極を各信
号遅延手段を介して直列に結合しこの結合の一端
を上記制御信号と逆相の他方の制御信号の入力端
としたことを特徴とするMOS FETスイツチ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961482A JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961482A JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146131A JPS58146131A (ja) | 1983-08-31 |
| JPH0161263B2 true JPH0161263B2 (ja) | 1989-12-27 |
Family
ID=12280945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2961482A Granted JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146131A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949018A (ja) * | 1982-09-13 | 1984-03-21 | Sanyo Electric Co Ltd | アナログスイツチ回路 |
| JPS60163532A (ja) * | 1984-02-03 | 1985-08-26 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路用大電流制御回路 |
| JPS61214815A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | アナログスイツチ |
| JPH0740664B2 (ja) * | 1985-05-31 | 1995-05-01 | セイコーエプソン株式会社 | 出力バツフア回路 |
| JP2662955B2 (ja) * | 1987-09-14 | 1997-10-15 | セイコーエプソン株式会社 | デジタル・アナログ変換回路 |
| JP2006275178A (ja) * | 2005-03-29 | 2006-10-12 | Sanden Corp | 電磁クラッチ |
| JP5700697B2 (ja) * | 2012-04-25 | 2015-04-15 | 旭化成エレクトロニクス株式会社 | デジタル・アナログ変換器 |
-
1982
- 1982-02-25 JP JP2961482A patent/JPS58146131A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58146131A (ja) | 1983-08-31 |
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