JPS60163532A - Ｍｏｓ集積回路用大電流制御回路 - Google Patents
Ｍｏｓ集積回路用大電流制御回路Info
- Publication number
- JPS60163532A JPS60163532A JP1871384A JP1871384A JPS60163532A JP S60163532 A JPS60163532 A JP S60163532A JP 1871384 A JP1871384 A JP 1871384A JP 1871384 A JP1871384 A JP 1871384A JP S60163532 A JPS60163532 A JP S60163532A
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- JP
- Japan
- Prior art keywords
- circuit
- current
- signal
- control circuit
- trs
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＥｉ集積回路用大電流制御回路に関するも
のである。
のである。
一般に、トランジスタを用いて大電流をオン。
オフする場合、トランジスタのスイッチングヌピードが
速いと、スイッチング時に大きなヌパイクが発生し、出
力トランジスタがとｎにより破壊されてしまうという問
題が生じる。この問題を解決するため、電流制御用トラ
ンジスタの耐圧を高（することが考えらｎるが、このよ
うな高耐圧用トランジスタはチップサイズ管大型化する
という不具合いを有している。
速いと、スイッチング時に大きなヌパイクが発生し、出
力トランジスタがとｎにより破壊されてしまうという問
題が生じる。この問題を解決するため、電流制御用トラ
ンジスタの耐圧を高（することが考えらｎるが、このよ
うな高耐圧用トランジスタはチップサイズ管大型化する
という不具合いを有している。
本発明の目的は、従って、大電流のスイッチング時にヌ
バイクが発生するのを有効に抑制することができ、高耐
圧トランジスタを使用しないで大電流のスイッチングを
行なうことができるＭＯ８集積回路用大電流制御回路を
提供することにある。本発明の構成は、少なくとも２つ
以上のスイッチング用ＭＯ８）う／ジヌタが並列接続さ
ｎて成る第１回路と、所定の制御信号に応答して作動し
、上記ＭＯ８）う／ジヌタが所定の時間遅れをもって順
次ＯＮするように上記ＭＯＥｉ ）ランジスタに夫々パ
イ了ヌ電圧を与える第２回路とを備え、第１及び第２回
路がＭＯ８集積回路として１つのチップ上に形成されて
いる点に特徴を有する。
バイクが発生するのを有効に抑制することができ、高耐
圧トランジスタを使用しないで大電流のスイッチングを
行なうことができるＭＯ８集積回路用大電流制御回路を
提供することにある。本発明の構成は、少なくとも２つ
以上のスイッチング用ＭＯ８）う／ジヌタが並列接続さ
ｎて成る第１回路と、所定の制御信号に応答して作動し
、上記ＭＯ８）う／ジヌタが所定の時間遅れをもって順
次ＯＮするように上記ＭＯＥｉ ）ランジスタに夫々パ
イ了ヌ電圧を与える第２回路とを備え、第１及び第２回
路がＭＯ８集積回路として１つのチップ上に形成されて
いる点に特徴を有する。
以下、図示の実施例により本発明の詳細な説明する。
第１図には、本発明による電流制御回路を用いたＭＯ８
集積回路の一実施例が示さｎている。ＭＯＳ集積回路１
は、ＭＯＳロジック回路２がらの出力信号Ｓが高レベル
となった場合に、ＭＯＳ集積回路１の外部に接続さｎた
負荷３に電源ＶＤ噌１ら電流を流すように構成さｎてお
り、ＭＯＳ集積回路１は、出力信号Ｓに応答して作動す
る電流制御回路４を備えている。
集積回路の一実施例が示さｎている。ＭＯＳ集積回路１
は、ＭＯＳロジック回路２がらの出力信号Ｓが高レベル
となった場合に、ＭＯＳ集積回路１の外部に接続さｎた
負荷３に電源ＶＤ噌１ら電流を流すように構成さｎてお
り、ＭＯＳ集積回路１は、出力信号Ｓに応答して作動す
る電流制御回路４を備えている。
電流制御回路４は、負荷３に流ｎる電流をオン、オフす
るためのトランジスタスイッチ回路５と、出力信号日に
応答して作動し、トランジスタスイッチ回路５を駆動す
るための信号を出力する駆動制御回路６とから成ってい
る。トランジスタスイッチ回路５は、比較的小電流容量
のＭＯＥ＋ヌイツチ／グ出力トランジスタ５番が、各ド
レイン電極及びソース電極が相互に接続さｎることによ
って並列接続さｎて成り、各ソース電極がアースさｎる
と共に、各ドレイン電極は、端子７を介して、一端が電
源十Ｖｎｏに接続さしている負荷３の他端に接続さｎて
いる。従って、負荷３に流ｎる電流は、各トランジスタ
５１乃至５４に分流さｎることになる。
るためのトランジスタスイッチ回路５と、出力信号日に
応答して作動し、トランジスタスイッチ回路５を駆動す
るための信号を出力する駆動制御回路６とから成ってい
る。トランジスタスイッチ回路５は、比較的小電流容量
のＭＯＥ＋ヌイツチ／グ出力トランジスタ５番が、各ド
レイン電極及びソース電極が相互に接続さｎることによ
って並列接続さｎて成り、各ソース電極がアースさｎる
と共に、各ドレイン電極は、端子７を介して、一端が電
源十Ｖｎｏに接続さしている負荷３の他端に接続さｎて
いる。従って、負荷３に流ｎる電流は、各トランジスタ
５１乃至５４に分流さｎることになる。
駆動制御回路６は、出力信号Ｓのレベルが「０」から「
１」に変化した場合に、各出力トランジスタ５．乃至５
４を、所定の時間差をもって順次オン状態とするための
回路であり、抵抗器Ｒとコンチン−１３−６とが図示の
如く接続さ扛て成っている。従って、各コンデンサの両
端に生じる制御電圧ｖ１ ｅ ■宜ｐ ｖｍ ｔ ７番
は、第２図に示すように、時刻１＝０において出力信号
Ｓのレベルが「０」から「１」に変化すると、抵抗器Ｒ
とコンデンサＣとの値によって定まる所定の時間遅扛を
もって立上る。制御電圧ｖｌ乃至Ｖ、は、夫々、出力ト
ランジスタ５１乃至５番の各ゲートに印加さｎている。
１」に変化した場合に、各出力トランジスタ５．乃至５
４を、所定の時間差をもって順次オン状態とするための
回路であり、抵抗器Ｒとコンチン−１３−６とが図示の
如く接続さ扛て成っている。従って、各コンデンサの両
端に生じる制御電圧ｖ１ ｅ ■宜ｐ ｖｍ ｔ ７番
は、第２図に示すように、時刻１＝０において出力信号
Ｓのレベルが「０」から「１」に変化すると、抵抗器Ｒ
とコンデンサＣとの値によって定まる所定の時間遅扛を
もって立上る。制御電圧ｖｌ乃至Ｖ、は、夫々、出力ト
ランジスタ５１乃至５番の各ゲートに印加さｎている。
次に、第１図に示した回路の動作を第２図を参照しなが
ら説明する。
ら説明する。
駆動制御回路６は、上述の如く構成されているので、制
御電圧■１ ｓ ｖｍ ｅ Ｖｌ ｅ Ｖ４は、夫々、
時刻’１ ＊’ｌ ｐｔａ ｅｔ番において、各トラン
ジスタがオンするに充分なレベルに達することとなフ、
従って、時刻’１ ｐｔａ ＃’３ ＃ｅ４において、
夫々、トランジスタ５□ 、５１ｙ５１ｙ５４がオンと
なる。即ち、出力信号日のレベルが「０」から「１」に
変化すると、出力トランジスタ５１乃至５４は、所定の
時間間隔をおいて次々とオンとなる。
御電圧■１ ｓ ｖｍ ｅ Ｖｌ ｅ Ｖ４は、夫々、
時刻’１ ＊’ｌ ｐｔａ ｅｔ番において、各トラン
ジスタがオンするに充分なレベルに達することとなフ、
従って、時刻’１ ｐｔａ ＃’３ ＃ｅ４において、
夫々、トランジスタ５□ 、５１ｙ５１ｙ５４がオンと
なる。即ち、出力信号日のレベルが「０」から「１」に
変化すると、出力トランジスタ５１乃至５４は、所定の
時間間隔をおいて次々とオンとなる。
この結果、各トランジスタには、負荷３の要求する電流
の１／４の電流が次々に流れ、１＝１゜においてトラン
ジスタ５４がオンすることにより、負荷３に所望の大き
さの電流が流しることになる。このように、各トランジ
スタによって受け持たしている電流が小さく設定しであ
るので、各トランジスタがオ／した時に生じる各スパイ
クは小さくて済み、且つ各スパイクは位相がず牡るので
、トランジスタスイッチ回路５において生じるスパイク
電圧は、従来に比べて極めて小さく抑えることができる
。
の１／４の電流が次々に流れ、１＝１゜においてトラン
ジスタ５４がオンすることにより、負荷３に所望の大き
さの電流が流しることになる。このように、各トランジ
スタによって受け持たしている電流が小さく設定しであ
るので、各トランジスタがオ／した時に生じる各スパイ
クは小さくて済み、且つ各スパイクは位相がず牡るので
、トランジスタスイッチ回路５において生じるスパイク
電圧は、従来に比べて極めて小さく抑えることができる
。
上記実施例では、トランジスタスイッチ回路５を構成す
る出力トランジスタは４つとしたが、出力トランジスタ
の容量、必要な負荷電流によって、その数を適宜に選ぶ
ことができる。また、各トランジスタをオンとする時間
間隔も、Ｒ，Ｏの値を適宜選択して、スパイク電圧が所
定値以下となり、且つなるべ（短かい時間のうちに全て
のトランジスタがオンとなるよりに定めるのが好ましい
。本発明によれば、上述の如く、負荷電流のヌイツチン
グを、並列接続された小容量のＭＯ８出方トランジスタ
を用いて行ない、且つ、こｎらの出力トランジスタを、
順次オンとするように作動させる講、成としたので、小
容量のトランジスタで大きな電流の制御を行なうことが
でき、トランジスタのオン、オフ時に生じるスパイク電
圧も小さくて済むので、大電流、高耐圧のトランジスタ
を用いる必要がない。従って、チップサイズの小型化を
図ることができ、小型で高性能の電流制御回路を実現す
ることができる。
る出力トランジスタは４つとしたが、出力トランジスタ
の容量、必要な負荷電流によって、その数を適宜に選ぶ
ことができる。また、各トランジスタをオンとする時間
間隔も、Ｒ，Ｏの値を適宜選択して、スパイク電圧が所
定値以下となり、且つなるべ（短かい時間のうちに全て
のトランジスタがオンとなるよりに定めるのが好ましい
。本発明によれば、上述の如く、負荷電流のヌイツチン
グを、並列接続された小容量のＭＯ８出方トランジスタ
を用いて行ない、且つ、こｎらの出力トランジスタを、
順次オンとするように作動させる講、成としたので、小
容量のトランジスタで大きな電流の制御を行なうことが
でき、トランジスタのオン、オフ時に生じるスパイク電
圧も小さくて済むので、大電流、高耐圧のトランジスタ
を用いる必要がない。従って、チップサイズの小型化を
図ることができ、小型で高性能の電流制御回路を実現す
ることができる。
第１図は本発明による電流制御回路の一実施例を示す回
路図、第２図は第１図に示した回路の動作を説明するた
めの作動説明のための波形図である。 １、、ＭＯ日集積回路 ２、。ＭＯ日ロジック回路 ３゜。負荷 ４゜。電流制御回路 ５、、トランジヌタヌイツチ回路 ５、〜５． 、、ＭＯＳヌイツチング出カドランジスタ ロ０．．駆動制御回路 Ｓｏ、出力信号 ７１〜７番 ０．制御電圧 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 ′＼し ￥ｙＩ図 ＋Ｖｔ＋ｎ 第２図
路図、第２図は第１図に示した回路の動作を説明するた
めの作動説明のための波形図である。 １、、ＭＯ日集積回路 ２、。ＭＯ日ロジック回路 ３゜。負荷 ４゜。電流制御回路 ５、、トランジヌタヌイツチ回路 ５、〜５． 、、ＭＯＳヌイツチング出カドランジスタ ロ０．．駆動制御回路 Ｓｏ、出力信号 ７１〜７番 ０．制御電圧 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 最 上 務 ′＼し ￥ｙＩ図 ＋Ｖｔ＋ｎ 第２図
Claims (1)
- 少なくとも２つ以上のスイッチング用ＭＯ８）ランジヌ
タが並列接続さして成る第１回路と、所定の制御信号に
応答して作動し前記ＭＯＥ＋）う／ジヌタが所定の時間
遅ｎをもって順次オンするように前記ＭＯ８トランジス
タに夫々制御電圧を与える第２回路とを備え、前記第１
及び第２回路がＭＯ日集積回路として１つのチップ上に
形成さｎていることを特徴とするＭＯ８集積回路用大電
流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1871384A JPS60163532A (ja) | 1984-02-03 | 1984-02-03 | Ｍｏｓ集積回路用大電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1871384A JPS60163532A (ja) | 1984-02-03 | 1984-02-03 | Ｍｏｓ集積回路用大電流制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60163532A true JPS60163532A (ja) | 1985-08-26 |
Family
ID=11979292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1871384A Pending JPS60163532A (ja) | 1984-02-03 | 1984-02-03 | Ｍｏｓ集積回路用大電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60163532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977341A (en) * | 1986-08-29 | 1990-12-11 | Texas Instruments, Inc. | Integrated circuit to reduce switching noise |
| CN100356692C (zh) * | 2003-11-27 | 2007-12-19 | 因芬尼昂技术股份公司 | 延迟后开启电负荷的电路及方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1984
- 1984-02-03 JP JP1871384A patent/JPS60163532A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4977341A (en) * | 1986-08-29 | 1990-12-11 | Texas Instruments, Inc. | Integrated circuit to reduce switching noise |
| CN100356692C (zh) * | 2003-11-27 | 2007-12-19 | 因芬尼昂技术股份公司 | 延迟后开启电负荷的电路及方法 |
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