JPS61237512A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS61237512A JPS61237512A JP60077833A JP7783385A JPS61237512A JP S61237512 A JPS61237512 A JP S61237512A JP 60077833 A JP60077833 A JP 60077833A JP 7783385 A JP7783385 A JP 7783385A JP S61237512 A JPS61237512 A JP S61237512A
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- JP
- Japan
- Prior art keywords
- misfets
- transfer gate
- circuit
- delay time
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタ（以下、Ｍ
ＩＳ・ＦＥＴと略す）により構成される半導体集積回路
（以下、ＩＣと略す）に関し、特に遅延回路を有したＩ
Ｃに関する０ 〔従来の技術〕 従来、ＩＣに使われている遅延回路の一例の回路図を第
２図に示す０以下にこの第２図を用いて説明する。ＭＩ
Ｄ−ＦＥＴに依シ構成されるインバータ１１と１４との
従属接続の接続点にＭＩＳ構造のコンデンサ１３が接続
されている。コンデンサ１３の容量をＣとし、インバー
タ１１０オン抵抗をＲとして、第２図の等価回路を第３
図に表わす。インバータ１１は抵抗１５．１９とスイッ
チ１６．１７との直列回路として表わすことができ、こ
れらインバータ１１と１４との接続点１２に容量Ｃをも
つコンデンサ１３が接続されている。
ＩＳ・ＦＥＴと略す）により構成される半導体集積回路
（以下、ＩＣと略す）に関し、特に遅延回路を有したＩ
Ｃに関する０ 〔従来の技術〕 従来、ＩＣに使われている遅延回路の一例の回路図を第
２図に示す０以下にこの第２図を用いて説明する。ＭＩ
Ｄ−ＦＥＴに依シ構成されるインバータ１１と１４との
従属接続の接続点にＭＩＳ構造のコンデンサ１３が接続
されている。コンデンサ１３の容量をＣとし、インバー
タ１１０オン抵抗をＲとして、第２図の等価回路を第３
図に表わす。インバータ１１は抵抗１５．１９とスイッ
チ１６．１７との直列回路として表わすことができ、こ
れらインバータ１１と１４との接続点１２に容量Ｃをも
つコンデンサ１３が接続されている。
インバータ１１のオン抵抗几は抵抗１５と１９と罠対応
している。この回路で得られる遅延時間Ｔはコンデンサ
１３の容ｔＣと抵抗１５．１９の抵抗値几との時定数に
より決定され、充電時定数はコンデンサ１３の８１ｋＣ
と抵抗１５の抵抗値との積、放電時定数はコンデンサ１
３の容１ｉｌＣと抵抗１９の抵抗値との積となる。
している。この回路で得られる遅延時間Ｔはコンデンサ
１３の容ｔＣと抵抗１５．１９の抵抗値几との時定数に
より決定され、充電時定数はコンデンサ１３の８１ｋＣ
と抵抗１５の抵抗値との積、放電時定数はコンデンサ１
３の容１ｉｌＣと抵抗１９の抵抗値との積となる。
かかる従来のＩＣの遅延回路の遅延時間Ｔは、マスクパ
ターン設計時に設定された各素子の構造にもとづくオン
抵抗の抵抗値とコンデンサの容量値とによシー義的に定
められ、一度完成したＩＣ上での遅延時間Ｔの変更はで
きなかった。
ターン設計時に設定された各素子の構造にもとづくオン
抵抗の抵抗値とコンデンサの容量値とによシー義的に定
められ、一度完成したＩＣ上での遅延時間Ｔの変更はで
きなかった。
従がって、本発明の目的は、完成したＩＣ上の遅延回路
の遅延時間を任意に変更・調節できるＩＣを提供するこ
とである。
の遅延時間を任意に変更・調節できるＩＣを提供するこ
とである。
本発明の遅延回路はコンデンサの容量値を任意に変更さ
せ、遅延時間を調節できる様にしたもので、インバータ
の出力部に複数のコンデンサを各々トランスファーゲー
トを介して並列に接続し。
せ、遅延時間を調節できる様にしたもので、インバータ
の出力部に複数のコンデンサを各々トランスファーゲー
トを介して並列に接続し。
各々のトランスファーゲートのオン・オフ状態を任意に
制（財）することにより、遅延時間の変更を完成したＩ
Ｃ上でも可能にしたものである。
制（財）することにより、遅延時間の変更を完成したＩ
Ｃ上でも可能にしたものである。
次に、本発明について図面を参照して説明する。
第１図は不発明の一実施例である。Ｍ Ｉ Ｓ −ＦＥ
Ｔで構成されるインバータ１と２との接続点３と接地電
位点との間にＭＬＳ−ＦＥＴ４．５．６で構５２される
トランスファーゲートと、各トランスファーゲート九百
列に接続されるコンデンサ７゜８．９が接続されている
。トランスファーゲートを構成する各ＭＩＳ−ＦＥＴ４
．５．６の各ケートには制御回路１０からゲート電圧が
与えられており、必要な遅延時間罠見合う容量を得るの
に必要なＭＩＳ−ＦＥＴ４．５．６が導通せしめられて
いる。本実施例ではコンデンサ７．８．９はＭＩｓコン
デンサとして形成されている０このように、接続点３に
接続されるコンデンサの数、すなわち容量値は劃−回路
１０によってオンせしめられるＭＩＳ−ＦＥＴ４．５．
６の数によって調節できるので、ＩＣを完成させた後で
も任意に調節することができる。
Ｔで構成されるインバータ１と２との接続点３と接地電
位点との間にＭＬＳ−ＦＥＴ４．５．６で構５２される
トランスファーゲートと、各トランスファーゲート九百
列に接続されるコンデンサ７゜８．９が接続されている
。トランスファーゲートを構成する各ＭＩＳ−ＦＥＴ４
．５．６の各ケートには制御回路１０からゲート電圧が
与えられており、必要な遅延時間罠見合う容量を得るの
に必要なＭＩＳ−ＦＥＴ４．５．６が導通せしめられて
いる。本実施例ではコンデンサ７．８．９はＭＩｓコン
デンサとして形成されている０このように、接続点３に
接続されるコンデンサの数、すなわち容量値は劃−回路
１０によってオンせしめられるＭＩＳ−ＦＥＴ４．５．
６の数によって調節できるので、ＩＣを完成させた後で
も任意に調節することができる。
以上説明したように１本発明は半導体集積回路の仕様に
合わせて劃−回路を操作する事に依り、半導体集積回路
の完成後でも必要な遅延時間を任意に得ることができる
。
合わせて劃−回路を操作する事に依り、半導体集積回路
の完成後でも必要な遅延時間を任意に得ることができる
。
第１図は本発明の一実施例を示すプロ、り図、第２図は
従来のアナログ遅延回路の一例を示すブロック図、第３
図は第２図の等価回路図であるＯｌ・・・・・インバー
タ、２・・・・・・インバータ、３・・・・・・接続点
、４・・−・・ＭＩＳ−ＦＥＴ、５・・・・・・ＭＩＳ
−ＦＥＴ、６・・・・・・ＭＩＳ−ＦＥＴ、７ ・・・
・コンデンサー、８・・・・・コンデンサー、９・・・
・・コンデンサー。 ｌＯ・・・・・制−回路、１１・・・・・インバータ、
１２・・・・・・接続点、１３ ・・・・・コンデンサ
ー％ １４・・・・・・インバータ、１５ ・・・・・
抵抗、１６・・・・・スイッチ、１８・・・・・・スイ
ッチ、１９・・・・・・抵抗。 Ｉ １ 第 Ｉ 図 工 笛２図
従来のアナログ遅延回路の一例を示すブロック図、第３
図は第２図の等価回路図であるＯｌ・・・・・インバー
タ、２・・・・・・インバータ、３・・・・・・接続点
、４・・−・・ＭＩＳ−ＦＥＴ、５・・・・・・ＭＩＳ
−ＦＥＴ、６・・・・・・ＭＩＳ−ＦＥＴ、７ ・・・
・コンデンサー、８・・・・・コンデンサー、９・・・
・・コンデンサー。 ｌＯ・・・・・制−回路、１１・・・・・インバータ、
１２・・・・・・接続点、１３ ・・・・・コンデンサ
ー％ １４・・・・・・インバータ、１５ ・・・・・
抵抗、１６・・・・・スイッチ、１８・・・・・・スイ
ッチ、１９・・・・・・抵抗。 Ｉ １ 第 Ｉ 図 工 笛２図
Claims (1)
- 同一半導体基板上に、駆動回路と該駆動回路の出力部に
並列に複数個接続されたスイッチング素子と容量素子と
の直列接続回路と、前記スイッチング素子のオン・オフ
を制御する制御回路とを有する事を特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077833A JPS61237512A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60077833A JPS61237512A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237512A true JPS61237512A (ja) | 1986-10-22 |
Family
ID=13645041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60077833A Pending JPS61237512A (ja) | 1985-04-12 | 1985-04-12 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237512A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| WO1998039846A3 (en) * | 1997-03-05 | 1998-12-03 | Micron Technology Inc | Delay-locked loop with binary-coupled capacitor |
| EP0777232A3 (en) * | 1995-11-29 | 1999-08-04 | Texas Instruments Incorporated | Programmable time delay in or relating to semiconductor memories |
| US6501307B1 (en) * | 2001-11-12 | 2002-12-31 | Pericom Semiconductor Corp. | Spread-spectrum clock buffer/driver that modulates clock period by switching loads |
| JP2006352826A (ja) * | 2005-06-17 | 2006-12-28 | Asahi Kasei Microsystems Kk | 遅延回路 |
-
1985
- 1985-04-12 JP JP60077833A patent/JPS61237512A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0777232A3 (en) * | 1995-11-29 | 1999-08-04 | Texas Instruments Incorporated | Programmable time delay in or relating to semiconductor memories |
| US5731725A (en) * | 1995-12-15 | 1998-03-24 | Unisys Corporation | Precision delay circuit |
| WO1998039846A3 (en) * | 1997-03-05 | 1998-12-03 | Micron Technology Inc | Delay-locked loop with binary-coupled capacitor |
| US6501307B1 (en) * | 2001-11-12 | 2002-12-31 | Pericom Semiconductor Corp. | Spread-spectrum clock buffer/driver that modulates clock period by switching loads |
| JP2006352826A (ja) * | 2005-06-17 | 2006-12-28 | Asahi Kasei Microsystems Kk | 遅延回路 |
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