JPS6223924B2 - - Google Patents
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- JPS6223924B2 JPS6223924B2 JP56021082A JP2108281A JPS6223924B2 JP S6223924 B2 JPS6223924 B2 JP S6223924B2 JP 56021082 A JP56021082 A JP 56021082A JP 2108281 A JP2108281 A JP 2108281A JP S6223924 B2 JPS6223924 B2 JP S6223924B2
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- JP
- Japan
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- transistor
- potential
- output
- level
- node
- Prior art date
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- Expired
Links
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置にかかり、とくに絶縁ゲー
ト電界効果トランジスタを有する半導体装置に関
するものである。
ト電界効果トランジスタを有する半導体装置に関
するものである。
現在、電卓，マイクロコンピユータ，時計等の
表示は低電圧化が進み、かつ液晶表示が主流にな
つている。液晶の表示方法は、コモン信号とセグ
メント信号によつて構成され、各信号レベルは２
レベル，４レベル等その表示，桁数に応じて分類
されている。つまり、電源電圧と接地電位以外に
その中間電位が必要となり、ある中間レベル信号
を出力する場合その駆動トランジスタが必然的に
バツクゲートバイアスされてしまうため、出力の
立ち上り及び立ち下りのスピードが著しく低下し
てしまう欠点がある。この従来の欠点を第１図及
び第２図を用いて説明する。
表示は低電圧化が進み、かつ液晶表示が主流にな
つている。液晶の表示方法は、コモン信号とセグ
メント信号によつて構成され、各信号レベルは２
レベル，４レベル等その表示，桁数に応じて分類
されている。つまり、電源電圧と接地電位以外に
その中間電位が必要となり、ある中間レベル信号
を出力する場合その駆動トランジスタが必然的に
バツクゲートバイアスされてしまうため、出力の
立ち上り及び立ち下りのスピードが著しく低下し
てしまう欠点がある。この従来の欠点を第１図及
び第２図を用いて説明する。
第１図は、従来の絶縁ゲート電界効果トランジ
スタ（IGFET）による４レベルを発生する半導
体装置の回路図を示したものであり、第２図は、
その出力に関するタイミングチヤートを示したも
のである。電源V4とV1との間に、熱拡散又はイ
オン注入等の方法を用いて作つた同一抵抗値の抵
抗R1，R2，R3を直列に接続する事により、節点
１８の電位V3は2/3（V4−V1）、又、節点１９の
電位V2は1/3（V4−V1）になる。
スタ（IGFET）による４レベルを発生する半導
体装置の回路図を示したものであり、第２図は、
その出力に関するタイミングチヤートを示したも
のである。電源V4とV1との間に、熱拡散又はイ
オン注入等の方法を用いて作つた同一抵抗値の抵
抗R1，R2，R3を直列に接続する事により、節点
１８の電位V3は2/3（V4−V1）、又、節点１９の
電位V2は1/3（V4−V1）になる。
ここで、この抵抗値はV4−V1間に流れる電流
を小さくする為に、一般にかなりの高抵抗であ
る。そして、これにより４レベルを確保すること
ができる。このようにして、抵抗分割で設定され
た電位のうち、ＮチヤンネルIGFET９，１０で
節点５にV3，V4を、又、ＰチヤンネルIGFET１
５，１６で節点６にV1，V2の各電位を入力１に
より選択して出力し、さらに入力２によりＮチヤ
ンネルIGFET１１及びＰチヤンネルIGFET１７
のどちらか一方を選択する事により、出力３に
V1，V2，V3，V4の４レベルのうちの任意のレベ
ルを出力する。ここで問題になるのは、出力３が
V4レベルからV2レベルに変化する場合、Ｎチヤ
ンネルIGFET１１がオン状態よりオフ状態にな
り、ＰチヤンネルIGFET１７がオフ状態よりオ
ン状態になるが、この時、節点５はV4レベルの
ままになり、節点６はすでにV2レベルになつて
いることである。つまり、ＰチヤンネルIGFET
１７がオン状態になる時、ＰチヤンネルIGFET
１７の基板電位はV1の為に、すでにバツクゲー
トバイアスされた状態にあり、しきい値電圧ＶT
はΔＶT分上がつてＰチヤンネルIGFET１７の駆
動能力は著しく低下し、第２図に示すＡの部分の
スピードが著しく低下する。この為、他の切り換
えスピードに対してＡ部の切り換えスピードが著
しくおそくなつてしまう欠点が生じる。
を小さくする為に、一般にかなりの高抵抗であ
る。そして、これにより４レベルを確保すること
ができる。このようにして、抵抗分割で設定され
た電位のうち、ＮチヤンネルIGFET９，１０で
節点５にV3，V4を、又、ＰチヤンネルIGFET１
５，１６で節点６にV1，V2の各電位を入力１に
より選択して出力し、さらに入力２によりＮチヤ
ンネルIGFET１１及びＰチヤンネルIGFET１７
のどちらか一方を選択する事により、出力３に
V1，V2，V3，V4の４レベルのうちの任意のレベ
ルを出力する。ここで問題になるのは、出力３が
V4レベルからV2レベルに変化する場合、Ｎチヤ
ンネルIGFET１１がオン状態よりオフ状態にな
り、ＰチヤンネルIGFET１７がオフ状態よりオ
ン状態になるが、この時、節点５はV4レベルの
ままになり、節点６はすでにV2レベルになつて
いることである。つまり、ＰチヤンネルIGFET
１７がオン状態になる時、ＰチヤンネルIGFET
１７の基板電位はV1の為に、すでにバツクゲー
トバイアスされた状態にあり、しきい値電圧ＶT
はΔＶT分上がつてＰチヤンネルIGFET１７の駆
動能力は著しく低下し、第２図に示すＡの部分の
スピードが著しく低下する。この為、他の切り換
えスピードに対してＡ部の切り換えスピードが著
しくおそくなつてしまう欠点が生じる。
本発明の目的は、この前記せる欠点を改善した
半導体装置を提供しようとするものである。
半導体装置を提供しようとするものである。
本発明の特徴は、ソースと基板との間がバツク
ゲートバイアスされる電圧がそのソースおよび基
板に印加される絶縁ゲート電界効果トランジスタ
を含む半導体装置において、少なくともこの絶縁
ゲート電界効果トランジスタがオフ状態からオン
状態へ遷移する間は、このトランジスタのソース
に、ソースと基板との間がバツクゲートバイアス
されない電圧を印加する半導体装置にある。
ゲートバイアスされる電圧がそのソースおよび基
板に印加される絶縁ゲート電界効果トランジスタ
を含む半導体装置において、少なくともこの絶縁
ゲート電界効果トランジスタがオフ状態からオン
状態へ遷移する間は、このトランジスタのソース
に、ソースと基板との間がバツクゲートバイアス
されない電圧を印加する半導体装置にある。
例えば、このIGFETがバツクゲートバイアス
される電位を出力する第１のトランジスタの出力
側に、このIGFETがバツクゲートバイアスされ
ない電位を出力する第２のトランジスタの出力側
が接続され、バツクゲートバイアスされる電位を
出力する第２のトランジスタの出力にこの
IGFETがバツクゲートバイアスされた電位が出
力される時に、その電位の出力期間の1/100以下
の期間、IGFETがバツクゲートバイアスされな
い電位を出力する第２のトランジスタにより、
IGFETのソース電位が基板と同電位になる半導
体装置にある。
される電位を出力する第１のトランジスタの出力
側に、このIGFETがバツクゲートバイアスされ
ない電位を出力する第２のトランジスタの出力側
が接続され、バツクゲートバイアスされる電位を
出力する第２のトランジスタの出力にこの
IGFETがバツクゲートバイアスされた電位が出
力される時に、その電位の出力期間の1/100以下
の期間、IGFETがバツクゲートバイアスされな
い電位を出力する第２のトランジスタにより、
IGFETのソース電位が基板と同電位になる半導
体装置にある。
本発明によれば、中間レベル信号を出力するス
イツチング時に、その出力トランジスタがバツク
ゲートバイアスされることがなくなり、スイツチ
ングスピードの低下がない半導体装置が実現でき
る。
イツチング時に、その出力トランジスタがバツク
ゲートバイアスされることがなくなり、スイツチ
ングスピードの低下がない半導体装置が実現でき
る。
以下、本発明の一実施例を図面と共に詳細に説
明する。第３図に本発明の一実施例の半導体装置
の回路図を、第４図にそのタイミングチヤートを
示す。
明する。第３図に本発明の一実施例の半導体装置
の回路図を、第４図にそのタイミングチヤートを
示す。
第３図において、静的な基本動作は第１図に示
された従来例と同様であるが、節点２６とV1と
の間にＰチヤンネルIGFET３６をＰチヤンネル
IGFET３４，３５に並列に接続し、Ｐチヤンネ
ルIGFET３６のゲート入力２２に入力２０，２
１の切り換え時にＰチヤンネルIGFET３６がオ
ン信号を10μsec程度の幅で入力する。これによ
り節点２６の電位は、入力２０，２１の切り換え
時に強制的にV1レベルにされる。この為、出力
２３がV4レベルよりV2レベルに変化する時、節
点２６がV1レベルになつているので、Ｐチヤン
ネルIGFET３８は逆バイアスされず、したがつ
て高速で出力２３はV4レベルよりV1レベルに変
化する。そして、５μsec程度おくれてＰチヤン
ネルIGFET３６がオフになり、節点２６はＰチ
ヤンネルIGFET３４がオンしている為、V2レベ
ルに変化し、それに順じて出力２３もV2レベル
にV1レベルより変化する。そして、この時は出
力２３がV1レベルにある為、出力２３がV4レベ
ルにあつた時より逆バイアスされる度合がはるか
に小さく、出力がV2レベルになるスピードは、
第１図に示した回路の1/2乃至1/3になり、他のレ
ベルを出力するスピードとほぼ同程度まで改善さ
れる。
された従来例と同様であるが、節点２６とV1と
の間にＰチヤンネルIGFET３６をＰチヤンネル
IGFET３４，３５に並列に接続し、Ｐチヤンネ
ルIGFET３６のゲート入力２２に入力２０，２
１の切り換え時にＰチヤンネルIGFET３６がオ
ン信号を10μsec程度の幅で入力する。これによ
り節点２６の電位は、入力２０，２１の切り換え
時に強制的にV1レベルにされる。この為、出力
２３がV4レベルよりV2レベルに変化する時、節
点２６がV1レベルになつているので、Ｐチヤン
ネルIGFET３８は逆バイアスされず、したがつ
て高速で出力２３はV4レベルよりV1レベルに変
化する。そして、５μsec程度おくれてＰチヤン
ネルIGFET３６がオフになり、節点２６はＰチ
ヤンネルIGFET３４がオンしている為、V2レベ
ルに変化し、それに順じて出力２３もV2レベル
にV1レベルより変化する。そして、この時は出
力２３がV1レベルにある為、出力２３がV4レベ
ルにあつた時より逆バイアスされる度合がはるか
に小さく、出力がV2レベルになるスピードは、
第１図に示した回路の1/2乃至1/3になり、他のレ
ベルを出力するスピードとほぼ同程度まで改善さ
れる。
なお、本実施例においては、すべてのトランジ
スタがIGFETで構成されている例を示したが、
バツクゲートバイアスされる電位を出力するトラ
ンジスタ、バツクゲートバイアスされない電位を
出力するトランジスタおよびその他の周辺回路の
トランジスタなどが、バイポーラ型トランジスタ
などの他の構造を有するトランジスタであつても
本発明が有効なことは当然である。
スタがIGFETで構成されている例を示したが、
バツクゲートバイアスされる電位を出力するトラ
ンジスタ、バツクゲートバイアスされない電位を
出力するトランジスタおよびその他の周辺回路の
トランジスタなどが、バイポーラ型トランジスタ
などの他の構造を有するトランジスタであつても
本発明が有効なことは当然である。
第１図は従来の半導体装置の回路図、第２図は
第１図に示した従来の回路のタイミングチヤー
ト、第３図は本発明の半導体装置の一実施例の回
路図、第４図は第３図に示した本発明の一実施例
のタイミングチヤートである。 なお図において、１，２……入力端子、３……
出力端子、４，５，６，７……節点、８，９，１
０，１１，１２，１３……Ｎチヤンネル
IGFET、１４，１５，１６，１７……Ｐチヤン
ネルIGFET、１８，１９……入力端子、２０，
２１，２２……入力端子、２３……出力端子、２
４，２５，２６，２７……節点、２８，２９，３
０，３１，３２，３７……Ｎチヤンネル
IGFET、３３，３４，３５，３８……Ｐチヤン
ネルIGFET、３９，４０……入力端子、であ
る。
第１図に示した従来の回路のタイミングチヤー
ト、第３図は本発明の半導体装置の一実施例の回
路図、第４図は第３図に示した本発明の一実施例
のタイミングチヤートである。 なお図において、１，２……入力端子、３……
出力端子、４，５，６，７……節点、８，９，１
０，１１，１２，１３……Ｎチヤンネル
IGFET、１４，１５，１６，１７……Ｐチヤン
ネルIGFET、１８，１９……入力端子、２０，
２１，２２……入力端子、２３……出力端子、２
４，２５，２６，２７……節点、２８，２９，３
０，３１，３２，３７……Ｎチヤンネル
IGFET、３３，３４，３５，３８……Ｐチヤン
ネルIGFET、３９，４０……入力端子、であ
る。
Claims (1)
- １ 低電位、高電位およびその間の少なくとも１
つの中間電位を入力信号に応じて選択的に出力端
から取り出すトランジスタ回路を有する半導体装
置において、前記出力端に接続され、それを通し
て低電位および中間電位が取り出される絶縁ゲー
ト電界効果トランジスタに対して、該トランジス
タがオフ状態からオン状態に遷移する間のみ、前
記トランジスタのソースに該ソースと半導体基板
との間がバツクゲートバイアスされないようにし
て前記トランジスタの出力期間を短縮せしめる制
御トランジスタを付加したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021082A JPS57135525A (en) | 1981-02-16 | 1981-02-16 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56021082A JPS57135525A (en) | 1981-02-16 | 1981-02-16 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57135525A JPS57135525A (en) | 1982-08-21 |
| JPS6223924B2 true JPS6223924B2 (ja) | 1987-05-26 |
Family
ID=12044955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56021082A Granted JPS57135525A (en) | 1981-02-16 | 1981-02-16 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57135525A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390710U (ja) * | 1989-12-28 | 1991-09-17 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2646771B2 (ja) * | 1989-12-14 | 1997-08-27 | 日本電気株式会社 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323064A (en) * | 1976-08-17 | 1978-03-03 | Matsushita Electric Ind Co Ltd | Solid state electrolytic capacitor and method of manufacture thereof |
-
1981
- 1981-02-16 JP JP56021082A patent/JPS57135525A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5323064A (en) * | 1976-08-17 | 1978-03-03 | Matsushita Electric Ind Co Ltd | Solid state electrolytic capacitor and method of manufacture thereof |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0390710U (ja) * | 1989-12-28 | 1991-09-17 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57135525A (en) | 1982-08-21 |
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