JPH05323897A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05323897A JPH05323897A JP4132123A JP13212392A JPH05323897A JP H05323897 A JPH05323897 A JP H05323897A JP 4132123 A JP4132123 A JP 4132123A JP 13212392 A JP13212392 A JP 13212392A JP H05323897 A JPH05323897 A JP H05323897A
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- circuit
- output
- level shift
- output signal
- shift circuit
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】同時切り換え雑音を抑え、チップサイズの小さ
くできる半導体集積回路装置を提供することを目的とす
る。 【構成】内部回路12からの出力信号は、第1のレベル
シフト回路14に入力する。第1のレベルシフト回路1
4からの出力信号は、出力回路16a、16bに入力す
る。また、内部回路12からの出力信号は、第1の反転
回路17に入力する。第1の反転回路17からの出力信
号は、第2のレベルシフト回路19に入力する。第2の
レベルシフト回路19からの出力信号は、第2の反転回
路21に入力する。第2の反転回路21からの出力信号
は、出力回路16c、16dに入力する。出力回路16
からの出力信号は、出力端子24a、24b、24c、
24dからIC11の外部に設けられたLCDへと出力
される。 【効果】本発明によれば、レベルシフト回路の立上がり
と立ち下がりの遅延時間の差を利用した同時切り換え雑
音を抑えチップサイズの小さい半導体集積回路装置を得
ることができる。
くできる半導体集積回路装置を提供することを目的とす
る。 【構成】内部回路12からの出力信号は、第1のレベル
シフト回路14に入力する。第1のレベルシフト回路1
4からの出力信号は、出力回路16a、16bに入力す
る。また、内部回路12からの出力信号は、第1の反転
回路17に入力する。第1の反転回路17からの出力信
号は、第2のレベルシフト回路19に入力する。第2の
レベルシフト回路19からの出力信号は、第2の反転回
路21に入力する。第2の反転回路21からの出力信号
は、出力回路16c、16dに入力する。出力回路16
からの出力信号は、出力端子24a、24b、24c、
24dからIC11の外部に設けられたLCDへと出力
される。 【効果】本発明によれば、レベルシフト回路の立上がり
と立ち下がりの遅延時間の差を利用した同時切り換え雑
音を抑えチップサイズの小さい半導体集積回路装置を得
ることができる。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置
(以下ICと称する)に関し、特に液晶表示装置(以下
LCDと称する)駆動用IC等の出力バッファ制御に関
する。
(以下ICと称する)に関し、特に液晶表示装置(以下
LCDと称する)駆動用IC等の出力バッファ制御に関
する。
【0002】
【従来の技術】従来技術を[図6]乃至[図8]を参照
して説明する。
して説明する。
【0003】[図6]に従来のLCD用ICの構成図を
示す。このIC1の高電位側電源としてVDDとVCC
の二つの電源が用いられている。LCDを駆動する電位
であるVCCは、VDDよりも高い電位である。他のI
Cとの入出力は通常のVDD系であり、また、高い電位
の電源系を用いると消費電力が増え、さらに耐圧の点で
も対策が必要となるため、内部回路2や他のICとの入
出力部はVDD系であり、VCC系の部分は、LCDに
対する出力に関わる部分のみとなっている。このような
二つの電源系を持つICであるため、IC1の構成は次
の如くなっている。内部回路2からの出力信号は、内部
回路出力信号線3を介して、VDD系からVCC系への
電源系の変換のため、レベルシフト回路4に入力する。
レベルシフト回路4からの出力信号(以下出力Aと称す
る)は、レベルシフト回路出力信号線5を介して、第1
並びに第2の出力回路6a、6bと遅延回路7に入力す
る。遅延回路7からの出力信号(以下出力Bと称する)
は、遅延回路出力信号線8を介して、第3並びに第4の
出力回路6c、6dに入力する。第1乃至第4の出力回
路6からの出力信号は、それぞれ第1乃至第4の出力回
路出力信号線9a、9b、9c、9dを介して第1乃至
第4の出力端子10a、10b、10c、10dからI
C1の外部に設けられたLCDへと出力される。[図
7]は遅延回路7の具体例を示す回路図である。遅延回
路7は、インバ−タが6段直列に接続されているもので
ある。
示す。このIC1の高電位側電源としてVDDとVCC
の二つの電源が用いられている。LCDを駆動する電位
であるVCCは、VDDよりも高い電位である。他のI
Cとの入出力は通常のVDD系であり、また、高い電位
の電源系を用いると消費電力が増え、さらに耐圧の点で
も対策が必要となるため、内部回路2や他のICとの入
出力部はVDD系であり、VCC系の部分は、LCDに
対する出力に関わる部分のみとなっている。このような
二つの電源系を持つICであるため、IC1の構成は次
の如くなっている。内部回路2からの出力信号は、内部
回路出力信号線3を介して、VDD系からVCC系への
電源系の変換のため、レベルシフト回路4に入力する。
レベルシフト回路4からの出力信号(以下出力Aと称す
る)は、レベルシフト回路出力信号線5を介して、第1
並びに第2の出力回路6a、6bと遅延回路7に入力す
る。遅延回路7からの出力信号(以下出力Bと称する)
は、遅延回路出力信号線8を介して、第3並びに第4の
出力回路6c、6dに入力する。第1乃至第4の出力回
路6からの出力信号は、それぞれ第1乃至第4の出力回
路出力信号線9a、9b、9c、9dを介して第1乃至
第4の出力端子10a、10b、10c、10dからI
C1の外部に設けられたLCDへと出力される。[図
7]は遅延回路7の具体例を示す回路図である。遅延回
路7は、インバ−タが6段直列に接続されているもので
ある。
【0004】続いてこのIC1の動作を説明する。[図
8]は、IC1の動作を説明するための信号波形図であ
る。内部回路2からの出力信号はVDD系であるため、
レベルシフト回路4により出力回路6を駆動するVCC
系へ電源系変換される。VCC系に変換された出力信号
は、同時切り換え雑音対策のため、遅延回路7を介した
出力Bと介さない出力Aとの二種類に分けられ、それぞ
れ複数の出力回路6に入力し、出力回路6により駆動力
変換され、出力端子10から出力される。出力回路6は
駆動力が大きく、また、負荷であるLCDの容量も大き
いため、同時に多数の回路が切り換わるとその充放電電
流や貫通電流などによる切り換え雑音が大きくなる。し
かし、液晶に交番電界をかけるため、交番電界用信号に
よりすべての液晶にかかる電圧を変えているので、同時
に多数の回路を切り換える必要がある。そこで遅延回路
7を挿入すると、[図8]に示した如く、遅延回路7に
よる遅延がΔtだけあり、出力Aと出力Bとの切り換え
タイミングは重ならない。すなわち、同時切り換え雑音
が抑えられる。
8]は、IC1の動作を説明するための信号波形図であ
る。内部回路2からの出力信号はVDD系であるため、
レベルシフト回路4により出力回路6を駆動するVCC
系へ電源系変換される。VCC系に変換された出力信号
は、同時切り換え雑音対策のため、遅延回路7を介した
出力Bと介さない出力Aとの二種類に分けられ、それぞ
れ複数の出力回路6に入力し、出力回路6により駆動力
変換され、出力端子10から出力される。出力回路6は
駆動力が大きく、また、負荷であるLCDの容量も大き
いため、同時に多数の回路が切り換わるとその充放電電
流や貫通電流などによる切り換え雑音が大きくなる。し
かし、液晶に交番電界をかけるため、交番電界用信号に
よりすべての液晶にかかる電圧を変えているので、同時
に多数の回路を切り換える必要がある。そこで遅延回路
7を挿入すると、[図8]に示した如く、遅延回路7に
よる遅延がΔtだけあり、出力Aと出力Bとの切り換え
タイミングは重ならない。すなわち、同時切り換え雑音
が抑えられる。
【0005】
【発明が解決しようとする課題】しかしながら、この遅
延回路を設けて同時切り換え雑音を抑える方法は、チッ
プサイズの増大を招く。すなわち、遅延回路を構成する
トランジスタは、VCC系であるため、そのゲ−ト、ソ
−ス間電位差はVDD系のトランジスタより大きなもの
となり、従って、そのソ−ス、ドレイン間の電流値は大
きくなり、遅延素子1段当りの遅延量は小さなものにな
る。必要な遅延時間Δtを得るためには、ゲ−ト段数を
増やすことや、トランジスタのチャネル長を長くするこ
と、大きな容量を付加することなどが必要となる。これ
らの対応により、必要な遅延時間は得られるが、チップ
サイズが大きくなる。上記したように同時切り換え雑音
を抑えるためには、遅延回路が必要であり、チップサイ
ズが大きくなるという問題があった。そこで、本発明は
上記欠点を除去し、同時切り換え雑音を抑え、チップサ
イズの小さくできるICを提供することを目的とする。
延回路を設けて同時切り換え雑音を抑える方法は、チッ
プサイズの増大を招く。すなわち、遅延回路を構成する
トランジスタは、VCC系であるため、そのゲ−ト、ソ
−ス間電位差はVDD系のトランジスタより大きなもの
となり、従って、そのソ−ス、ドレイン間の電流値は大
きくなり、遅延素子1段当りの遅延量は小さなものにな
る。必要な遅延時間Δtを得るためには、ゲ−ト段数を
増やすことや、トランジスタのチャネル長を長くするこ
と、大きな容量を付加することなどが必要となる。これ
らの対応により、必要な遅延時間は得られるが、チップ
サイズが大きくなる。上記したように同時切り換え雑音
を抑えるためには、遅延回路が必要であり、チップサイ
ズが大きくなるという問題があった。そこで、本発明は
上記欠点を除去し、同時切り換え雑音を抑え、チップサ
イズの小さくできるICを提供することを目的とする。
【0006】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、第1の電源系から第2の電源系
へ変換するレベルシフト回路と、この回路からの出力信
号を入力する少なくとも一つ以上の第2の電源系の出力
回路とからなる半導体集積回路装置において、第1、第
2の前記レベルシフト回路を設け、前記第1のレベルシ
フト回路に第1の電源系の回路からの出力信号を入力
し、前記第2のレベルシフト回路にはその反転信号を入
力し、前記第1並びに第2のレベルシフト回路の出力信
号はそれぞれ少なくとも一つ以上の前記出力回路に入力
するICを提供する。
に、本発明においては、第1の電源系から第2の電源系
へ変換するレベルシフト回路と、この回路からの出力信
号を入力する少なくとも一つ以上の第2の電源系の出力
回路とからなる半導体集積回路装置において、第1、第
2の前記レベルシフト回路を設け、前記第1のレベルシ
フト回路に第1の電源系の回路からの出力信号を入力
し、前記第2のレベルシフト回路にはその反転信号を入
力し、前記第1並びに第2のレベルシフト回路の出力信
号はそれぞれ少なくとも一つ以上の前記出力回路に入力
するICを提供する。
【0007】
【作用】このように構成された本発明に係わるICにお
いては、レベルシフト回路の遅延時間が、その出力の立
ち上がり時と立ち下がり時では異なることを利用し、出
力回路から出力される出力信号に時間差を設けることが
できる。
いては、レベルシフト回路の遅延時間が、その出力の立
ち上がり時と立ち下がり時では異なることを利用し、出
力回路から出力される出力信号に時間差を設けることが
できる。
【0008】
【実施例】以下、本発明の実施例を[図1]乃至[図
5]を参照して説明する。
5]を参照して説明する。
【0009】[図1]は、本発明の第1の実施例を示す
ICの構成図である。IC11の構成は次の如くなって
いる。内部回路12からの出力信号は、内部回路出力信
号線13を介して、VDD系からVCC系への電源系の
変換のため、第1のレベルシフト回路14に入力する。
第1のレベルシフト回路14からの出力信号(以下出力
Cと称する)は、レベルシフト回路出力信号線15を介
して、第1並びに第2の出力回路16a、16bに入力
する。また、内部回路12からの出力信号は、内部回路
出力信号線13を介して、VDD系の第1の反転回路1
7に入力する。第1の反転回路17からの出力信号は、
反転回路出力信号線18を介して、第2のレベルシフト
回路19に入力する。第2のレベルシフト回路19から
の出力信号(以下出力Dと称する)は、レベルシフト回
路出力信号線20を介して、VCC系の第2の反転回路
21に入力する。第2の反転回路21からの出力信号
は、反転回路出力信号線22を介して、第3並びに第4
の出力回路16c、16dに入力する。第1乃至第4の
出力回路16からの出力信号は、それぞれ第1乃至第4
の出力回路出力信号線23a、23b、23c、23d
を介して第1乃至第4の出力端子24a、24b、24
c、24dからIC11の外部に設けられたLCDへと
出力される。
ICの構成図である。IC11の構成は次の如くなって
いる。内部回路12からの出力信号は、内部回路出力信
号線13を介して、VDD系からVCC系への電源系の
変換のため、第1のレベルシフト回路14に入力する。
第1のレベルシフト回路14からの出力信号(以下出力
Cと称する)は、レベルシフト回路出力信号線15を介
して、第1並びに第2の出力回路16a、16bに入力
する。また、内部回路12からの出力信号は、内部回路
出力信号線13を介して、VDD系の第1の反転回路1
7に入力する。第1の反転回路17からの出力信号は、
反転回路出力信号線18を介して、第2のレベルシフト
回路19に入力する。第2のレベルシフト回路19から
の出力信号(以下出力Dと称する)は、レベルシフト回
路出力信号線20を介して、VCC系の第2の反転回路
21に入力する。第2の反転回路21からの出力信号
は、反転回路出力信号線22を介して、第3並びに第4
の出力回路16c、16dに入力する。第1乃至第4の
出力回路16からの出力信号は、それぞれ第1乃至第4
の出力回路出力信号線23a、23b、23c、23d
を介して第1乃至第4の出力端子24a、24b、24
c、24dからIC11の外部に設けられたLCDへと
出力される。
【0010】[図2]は、[図1]に示した実施例の第
1のレベルシフト回路14の第1の具体例を示す回路図
である。内部回路出力信号線13を介して入力するVD
D系の入力信号は抵抗25とN型トランジスタ26(以
下N26と称する。以降、同様に他のトランジスタも導
電型を表わすP、Nと符号の組み合わせにより称するも
のとする。)とから構成されるインバ−タ27に入力
し、このインバ−タ27の出力は、インバ−タ出力信号
線28を介して、インバ−タ29に入力し、このインバ
−タ29の出力は、レベルシフト回路の出力として、レ
ベルシフト回路出力信号線15を介して出力される。こ
こで、インバ−タ27を構成する抵抗25は、その抵抗
値をN26のオン抵抗より十分大きく設定している。そ
の理由としては、抵抗25が小さいと貫通電流が多くな
ること、並びにインバ−タ27の出力の低レベルが浮く
ためである。貫通電流が多くなる事は、消費電流の増大
を招き、また、電源電位の変動にも繋がるため望ましく
ない。出力の低レベルが浮いてしまう事は、次段の回路
に低レベルとしてとらえられにくくなり、また、雑音に
対する余裕が少なくなるため、望ましくない。しかし、
抵抗25の抵抗値が大きすぎると、インバ−タ27の出
力容量とインバ−タ29の入力容量、さらにインバ−タ
出力信号線28の寄生容量などからなる負荷容量を充電
するための時間が膨大なものとなり、回路動作しなくな
るので、抵抗25の抵抗値は、あくまでN26のオン抵
抗との比によって決めることが肝要である。なお、第2
のレベルシフト回路19は、第1のレベルシフト回路1
4と同一の特性を持つ同一の回路である事が望ましい
が、特性に若干の差異があっても、第1のレベルシフト
回路14の抵抗25とN26に対応する第2のレベルシ
フト回路19の抵抗とN型トランジスタの設定の基本は
変わらないので動作上特に問題とはならない。
1のレベルシフト回路14の第1の具体例を示す回路図
である。内部回路出力信号線13を介して入力するVD
D系の入力信号は抵抗25とN型トランジスタ26(以
下N26と称する。以降、同様に他のトランジスタも導
電型を表わすP、Nと符号の組み合わせにより称するも
のとする。)とから構成されるインバ−タ27に入力
し、このインバ−タ27の出力は、インバ−タ出力信号
線28を介して、インバ−タ29に入力し、このインバ
−タ29の出力は、レベルシフト回路の出力として、レ
ベルシフト回路出力信号線15を介して出力される。こ
こで、インバ−タ27を構成する抵抗25は、その抵抗
値をN26のオン抵抗より十分大きく設定している。そ
の理由としては、抵抗25が小さいと貫通電流が多くな
ること、並びにインバ−タ27の出力の低レベルが浮く
ためである。貫通電流が多くなる事は、消費電流の増大
を招き、また、電源電位の変動にも繋がるため望ましく
ない。出力の低レベルが浮いてしまう事は、次段の回路
に低レベルとしてとらえられにくくなり、また、雑音に
対する余裕が少なくなるため、望ましくない。しかし、
抵抗25の抵抗値が大きすぎると、インバ−タ27の出
力容量とインバ−タ29の入力容量、さらにインバ−タ
出力信号線28の寄生容量などからなる負荷容量を充電
するための時間が膨大なものとなり、回路動作しなくな
るので、抵抗25の抵抗値は、あくまでN26のオン抵
抗との比によって決めることが肝要である。なお、第2
のレベルシフト回路19は、第1のレベルシフト回路1
4と同一の特性を持つ同一の回路である事が望ましい
が、特性に若干の差異があっても、第1のレベルシフト
回路14の抵抗25とN26に対応する第2のレベルシ
フト回路19の抵抗とN型トランジスタの設定の基本は
変わらないので動作上特に問題とはならない。
【0011】続いて、[図2]に示した回路を用いた場
合の[図1]に示した実施例の動作を、[図3]に示し
た信号波形図を参照して説明する。内部回路2からの出
力信号が立ち上がると、第1のレベルシフト回路14の
インバ−タ27の出力はN26が導通し、高レベルすな
わちVCC電位から低レベルまで速やかに変化する。こ
のときの遅延時間は、N26のオン抵抗と負荷容量によ
り決まる。出力のレベルは抵抗25とN26との抵抗比
により決まり、例えばVaの値となる。この値は、なる
べくGNDレベルに近いほうが望ましいため、前述した
ように抵抗25の抵抗値とN26のオン抵抗の値を設定
する。反対に内部回路2からの出力信号が立ち下がる
と、第1のレベルシフト回路14のインバ−タ27の出
力はN26が非導通となりVaからVCCレベルまで緩
やかに立ち上がる。これは、抵抗25の抵抗値が大きく
負荷容量を充電するための電流が少ないからである。第
2のレベルシフト回路19には、内部回路2からの出力
信号が反転して入力するため、第1のレベルシフト回路
14とはタイミングがずれるが、第2のレベルシフト回
路19の入力とインバ−タ27に対応する初段インバ−
タの出力の関係は第1のレベルシフト回路14の場合と
同一である。すなわち、出力の立ち上がり波形は緩であ
り、立ち下がり波形は急である。
合の[図1]に示した実施例の動作を、[図3]に示し
た信号波形図を参照して説明する。内部回路2からの出
力信号が立ち上がると、第1のレベルシフト回路14の
インバ−タ27の出力はN26が導通し、高レベルすな
わちVCC電位から低レベルまで速やかに変化する。こ
のときの遅延時間は、N26のオン抵抗と負荷容量によ
り決まる。出力のレベルは抵抗25とN26との抵抗比
により決まり、例えばVaの値となる。この値は、なる
べくGNDレベルに近いほうが望ましいため、前述した
ように抵抗25の抵抗値とN26のオン抵抗の値を設定
する。反対に内部回路2からの出力信号が立ち下がる
と、第1のレベルシフト回路14のインバ−タ27の出
力はN26が非導通となりVaからVCCレベルまで緩
やかに立ち上がる。これは、抵抗25の抵抗値が大きく
負荷容量を充電するための電流が少ないからである。第
2のレベルシフト回路19には、内部回路2からの出力
信号が反転して入力するため、第1のレベルシフト回路
14とはタイミングがずれるが、第2のレベルシフト回
路19の入力とインバ−タ27に対応する初段インバ−
タの出力の関係は第1のレベルシフト回路14の場合と
同一である。すなわち、出力の立ち上がり波形は緩であ
り、立ち下がり波形は急である。
【0012】第1のレベルシフト回路14と第2のレベ
ルシフト回路19の入力は互いに反転しているため、
[図3]に示す如く、第1のレベルシフト回路14のイ
ンバ−タ27の出力信号と対応する第2のレベルシフト
回路19のインバ−タの出力信号は反転している。すな
わち、一方の出力が速やかに変化しているときには他方
の出力は緩やかに変化している。ここで、第1のレベル
シフト回路14のインバ−タ29の回路しきい値をVt
hC1、インバ−タ29に対応する第2のレベルシフト
回路19の次段インバ−タの回路しきい値をVthC2
とする。レベルシフト回路の初段インバ−タの出力が立
ち下がるときは、波形は急であるため、VthC1、2
を越えるために必要な時間は短い。また、出力が立ち上
がるときは、波形は緩であるため、VthC1、2を越
えるために必要な時間は長い。すなわち第1並びに第2
のレベルシフト回路の次段インバ−タの出力信号、すな
わち第1並びに第2のレベルシフト回路の出力信号は、
一方がレベルシフト回路の入力信号の変化時点からほと
んど遅延しないで変化するのに対し、他方はかなり遅延
して変化することになる。この両者の時間差、すなわち
Δtにより、出力C、Dに時間差が生じ、出力回路の切
り換えタイミングが異なるものとなり、従って、切り換
え雑音が抑えられる。
ルシフト回路19の入力は互いに反転しているため、
[図3]に示す如く、第1のレベルシフト回路14のイ
ンバ−タ27の出力信号と対応する第2のレベルシフト
回路19のインバ−タの出力信号は反転している。すな
わち、一方の出力が速やかに変化しているときには他方
の出力は緩やかに変化している。ここで、第1のレベル
シフト回路14のインバ−タ29の回路しきい値をVt
hC1、インバ−タ29に対応する第2のレベルシフト
回路19の次段インバ−タの回路しきい値をVthC2
とする。レベルシフト回路の初段インバ−タの出力が立
ち下がるときは、波形は急であるため、VthC1、2
を越えるために必要な時間は短い。また、出力が立ち上
がるときは、波形は緩であるため、VthC1、2を越
えるために必要な時間は長い。すなわち第1並びに第2
のレベルシフト回路の次段インバ−タの出力信号、すな
わち第1並びに第2のレベルシフト回路の出力信号は、
一方がレベルシフト回路の入力信号の変化時点からほと
んど遅延しないで変化するのに対し、他方はかなり遅延
して変化することになる。この両者の時間差、すなわち
Δtにより、出力C、Dに時間差が生じ、出力回路の切
り換えタイミングが異なるものとなり、従って、切り換
え雑音が抑えられる。
【0013】[図4]は、[図1]に示した実施例の第
1並びに第2のレベルシフト回路14、19の第2の具
体例を示す回路図である。第1のレベルシフト回路14
は、N30とP31から構成される初段インバ−タと、
その出力信号をインバ−タ出力信号線32を介して入力
する次段インバ−タ33とからなり、N30のゲ−トに
内部回路出力信号線13を介して内部回路2からの出力
信号を入力し、インバ−タ33の出力信号をレベルシフ
ト回路出力信号線15を介して、出力Cとして出力す
る。第2のレベルシフト回路19は、N34とP35か
ら構成される初段インバ−タと、その出力信号をインバ
−タ出力信号線36を介して入力する次段インバ−タ3
7とからなり、N34のゲ−トに内部回路出力信号線1
8を介して内部回路2からの出力信号を入力し、インバ
−タ37の出力信号をレベルシフト回路出力信号線20
を介して、出力Dとして出力する。P31並びにP35
のゲ−トには、互いのレベルシフト回路の初段インバ−
タの出力信号を入力するが、これは、動作の安定を計っ
たものであり、同位相の信号であれば別の信号であって
も構わない。第1の具体例ではレベルシフト回路に抵抗
を用いていたが、この第2の具体例ではP型トランジス
タを用いている。これは、P31、P35のオン抵抗を
抵抗として用いるわけである。従って、P31、P35
のオン抵抗は、第1の具体例における抵抗と同様に、N
30、N34のオン抵抗よりも十分大きく設定してい
る。この様に、抵抗をP31、P35と置き換えること
により、P31、P35のスイッチとしての機能によ
り、DC電流がなくなり、また、出力の低レベルがGN
Dレベルまで下がる。
1並びに第2のレベルシフト回路14、19の第2の具
体例を示す回路図である。第1のレベルシフト回路14
は、N30とP31から構成される初段インバ−タと、
その出力信号をインバ−タ出力信号線32を介して入力
する次段インバ−タ33とからなり、N30のゲ−トに
内部回路出力信号線13を介して内部回路2からの出力
信号を入力し、インバ−タ33の出力信号をレベルシフ
ト回路出力信号線15を介して、出力Cとして出力す
る。第2のレベルシフト回路19は、N34とP35か
ら構成される初段インバ−タと、その出力信号をインバ
−タ出力信号線36を介して入力する次段インバ−タ3
7とからなり、N34のゲ−トに内部回路出力信号線1
8を介して内部回路2からの出力信号を入力し、インバ
−タ37の出力信号をレベルシフト回路出力信号線20
を介して、出力Dとして出力する。P31並びにP35
のゲ−トには、互いのレベルシフト回路の初段インバ−
タの出力信号を入力するが、これは、動作の安定を計っ
たものであり、同位相の信号であれば別の信号であって
も構わない。第1の具体例ではレベルシフト回路に抵抗
を用いていたが、この第2の具体例ではP型トランジス
タを用いている。これは、P31、P35のオン抵抗を
抵抗として用いるわけである。従って、P31、P35
のオン抵抗は、第1の具体例における抵抗と同様に、N
30、N34のオン抵抗よりも十分大きく設定してい
る。この様に、抵抗をP31、P35と置き換えること
により、P31、P35のスイッチとしての機能によ
り、DC電流がなくなり、また、出力の低レベルがGN
Dレベルまで下がる。
【0014】この第2の具体例を用いた場合であって
も、第1の具体例と同様に、第1並びに第2のレベルシ
フト回路の出力信号は、入力信号の立ち上がり、立ち下
がりにより、互いにタイミングが異なるものとなり、切
り換え雑音が抑えられる。
も、第1の具体例と同様に、第1並びに第2のレベルシ
フト回路の出力信号は、入力信号の立ち上がり、立ち下
がりにより、互いにタイミングが異なるものとなり、切
り換え雑音が抑えられる。
【0015】[図5]は、[図4]に示した第2の具体
例の変形例を示す回路図である。第2の具体例の第1並
びに第2のレベルシフト回路のP31、P35のそれぞ
れのソ−ス側にP38、P39が挿入されている。P3
8、P39のゲ−ト入力は、それぞれN30、N34に
入力する信号が接続されている。この様な構成にするこ
とにより、レベルシフト回路の切り換え速度が速くな
る。なお、以上の説明においては、正電源側の二種類の
電源を取り上げたが、負電源側であっても同様である。
例の変形例を示す回路図である。第2の具体例の第1並
びに第2のレベルシフト回路のP31、P35のそれぞ
れのソ−ス側にP38、P39が挿入されている。P3
8、P39のゲ−ト入力は、それぞれN30、N34に
入力する信号が接続されている。この様な構成にするこ
とにより、レベルシフト回路の切り換え速度が速くな
る。なお、以上の説明においては、正電源側の二種類の
電源を取り上げたが、負電源側であっても同様である。
【0016】
【発明の効果】以上説明したように、本発明によれば、
レベルシフト回路の立上がりと立ち下がりの遅延時間の
差を利用した同時切り換え雑音を抑えチップサイズの小
さい半導体集積回路装置を得ることができる。
レベルシフト回路の立上がりと立ち下がりの遅延時間の
差を利用した同時切り換え雑音を抑えチップサイズの小
さい半導体集積回路装置を得ることができる。
【図1】本発明の実施例を示す構成図
【図2】本発明の実施例のレベルシフト回路の第1の具
体例を示す回路図
体例を示す回路図
【図3】本発明の実施例の動作を示す信号波形図
【図4】本発明の実施例のレベルシフト回路の第2の具
体例を示す回路図
体例を示す回路図
【図5】[図4]に示した具体例の変形例を示す回路図
【図6】従来技術を示す構成図
【図7】遅延回路の具体例を示す回路図
【図8】従来技術の動作を示す信号波形図
11 IC 12 内部回路 14、19 レベルシフト回路 16 出力回路 24 出力端子 17、21 反転回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 8941−5J H03K 19/00 101 E
Claims (1)
- 【請求項1】 第1の電源系から第2の電源系へ変換す
るレベルシフト回路と、この回路からの出力信号を入力
する少なくとも一つ以上の第2の電源系の出力回路とか
らなる半導体集積回路装置において、第1、第2の前記
レベルシフト回路を設け、前記第1のレベルシフト回路
に第1の電源系の回路からの出力信号を入力し、前記第
2のレベルシフト回路にはその反転信号を入力し、前記
第1並びに第2のレベルシフト回路の出力信号はそれぞ
れ少なくとも一つ以上の前記出力回路に入力することを
特徴とする半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4132123A JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4132123A JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05323897A true JPH05323897A (ja) | 1993-12-07 |
Family
ID=15073951
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4132123A Withdrawn JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05323897A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6930560B2 (en) | 1996-04-12 | 2005-08-16 | Silicon Image, Inc. | High-speed and high-precision phase locked loop |
-
1992
- 1992-05-25 JP JP4132123A patent/JPH05323897A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6930560B2 (en) | 1996-04-12 | 2005-08-16 | Silicon Image, Inc. | High-speed and high-precision phase locked loop |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |