JPH05323897A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05323897A JPH05323897A JP4132123A JP13212392A JPH05323897A JP H05323897 A JPH05323897 A JP H05323897A JP 4132123 A JP4132123 A JP 4132123A JP 13212392 A JP13212392 A JP 13212392A JP H05323897 A JPH05323897 A JP H05323897A
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- output
- level shift
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Abstract
(57)【要約】
【目的】同時切り換え雑音を抑え、チップサイズの小さ
くできる半導体集積回路装置を提供することを目的とす
る。 【構成】内部回路１２からの出力信号は、第１のレベル
シフト回路１４に入力する。第１のレベルシフト回路１
４からの出力信号は、出力回路１６ａ、１６ｂに入力す
る。また、内部回路１２からの出力信号は、第１の反転
回路１７に入力する。第１の反転回路１７からの出力信
号は、第２のレベルシフト回路１９に入力する。第２の
レベルシフト回路１９からの出力信号は、第２の反転回
路２１に入力する。第２の反転回路２１からの出力信号
は、出力回路１６ｃ、１６ｄに入力する。出力回路１６
からの出力信号は、出力端子２４ａ、２４ｂ、２４ｃ、
２４ｄからＩＣ１１の外部に設けられたＬＣＤへと出力
される。 【効果】本発明によれば、レベルシフト回路の立上がり
と立ち下がりの遅延時間の差を利用した同時切り換え雑
音を抑えチップサイズの小さい半導体集積回路装置を得
ることができる。
くできる半導体集積回路装置を提供することを目的とす
る。 【構成】内部回路１２からの出力信号は、第１のレベル
シフト回路１４に入力する。第１のレベルシフト回路１
４からの出力信号は、出力回路１６ａ、１６ｂに入力す
る。また、内部回路１２からの出力信号は、第１の反転
回路１７に入力する。第１の反転回路１７からの出力信
号は、第２のレベルシフト回路１９に入力する。第２の
レベルシフト回路１９からの出力信号は、第２の反転回
路２１に入力する。第２の反転回路２１からの出力信号
は、出力回路１６ｃ、１６ｄに入力する。出力回路１６
からの出力信号は、出力端子２４ａ、２４ｂ、２４ｃ、
２４ｄからＩＣ１１の外部に設けられたＬＣＤへと出力
される。 【効果】本発明によれば、レベルシフト回路の立上がり
と立ち下がりの遅延時間の差を利用した同時切り換え雑
音を抑えチップサイズの小さい半導体集積回路装置を得
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置
（以下ＩＣと称する）に関し、特に液晶表示装置（以下
ＬＣＤと称する）駆動用ＩＣ等の出力バッファ制御に関
する。
（以下ＩＣと称する）に関し、特に液晶表示装置（以下
ＬＣＤと称する）駆動用ＩＣ等の出力バッファ制御に関
する。
【０００２】
【従来の技術】従来技術を［図６］乃至［図８］を参照
して説明する。
して説明する。
【０００３】［図６］に従来のＬＣＤ用ＩＣの構成図を
示す。このＩＣ１の高電位側電源としてＶＤＤとＶＣＣ
の二つの電源が用いられている。ＬＣＤを駆動する電位
であるＶＣＣは、ＶＤＤよりも高い電位である。他のＩ
Ｃとの入出力は通常のＶＤＤ系であり、また、高い電位
の電源系を用いると消費電力が増え、さらに耐圧の点で
も対策が必要となるため、内部回路２や他のＩＣとの入
出力部はＶＤＤ系であり、ＶＣＣ系の部分は、ＬＣＤに
対する出力に関わる部分のみとなっている。このような
二つの電源系を持つＩＣであるため、ＩＣ１の構成は次
の如くなっている。内部回路２からの出力信号は、内部
回路出力信号線３を介して、ＶＤＤ系からＶＣＣ系への
電源系の変換のため、レベルシフト回路４に入力する。
レベルシフト回路４からの出力信号（以下出力Ａと称す
る）は、レベルシフト回路出力信号線５を介して、第１
並びに第２の出力回路６ａ、６ｂと遅延回路７に入力す
る。遅延回路７からの出力信号（以下出力Ｂと称する）
は、遅延回路出力信号線８を介して、第３並びに第４の
出力回路６ｃ、６ｄに入力する。第１乃至第４の出力回
路６からの出力信号は、それぞれ第１乃至第４の出力回
路出力信号線９ａ、９ｂ、９ｃ、９ｄを介して第１乃至
第４の出力端子１０ａ、１０ｂ、１０ｃ、１０ｄからＩ
Ｃ１の外部に設けられたＬＣＤへと出力される。［図
７］は遅延回路７の具体例を示す回路図である。遅延回
路７は、インバ−タが６段直列に接続されているもので
ある。
示す。このＩＣ１の高電位側電源としてＶＤＤとＶＣＣ
の二つの電源が用いられている。ＬＣＤを駆動する電位
であるＶＣＣは、ＶＤＤよりも高い電位である。他のＩ
Ｃとの入出力は通常のＶＤＤ系であり、また、高い電位
の電源系を用いると消費電力が増え、さらに耐圧の点で
も対策が必要となるため、内部回路２や他のＩＣとの入
出力部はＶＤＤ系であり、ＶＣＣ系の部分は、ＬＣＤに
対する出力に関わる部分のみとなっている。このような
二つの電源系を持つＩＣであるため、ＩＣ１の構成は次
の如くなっている。内部回路２からの出力信号は、内部
回路出力信号線３を介して、ＶＤＤ系からＶＣＣ系への
電源系の変換のため、レベルシフト回路４に入力する。
レベルシフト回路４からの出力信号（以下出力Ａと称す
る）は、レベルシフト回路出力信号線５を介して、第１
並びに第２の出力回路６ａ、６ｂと遅延回路７に入力す
る。遅延回路７からの出力信号（以下出力Ｂと称する）
は、遅延回路出力信号線８を介して、第３並びに第４の
出力回路６ｃ、６ｄに入力する。第１乃至第４の出力回
路６からの出力信号は、それぞれ第１乃至第４の出力回
路出力信号線９ａ、９ｂ、９ｃ、９ｄを介して第１乃至
第４の出力端子１０ａ、１０ｂ、１０ｃ、１０ｄからＩ
Ｃ１の外部に設けられたＬＣＤへと出力される。［図
７］は遅延回路７の具体例を示す回路図である。遅延回
路７は、インバ−タが６段直列に接続されているもので
ある。
【０００４】続いてこのＩＣ１の動作を説明する。［図
８］は、ＩＣ１の動作を説明するための信号波形図であ
る。内部回路２からの出力信号はＶＤＤ系であるため、
レベルシフト回路４により出力回路６を駆動するＶＣＣ
系へ電源系変換される。ＶＣＣ系に変換された出力信号
は、同時切り換え雑音対策のため、遅延回路７を介した
出力Ｂと介さない出力Ａとの二種類に分けられ、それぞ
れ複数の出力回路６に入力し、出力回路６により駆動力
変換され、出力端子１０から出力される。出力回路６は
駆動力が大きく、また、負荷であるＬＣＤの容量も大き
いため、同時に多数の回路が切り換わるとその充放電電
流や貫通電流などによる切り換え雑音が大きくなる。し
かし、液晶に交番電界をかけるため、交番電界用信号に
よりすべての液晶にかかる電圧を変えているので、同時
に多数の回路を切り換える必要がある。そこで遅延回路
７を挿入すると、［図８］に示した如く、遅延回路７に
よる遅延がΔｔだけあり、出力Ａと出力Ｂとの切り換え
タイミングは重ならない。すなわち、同時切り換え雑音
が抑えられる。
８］は、ＩＣ１の動作を説明するための信号波形図であ
る。内部回路２からの出力信号はＶＤＤ系であるため、
レベルシフト回路４により出力回路６を駆動するＶＣＣ
系へ電源系変換される。ＶＣＣ系に変換された出力信号
は、同時切り換え雑音対策のため、遅延回路７を介した
出力Ｂと介さない出力Ａとの二種類に分けられ、それぞ
れ複数の出力回路６に入力し、出力回路６により駆動力
変換され、出力端子１０から出力される。出力回路６は
駆動力が大きく、また、負荷であるＬＣＤの容量も大き
いため、同時に多数の回路が切り換わるとその充放電電
流や貫通電流などによる切り換え雑音が大きくなる。し
かし、液晶に交番電界をかけるため、交番電界用信号に
よりすべての液晶にかかる電圧を変えているので、同時
に多数の回路を切り換える必要がある。そこで遅延回路
７を挿入すると、［図８］に示した如く、遅延回路７に
よる遅延がΔｔだけあり、出力Ａと出力Ｂとの切り換え
タイミングは重ならない。すなわち、同時切り換え雑音
が抑えられる。
【０００５】
【発明が解決しようとする課題】しかしながら、この遅
延回路を設けて同時切り換え雑音を抑える方法は、チッ
プサイズの増大を招く。すなわち、遅延回路を構成する
トランジスタは、ＶＣＣ系であるため、そのゲ−ト、ソ
−ス間電位差はＶＤＤ系のトランジスタより大きなもの
となり、従って、そのソ−ス、ドレイン間の電流値は大
きくなり、遅延素子１段当りの遅延量は小さなものにな
る。必要な遅延時間Δｔを得るためには、ゲ−ト段数を
増やすことや、トランジスタのチャネル長を長くするこ
と、大きな容量を付加することなどが必要となる。これ
らの対応により、必要な遅延時間は得られるが、チップ
サイズが大きくなる。上記したように同時切り換え雑音
を抑えるためには、遅延回路が必要であり、チップサイ
ズが大きくなるという問題があった。そこで、本発明は
上記欠点を除去し、同時切り換え雑音を抑え、チップサ
イズの小さくできるＩＣを提供することを目的とする。
延回路を設けて同時切り換え雑音を抑える方法は、チッ
プサイズの増大を招く。すなわち、遅延回路を構成する
トランジスタは、ＶＣＣ系であるため、そのゲ−ト、ソ
−ス間電位差はＶＤＤ系のトランジスタより大きなもの
となり、従って、そのソ−ス、ドレイン間の電流値は大
きくなり、遅延素子１段当りの遅延量は小さなものにな
る。必要な遅延時間Δｔを得るためには、ゲ−ト段数を
増やすことや、トランジスタのチャネル長を長くするこ
と、大きな容量を付加することなどが必要となる。これ
らの対応により、必要な遅延時間は得られるが、チップ
サイズが大きくなる。上記したように同時切り換え雑音
を抑えるためには、遅延回路が必要であり、チップサイ
ズが大きくなるという問題があった。そこで、本発明は
上記欠点を除去し、同時切り換え雑音を抑え、チップサ
イズの小さくできるＩＣを提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明においては、第１の電源系から第２の電源系
へ変換するレベルシフト回路と、この回路からの出力信
号を入力する少なくとも一つ以上の第２の電源系の出力
回路とからなる半導体集積回路装置において、第１、第
２の前記レベルシフト回路を設け、前記第１のレベルシ
フト回路に第１の電源系の回路からの出力信号を入力
し、前記第２のレベルシフト回路にはその反転信号を入
力し、前記第１並びに第２のレベルシフト回路の出力信
号はそれぞれ少なくとも一つ以上の前記出力回路に入力
するＩＣを提供する。
に、本発明においては、第１の電源系から第２の電源系
へ変換するレベルシフト回路と、この回路からの出力信
号を入力する少なくとも一つ以上の第２の電源系の出力
回路とからなる半導体集積回路装置において、第１、第
２の前記レベルシフト回路を設け、前記第１のレベルシ
フト回路に第１の電源系の回路からの出力信号を入力
し、前記第２のレベルシフト回路にはその反転信号を入
力し、前記第１並びに第２のレベルシフト回路の出力信
号はそれぞれ少なくとも一つ以上の前記出力回路に入力
するＩＣを提供する。
【０００７】
【作用】このように構成された本発明に係わるＩＣにお
いては、レベルシフト回路の遅延時間が、その出力の立
ち上がり時と立ち下がり時では異なることを利用し、出
力回路から出力される出力信号に時間差を設けることが
できる。
いては、レベルシフト回路の遅延時間が、その出力の立
ち上がり時と立ち下がり時では異なることを利用し、出
力回路から出力される出力信号に時間差を設けることが
できる。
【０００８】
【実施例】以下、本発明の実施例を［図１］乃至［図
５］を参照して説明する。
５］を参照して説明する。
【０００９】［図１］は、本発明の第１の実施例を示す
ＩＣの構成図である。ＩＣ１１の構成は次の如くなって
いる。内部回路１２からの出力信号は、内部回路出力信
号線１３を介して、ＶＤＤ系からＶＣＣ系への電源系の
変換のため、第１のレベルシフト回路１４に入力する。
第１のレベルシフト回路１４からの出力信号（以下出力
Ｃと称する）は、レベルシフト回路出力信号線１５を介
して、第１並びに第２の出力回路１６ａ、１６ｂに入力
する。また、内部回路１２からの出力信号は、内部回路
出力信号線１３を介して、ＶＤＤ系の第１の反転回路１
７に入力する。第１の反転回路１７からの出力信号は、
反転回路出力信号線１８を介して、第２のレベルシフト
回路１９に入力する。第２のレベルシフト回路１９から
の出力信号（以下出力Ｄと称する）は、レベルシフト回
路出力信号線２０を介して、ＶＣＣ系の第２の反転回路
２１に入力する。第２の反転回路２１からの出力信号
は、反転回路出力信号線２２を介して、第３並びに第４
の出力回路１６ｃ、１６ｄに入力する。第１乃至第４の
出力回路１６からの出力信号は、それぞれ第１乃至第４
の出力回路出力信号線２３ａ、２３ｂ、２３ｃ、２３ｄ
を介して第１乃至第４の出力端子２４ａ、２４ｂ、２４
ｃ、２４ｄからＩＣ１１の外部に設けられたＬＣＤへと
出力される。
ＩＣの構成図である。ＩＣ１１の構成は次の如くなって
いる。内部回路１２からの出力信号は、内部回路出力信
号線１３を介して、ＶＤＤ系からＶＣＣ系への電源系の
変換のため、第１のレベルシフト回路１４に入力する。
第１のレベルシフト回路１４からの出力信号（以下出力
Ｃと称する）は、レベルシフト回路出力信号線１５を介
して、第１並びに第２の出力回路１６ａ、１６ｂに入力
する。また、内部回路１２からの出力信号は、内部回路
出力信号線１３を介して、ＶＤＤ系の第１の反転回路１
７に入力する。第１の反転回路１７からの出力信号は、
反転回路出力信号線１８を介して、第２のレベルシフト
回路１９に入力する。第２のレベルシフト回路１９から
の出力信号（以下出力Ｄと称する）は、レベルシフト回
路出力信号線２０を介して、ＶＣＣ系の第２の反転回路
２１に入力する。第２の反転回路２１からの出力信号
は、反転回路出力信号線２２を介して、第３並びに第４
の出力回路１６ｃ、１６ｄに入力する。第１乃至第４の
出力回路１６からの出力信号は、それぞれ第１乃至第４
の出力回路出力信号線２３ａ、２３ｂ、２３ｃ、２３ｄ
を介して第１乃至第４の出力端子２４ａ、２４ｂ、２４
ｃ、２４ｄからＩＣ１１の外部に設けられたＬＣＤへと
出力される。
【００１０】［図２］は、［図１］に示した実施例の第
１のレベルシフト回路１４の第１の具体例を示す回路図
である。内部回路出力信号線１３を介して入力するＶＤ
Ｄ系の入力信号は抵抗２５とＮ型トランジスタ２６（以
下Ｎ２６と称する。以降、同様に他のトランジスタも導
電型を表わすＰ、Ｎと符号の組み合わせにより称するも
のとする。）とから構成されるインバ−タ２７に入力
し、このインバ−タ２７の出力は、インバ−タ出力信号
線２８を介して、インバ−タ２９に入力し、このインバ
−タ２９の出力は、レベルシフト回路の出力として、レ
ベルシフト回路出力信号線１５を介して出力される。こ
こで、インバ−タ２７を構成する抵抗２５は、その抵抗
値をＮ２６のオン抵抗より十分大きく設定している。そ
の理由としては、抵抗２５が小さいと貫通電流が多くな
ること、並びにインバ−タ２７の出力の低レベルが浮く
ためである。貫通電流が多くなる事は、消費電流の増大
を招き、また、電源電位の変動にも繋がるため望ましく
ない。出力の低レベルが浮いてしまう事は、次段の回路
に低レベルとしてとらえられにくくなり、また、雑音に
対する余裕が少なくなるため、望ましくない。しかし、
抵抗２５の抵抗値が大きすぎると、インバ−タ２７の出
力容量とインバ−タ２９の入力容量、さらにインバ−タ
出力信号線２８の寄生容量などからなる負荷容量を充電
するための時間が膨大なものとなり、回路動作しなくな
るので、抵抗２５の抵抗値は、あくまでＮ２６のオン抵
抗との比によって決めることが肝要である。なお、第２
のレベルシフト回路１９は、第１のレベルシフト回路１
４と同一の特性を持つ同一の回路である事が望ましい
が、特性に若干の差異があっても、第１のレベルシフト
回路１４の抵抗２５とＮ２６に対応する第２のレベルシ
フト回路１９の抵抗とＮ型トランジスタの設定の基本は
変わらないので動作上特に問題とはならない。
１のレベルシフト回路１４の第１の具体例を示す回路図
である。内部回路出力信号線１３を介して入力するＶＤ
Ｄ系の入力信号は抵抗２５とＮ型トランジスタ２６（以
下Ｎ２６と称する。以降、同様に他のトランジスタも導
電型を表わすＰ、Ｎと符号の組み合わせにより称するも
のとする。）とから構成されるインバ−タ２７に入力
し、このインバ−タ２７の出力は、インバ−タ出力信号
線２８を介して、インバ−タ２９に入力し、このインバ
−タ２９の出力は、レベルシフト回路の出力として、レ
ベルシフト回路出力信号線１５を介して出力される。こ
こで、インバ−タ２７を構成する抵抗２５は、その抵抗
値をＮ２６のオン抵抗より十分大きく設定している。そ
の理由としては、抵抗２５が小さいと貫通電流が多くな
ること、並びにインバ−タ２７の出力の低レベルが浮く
ためである。貫通電流が多くなる事は、消費電流の増大
を招き、また、電源電位の変動にも繋がるため望ましく
ない。出力の低レベルが浮いてしまう事は、次段の回路
に低レベルとしてとらえられにくくなり、また、雑音に
対する余裕が少なくなるため、望ましくない。しかし、
抵抗２５の抵抗値が大きすぎると、インバ−タ２７の出
力容量とインバ−タ２９の入力容量、さらにインバ−タ
出力信号線２８の寄生容量などからなる負荷容量を充電
するための時間が膨大なものとなり、回路動作しなくな
るので、抵抗２５の抵抗値は、あくまでＮ２６のオン抵
抗との比によって決めることが肝要である。なお、第２
のレベルシフト回路１９は、第１のレベルシフト回路１
４と同一の特性を持つ同一の回路である事が望ましい
が、特性に若干の差異があっても、第１のレベルシフト
回路１４の抵抗２５とＮ２６に対応する第２のレベルシ
フト回路１９の抵抗とＮ型トランジスタの設定の基本は
変わらないので動作上特に問題とはならない。
【００１１】続いて、［図２］に示した回路を用いた場
合の［図１］に示した実施例の動作を、［図３］に示し
た信号波形図を参照して説明する。内部回路２からの出
力信号が立ち上がると、第１のレベルシフト回路１４の
インバ−タ２７の出力はＮ２６が導通し、高レベルすな
わちＶＣＣ電位から低レベルまで速やかに変化する。こ
のときの遅延時間は、Ｎ２６のオン抵抗と負荷容量によ
り決まる。出力のレベルは抵抗２５とＮ２６との抵抗比
により決まり、例えばＶａの値となる。この値は、なる
べくＧＮＤレベルに近いほうが望ましいため、前述した
ように抵抗２５の抵抗値とＮ２６のオン抵抗の値を設定
する。反対に内部回路２からの出力信号が立ち下がる
と、第１のレベルシフト回路１４のインバ−タ２７の出
力はＮ２６が非導通となりＶａからＶＣＣレベルまで緩
やかに立ち上がる。これは、抵抗２５の抵抗値が大きく
負荷容量を充電するための電流が少ないからである。第
２のレベルシフト回路１９には、内部回路２からの出力
信号が反転して入力するため、第１のレベルシフト回路
１４とはタイミングがずれるが、第２のレベルシフト回
路１９の入力とインバ−タ２７に対応する初段インバ−
タの出力の関係は第１のレベルシフト回路１４の場合と
同一である。すなわち、出力の立ち上がり波形は緩であ
り、立ち下がり波形は急である。
合の［図１］に示した実施例の動作を、［図３］に示し
た信号波形図を参照して説明する。内部回路２からの出
力信号が立ち上がると、第１のレベルシフト回路１４の
インバ−タ２７の出力はＮ２６が導通し、高レベルすな
わちＶＣＣ電位から低レベルまで速やかに変化する。こ
のときの遅延時間は、Ｎ２６のオン抵抗と負荷容量によ
り決まる。出力のレベルは抵抗２５とＮ２６との抵抗比
により決まり、例えばＶａの値となる。この値は、なる
べくＧＮＤレベルに近いほうが望ましいため、前述した
ように抵抗２５の抵抗値とＮ２６のオン抵抗の値を設定
する。反対に内部回路２からの出力信号が立ち下がる
と、第１のレベルシフト回路１４のインバ−タ２７の出
力はＮ２６が非導通となりＶａからＶＣＣレベルまで緩
やかに立ち上がる。これは、抵抗２５の抵抗値が大きく
負荷容量を充電するための電流が少ないからである。第
２のレベルシフト回路１９には、内部回路２からの出力
信号が反転して入力するため、第１のレベルシフト回路
１４とはタイミングがずれるが、第２のレベルシフト回
路１９の入力とインバ−タ２７に対応する初段インバ−
タの出力の関係は第１のレベルシフト回路１４の場合と
同一である。すなわち、出力の立ち上がり波形は緩であ
り、立ち下がり波形は急である。
【００１２】第１のレベルシフト回路１４と第２のレベ
ルシフト回路１９の入力は互いに反転しているため、
［図３］に示す如く、第１のレベルシフト回路１４のイ
ンバ−タ２７の出力信号と対応する第２のレベルシフト
回路１９のインバ−タの出力信号は反転している。すな
わち、一方の出力が速やかに変化しているときには他方
の出力は緩やかに変化している。ここで、第１のレベル
シフト回路１４のインバ−タ２９の回路しきい値をＶｔ
ｈＣ１、インバ−タ２９に対応する第２のレベルシフト
回路１９の次段インバ−タの回路しきい値をＶｔｈＣ２
とする。レベルシフト回路の初段インバ−タの出力が立
ち下がるときは、波形は急であるため、ＶｔｈＣ１、２
を越えるために必要な時間は短い。また、出力が立ち上
がるときは、波形は緩であるため、ＶｔｈＣ１、２を越
えるために必要な時間は長い。すなわち第１並びに第２
のレベルシフト回路の次段インバ−タの出力信号、すな
わち第１並びに第２のレベルシフト回路の出力信号は、
一方がレベルシフト回路の入力信号の変化時点からほと
んど遅延しないで変化するのに対し、他方はかなり遅延
して変化することになる。この両者の時間差、すなわち
Δｔにより、出力Ｃ、Ｄに時間差が生じ、出力回路の切
り換えタイミングが異なるものとなり、従って、切り換
え雑音が抑えられる。
ルシフト回路１９の入力は互いに反転しているため、
［図３］に示す如く、第１のレベルシフト回路１４のイ
ンバ−タ２７の出力信号と対応する第２のレベルシフト
回路１９のインバ−タの出力信号は反転している。すな
わち、一方の出力が速やかに変化しているときには他方
の出力は緩やかに変化している。ここで、第１のレベル
シフト回路１４のインバ−タ２９の回路しきい値をＶｔ
ｈＣ１、インバ−タ２９に対応する第２のレベルシフト
回路１９の次段インバ−タの回路しきい値をＶｔｈＣ２
とする。レベルシフト回路の初段インバ−タの出力が立
ち下がるときは、波形は急であるため、ＶｔｈＣ１、２
を越えるために必要な時間は短い。また、出力が立ち上
がるときは、波形は緩であるため、ＶｔｈＣ１、２を越
えるために必要な時間は長い。すなわち第１並びに第２
のレベルシフト回路の次段インバ−タの出力信号、すな
わち第１並びに第２のレベルシフト回路の出力信号は、
一方がレベルシフト回路の入力信号の変化時点からほと
んど遅延しないで変化するのに対し、他方はかなり遅延
して変化することになる。この両者の時間差、すなわち
Δｔにより、出力Ｃ、Ｄに時間差が生じ、出力回路の切
り換えタイミングが異なるものとなり、従って、切り換
え雑音が抑えられる。
【００１３】［図４］は、［図１］に示した実施例の第
１並びに第２のレベルシフト回路１４、１９の第２の具
体例を示す回路図である。第１のレベルシフト回路１４
は、Ｎ３０とＰ３１から構成される初段インバ−タと、
その出力信号をインバ−タ出力信号線３２を介して入力
する次段インバ−タ３３とからなり、Ｎ３０のゲ−トに
内部回路出力信号線１３を介して内部回路２からの出力
信号を入力し、インバ−タ３３の出力信号をレベルシフ
ト回路出力信号線１５を介して、出力Ｃとして出力す
る。第２のレベルシフト回路１９は、Ｎ３４とＰ３５か
ら構成される初段インバ−タと、その出力信号をインバ
−タ出力信号線３６を介して入力する次段インバ−タ３
７とからなり、Ｎ３４のゲ−トに内部回路出力信号線１
８を介して内部回路２からの出力信号を入力し、インバ
−タ３７の出力信号をレベルシフト回路出力信号線２０
を介して、出力Ｄとして出力する。Ｐ３１並びにＰ３５
のゲ−トには、互いのレベルシフト回路の初段インバ−
タの出力信号を入力するが、これは、動作の安定を計っ
たものであり、同位相の信号であれば別の信号であって
も構わない。第１の具体例ではレベルシフト回路に抵抗
を用いていたが、この第２の具体例ではＰ型トランジス
タを用いている。これは、Ｐ３１、Ｐ３５のオン抵抗を
抵抗として用いるわけである。従って、Ｐ３１、Ｐ３５
のオン抵抗は、第１の具体例における抵抗と同様に、Ｎ
３０、Ｎ３４のオン抵抗よりも十分大きく設定してい
る。この様に、抵抗をＰ３１、Ｐ３５と置き換えること
により、Ｐ３１、Ｐ３５のスイッチとしての機能によ
り、ＤＣ電流がなくなり、また、出力の低レベルがＧＮ
Ｄレベルまで下がる。
１並びに第２のレベルシフト回路１４、１９の第２の具
体例を示す回路図である。第１のレベルシフト回路１４
は、Ｎ３０とＰ３１から構成される初段インバ−タと、
その出力信号をインバ−タ出力信号線３２を介して入力
する次段インバ−タ３３とからなり、Ｎ３０のゲ−トに
内部回路出力信号線１３を介して内部回路２からの出力
信号を入力し、インバ−タ３３の出力信号をレベルシフ
ト回路出力信号線１５を介して、出力Ｃとして出力す
る。第２のレベルシフト回路１９は、Ｎ３４とＰ３５か
ら構成される初段インバ−タと、その出力信号をインバ
−タ出力信号線３６を介して入力する次段インバ−タ３
７とからなり、Ｎ３４のゲ−トに内部回路出力信号線１
８を介して内部回路２からの出力信号を入力し、インバ
−タ３７の出力信号をレベルシフト回路出力信号線２０
を介して、出力Ｄとして出力する。Ｐ３１並びにＰ３５
のゲ−トには、互いのレベルシフト回路の初段インバ−
タの出力信号を入力するが、これは、動作の安定を計っ
たものであり、同位相の信号であれば別の信号であって
も構わない。第１の具体例ではレベルシフト回路に抵抗
を用いていたが、この第２の具体例ではＰ型トランジス
タを用いている。これは、Ｐ３１、Ｐ３５のオン抵抗を
抵抗として用いるわけである。従って、Ｐ３１、Ｐ３５
のオン抵抗は、第１の具体例における抵抗と同様に、Ｎ
３０、Ｎ３４のオン抵抗よりも十分大きく設定してい
る。この様に、抵抗をＰ３１、Ｐ３５と置き換えること
により、Ｐ３１、Ｐ３５のスイッチとしての機能によ
り、ＤＣ電流がなくなり、また、出力の低レベルがＧＮ
Ｄレベルまで下がる。
【００１４】この第２の具体例を用いた場合であって
も、第１の具体例と同様に、第１並びに第２のレベルシ
フト回路の出力信号は、入力信号の立ち上がり、立ち下
がりにより、互いにタイミングが異なるものとなり、切
り換え雑音が抑えられる。
も、第１の具体例と同様に、第１並びに第２のレベルシ
フト回路の出力信号は、入力信号の立ち上がり、立ち下
がりにより、互いにタイミングが異なるものとなり、切
り換え雑音が抑えられる。
【００１５】［図５］は、［図４］に示した第２の具体
例の変形例を示す回路図である。第２の具体例の第１並
びに第２のレベルシフト回路のＰ３１、Ｐ３５のそれぞ
れのソ−ス側にＰ３８、Ｐ３９が挿入されている。Ｐ３
８、Ｐ３９のゲ−ト入力は、それぞれＮ３０、Ｎ３４に
入力する信号が接続されている。この様な構成にするこ
とにより、レベルシフト回路の切り換え速度が速くな
る。なお、以上の説明においては、正電源側の二種類の
電源を取り上げたが、負電源側であっても同様である。
例の変形例を示す回路図である。第２の具体例の第１並
びに第２のレベルシフト回路のＰ３１、Ｐ３５のそれぞ
れのソ−ス側にＰ３８、Ｐ３９が挿入されている。Ｐ３
８、Ｐ３９のゲ−ト入力は、それぞれＮ３０、Ｎ３４に
入力する信号が接続されている。この様な構成にするこ
とにより、レベルシフト回路の切り換え速度が速くな
る。なお、以上の説明においては、正電源側の二種類の
電源を取り上げたが、負電源側であっても同様である。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
レベルシフト回路の立上がりと立ち下がりの遅延時間の
差を利用した同時切り換え雑音を抑えチップサイズの小
さい半導体集積回路装置を得ることができる。
レベルシフト回路の立上がりと立ち下がりの遅延時間の
差を利用した同時切り換え雑音を抑えチップサイズの小
さい半導体集積回路装置を得ることができる。
【図１】本発明の実施例を示す構成図
【図２】本発明の実施例のレベルシフト回路の第１の具
体例を示す回路図
体例を示す回路図
【図３】本発明の実施例の動作を示す信号波形図
【図４】本発明の実施例のレベルシフト回路の第２の具
体例を示す回路図
体例を示す回路図
【図５】［図４］に示した具体例の変形例を示す回路図
【図６】従来技術を示す構成図
【図７】遅延回路の具体例を示す回路図
【図８】従来技術の動作を示す信号波形図
１１ ＩＣ １２ 内部回路 １４、１９ レベルシフト回路 １６ 出力回路 ２４ 出力端子 １７、２１ 反転回路
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｅ
Claims (1)
- 【請求項１】 第１の電源系から第２の電源系へ変換す
るレベルシフト回路と、この回路からの出力信号を入力
する少なくとも一つ以上の第２の電源系の出力回路とか
らなる半導体集積回路装置において、第１、第２の前記
レベルシフト回路を設け、前記第１のレベルシフト回路
に第１の電源系の回路からの出力信号を入力し、前記第
２のレベルシフト回路にはその反転信号を入力し、前記
第１並びに第２のレベルシフト回路の出力信号はそれぞ
れ少なくとも一つ以上の前記出力回路に入力することを
特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132123A JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132123A JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05323897A true JPH05323897A (ja) | 1993-12-07 |
Family
ID=15073951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132123A Withdrawn JPH05323897A (ja) | 1992-05-25 | 1992-05-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05323897A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930560B2 (en) | 1996-04-12 | 2005-08-16 | Silicon Image, Inc. | High-speed and high-precision phase locked loop |
-
1992
- 1992-05-25 JP JP4132123A patent/JPH05323897A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6930560B2 (en) | 1996-04-12 | 2005-08-16 | Silicon Image, Inc. | High-speed and high-precision phase locked loop |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |