JPH0740664B2 - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPH0740664B2 JPH0740664B2 JP60118511A JP11851185A JPH0740664B2 JP H0740664 B2 JPH0740664 B2 JP H0740664B2 JP 60118511 A JP60118511 A JP 60118511A JP 11851185 A JP11851185 A JP 11851185A JP H0740664 B2 JPH0740664 B2 JP H0740664B2
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- Japan
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- output
- power supply
- buffer circuit
- wiring
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のトランジスタを出力ノードに対して並列
に接続してなる出力バッファ回路に関する。
に接続してなる出力バッファ回路に関する。
本発明は出力バツフア回路において、駆動能力の大きな
出力トランジスタを分割し、その分割されたトランジス
タのゲート電極を配線として用い、かつ直列に接続する
こにより、出力バツフア回路からデータが出力され始め
る時に、一斉に駆動能力の大きなトランジスタがオンす
ることが無く、すなわち一度に電源の配線に大電流が流
れることが無く、出力バツフア回路から発生する電源ノ
イズを低減したものである。
出力トランジスタを分割し、その分割されたトランジス
タのゲート電極を配線として用い、かつ直列に接続する
こにより、出力バツフア回路からデータが出力され始め
る時に、一斉に駆動能力の大きなトランジスタがオンす
ることが無く、すなわち一度に電源の配線に大電流が流
れることが無く、出力バツフア回路から発生する電源ノ
イズを低減したものである。
従来の出力バツフア回路は、第４図に示したようになつ
ており、電圧電源と接地電源の間に駆動能力の大きなＰ
チヤネル型MOSトランジスタ と、Ｎチヤネル型MOSトランジスタ が直列に接続され、 の共通接続点から出力端 が取り出され、負荷容量CLに接続されている。また、従
来の Ｎチヤネル型MOSトランジスタのレイアウトとしては、
第５図に示したようになつている。第６図は、第４図の
回路で第５図の様なトランジスタのレイアウトの場合に
おいて、出力端 が“H"出力から“L"出力するときの動作波形と、そのと
き からVSSに流れ込むIOLを示している。
ており、電圧電源と接地電源の間に駆動能力の大きなＰ
チヤネル型MOSトランジスタ と、Ｎチヤネル型MOSトランジスタ が直列に接続され、 の共通接続点から出力端 が取り出され、負荷容量CLに接続されている。また、従
来の Ｎチヤネル型MOSトランジスタのレイアウトとしては、
第５図に示したようになつている。第６図は、第４図の
回路で第５図の様なトランジスタのレイアウトの場合に
おいて、出力端 が“H"出力から“L"出力するときの動作波形と、そのと
き からVSSに流れ込むIOLを示している。
第５図において、101は接地電源VSSを供給するための配
線、102は電圧電源VDDを供給するための配線、103は出
力 のための配線であり、φＮは出力バツフア回路のＮチヤ
ネル型MOSトランジスタ を導通するための信号線、φＰはＰチヤネル型MOSトラ
ンジスタ を制御するための信号線で、多結晶シリコン材料で形成
されている。104は のドレイン及びソースを形成するためのＮ型不純物領
域、105は のドレイン及びソースを形成するためのＰ型不純物領
域、106は105よりも不純物濃度が薄いＰ型不純物領域
（Ｐウエルと称す）、107は104よりも不純物濃度が薄い
Ｎ型不純物領域（Ｎウエルと称す）であり、108は配線
と不純物領域との導通をとるためのコンタクトである。
線、102は電圧電源VDDを供給するための配線、103は出
力 のための配線であり、φＮは出力バツフア回路のＮチヤ
ネル型MOSトランジスタ を導通するための信号線、φＰはＰチヤネル型MOSトラ
ンジスタ を制御するための信号線で、多結晶シリコン材料で形成
されている。104は のドレイン及びソースを形成するためのＮ型不純物領
域、105は のドレイン及びソースを形成するためのＰ型不純物領
域、106は105よりも不純物濃度が薄いＰ型不純物領域
（Ｐウエルと称す）、107は104よりも不純物濃度が薄い
Ｎ型不純物領域（Ｎウエルと称す）であり、108は配線
と不純物領域との導通をとるためのコンタクトである。
前述の従来技術では、半導体装置が“L"出力する場合、
Ｐチヤネル型MOSトランジスタ をオフ状態にさせ、Ｎチヤネル型MOSトランジスタ をオン状態にすることにより、出力端VOUTに接続された
負荷容量CLを、 により放電する。
Ｐチヤネル型MOSトランジスタ をオフ状態にさせ、Ｎチヤネル型MOSトランジスタ をオン状態にすることにより、出力端VOUTに接続された
負荷容量CLを、 により放電する。
ここで、出力電流を大きく取り出すためには、また高速
に“L"出力をするためには、 の駆動能力を大きくしなければならない。このことによ
り負荷容量CLを急激に放電することとなり、 に供給されている接地電源の半導体装置内の配線には、 がオン状態となつたと同時に出力電流が急激に流れ込
む。急激に大電流が流れ込むことにより、半導体装置内
の接地電源の配線は、半導体装置が実装されている電源
線よりも抵抗値が高く、また実装されている電源線には
配線浮遊容量が存在しているため、負荷容量CLの放電開
始時に、半導体装置内の接地電源の電位が本来の接地電
源の電位より高くなるという現象が生じる。急激に電流
が半導体装置内の接地電源に流れ込むのは一瞬でありそ
の後流れ込む電流は減少し、再び接地電源の電位は本来
の接地電源の電位に復帰する。このことは、外部から供
給されている接地電源の電位にノイズが乗つたこととな
る。
に“L"出力をするためには、 の駆動能力を大きくしなければならない。このことによ
り負荷容量CLを急激に放電することとなり、 に供給されている接地電源の半導体装置内の配線には、 がオン状態となつたと同時に出力電流が急激に流れ込
む。急激に大電流が流れ込むことにより、半導体装置内
の接地電源の配線は、半導体装置が実装されている電源
線よりも抵抗値が高く、また実装されている電源線には
配線浮遊容量が存在しているため、負荷容量CLの放電開
始時に、半導体装置内の接地電源の電位が本来の接地電
源の電位より高くなるという現象が生じる。急激に電流
が半導体装置内の接地電源に流れ込むのは一瞬でありそ
の後流れ込む電流は減少し、再び接地電源の電位は本来
の接地電源の電位に復帰する。このことは、外部から供
給されている接地電源の電位にノイズが乗つたこととな
る。
この半導体装置がプルアツプ抵抗を挿入せずにTTL（Tra
nsistror Transistor Logic）で駆動されている場合、
すなわち“L"レベルを0.8V“H"レベルを2.2V程度で出力
されている場合、上記に述べたように半導体装置が“L"
出力をするとき、接地電源にノイズが乗り、外部の接地
電源より電位が高くなると、TTL側では“H"出力をして
いるはずが、接地電源にノイズが乗つた一瞬の間半導体
装置の入力回路の“L"入力を認識するレベルが上がるた
めに、TTLの出力を“L"と認識する。その後、接地電源
の電位が本来の電位にもどると、再び“H"入力を認識す
ることとなる。すなわち出力バツフア回路から“H"から
“L"レベルが出力されるたびに、見かけ上入力にスキユ
ーが入つたと同じ現象が生じ、誤動作の原因となる。
nsistror Transistor Logic）で駆動されている場合、
すなわち“L"レベルを0.8V“H"レベルを2.2V程度で出力
されている場合、上記に述べたように半導体装置が“L"
出力をするとき、接地電源にノイズが乗り、外部の接地
電源より電位が高くなると、TTL側では“H"出力をして
いるはずが、接地電源にノイズが乗つた一瞬の間半導体
装置の入力回路の“L"入力を認識するレベルが上がるた
めに、TTLの出力を“L"と認識する。その後、接地電源
の電位が本来の電位にもどると、再び“H"入力を認識す
ることとなる。すなわち出力バツフア回路から“H"から
“L"レベルが出力されるたびに、見かけ上入力にスキユ
ーが入つたと同じ現象が生じ、誤動作の原因となる。
例えば半導体装置を待機状態と動作状態とに制御する端
子を備えたものは、この制御端子“H"入力されていると
待機状態となり、“L"入力のときに待機状態となる装置
において、“H"出力から“L"出力となるたびに半導体装
置が動作状態から一旦待機状態となつて、再び動作状態
になつてしまうという問題が生じる。
子を備えたものは、この制御端子“H"入力されていると
待機状態となり、“L"入力のときに待機状態となる装置
において、“H"出力から“L"出力となるたびに半導体装
置が動作状態から一旦待機状態となつて、再び動作状態
になつてしまうという問題が生じる。
本発明はこのような問題点を解決するもので、その目的
とするところは、半導体装置からデータが出力される際
に、出力バツフア回路から発生する電源ノイズを低減し
た出力バツフア回路を提供することである。
とするところは、半導体装置からデータが出力される際
に、出力バツフア回路から発生する電源ノイズを低減し
た出力バツフア回路を提供することである。
第１の電源端子と共通出力ノードとの間にソース・ドレ
イン電極が互いに並列接続され、ゲート電極にゲート制
御信号が印加される複数の第１導電型トランジスタと、 前記共通出力ノードと第２の電源端子との間にソース・
ドレイン電極が接続される負荷トランジスタとを備え、 前記複数の第１導電型トランジスタのゲート電極は直列
接続されてなり、前記複数の第１導電型トランジスタの
一つのゲート電極に印加された前記ゲート制御信号を、
当該ゲート電極の配線を介在して、前記複数の第１導電
型トランジスタの他のゲート電極に伝搬してなる ことを特徴とする。
イン電極が互いに並列接続され、ゲート電極にゲート制
御信号が印加される複数の第１導電型トランジスタと、 前記共通出力ノードと第２の電源端子との間にソース・
ドレイン電極が接続される負荷トランジスタとを備え、 前記複数の第１導電型トランジスタのゲート電極は直列
接続されてなり、前記複数の第１導電型トランジスタの
一つのゲート電極に印加された前記ゲート制御信号を、
当該ゲート電極の配線を介在して、前記複数の第１導電
型トランジスタの他のゲート電極に伝搬してなる ことを特徴とする。
本発明の上記の構成によれば、分割された出力バツフア
回路のMOSトランジスタのゲート電極を配線として用
い、かつ直列接続しているため、前記MOSトランジスタ
を導通状態とする制御信号線に電気抵抗が付いたことと
なり、制御信号の電圧波形を鈍らせることができ、即ち
鈍らせた信号により分割されたそれぞれのMOSトランジ
スタを順次オン状態とさせることができ、電源配線に急
激に大電流が流れることがないために、電源ノイズの発
生を防ぐことができる。
回路のMOSトランジスタのゲート電極を配線として用
い、かつ直列接続しているため、前記MOSトランジスタ
を導通状態とする制御信号線に電気抵抗が付いたことと
なり、制御信号の電圧波形を鈍らせることができ、即ち
鈍らせた信号により分割されたそれぞれのMOSトランジ
スタを順次オン状態とさせることができ、電源配線に急
激に大電流が流れることがないために、電源ノイズの発
生を防ぐことができる。
以下図面を参照して本発明の実施例を説明する。第１図
は本発明の実施例における出力バツフア回路のレイアウ
トであり、第２図はそのときの等価回路である。
は本発明の実施例における出力バツフア回路のレイアウ
トであり、第２図はそのときの等価回路である。
第１図において、101は接地電源VSSを供給するための配
線、102は電圧電源VDDを供給するための配線、103は出
力 のための配線であり、φＮは出力バツフア回路のＮチヤ
ネル型MOSトランジスタ を導通制御するための信号線、φＰはＰチヤネル型MOS
トランジスタQPを導通制御すための信号線で、多結晶シ
リコン材料で形成されている。104はＮチヤネル型MOSト
ランジスタ のドレイン及びソースを形成するためのＮ型不純物領
域、105はＰチヤネル型MOSトランジスタQPのドレイン及
びソースを形成するためのＰ型不純物領域、106は105よ
りも不純物濃度が薄いＰ型不純物領域（Ｐウエル領
域）、107は104よりも不純物濃度が薄いＮ型不純物領域
（Ｎウエル領域）であり、108は配線と不純物領域との
導通をとるためのコンタクトである。
線、102は電圧電源VDDを供給するための配線、103は出
力 のための配線であり、φＮは出力バツフア回路のＮチヤ
ネル型MOSトランジスタ を導通制御するための信号線、φＰはＰチヤネル型MOS
トランジスタQPを導通制御すための信号線で、多結晶シ
リコン材料で形成されている。104はＮチヤネル型MOSト
ランジスタ のドレイン及びソースを形成するためのＮ型不純物領
域、105はＰチヤネル型MOSトランジスタQPのドレイン及
びソースを形成するためのＰ型不純物領域、106は105よ
りも不純物濃度が薄いＰ型不純物領域（Ｐウエル領
域）、107は104よりも不純物濃度が薄いＮ型不純物領域
（Ｎウエル領域）であり、108は配線と不純物領域との
導通をとるためのコンタクトである。
多結晶シリコン材料の（単位面積当たりの抵抗率）ρＳ
は、数十Ω有り、よつて多結晶シリコンを配線として使
用するとき、それの幅に対して長さを100倍程度にする
と、数ＫΩの抵抗が配線に寄生抵抗として付くことにな
る。そのため第１図の様なレイアウトにすることによ
り、 のＮチヤネル型MOSトランジスタを導通制御するための
信号線φＮは、第２図の様な等価回路となる。
は、数十Ω有り、よつて多結晶シリコンを配線として使
用するとき、それの幅に対して長さを100倍程度にする
と、数ＫΩの抵抗が配線に寄生抵抗として付くことにな
る。そのため第１図の様なレイアウトにすることによ
り、 のＮチヤネル型MOSトランジスタを導通制御するための
信号線φＮは、第２図の様な等価回路となる。
第３図は、本実施例のレイアウトの場合における出力 が“H"レベルから“L"レベル出力するときの動作波形
と、そのとき からVSSに流れ出す電流IOLの波形を示している。
と、そのとき からVSSに流れ出す電流IOLの波形を示している。
まずφＰが“L"から“H"レベルとなり、QPがオフ状態と
なる。その後φＮが“L"から“H"レベルとなるようにす
ると、まず最初に がオン状態となり、 とVSSとが導通状態となり の“H"レベルを“L"レベルにするための放電が開始され
る。
なる。その後φＮが“L"から“H"レベルとなるようにす
ると、まず最初に がオン状態となり、 とVSSとが導通状態となり の“H"レベルを“L"レベルにするための放電が開始され
る。
の多結晶シリコンのゲート電極を の導通制御するための信号線の配線を用いており、配線
には寄生抵抗が存在するために、φＮは をオン状態とさせたタイミングより僅か遅れて がオン状態となり、 により は“L"レベルとするために電荷が放電される。同様にし
て、僅かずつ遅れながら、Ｎチヤネル型MOSトランジス
タが順次オン状態となる。このとき出力電流IOLは、 のみだけを通して流れ出す電流、次に とにより流れ出す電流といつたようになる。このこと
は、一斉に大きなトランジスタがオン状態となつて一度
に大電流が流れることが無く、徐々に流れ出すことにな
る。上記のような動作により、データが出力される際に
接地電源の配線に電流が急激に流れることが無く接地電
源のノイズを低減することができる。
には寄生抵抗が存在するために、φＮは をオン状態とさせたタイミングより僅か遅れて がオン状態となり、 により は“L"レベルとするために電荷が放電される。同様にし
て、僅かずつ遅れながら、Ｎチヤネル型MOSトランジス
タが順次オン状態となる。このとき出力電流IOLは、 のみだけを通して流れ出す電流、次に とにより流れ出す電流といつたようになる。このこと
は、一斉に大きなトランジスタがオン状態となつて一度
に大電流が流れることが無く、徐々に流れ出すことにな
る。上記のような動作により、データが出力される際に
接地電源の配線に電流が急激に流れることが無く接地電
源のノイズを低減することができる。
以上述べたように本発明によれば、半導体装置のデータ
を外部へ高速に出力したい場合、また多くのフアンアウ
トを駆動するために出力電流を大きく取り出したい場合
など、駆動能力の大きなトランジスタを出力バツフア回
路に用いたとき、駆動能力の大きな出力トランジスタを
分割し、その分割されたトランジスタのゲート電極を配
線として用いかつ直列に接続したことにより、出力バツ
フア回路からデータが出力され始める時に、一斉に駆動
能力の大きなトランジスタがオン状態となることが無
く、即ち一度に電源の配線に大電流が流れることがな
く、出力バツフア回路から発生する電源ノイズを低減す
ることができ、ゲート電極配線を活用することにより付
加回路を設けずとも信頼性の高い出力バッファ回路を構
成できるという効果を有する。
を外部へ高速に出力したい場合、また多くのフアンアウ
トを駆動するために出力電流を大きく取り出したい場合
など、駆動能力の大きなトランジスタを出力バツフア回
路に用いたとき、駆動能力の大きな出力トランジスタを
分割し、その分割されたトランジスタのゲート電極を配
線として用いかつ直列に接続したことにより、出力バツ
フア回路からデータが出力され始める時に、一斉に駆動
能力の大きなトランジスタがオン状態となることが無
く、即ち一度に電源の配線に大電流が流れることがな
く、出力バツフア回路から発生する電源ノイズを低減す
ることができ、ゲート電極配線を活用することにより付
加回路を設けずとも信頼性の高い出力バッファ回路を構
成できるという効果を有する。
第１図は本発明の出力バツフア回路の一実施例を示すレ
イアウト図。 第２図は第１図の等価回路図。 第３図は第２図の回路の動作波形図。 第４図は従来の出力バツフア回路の回路図。 第５図は第４図のレイアウト図。 第６図は第４図の回路の動作波形図。 101……接地電源VSSを供給するための配線 102……電圧電源VDDを供給するための配線 103……出力VOUTのための配線 104……Ｎチヤネル型MOSトランジスタのソース，ドレイ
ン領域 105……Ｐチヤネル型MOSトランジスタのソース，ドレイ
ン領域 106……Ｐウエル領域 107……Ｎウエル領域 108……配線と不純物領域とのコンタクト φN,φＰ……信号線 CL……負荷容量
イアウト図。 第２図は第１図の等価回路図。 第３図は第２図の回路の動作波形図。 第４図は従来の出力バツフア回路の回路図。 第５図は第４図のレイアウト図。 第６図は第４図の回路の動作波形図。 101……接地電源VSSを供給するための配線 102……電圧電源VDDを供給するための配線 103……出力VOUTのための配線 104……Ｎチヤネル型MOSトランジスタのソース，ドレイ
ン領域 105……Ｐチヤネル型MOSトランジスタのソース，ドレイ
ン領域 106……Ｐウエル領域 107……Ｎウエル領域 108……配線と不純物領域とのコンタクト φN,φＰ……信号線 CL……負荷容量
Claims (1)
- 【請求項１】第１の電源端子と共通出力ノードとの間に
ソース・ドレイン電極が互いに並列接続され、ゲート電
極にゲート制御信号が印加される複数の第１導電型トラ
ンジスタと、 前記共通出力ノードと第２の電源端子との間にソース・
ドレイン電極が接続される負荷トランジスタとを備え、 前記複数の第１導電型トランジスタのゲート電極は直列
接続されてなり、前記複数の第１導電型トランジスタの
一つのゲート電極に印加された前記ゲート制御信号を、
当該ゲート電極の配線を介在して、前記複数の第１導電
型トランジスタの他のゲート電極に伝搬してなる ことを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118511A JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60118511A JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61277225A JPS61277225A (ja) | 1986-12-08 |
| JPH0740664B2 true JPH0740664B2 (ja) | 1995-05-01 |
Family
ID=14738444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60118511A Expired - Lifetime JPH0740664B2 (ja) | 1985-05-31 | 1985-05-31 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740664B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62239568A (ja) * | 1986-04-11 | 1987-10-20 | Nec Corp | 半導体集積回路装置 |
| JPS63149913A (ja) * | 1986-12-12 | 1988-06-22 | Seiko Epson Corp | 出力回路 |
| US4789793A (en) * | 1987-02-24 | 1988-12-06 | Texas Instruments Incorporated | Integrated FET circuit to reduce switching noise |
| JPS63234622A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | デ−タ出力回路 |
| JPH01171320A (ja) * | 1987-12-25 | 1989-07-06 | Nec Ic Microcomput Syst Ltd | 出力回路 |
| JPH01286614A (ja) * | 1988-05-13 | 1989-11-17 | Ricoh Co Ltd | 出力バッファ回路 |
| JP2736789B2 (ja) * | 1988-09-24 | 1998-04-02 | 三菱電機株式会社 | ドライバ回路装置 |
| JPH04113670A (ja) * | 1990-09-03 | 1992-04-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Ｍｏｓ ｆｅｔスイッチ回路 |
-
1985
- 1985-05-31 JP JP60118511A patent/JPH0740664B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61277225A (ja) | 1986-12-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |