JPH04219025A

JPH04219025A - 電流発生装置およびｄ／ａ変換装置

Info

Publication number: JPH04219025A
Application number: JP3077853A
Authority: JP
Inventors: Yasuyuki Nakamura; 泰之中村; Toshio Kumamoto; 敏夫熊本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-04-23
Filing date: 1991-04-10
Publication date: 1992-08-10
Anticipated expiration: 2012-10-27
Also published as: JP2668172B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は１ビットのデータに応
答して、大きさの異なる２つの電流を相補的に発生する
電流発生装置およびＤ／Ａ変換装置に関し、特に電流発
生装置のスイッチング時間の短縮および発生される電流
の変動の抑制に関する。

【０００２】

【従来の技術および発明が解決しようとする課題】Ｄ／
Ａ変換装置は、画像データの処理、メカニカルな装置を
制御するための信号発生などに用いられるが、処理速度
や信号の品質をさらに向上させることが要請されている
。

【０００３】このような要請に答えるため複数ビットの
ビデオデータに応答して、２つのアナログ信号を発生し
、発生したうちの一方をダミーロードに与え、他方をマ
ッチング用の抵抗を通して負荷（ＣＲＴ等）に与える装
置がある。文献「Ａ　ＣＭＯＳ　Ｔｒｉｐｌｅ　１００
Ｍｂｉｔ／ｓ　Ｖｉｄｅｏ　Ｄ／Ａ　Ｃｏｎｖｅｒｔｅ
ｒ　ｗｉｔｈ　Ｓｈｉｆｔ　Ｒｅｇｉｓｔｅｒ　ａｎｄ
　ｃｏｌｏｒ　Ｍａｐ，ＩＥＥＥＪＯＵＲＮＡＬ　ＯＦ
　ＳＯＬＩＤ−ＳＴＡＴＥ　ＣＩＲＣＵＩＴＳ．Ｖｏｌ
．２１　Ｎｏ−６　ＤＥＣＥＭＢＥＲ　１９８６」を参
照。

【０００４】図８は、この文献に記載されているビデオ
データ−Ｄ／Ａ変換装置の概略ブロック図である。同図
を参照して、このビデオデータ−Ｄ／Ａ変換装置は、外
部から与えられる画素クロックに応答して、内部同期の
ためのシフトクロック信号を発生するタイミング発生回
路５４と、外部から与えられる並列ビデオデータを直列
データに変換するシフトレジスタ５１と、予め色データ
などを記憶しているカラーマップメモリ５２と、複数ビ
ット（１６ビット）のビデオデータを相補的なアナログ
信号に変換するＤ／Ａ変換回路５３と、カラーマップメ
モリ５２に予めカラーデータなどを書込み、かつシフト
レジスタ５１に直列／並列変換のためのプログラムを書
込むプロセッサインターフェイス５５とを含む。

【０００５】ビデオデータ−Ｄ／Ａ変換装置は、次のよ
うに動作する。すなわち、１６ビットのビデオデータが
シフトレジスタ５１に与えられ、ここで４ないし６ビッ
トの直列データに変換され、この変換されたデータがカ
ラーマップメモリ５２に与えられる。カラーマップメモ
リ５２は、シフトレジスタ５１からのビデオデータをア
ドレスデータとして受取り、タイミング発生回路５４か
らのシフトクロック信号に応答して、予め書込まれたカ
ラーデータを読出す。この読出されたカラーデータは、
Ｄ／Ａ変換回路５３に与えられ、与えられたカラーデー
タは、Ｄ／Ａ変換回路５３により相補的なアナログ信号
に変換される。このアナログ信号は、赤と、青と、緑お
よび同期信号との３種類である。

【０００６】図９は、Ｄ／Ａ変換回路５３の詳細を示す
回路図である。このＤ／Ａ変換回路５３は、電源電位Ｖ
ＤＤと、接地電位ＧＮＤと、出力端子Ｏ１　およびＯ２
　と、電流源Ａ１〜Ａ１６と、出力端子Ｏ１　に接続さ
れるダミー抵抗Ｒ１　と、出力端子Ｏ２　と接地電位Ｇ
ＮＤの間に接続される出力整合用抵抗Ｒ２　とを含む。電流源Ａ１〜Ａ１６の各々は、ＰＭＯＳトランジスタ１
ａ、１ｂ、２、および３を含む。ＰＭＯＳトランジスタ
１ａと１ｂとは接地電位ＶＤＤとＰＭＯＳトランジスタ
２のソース（ノードＮ１）との間に直列に接続される。ＰＭＯＳトランジスタ１ａのゲートは、バイアス信号Ｖ
１ａが与えられ、ＰＭＯＳトランジスタ１ｂのゲートは
、バイアス信号Ｖ１ｂが与えられる。ＰＭＯＳトランジ
スタ２のドレインは、出力端子Ｏ１　に接続され、ＰＭ
ＯＳトランジスタ３のドレインは、Ｏ２　に接続される
。ＰＭＯＳトランジスタ２および３のゲートは、データ
入力端子−Ｄ１〜−Ｄ１６，＋Ｄ１〜＋Ｄ１６のうちの
対応するデータ入力端子に接続され、この端子を通して
デジタルデータが相補的に与えられる。各々の電流源Ａ
１〜Ａ１６は、１６ビットの相補的なデジタルデータの
うちの対応する１ビットに応答して相補的にスイッチン
グし、大きさの異なる２つの電流を発生する。発生され
た２つの電流の一方は、出力端子Ｏ１　に与えられ、他
方は出力端子Ｏ２　に与えられる。この結果、出力端子
Ｏ１　には、各々のＰＭＯＳトランジスタ２を通った電
流を合計したアナログ信号が得られ、出力端子Ｏ２　に
は、各々のＰＭＯＳトランジスタ３を通った電流を合計
したアナログ信号が得られる。このようにして得られた
アナログ信号は、相補的な関係となっている。

【０００７】以上説明したように、ＰＭＯＳトランジス
タ２とＰＭＯＳトランジスタ３とを相補的すなわち差動
的にスイッチングさせることにより、ノードＮ１にはほ
ぼ一定の電流が常時流れることになる。このため、単一
のスイッチング素子によりスイッチングするのと比較し
て、アナログ信号のレベル変化を抑制することができる
。また、単一のスイッチング素子によりスイッチングす
る場合には、図９の破線で示す寄性容量を充電したり放
電したりする時間が必要である。しかし、２つのスイッ
チング素子を差動的に動作させることにより、ノードＮ
１には、常に一定の電流が流れるから、充電・放電に要
する時間が不要となる。したがって、スイッチング時間
の短縮ができる。

【０００８】図１０は、図９の電流源の改良例を示す回
路図である。この電流源については、説明を簡単化する
ために、１ビットの構成にしている。同図を参照して、
この電流源が図８の電流源と異なる点は、データ入力端
子−Ｄ，＋Ｄに与えられる１ビットに応答してＰＭＯＳ
トランジスタ２および３のゲートに与える電圧を制限す
るバッファ回路６０が設けられていることである。ＰＭ
ＯＳトランジスタ２および３に与えるゲート電圧を制限
することによりＰＭＯＳトランジスタ２および３のスイ
ッチング速度およびアナログ信号の変動を抑制せんとし
ている。

【０００９】しかしながら、制御されるＰＭＯＳトラン
ジスタ２および３は、完全にオンするかオフするかのい
ずれかの状態にされる。すなわち、ドレイン−ソース間
の抵抗は最も低い状態か最も高い状態のいずれかにされ
る。したがって、アナログ信号の変動を十分に抑制した
り、スイッチング時間を十分に短縮することができない
という可能性がある。

【００１０】図１１は従来の電流源の他の例を示す回路
図である。同図を参照して、この電流源が図１０に示し
た電流源と異なる点は、ＰＭＯＳトランジスタ１ａ，１
ｂ、２、３に代えてＮＭＯＳトランジスタ１、２、３が
用いられ、バッファ回路６０に代えて制御信号発生回路
Ｂと供給回路Ｃとが設けられていることである。

【００１１】制御信号発生回路Ｂは、ＮＭＯＳトランジ
スタ１を飽和領域で動作させるための第１の制御信号Ｖ
１と、ＮＭＯＳトランジスタ２および３を飽和領域で動
作させるための第２の制御信号Ｖ２とを発生する。この
発生された第１の制御信号Ｖ１は第１の制御信号出力端
子４から出力される。第２の制御信号Ｖ２は第２の制御
信号出力端子１１から出力される。

【００１２】供給回路Ｃは、データ入力端子−Ｄ，＋Ｄ
に与えられた１ビットのデータが論理「１」のときにア
クティブとなるスイッチ回路ＳＷ１〜ＳＷ４を含む。ス
イッチ回路ＳＷ１は、ＮＭＯＳトランジスタ２のゲート
７と第２の制御信号出力端子１１との間をスイッチング
する。スイッチ回路ＳＷ２は、ＮＭＯＳトランジスタ２
と接地電位５との間をスイッチングする。スイッチ回路
ＳＷ３はＮＭＯＳトランジスタ３のゲート９と第２の制
御信号出力端子１１との間をスイッチングする。スイッ
チ回路ＳＷ４はＮＭＯＳトランジスタ３のゲート９と接
地電位５との間をスイッチングする。

【００１３】ＮＭＯＳトランジスタ２のドレインは出力
端子Ｏ１　に接続され、出力端子Ｏ１　はダミー抵抗Ｒ
１　を通して電源電位Ｖｄｄに接続される。ＮＭＯＳト
ランジスタ３のドレインは出力端子Ｏ２　に接続され、
出力端子Ｏ２　は出力整合用抵抗Ｒ２　を通して負荷に
接続される。ＮＭＯＳトランジスタ２および３のソース
は、ＮＭＯＳトランジスタ１のドレイン（ノード６）に
共通接続される。ＮＭＯＳトランジスタ１のソースは接
地電位５およびスイッチ回路ＳＷ２，ＳＷ４に接続され
る。ＮＭＯＳトランジスタ１のゲートは、第１の制御信
号に与えられる。

【００１４】次に、図１１に示した電流源の動作を説明
する。ＮＭＯＳトランジスタ１は、第１の制御信号出力
端子４から供給される第１の制御信号により飽和領域で
動作し、一定の大きさの電流を発生する。この状態にお
いて、データ入力端子−Ｄに与えられるデータが「１」
であり、データ入力端子＋Ｄに与えられるデータが「０
」の場合には、スイッチ回路ＳＷ１がオンにされてスイ
ッチ回路ＳＷ２がオフされる。スイッチＳＷ１のオンに
よりＮＭＯＳトランジスタ２のゲート７に第２の制御信
号Ｖ２が供給される。この結果ゲート７の電圧は、スイ
ッチ回路ＳＷ１のオン抵抗およびＮＭＯＳトランジスタ
２のゲートとソース間容量による時定数で立上がる。ゲ
ート７の電圧が所定電位に達すると、ＮＭＯＳトランジ
スタ２は飽和領域で動作し、電流は、出力端子Ｏ１　、
ＮＭＯＳトランジスタ２、ＮＭＯＳトランジスタ１、接
地電位５の経路で流れる。このとき、スイッチ回路ＳＷ
３は、オフにされ、スイッチ回路ＳＷ４はオンにされて
いるので、ＮＭＯＳトランジスタ３のゲート電圧は接地
電位になり、ＮＭＯＳトランジスタ３は、オフ状態とな
る。

【００１５】逆に、データ入力端子−Ｄ，＋Ｄに与えら
れるデータが、それぞれ「０」，「１」の場合には、ス
イッチ回路ＳＷ１およびスイッチ回路ＳＷ４がオフにさ
れ、スイッチ回路ＳＷ２およびＳＷ３がオンにされる。この結果、ＮＭＯＳトランジスタ２のゲート７は接地さ
れ、ＮＭＯＳトランジスタ２はオフ状態になる。このＮ
ＭＯＳトランジスタ３のゲート９には、第２の制御信号
出力端子１１を通して第２の制御信号Ｖ２が供給される
。こうすることにより、ＮＭＯＳトランジスタ３は飽和
領域で動作し、電流が出力端子Ｏ２　、ＮＭＯＳトラン
ジスタ３、ＮＭＯＳトランジスタ１、接地電位５の経路
で流れる。したがって、理論的には、ＮＭＯＳトランジ
スタ１には常時一定の電流が流れることになり、ノード
６の電位は一定となる。

【００１６】以上のようにして、ＮＭＯＳトランジスタ
２とＮＭＯＳトランジスタ３のいずれか一方を飽和状態
、いずれか他方をオフ状態にすることにより、出力端子
Ｏ１　もしくは出力端子Ｏ２　に一定の大きさの電流が
得られる。

【００１７】しかしながら、ＮＭＯＳトランジスタ２の
ゲート７およびＮＭＯＳトランジスタ３のゲート９には
、スイッチ回路ＳＷ１〜ＳＷ４を通して第２の制御信号
Ｖ２および接地電位が与えられる。第２の制御信号Ｖ２
はＮＭＯＳトランジスタを飽和領域で動作させるレベル
であり、接地電位はＮＭＯＳトランジスタを完全にオフ
させるレベルである。したがって、ＮＭＯＳトランジス
タ２および３には大振幅のゲート電圧が印加される。

【００１８】図１２は、図１１の電流源の各回路の電圧
変化、電流変化を示す図であり、図１２（ａ）はゲート
７の電圧７１、ゲート９の電圧９１を示し、図１２の（
ｂ）は共通接続ノード６の電位６１と、出力端子Ｏ１　
の電流８１を示す。同図を参照して、ＮＭＯＳトランジ
スタ２のゲート７に第２の制御信号が印加され、ＮＭＯ
Ｓトランジスタ３のゲート９が接地電位される場合には
、スイッチ回路ＳＷ１のオン抵抗とＮＭＯＳトランジス
タ２および３のゲート端子における寄性容量の影響によ
り、ゲート電圧９１とゲート電圧７１の電位変化にずれ
が生じる。それによって、理想的には一定であるべき共
通接続ノード６の電圧６１が大きく揺れてしまい、出力
端子Ｏ１　における出力電流８１が大きくオーバーシュ
ートするという問題がある。

【００１９】それゆえにこの発明の１つの目的は、１ビ
ットのデータに応答して大きさが異なる２つの電流を相
補的に発生する電流発生装置において、スイッチング時
におけるインピーダンスを制御することにより、出力電
流の変動を十分に抑制し、スイッチング時間をさらに短
縮することである。

【００２０】この発明のもう１つの目的は、複数ビット
を含むデジタルデータを相補的なアナログ信号に変換す
るＤ／Ａ変換装置において、スイッチング時におけるイ
ンピーダンスを制御して、相補的なアナログ信号の変動
を十分に抑制し、かつスイッチング時間を短縮すること
である。

【００２１】

【課題を解決するための手段】前記目的を達成するため
のこの発明に係る電流発生装置は、１ビットのデータに
応答して、大きさが異なる２つの電流を相補的に発生す
る電流発生装置であって、以下の特徴を有する。すなわ
ち、所定の大きさの電流を発生する定電流発生手段と、
前記定電流発生手段により発生された所定の大きさの電
流を通過させるべきオン状態と、通過を阻止すべきオフ
状態とを相補的に発生するため第１および第２のスイッ
チング手段と、前記第１または第２のスイッチング手段
をオン状態にするための第１の制御信号を発生する第１
の制御信号発生手段と、前記第１または第２のスイッチ
ング手段をオフ状態にできる所定の範囲のレベルの第２
の制御信号を発生する第２の制御信号発生手段と、前記
１ビットのデータに応答して、前記第１および第２の制
御信号発生手段により発生された第１および第２の制御
信号を、前記第１および第２のスイッチング手段に相補
的に供給するための供給手段と、前記第１および第２の
スイッチング手段からの電流をそれぞれ出力するための
第１および第２の出力手段とを含む。

【００２２】

【作用】以上の本発明では、第１の制御信号発生手段は
第１および第２のスイッチング手段をオン状態にするた
め第１の制御信号を発生し、第２の制御信号発生手段は
第１および第２のスイッチング手段をオフ状態にできる
所定範囲のレベルの第２の制御信号を発生する。供給手
段は、１ビットのデータに応答して前記発生された第１
の制御信号と第２の制御信号とを第１および第２のスイ
ッチング手段に相補的に与える。相補的に与えられる第
１および第２の制御信号に応答して、第１および第２の
スイッチング手段は、定電流発生手段からの所定の大き
さの電流をスイッチングし、大きさの異なる２つの電流
を相補的に発生する。この発生された２つの電流は、第
１の出力手段および第２の出力手段を通してそれぞれ出
力される。以上のスイッチング動作において、第１の制
御信号は第１および第２のスイッチング手段をオン状態
にするレベルにされ、第２の制御信号は第１および第２
のスイッチング手段をオフ状態にし得るレベルにされて
いるため、第１の制御信号と第２の制御信号との電位差
は、第１および第２のスイッチング手段をスイッチング
可能な範囲で小さくすることができる。したがって、第
１および第２のスイッチング手段のスイッチ動作時にお
けるインピーダンス変化を小さくすることができる。こ
の結果、定電流発生手段により発生された所定の大きさ
の電流は、変動することがなくなり、相補的に出力され
る２つの電流も変動が抑制され、かつ真値への収束時間
が短縮されることになる。

【００２３】また、電流発生装置は複数ビットに対応さ
せて複数個設け、各々の第１のスイッチング手段により
発生される電流を合計する第１の合計手段と、各々の第
２のスイッチング手段により発生される電流を合計する
第２の合計手段とを設けることにより、第１の合計手段
と第２の合計手段には相補的な関係を有するアナログ信
号が得られる。そして、電流発生装置のスイッチング時
間が短縮され、かつ発生される電流の変動も抑制されて
いることから、アナログ信号の真値への収束時間を十分
に短縮することができる。

【００２４】

【実施例】図１は、本発明のＤ／Ａ変換装置の一実施例
を示す回路図であり、図２は図１の１ビット分の電流源
の詳細を示す回路図である。図１を参照して、このＤ／
Ａ変換装置が図９に示したＤ／Ａ変換回路と異なるとこ
ろはＮＭＯＳトランジスタ２および３をオフ状態にし得
る電圧にされた第３の制御信号Ｖ３を発生する第３の制
御信号発生装置Ｂ１が付加され、電流源Ａ１〜Ａ１６の
各々が第２の制御信号Ｖ２と、第３の制御信号Ｖ３とを
相補的に供する供給回路Ｃ´を含んでいることである。

【００２５】第３の制御信号発生装置Ｂ１は、発生した
第３の制御信号Ｖ３を第３の制御信号出力端子１３から
出力する。

【００２６】図２を参照して、この電流源Ａ１〜Ａ１６
が図１０に示した電流源と異なるところは、ＮＭＯＳト
ランジスタ１のソースのみが接地電位５に結合され、供
給回路Ｃ´のスイッチ回路ＳＷ２とスイッチ回路ＳＷ４
とが接地電位に結合されず、第３の制御信号出力端子１
３に接続されていることである。

【００２７】供給回路Ｃ´に含まれるスイッチ回路ＳＷ
１〜ＳＷ４の各々は、データ入力端子−Ｄ，＋Ｄに与え
られる１ビットのデータが「１」のときに、アクティブ
となる。すなわちスイッチ回路ＳＷ１はＮＭＯＳトラン
ジスタ２のゲート７と第２の制御信号出力端子１１との
間をスイッチングする。スイッチ回路ＳＷ２はＮＭＯＳ
トランジスタ２のゲート７と第３の制御信号出力端子１
３との間をスイッチングする。スイッチ回路ＳＷ３はＮ
ＭＯＳトランジスタ３のゲート９と第２の制御信号出力
端子１１との間をスイッチングする。スイッチ回路ＳＷ
４はＮＭＯＳトランジスタ３のゲート９と第３の出力端
子１３との間をスイッチングする。以上のように供給回
路Ｃ´を構成しているため、たとえばデータ入力端子−
Ｄに論理「１」、データ入力端子＋Ｄに「０」というデ
ータが与えられると、スイッチ回路ＳＷ１およびスイッ
チ回路ＳＷ４は、同時にオンしてＮＭＯＳトランジスタ
２に第２の制御信号Ｖ２を与え、かつＮＭＯＳトランジ
スタ３に第３の制御信号Ｖ３を与えるための経路を形成
する。逆に、データ入力端子−Ｄに論理「０」、データ
入力端子＋Ｄに「１」というデータが与えられると、ス
イッチ回路ＳＷ２とスイッチ回路ＳＷ３とは、同時にオ
ンしてＮＭＯＳトランジスタ２に第３の制御信号Ｖ３を
与え、かつＮＭＯＳトランジスタ３に第２の制御信号Ｖ
２を与える経路を形成する。

【００２８】制御信号発生回路Ｂにより発生される第２
の制御信号Ｖ２は、従来例と同様にＮＭＯＳトランジス
タ２および３を飽和領域で動作させるレベルにされる。このレベルは、ＶＴＨ＜Ｖ２＜ＶＤＳ＋ＶＴＨの範囲に
される。ＶＤＳはドレイン−ソース間の電位、ＶＴＨは
閾値電圧である。第３の制御信号発生回路Ｂ１により発
生される第３の制御信号Ｖ３は、ＮＭＯＳトランジスタ
２および３をオフ状態にし得るレベルにされる。このレ
ベルはＧＮＤ＜Ｖ３＜ＶＴＨの範囲である。第２の制御
信号Ｖ２および第３の制御信号Ｖ３のレベルを前述の範
囲に設定することにより、第２の制御信号Ｖ２と第３の
制御信号Ｖ３との間の電位差が小さくなり、ＮＭＯＳト
ランジスタ２および３のスイッチング時における出力変
動を十分に抑制することができ、かつ真値への収束時間
を短縮することができる。

【００２９】図３は第３の制御信号発生回路の詳細を示
す回路図である。同図を参照して、この第３の制御信号
発生回路Ｂ１は、電源電圧ＶＤＤと接地電位との間に直
列に接続される抵抗Ｒ３およびＲ４と、バッファ回路２
０とを含む。抵抗Ｒ３およびＲ４は、電源電圧を分圧し
て第３の制御信号Ｖ３のレベルに対応する電圧を発生す
る。バッファ回路２０は、正相入力端子２１と、逆相入
力端子２２と、正相入力端子２１および逆相入力端子２
２に与えられる信号に応答して第３の制御信号Ｖ３を発
生する増幅素子２３と、容量２４とを含む。正相入力端
子２１は抵抗Ｒ３およびＲ４により発生された電圧が印
加される。逆相入力端子２２は、第３の制御信号Ｖ３が
帰還される。容量２４は、第３の制御信号出力端子１３
と接地電位との間に結合され、出力端子１３から出力さ
れる第３の制御信号Ｖ３を安定させる。

【００３０】図４および図５は第３の制御信号発生回路
Ｂ１の変更例を示す回路図である。図４を参照してこの
第３の制御信号発生回路が図３の回路と異なるところは
、抵抗Ｒ３およびＲ４に代えてＮＭＯＳトランジスタ２
５および２６が設けられていることである。ＮＭＯＳト
ランジスタ２５および２６のゲートは、それぞれバイア
ス信号が与えられ、ＮＭＯＳトランジスタ２５と２６と
の接続点の電位が第３の制御信号Ｖ３の電位となるよう
にされている。

【００３１】図５を参照して、この第３の制御信号発生
回路Ｂ１が図３の回路と異なるところは、抵抗Ｒ３およ
びＲ４に代えて、可変抵抗２７とＮＭＯＳトランジスタ
２８とが設けられていることである。ＮＭＯＳトランジ
スタ２８は、そのゲートとドレインとの間が結合される
。すなわち、可変抵抗２７と、ＮＭＯＳトランジスタ２
８とで電源電圧を分圧して、第３の制御信号Ｖ３に対応
するレベルの電圧を発生する。

【００３２】次に、図１ないし図５に示すＤ／Ａ変換装
置の動作を説明する。

【００３３】第１の制御信号Ｖ１に応答して、すべての
ＮＭＯＳトランジスタ１が飽和状態で動作し、一定の大
きさの電流を発生する。この状態において、データ入力
端子−Ｄ１〜−Ｄ１６，＋Ｄ１〜＋Ｄ１６にデジタルデ
ータが与えられると、各々の電流源Ａ１〜Ａ１６に設け
られているスイッチ回路ＳＷ１〜ＳＷ４は、対応する１
ビットのデータに応答してスイッチングし、ＮＭＯＳト
ランジスタ２および３に第２の制御信号Ｖ２と第３の制
御信号Ｖ３とを相補的に供給する。相補的に供給される
第２の制御信号Ｖ２および第３の制御信号Ｖ３に応答し
て、ＮＭＯＳトランジスタ２はＮＭＯＳトランジスタ１
と出力端子Ｏ１　との間をスイッチングし、ＮＭＯＳト
ランジスタ３はＮＭＯＳトランジスタ１と出力端子Ｏ２
　との間をスイッチングする。このＮＭＯＳトランジス
タ２とＮＭＯＳトランジスタ３とのスイッチング関係は
相補的な関係である。各々のＮＭＯＳトランジスタ２を
通過した電流は、第１の出力端子Ｏ１　に供給され、こ
こで合計される。各々のＮＭＯＳトランジスタ３を通過
した電流は、第２の出力端子Ｏ２　に供給され、ここで
合計される。第１の出力端子Ｏ１　および第２の出力端
子Ｏ２　に得られる合計電流は、相補的な関係を有する
アナログ信号となる。出力端子Ｏ１　に得られたアナロ
グ信号は、ダミー抵抗Ｒ１　に与えられ、第２の出力端
子Ｏ２に得られたアナログ信号は、出力整合用抵抗Ｒ２
　を通して負荷に与えられる。

【００３４】次に、図２に示した単一の電流源を参照し
て、１ビットのデータに対する動作を説明する。図６は
、この動作における電流源の各回路の出力電圧の変化お
よび出力電流の変化を示す波形図である。図６の（ａ）
はゲート７の電圧７２とゲート９の電圧９２を示し、図
６の（ｂ）は、共通接続ノード６の電圧６２と、出力端
子Ｏ１　の電流８２を示す。

【００３５】データ入力端子−Ｄ，＋Ｄに与えられる１
ビットのデータが、たとえば「１」，「０」である場合
には、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ４が
同時にオンし、スイッチ回路ＳＷ２およびＳＷ３は同時
にオフする。応答して第２の制御信号Ｖ２がスイッチ回
路ＳＷ１を通してＮＭＯＳトランジスタ２に与えられ、
第３の制御信号Ｖ３がスイッチ回路ＳＷ４を通してＮＭ
ＯＳトランジスタ３に与えられる。ＮＭＯＳトランジス
タ２のゲート７の電圧７２は、スイッチ回路ＳＷ１のオ
ン抵抗およびＮＭＯＳトランジスタ２のゲート−ソース
間容量で定まる時定数で立上がる。ゲート電圧７２が所
定レベルを越えると、ＮＭＯＳトランジスタ２が飽和領
域で動作し、電流が出力端子Ｏ１　から、ＮＭＯＳトラ
ンジスタ２、ＮＭＯＳトランジスタ１、ＧＮＤ５の経路
で流れる。ＮＭＯＳトランジスタ３は、与えられた第３
の制御信号Ｖ３に応答してオフ状態となる。

【００３６】以上の動作において、ＮＭＯＳトランジス
タ２および３のそれぞれのゲート７および９には、第２
の制御信号Ｖ２と第３の制御信号Ｖ３との差で決定され
るレベルの信号が供給される。このようにして、ＮＭＯ
Ｓトランジスタ２のゲート端子７とＮＭＯＳトランジス
タ３のゲート端子９に与える信号の電圧振幅を小さくす
ることにより、ゲート電圧７２の立上り、ゲート電圧９
２の立下りにおける時間的ずれを相対的に小さくするこ
とができる。したがって、ＮＭＯＳトランジスタ２およ
び３をオン状態・オフ状態にするタイミングのずれが小
さくなる。この結果、共通接続ノード６の電位６２の変
動を小さく押さえることができ、共通接続ノード６にお
ける電位６２の変動に起因する出力電流８２のオーバー
シュートを小さくすることが可能となる。以上説明した
ごとく、データ入力端子−Ｄ，＋Ｄに与えられる１ビッ
トのデータが入力されてから、出力電流が真値に収束す
るまでの時間が短縮されることになる。

【００３７】図７は、Ｄ／Ａ変換装置の他の実施例を示
す図である。このＤ／Ａ変換装置と図１のＤ／Ａ変換装
置と異なる点は、ＮＭＯＳトランジスタ１、２および３
に代えてＰＭＯＳトランジスタ１、２および３が用いら
れていることである。このＤ／Ａ変換装置の動作は、図
１に示したＤ／Ａ変換装置の動作と同様である。

【００３８】このように、電流源Ａ１〜Ａ１６に用いら
れる制御素子は、２つの導通端子と１つの制御端子を含
み、制御端子に供給される制御信号によって２つの導通
端子間を流れる電流を制御できればよく、ＰＭＯＳトラ
ンジスタやＮＭＯＳトランジスタの他にも、バイポーラ
トランジスタなどを使用することもできる。

【００３９】

【発明の効果】以上の本発明であれば、第１の制御信号
は第１および第２のスイッチング手段をオン状態にし得
るレベルにされ、第２の制御信号は第１および第２のス
イッチング手段をオフ状態にし得るレベルにされている
ため、第１の制御信号と第２の制御信号との電位差は、
第１および第２のスイッチング手段がスイッチングでき
る範囲で小さくすることができる。したがって、第１お
よび第２のスイッチング手段のスイッチ動作におけるイ
ンピーダンス変化を小さくすることができる。この結果
、定電流発生手段により発生される所定の大きさの電流
は、変動することがなくなり、相補的に出力される２つ
の電流も変動が抑制され、かつ真値への収束時間が短縮
されることになる。

【００４０】また、電流発生手段はＤ／Ａ変換装置に適
用することにより、アナログ信号の真値への収束時間を
十分に短縮することができるという効果が得られる。

【図面の簡単な説明】

【図１】本発明のＤ／Ａ変換装置の一実施例を示す回路
図である。

【図２】電流源の詳細を示す回路図である。

【図３】第３の制御信号発生回路の詳細を示す回路図で
ある。

【図４】第３の制御信号発生回路の変更例を示す回路図
である。

【図５】第３の制御信号発生回路の変更例を示す回路図
である。

【図６】図２に示した電流源における各回路の出力電圧
および出力電流の波形を示す図である。

【図７】本発明のＤ／Ａ変換装置の他の実施例を示す回
路図である。

【図８】従来のビデオデータ−Ｄ／Ａ変換装置の概略ブ
ロック図である。

【図９】従来のＤ／Ａ変換回路の詳細を示す回路図であ
る。

【図１０】図９に示したＤ／Ａ変換回路の改良例を示す
回路図である。

【図１１】従来の電流源の他の例を示す回路図である。

【図１２】図１１に示す電流源の各回路の出力電圧およ
び出力電流の波形を示す図である。

【符号の説明】

Ａ１〜１６は電流源、Ｂは制御信号発生回路、Ｂ１は第
３の制御信号発生回路、Ｃ´は供給回路、Ｏ１　および
Ｏ２　は出力端子、Ｒ１　はダミー抵抗、Ｒ２　は出力
制御用抵抗、−Ｄ１〜−Ｄ１６および＋Ｄ１〜＋Ｄ１６
はデータ入力端子、１〜３はＮＭＯＳトランジスタまた
はＰＭＯＳトランジスタ、ＳＷ１〜ＳＷ４はスイッチ回
路である。

Claims

【特許請求の範囲】

【請求項１】　　１ビットデータに応答して大きさが異
なる２つの電流を相補的に発生する電流発生装置であっ
て、所定の大きさの電流を発生する定電流発生手段と、
前記定電流発生手段により発生された所定の大きさの電
流を通過させるべきオン状態と、通過を阻止すべきオフ
状態とを相補的に発生するための第１および第２のスイ
ッチング手段と、前記第１または第２のスイッチング手
段をオン状態にするための第１の制御信号を発生する第
１の制御信号発生手段と、前記第１または第２のスイッ
チング手段をオフ状態にできる所定の範囲のレベルの第
２の制御信号を発生する第２の制御信号発生手段と、前
記１ビットのデータに応答して、前記第１および第２の
制御信号発生手段により発生された第１および第２の制
御信号を、前記第１および第２のスイッチング手段に相
補的に供給するための供給手段と、前記第１および第２
のスイッチング手段からの電流をそれぞれ出力するため
の第１および第２の出力手段とを含むことを特徴とする
電流発生装置。
【請求項２】　　前記所定の大きさの電流は、前記定電
流発生手段がオン状態のときに流れる電流であり、前記
定電流発生手段は、前記第１および第２のスイッチング
手段に接続される第１の導通端子と、接地電位に結合さ
れる第２の導通端子と、電源電位の信号が与えられる制
御端子とを含み、前記第１のスイッチング手段は、前記
定電流発生手段に接続される第１の導通端子と、前記第
１の出力手段に接続される第２の導通端子と、前記第１
または第２の制御信号が与えられる制御端子とを含み、
前記第２のスイッチング手段は、前記定電流発生手段に
接続される第１の導通端子と、前記第２の出力手段に接
続される第２の導通端子と、前記第１または第２の制御
信号が与えられる制御端子とを含む、前記請求項１記載
の電流発生装置。
【請求項３】　　前記１ビットのデータは２つの状態を
含み、前記供給手段は、前記１ビットのデータの一方の
状態に応答して、前記第１のスイッチング手段に前記第
１の制御信号を与え、かつ前記第２のスイッチング手段
に前記第２の制御信号を与えるための第１の経路を形成
する第１の経路形成手段と、前記１ビットのデータの他
方の状態に応答して、前記第１のスイッチング手段に前
記第２の制御信号を与え、かつ前記第２のスイッチング
手段に前記第１の制御信号を与えるための第２の経路を
形成する第２の経路形成手段とを含む、前記請求項１記
載の電流発生装置。
【請求項４】　　複数ビットを含むデジタルデータを相
補的なアナログ信号に変換するＤ／Ａ変換装置であって
、前記デジタルデータの複数ビットに対応して設けられ
、それぞれが所定の大きさの電流を発生する複数の定電
流発生手段と、前記複数の定電流発生手段に対応して設
けられ、それぞれが対応する定電流発生手段により発生
された所定の大きさの電流を通過させるべきオン状態と
、通過を阻止すべきオフ状態とを相補的に発生する複数
の第１および第２のスイッチング手段と、前記各々の第
１および第２のスイッチング手段をオン状態にするため
の第１の制御信号を発生する第１の制御信号発生手段と
、前記各々の第１および第２のスイッチング手段をオフ
状態にできる所定範囲のレベルの第２の制御信号を発生
する第２の制御信号発生手段と、前記複数ビットに対応
して設けられ、対応する１ビットに応答して、前記第１
および第２の制御信号発生手段により発生された第１お
よび第２の制御信号を対応する第１または第２のスイッ
チング手段に供給する複数の供給手段と、前記各々の第
１のスイッチング手段からの電流を合計して、アナログ
信号を発生する第１の合計手段と、前記各々の第２のス
イッチング手段からの電流を合計して、前記第１の合計
手段により発生されるアナログ信号と相補的な関係を有
するアナログ信号を発生する第２の合計手段とを含むこ
とを特徴とするＤ／Ａ変換装置。