JPH04219025A - 電流発生装置およびd/a変換装置 - Google Patents
電流発生装置およびd/a変換装置Info
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- JPH04219025A JPH04219025A JP3077853A JP7785391A JPH04219025A JP H04219025 A JPH04219025 A JP H04219025A JP 3077853 A JP3077853 A JP 3077853A JP 7785391 A JP7785391 A JP 7785391A JP H04219025 A JPH04219025 A JP H04219025A
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- 101100535994 Caenorhabditis elegans tars-1 gene Proteins 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 23
- 238000006243 chemical reaction Methods 0.000 description 14
- 239000003990 capacitor Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Color Television Systems (AREA)
- Analogue/Digital Conversion (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は1ビットのデータに応
答して、大きさの異なる2つの電流を相補的に発生する
電流発生装置およびD/A変換装置に関し、特に電流発
生装置のスイッチング時間の短縮および発生される電流
の変動の抑制に関する。
答して、大きさの異なる2つの電流を相補的に発生する
電流発生装置およびD/A変換装置に関し、特に電流発
生装置のスイッチング時間の短縮および発生される電流
の変動の抑制に関する。
【0002】
【従来の技術および発明が解決しようとする課題】D/
A変換装置は、画像データの処理、メカニカルな装置を
制御するための信号発生などに用いられるが、処理速度
や信号の品質をさらに向上させることが要請されている
。
A変換装置は、画像データの処理、メカニカルな装置を
制御するための信号発生などに用いられるが、処理速度
や信号の品質をさらに向上させることが要請されている
。
【0003】このような要請に答えるため複数ビットの
ビデオデータに応答して、2つのアナログ信号を発生し
、発生したうちの一方をダミーロードに与え、他方をマ
ッチング用の抵抗を通して負荷(CRT等)に与える装
置がある。文献「A CMOS Triple 100
Mbit/s Video D/A Converte
r with Shift Register and
color Map,IEEEJOURNAL OF
SOLID−STATE CIRCUITS.Vol
.21 No−6 DECEMBER 1986」を参
照。
ビデオデータに応答して、2つのアナログ信号を発生し
、発生したうちの一方をダミーロードに与え、他方をマ
ッチング用の抵抗を通して負荷(CRT等)に与える装
置がある。文献「A CMOS Triple 100
Mbit/s Video D/A Converte
r with Shift Register and
color Map,IEEEJOURNAL OF
SOLID−STATE CIRCUITS.Vol
.21 No−6 DECEMBER 1986」を参
照。
【0004】図8は、この文献に記載されているビデオ
データ−D/A変換装置の概略ブロック図である。同図
を参照して、このビデオデータ−D/A変換装置は、外
部から与えられる画素クロックに応答して、内部同期の
ためのシフトクロック信号を発生するタイミング発生回
路54と、外部から与えられる並列ビデオデータを直列
データに変換するシフトレジスタ51と、予め色データ
などを記憶しているカラーマップメモリ52と、複数ビ
ット(16ビット)のビデオデータを相補的なアナログ
信号に変換するD/A変換回路53と、カラーマップメ
モリ52に予めカラーデータなどを書込み、かつシフト
レジスタ51に直列/並列変換のためのプログラムを書
込むプロセッサインターフェイス55とを含む。
データ−D/A変換装置の概略ブロック図である。同図
を参照して、このビデオデータ−D/A変換装置は、外
部から与えられる画素クロックに応答して、内部同期の
ためのシフトクロック信号を発生するタイミング発生回
路54と、外部から与えられる並列ビデオデータを直列
データに変換するシフトレジスタ51と、予め色データ
などを記憶しているカラーマップメモリ52と、複数ビ
ット(16ビット)のビデオデータを相補的なアナログ
信号に変換するD/A変換回路53と、カラーマップメ
モリ52に予めカラーデータなどを書込み、かつシフト
レジスタ51に直列/並列変換のためのプログラムを書
込むプロセッサインターフェイス55とを含む。
【0005】ビデオデータ−D/A変換装置は、次のよ
うに動作する。すなわち、16ビットのビデオデータが
シフトレジスタ51に与えられ、ここで4ないし6ビッ
トの直列データに変換され、この変換されたデータがカ
ラーマップメモリ52に与えられる。カラーマップメモ
リ52は、シフトレジスタ51からのビデオデータをア
ドレスデータとして受取り、タイミング発生回路54か
らのシフトクロック信号に応答して、予め書込まれたカ
ラーデータを読出す。この読出されたカラーデータは、
D/A変換回路53に与えられ、与えられたカラーデー
タは、D/A変換回路53により相補的なアナログ信号
に変換される。このアナログ信号は、赤と、青と、緑お
よび同期信号との3種類である。
うに動作する。すなわち、16ビットのビデオデータが
シフトレジスタ51に与えられ、ここで4ないし6ビッ
トの直列データに変換され、この変換されたデータがカ
ラーマップメモリ52に与えられる。カラーマップメモ
リ52は、シフトレジスタ51からのビデオデータをア
ドレスデータとして受取り、タイミング発生回路54か
らのシフトクロック信号に応答して、予め書込まれたカ
ラーデータを読出す。この読出されたカラーデータは、
D/A変換回路53に与えられ、与えられたカラーデー
タは、D/A変換回路53により相補的なアナログ信号
に変換される。このアナログ信号は、赤と、青と、緑お
よび同期信号との3種類である。
【0006】図9は、D/A変換回路53の詳細を示す
回路図である。このD/A変換回路53は、電源電位V
DDと、接地電位GNDと、出力端子O1 およびO2
と、電流源A1〜A16と、出力端子O1 に接続さ
れるダミー抵抗R1 と、出力端子O2 と接地電位G
NDの間に接続される出力整合用抵抗R2 とを含む。 電流源A1〜A16の各々は、PMOSトランジスタ1
a、1b、2、および3を含む。PMOSトランジスタ
1aと1bとは接地電位VDDとPMOSトランジスタ
2のソース(ノードN1)との間に直列に接続される。 PMOSトランジスタ1aのゲートは、バイアス信号V
1aが与えられ、PMOSトランジスタ1bのゲートは
、バイアス信号V1bが与えられる。PMOSトランジ
スタ2のドレインは、出力端子O1 に接続され、PM
OSトランジスタ3のドレインは、O2 に接続される
。PMOSトランジスタ2および3のゲートは、データ
入力端子−D1〜−D16,+D1〜+D16のうちの
対応するデータ入力端子に接続され、この端子を通して
デジタルデータが相補的に与えられる。各々の電流源A
1〜A16は、16ビットの相補的なデジタルデータの
うちの対応する1ビットに応答して相補的にスイッチン
グし、大きさの異なる2つの電流を発生する。発生され
た2つの電流の一方は、出力端子O1 に与えられ、他
方は出力端子O2 に与えられる。この結果、出力端子
O1 には、各々のPMOSトランジスタ2を通った電
流を合計したアナログ信号が得られ、出力端子O2 に
は、各々のPMOSトランジスタ3を通った電流を合計
したアナログ信号が得られる。このようにして得られた
アナログ信号は、相補的な関係となっている。
回路図である。このD/A変換回路53は、電源電位V
DDと、接地電位GNDと、出力端子O1 およびO2
と、電流源A1〜A16と、出力端子O1 に接続さ
れるダミー抵抗R1 と、出力端子O2 と接地電位G
NDの間に接続される出力整合用抵抗R2 とを含む。 電流源A1〜A16の各々は、PMOSトランジスタ1
a、1b、2、および3を含む。PMOSトランジスタ
1aと1bとは接地電位VDDとPMOSトランジスタ
2のソース(ノードN1)との間に直列に接続される。 PMOSトランジスタ1aのゲートは、バイアス信号V
1aが与えられ、PMOSトランジスタ1bのゲートは
、バイアス信号V1bが与えられる。PMOSトランジ
スタ2のドレインは、出力端子O1 に接続され、PM
OSトランジスタ3のドレインは、O2 に接続される
。PMOSトランジスタ2および3のゲートは、データ
入力端子−D1〜−D16,+D1〜+D16のうちの
対応するデータ入力端子に接続され、この端子を通して
デジタルデータが相補的に与えられる。各々の電流源A
1〜A16は、16ビットの相補的なデジタルデータの
うちの対応する1ビットに応答して相補的にスイッチン
グし、大きさの異なる2つの電流を発生する。発生され
た2つの電流の一方は、出力端子O1 に与えられ、他
方は出力端子O2 に与えられる。この結果、出力端子
O1 には、各々のPMOSトランジスタ2を通った電
流を合計したアナログ信号が得られ、出力端子O2 に
は、各々のPMOSトランジスタ3を通った電流を合計
したアナログ信号が得られる。このようにして得られた
アナログ信号は、相補的な関係となっている。
【0007】以上説明したように、PMOSトランジス
タ2とPMOSトランジスタ3とを相補的すなわち差動
的にスイッチングさせることにより、ノードN1にはほ
ぼ一定の電流が常時流れることになる。このため、単一
のスイッチング素子によりスイッチングするのと比較し
て、アナログ信号のレベル変化を抑制することができる
。また、単一のスイッチング素子によりスイッチングす
る場合には、図9の破線で示す寄性容量を充電したり放
電したりする時間が必要である。しかし、2つのスイッ
チング素子を差動的に動作させることにより、ノードN
1には、常に一定の電流が流れるから、充電・放電に要
する時間が不要となる。したがって、スイッチング時間
の短縮ができる。
タ2とPMOSトランジスタ3とを相補的すなわち差動
的にスイッチングさせることにより、ノードN1にはほ
ぼ一定の電流が常時流れることになる。このため、単一
のスイッチング素子によりスイッチングするのと比較し
て、アナログ信号のレベル変化を抑制することができる
。また、単一のスイッチング素子によりスイッチングす
る場合には、図9の破線で示す寄性容量を充電したり放
電したりする時間が必要である。しかし、2つのスイッ
チング素子を差動的に動作させることにより、ノードN
1には、常に一定の電流が流れるから、充電・放電に要
する時間が不要となる。したがって、スイッチング時間
の短縮ができる。
【0008】図10は、図9の電流源の改良例を示す回
路図である。この電流源については、説明を簡単化する
ために、1ビットの構成にしている。同図を参照して、
この電流源が図8の電流源と異なる点は、データ入力端
子−D,+Dに与えられる1ビットに応答してPMOS
トランジスタ2および3のゲートに与える電圧を制限す
るバッファ回路60が設けられていることである。PM
OSトランジスタ2および3に与えるゲート電圧を制限
することによりPMOSトランジスタ2および3のスイ
ッチング速度およびアナログ信号の変動を抑制せんとし
ている。
路図である。この電流源については、説明を簡単化する
ために、1ビットの構成にしている。同図を参照して、
この電流源が図8の電流源と異なる点は、データ入力端
子−D,+Dに与えられる1ビットに応答してPMOS
トランジスタ2および3のゲートに与える電圧を制限す
るバッファ回路60が設けられていることである。PM
OSトランジスタ2および3に与えるゲート電圧を制限
することによりPMOSトランジスタ2および3のスイ
ッチング速度およびアナログ信号の変動を抑制せんとし
ている。
【0009】しかしながら、制御されるPMOSトラン
ジスタ2および3は、完全にオンするかオフするかのい
ずれかの状態にされる。すなわち、ドレイン−ソース間
の抵抗は最も低い状態か最も高い状態のいずれかにされ
る。したがって、アナログ信号の変動を十分に抑制した
り、スイッチング時間を十分に短縮することができない
という可能性がある。
ジスタ2および3は、完全にオンするかオフするかのい
ずれかの状態にされる。すなわち、ドレイン−ソース間
の抵抗は最も低い状態か最も高い状態のいずれかにされ
る。したがって、アナログ信号の変動を十分に抑制した
り、スイッチング時間を十分に短縮することができない
という可能性がある。
【0010】図11は従来の電流源の他の例を示す回路
図である。同図を参照して、この電流源が図10に示し
た電流源と異なる点は、PMOSトランジスタ1a,1
b、2、3に代えてNMOSトランジスタ1、2、3が
用いられ、バッファ回路60に代えて制御信号発生回路
Bと供給回路Cとが設けられていることである。
図である。同図を参照して、この電流源が図10に示し
た電流源と異なる点は、PMOSトランジスタ1a,1
b、2、3に代えてNMOSトランジスタ1、2、3が
用いられ、バッファ回路60に代えて制御信号発生回路
Bと供給回路Cとが設けられていることである。
【0011】制御信号発生回路Bは、NMOSトランジ
スタ1を飽和領域で動作させるための第1の制御信号V
1と、NMOSトランジスタ2および3を飽和領域で動
作させるための第2の制御信号V2とを発生する。この
発生された第1の制御信号V1は第1の制御信号出力端
子4から出力される。第2の制御信号V2は第2の制御
信号出力端子11から出力される。
スタ1を飽和領域で動作させるための第1の制御信号V
1と、NMOSトランジスタ2および3を飽和領域で動
作させるための第2の制御信号V2とを発生する。この
発生された第1の制御信号V1は第1の制御信号出力端
子4から出力される。第2の制御信号V2は第2の制御
信号出力端子11から出力される。
【0012】供給回路Cは、データ入力端子−D,+D
に与えられた1ビットのデータが論理「1」のときにア
クティブとなるスイッチ回路SW1〜SW4を含む。ス
イッチ回路SW1は、NMOSトランジスタ2のゲート
7と第2の制御信号出力端子11との間をスイッチング
する。スイッチ回路SW2は、NMOSトランジスタ2
と接地電位5との間をスイッチングする。スイッチ回路
SW3はNMOSトランジスタ3のゲート9と第2の制
御信号出力端子11との間をスイッチングする。スイッ
チ回路SW4はNMOSトランジスタ3のゲート9と接
地電位5との間をスイッチングする。
に与えられた1ビットのデータが論理「1」のときにア
クティブとなるスイッチ回路SW1〜SW4を含む。ス
イッチ回路SW1は、NMOSトランジスタ2のゲート
7と第2の制御信号出力端子11との間をスイッチング
する。スイッチ回路SW2は、NMOSトランジスタ2
と接地電位5との間をスイッチングする。スイッチ回路
SW3はNMOSトランジスタ3のゲート9と第2の制
御信号出力端子11との間をスイッチングする。スイッ
チ回路SW4はNMOSトランジスタ3のゲート9と接
地電位5との間をスイッチングする。
【0013】NMOSトランジスタ2のドレインは出力
端子O1 に接続され、出力端子O1 はダミー抵抗R
1 を通して電源電位Vddに接続される。NMOSト
ランジスタ3のドレインは出力端子O2 に接続され、
出力端子O2 は出力整合用抵抗R2 を通して負荷に
接続される。NMOSトランジスタ2および3のソース
は、NMOSトランジスタ1のドレイン(ノード6)に
共通接続される。NMOSトランジスタ1のソースは接
地電位5およびスイッチ回路SW2,SW4に接続され
る。NMOSトランジスタ1のゲートは、第1の制御信
号に与えられる。
端子O1 に接続され、出力端子O1 はダミー抵抗R
1 を通して電源電位Vddに接続される。NMOSト
ランジスタ3のドレインは出力端子O2 に接続され、
出力端子O2 は出力整合用抵抗R2 を通して負荷に
接続される。NMOSトランジスタ2および3のソース
は、NMOSトランジスタ1のドレイン(ノード6)に
共通接続される。NMOSトランジスタ1のソースは接
地電位5およびスイッチ回路SW2,SW4に接続され
る。NMOSトランジスタ1のゲートは、第1の制御信
号に与えられる。
【0014】次に、図11に示した電流源の動作を説明
する。NMOSトランジスタ1は、第1の制御信号出力
端子4から供給される第1の制御信号により飽和領域で
動作し、一定の大きさの電流を発生する。この状態にお
いて、データ入力端子−Dに与えられるデータが「1」
であり、データ入力端子+Dに与えられるデータが「0
」の場合には、スイッチ回路SW1がオンにされてスイ
ッチ回路SW2がオフされる。スイッチSW1のオンに
よりNMOSトランジスタ2のゲート7に第2の制御信
号V2が供給される。この結果ゲート7の電圧は、スイ
ッチ回路SW1のオン抵抗およびNMOSトランジスタ
2のゲートとソース間容量による時定数で立上がる。ゲ
ート7の電圧が所定電位に達すると、NMOSトランジ
スタ2は飽和領域で動作し、電流は、出力端子O1 、
NMOSトランジスタ2、NMOSトランジスタ1、接
地電位5の経路で流れる。このとき、スイッチ回路SW
3は、オフにされ、スイッチ回路SW4はオンにされて
いるので、NMOSトランジスタ3のゲート電圧は接地
電位になり、NMOSトランジスタ3は、オフ状態とな
る。
する。NMOSトランジスタ1は、第1の制御信号出力
端子4から供給される第1の制御信号により飽和領域で
動作し、一定の大きさの電流を発生する。この状態にお
いて、データ入力端子−Dに与えられるデータが「1」
であり、データ入力端子+Dに与えられるデータが「0
」の場合には、スイッチ回路SW1がオンにされてスイ
ッチ回路SW2がオフされる。スイッチSW1のオンに
よりNMOSトランジスタ2のゲート7に第2の制御信
号V2が供給される。この結果ゲート7の電圧は、スイ
ッチ回路SW1のオン抵抗およびNMOSトランジスタ
2のゲートとソース間容量による時定数で立上がる。ゲ
ート7の電圧が所定電位に達すると、NMOSトランジ
スタ2は飽和領域で動作し、電流は、出力端子O1 、
NMOSトランジスタ2、NMOSトランジスタ1、接
地電位5の経路で流れる。このとき、スイッチ回路SW
3は、オフにされ、スイッチ回路SW4はオンにされて
いるので、NMOSトランジスタ3のゲート電圧は接地
電位になり、NMOSトランジスタ3は、オフ状態とな
る。
【0015】逆に、データ入力端子−D,+Dに与えら
れるデータが、それぞれ「0」,「1」の場合には、ス
イッチ回路SW1およびスイッチ回路SW4がオフにさ
れ、スイッチ回路SW2およびSW3がオンにされる。 この結果、NMOSトランジスタ2のゲート7は接地さ
れ、NMOSトランジスタ2はオフ状態になる。このN
MOSトランジスタ3のゲート9には、第2の制御信号
出力端子11を通して第2の制御信号V2が供給される
。こうすることにより、NMOSトランジスタ3は飽和
領域で動作し、電流が出力端子O2 、NMOSトラン
ジスタ3、NMOSトランジスタ1、接地電位5の経路
で流れる。したがって、理論的には、NMOSトランジ
スタ1には常時一定の電流が流れることになり、ノード
6の電位は一定となる。
れるデータが、それぞれ「0」,「1」の場合には、ス
イッチ回路SW1およびスイッチ回路SW4がオフにさ
れ、スイッチ回路SW2およびSW3がオンにされる。 この結果、NMOSトランジスタ2のゲート7は接地さ
れ、NMOSトランジスタ2はオフ状態になる。このN
MOSトランジスタ3のゲート9には、第2の制御信号
出力端子11を通して第2の制御信号V2が供給される
。こうすることにより、NMOSトランジスタ3は飽和
領域で動作し、電流が出力端子O2 、NMOSトラン
ジスタ3、NMOSトランジスタ1、接地電位5の経路
で流れる。したがって、理論的には、NMOSトランジ
スタ1には常時一定の電流が流れることになり、ノード
6の電位は一定となる。
【0016】以上のようにして、NMOSトランジスタ
2とNMOSトランジスタ3のいずれか一方を飽和状態
、いずれか他方をオフ状態にすることにより、出力端子
O1 もしくは出力端子O2 に一定の大きさの電流が
得られる。
2とNMOSトランジスタ3のいずれか一方を飽和状態
、いずれか他方をオフ状態にすることにより、出力端子
O1 もしくは出力端子O2 に一定の大きさの電流が
得られる。
【0017】しかしながら、NMOSトランジスタ2の
ゲート7およびNMOSトランジスタ3のゲート9には
、スイッチ回路SW1〜SW4を通して第2の制御信号
V2および接地電位が与えられる。第2の制御信号V2
はNMOSトランジスタを飽和領域で動作させるレベル
であり、接地電位はNMOSトランジスタを完全にオフ
させるレベルである。したがって、NMOSトランジス
タ2および3には大振幅のゲート電圧が印加される。
ゲート7およびNMOSトランジスタ3のゲート9には
、スイッチ回路SW1〜SW4を通して第2の制御信号
V2および接地電位が与えられる。第2の制御信号V2
はNMOSトランジスタを飽和領域で動作させるレベル
であり、接地電位はNMOSトランジスタを完全にオフ
させるレベルである。したがって、NMOSトランジス
タ2および3には大振幅のゲート電圧が印加される。
【0018】図12は、図11の電流源の各回路の電圧
変化、電流変化を示す図であり、図12(a)はゲート
7の電圧71、ゲート9の電圧91を示し、図12の(
b)は共通接続ノード6の電位61と、出力端子O1
の電流81を示す。同図を参照して、NMOSトランジ
スタ2のゲート7に第2の制御信号が印加され、NMO
Sトランジスタ3のゲート9が接地電位される場合には
、スイッチ回路SW1のオン抵抗とNMOSトランジス
タ2および3のゲート端子における寄性容量の影響によ
り、ゲート電圧91とゲート電圧71の電位変化にずれ
が生じる。それによって、理想的には一定であるべき共
通接続ノード6の電圧61が大きく揺れてしまい、出力
端子O1 における出力電流81が大きくオーバーシュ
ートするという問題がある。
変化、電流変化を示す図であり、図12(a)はゲート
7の電圧71、ゲート9の電圧91を示し、図12の(
b)は共通接続ノード6の電位61と、出力端子O1
の電流81を示す。同図を参照して、NMOSトランジ
スタ2のゲート7に第2の制御信号が印加され、NMO
Sトランジスタ3のゲート9が接地電位される場合には
、スイッチ回路SW1のオン抵抗とNMOSトランジス
タ2および3のゲート端子における寄性容量の影響によ
り、ゲート電圧91とゲート電圧71の電位変化にずれ
が生じる。それによって、理想的には一定であるべき共
通接続ノード6の電圧61が大きく揺れてしまい、出力
端子O1 における出力電流81が大きくオーバーシュ
ートするという問題がある。
【0019】それゆえにこの発明の1つの目的は、1ビ
ットのデータに応答して大きさが異なる2つの電流を相
補的に発生する電流発生装置において、スイッチング時
におけるインピーダンスを制御することにより、出力電
流の変動を十分に抑制し、スイッチング時間をさらに短
縮することである。
ットのデータに応答して大きさが異なる2つの電流を相
補的に発生する電流発生装置において、スイッチング時
におけるインピーダンスを制御することにより、出力電
流の変動を十分に抑制し、スイッチング時間をさらに短
縮することである。
【0020】この発明のもう1つの目的は、複数ビット
を含むデジタルデータを相補的なアナログ信号に変換す
るD/A変換装置において、スイッチング時におけるイ
ンピーダンスを制御して、相補的なアナログ信号の変動
を十分に抑制し、かつスイッチング時間を短縮すること
である。
を含むデジタルデータを相補的なアナログ信号に変換す
るD/A変換装置において、スイッチング時におけるイ
ンピーダンスを制御して、相補的なアナログ信号の変動
を十分に抑制し、かつスイッチング時間を短縮すること
である。
【0021】
【課題を解決するための手段】前記目的を達成するため
のこの発明に係る電流発生装置は、1ビットのデータに
応答して、大きさが異なる2つの電流を相補的に発生す
る電流発生装置であって、以下の特徴を有する。すなわ
ち、所定の大きさの電流を発生する定電流発生手段と、
前記定電流発生手段により発生された所定の大きさの電
流を通過させるべきオン状態と、通過を阻止すべきオフ
状態とを相補的に発生するため第1および第2のスイッ
チング手段と、前記第1または第2のスイッチング手段
をオン状態にするための第1の制御信号を発生する第1
の制御信号発生手段と、前記第1または第2のスイッチ
ング手段をオフ状態にできる所定の範囲のレベルの第2
の制御信号を発生する第2の制御信号発生手段と、前記
1ビットのデータに応答して、前記第1および第2の制
御信号発生手段により発生された第1および第2の制御
信号を、前記第1および第2のスイッチング手段に相補
的に供給するための供給手段と、前記第1および第2の
スイッチング手段からの電流をそれぞれ出力するための
第1および第2の出力手段とを含む。
のこの発明に係る電流発生装置は、1ビットのデータに
応答して、大きさが異なる2つの電流を相補的に発生す
る電流発生装置であって、以下の特徴を有する。すなわ
ち、所定の大きさの電流を発生する定電流発生手段と、
前記定電流発生手段により発生された所定の大きさの電
流を通過させるべきオン状態と、通過を阻止すべきオフ
状態とを相補的に発生するため第1および第2のスイッ
チング手段と、前記第1または第2のスイッチング手段
をオン状態にするための第1の制御信号を発生する第1
の制御信号発生手段と、前記第1または第2のスイッチ
ング手段をオフ状態にできる所定の範囲のレベルの第2
の制御信号を発生する第2の制御信号発生手段と、前記
1ビットのデータに応答して、前記第1および第2の制
御信号発生手段により発生された第1および第2の制御
信号を、前記第1および第2のスイッチング手段に相補
的に供給するための供給手段と、前記第1および第2の
スイッチング手段からの電流をそれぞれ出力するための
第1および第2の出力手段とを含む。
【0022】
【作用】以上の本発明では、第1の制御信号発生手段は
第1および第2のスイッチング手段をオン状態にするた
め第1の制御信号を発生し、第2の制御信号発生手段は
第1および第2のスイッチング手段をオフ状態にできる
所定範囲のレベルの第2の制御信号を発生する。供給手
段は、1ビットのデータに応答して前記発生された第1
の制御信号と第2の制御信号とを第1および第2のスイ
ッチング手段に相補的に与える。相補的に与えられる第
1および第2の制御信号に応答して、第1および第2の
スイッチング手段は、定電流発生手段からの所定の大き
さの電流をスイッチングし、大きさの異なる2つの電流
を相補的に発生する。この発生された2つの電流は、第
1の出力手段および第2の出力手段を通してそれぞれ出
力される。以上のスイッチング動作において、第1の制
御信号は第1および第2のスイッチング手段をオン状態
にするレベルにされ、第2の制御信号は第1および第2
のスイッチング手段をオフ状態にし得るレベルにされて
いるため、第1の制御信号と第2の制御信号との電位差
は、第1および第2のスイッチング手段をスイッチング
可能な範囲で小さくすることができる。したがって、第
1および第2のスイッチング手段のスイッチ動作時にお
けるインピーダンス変化を小さくすることができる。こ
の結果、定電流発生手段により発生された所定の大きさ
の電流は、変動することがなくなり、相補的に出力され
る2つの電流も変動が抑制され、かつ真値への収束時間
が短縮されることになる。
第1および第2のスイッチング手段をオン状態にするた
め第1の制御信号を発生し、第2の制御信号発生手段は
第1および第2のスイッチング手段をオフ状態にできる
所定範囲のレベルの第2の制御信号を発生する。供給手
段は、1ビットのデータに応答して前記発生された第1
の制御信号と第2の制御信号とを第1および第2のスイ
ッチング手段に相補的に与える。相補的に与えられる第
1および第2の制御信号に応答して、第1および第2の
スイッチング手段は、定電流発生手段からの所定の大き
さの電流をスイッチングし、大きさの異なる2つの電流
を相補的に発生する。この発生された2つの電流は、第
1の出力手段および第2の出力手段を通してそれぞれ出
力される。以上のスイッチング動作において、第1の制
御信号は第1および第2のスイッチング手段をオン状態
にするレベルにされ、第2の制御信号は第1および第2
のスイッチング手段をオフ状態にし得るレベルにされて
いるため、第1の制御信号と第2の制御信号との電位差
は、第1および第2のスイッチング手段をスイッチング
可能な範囲で小さくすることができる。したがって、第
1および第2のスイッチング手段のスイッチ動作時にお
けるインピーダンス変化を小さくすることができる。こ
の結果、定電流発生手段により発生された所定の大きさ
の電流は、変動することがなくなり、相補的に出力され
る2つの電流も変動が抑制され、かつ真値への収束時間
が短縮されることになる。
【0023】また、電流発生装置は複数ビットに対応さ
せて複数個設け、各々の第1のスイッチング手段により
発生される電流を合計する第1の合計手段と、各々の第
2のスイッチング手段により発生される電流を合計する
第2の合計手段とを設けることにより、第1の合計手段
と第2の合計手段には相補的な関係を有するアナログ信
号が得られる。そして、電流発生装置のスイッチング時
間が短縮され、かつ発生される電流の変動も抑制されて
いることから、アナログ信号の真値への収束時間を十分
に短縮することができる。
せて複数個設け、各々の第1のスイッチング手段により
発生される電流を合計する第1の合計手段と、各々の第
2のスイッチング手段により発生される電流を合計する
第2の合計手段とを設けることにより、第1の合計手段
と第2の合計手段には相補的な関係を有するアナログ信
号が得られる。そして、電流発生装置のスイッチング時
間が短縮され、かつ発生される電流の変動も抑制されて
いることから、アナログ信号の真値への収束時間を十分
に短縮することができる。
【0024】
【実施例】図1は、本発明のD/A変換装置の一実施例
を示す回路図であり、図2は図1の1ビット分の電流源
の詳細を示す回路図である。図1を参照して、このD/
A変換装置が図9に示したD/A変換回路と異なるとこ
ろはNMOSトランジスタ2および3をオフ状態にし得
る電圧にされた第3の制御信号V3を発生する第3の制
御信号発生装置B1が付加され、電流源A1〜A16の
各々が第2の制御信号V2と、第3の制御信号V3とを
相補的に供する供給回路C´を含んでいることである。
を示す回路図であり、図2は図1の1ビット分の電流源
の詳細を示す回路図である。図1を参照して、このD/
A変換装置が図9に示したD/A変換回路と異なるとこ
ろはNMOSトランジスタ2および3をオフ状態にし得
る電圧にされた第3の制御信号V3を発生する第3の制
御信号発生装置B1が付加され、電流源A1〜A16の
各々が第2の制御信号V2と、第3の制御信号V3とを
相補的に供する供給回路C´を含んでいることである。
【0025】第3の制御信号発生装置B1は、発生した
第3の制御信号V3を第3の制御信号出力端子13から
出力する。
第3の制御信号V3を第3の制御信号出力端子13から
出力する。
【0026】図2を参照して、この電流源A1〜A16
が図10に示した電流源と異なるところは、NMOSト
ランジスタ1のソースのみが接地電位5に結合され、供
給回路C´のスイッチ回路SW2とスイッチ回路SW4
とが接地電位に結合されず、第3の制御信号出力端子1
3に接続されていることである。
が図10に示した電流源と異なるところは、NMOSト
ランジスタ1のソースのみが接地電位5に結合され、供
給回路C´のスイッチ回路SW2とスイッチ回路SW4
とが接地電位に結合されず、第3の制御信号出力端子1
3に接続されていることである。
【0027】供給回路C´に含まれるスイッチ回路SW
1〜SW4の各々は、データ入力端子−D,+Dに与え
られる1ビットのデータが「1」のときに、アクティブ
となる。すなわちスイッチ回路SW1はNMOSトラン
ジスタ2のゲート7と第2の制御信号出力端子11との
間をスイッチングする。スイッチ回路SW2はNMOS
トランジスタ2のゲート7と第3の制御信号出力端子1
3との間をスイッチングする。スイッチ回路SW3はN
MOSトランジスタ3のゲート9と第2の制御信号出力
端子11との間をスイッチングする。スイッチ回路SW
4はNMOSトランジスタ3のゲート9と第3の出力端
子13との間をスイッチングする。以上のように供給回
路C´を構成しているため、たとえばデータ入力端子−
Dに論理「1」、データ入力端子+Dに「0」というデ
ータが与えられると、スイッチ回路SW1およびスイッ
チ回路SW4は、同時にオンしてNMOSトランジスタ
2に第2の制御信号V2を与え、かつNMOSトランジ
スタ3に第3の制御信号V3を与えるための経路を形成
する。逆に、データ入力端子−Dに論理「0」、データ
入力端子+Dに「1」というデータが与えられると、ス
イッチ回路SW2とスイッチ回路SW3とは、同時にオ
ンしてNMOSトランジスタ2に第3の制御信号V3を
与え、かつNMOSトランジスタ3に第2の制御信号V
2を与える経路を形成する。
1〜SW4の各々は、データ入力端子−D,+Dに与え
られる1ビットのデータが「1」のときに、アクティブ
となる。すなわちスイッチ回路SW1はNMOSトラン
ジスタ2のゲート7と第2の制御信号出力端子11との
間をスイッチングする。スイッチ回路SW2はNMOS
トランジスタ2のゲート7と第3の制御信号出力端子1
3との間をスイッチングする。スイッチ回路SW3はN
MOSトランジスタ3のゲート9と第2の制御信号出力
端子11との間をスイッチングする。スイッチ回路SW
4はNMOSトランジスタ3のゲート9と第3の出力端
子13との間をスイッチングする。以上のように供給回
路C´を構成しているため、たとえばデータ入力端子−
Dに論理「1」、データ入力端子+Dに「0」というデ
ータが与えられると、スイッチ回路SW1およびスイッ
チ回路SW4は、同時にオンしてNMOSトランジスタ
2に第2の制御信号V2を与え、かつNMOSトランジ
スタ3に第3の制御信号V3を与えるための経路を形成
する。逆に、データ入力端子−Dに論理「0」、データ
入力端子+Dに「1」というデータが与えられると、ス
イッチ回路SW2とスイッチ回路SW3とは、同時にオ
ンしてNMOSトランジスタ2に第3の制御信号V3を
与え、かつNMOSトランジスタ3に第2の制御信号V
2を与える経路を形成する。
【0028】制御信号発生回路Bにより発生される第2
の制御信号V2は、従来例と同様にNMOSトランジス
タ2および3を飽和領域で動作させるレベルにされる。 このレベルは、VTH<V2<VDS+VTHの範囲に
される。VDSはドレイン−ソース間の電位、VTHは
閾値電圧である。第3の制御信号発生回路B1により発
生される第3の制御信号V3は、NMOSトランジスタ
2および3をオフ状態にし得るレベルにされる。このレ
ベルはGND<V3<VTHの範囲である。第2の制御
信号V2および第3の制御信号V3のレベルを前述の範
囲に設定することにより、第2の制御信号V2と第3の
制御信号V3との間の電位差が小さくなり、NMOSト
ランジスタ2および3のスイッチング時における出力変
動を十分に抑制することができ、かつ真値への収束時間
を短縮することができる。
の制御信号V2は、従来例と同様にNMOSトランジス
タ2および3を飽和領域で動作させるレベルにされる。 このレベルは、VTH<V2<VDS+VTHの範囲に
される。VDSはドレイン−ソース間の電位、VTHは
閾値電圧である。第3の制御信号発生回路B1により発
生される第3の制御信号V3は、NMOSトランジスタ
2および3をオフ状態にし得るレベルにされる。このレ
ベルはGND<V3<VTHの範囲である。第2の制御
信号V2および第3の制御信号V3のレベルを前述の範
囲に設定することにより、第2の制御信号V2と第3の
制御信号V3との間の電位差が小さくなり、NMOSト
ランジスタ2および3のスイッチング時における出力変
動を十分に抑制することができ、かつ真値への収束時間
を短縮することができる。
【0029】図3は第3の制御信号発生回路の詳細を示
す回路図である。同図を参照して、この第3の制御信号
発生回路B1は、電源電圧VDDと接地電位との間に直
列に接続される抵抗R3およびR4と、バッファ回路2
0とを含む。抵抗R3およびR4は、電源電圧を分圧し
て第3の制御信号V3のレベルに対応する電圧を発生す
る。バッファ回路20は、正相入力端子21と、逆相入
力端子22と、正相入力端子21および逆相入力端子2
2に与えられる信号に応答して第3の制御信号V3を発
生する増幅素子23と、容量24とを含む。正相入力端
子21は抵抗R3およびR4により発生された電圧が印
加される。逆相入力端子22は、第3の制御信号V3が
帰還される。容量24は、第3の制御信号出力端子13
と接地電位との間に結合され、出力端子13から出力さ
れる第3の制御信号V3を安定させる。
す回路図である。同図を参照して、この第3の制御信号
発生回路B1は、電源電圧VDDと接地電位との間に直
列に接続される抵抗R3およびR4と、バッファ回路2
0とを含む。抵抗R3およびR4は、電源電圧を分圧し
て第3の制御信号V3のレベルに対応する電圧を発生す
る。バッファ回路20は、正相入力端子21と、逆相入
力端子22と、正相入力端子21および逆相入力端子2
2に与えられる信号に応答して第3の制御信号V3を発
生する増幅素子23と、容量24とを含む。正相入力端
子21は抵抗R3およびR4により発生された電圧が印
加される。逆相入力端子22は、第3の制御信号V3が
帰還される。容量24は、第3の制御信号出力端子13
と接地電位との間に結合され、出力端子13から出力さ
れる第3の制御信号V3を安定させる。
【0030】図4および図5は第3の制御信号発生回路
B1の変更例を示す回路図である。図4を参照してこの
第3の制御信号発生回路が図3の回路と異なるところは
、抵抗R3およびR4に代えてNMOSトランジスタ2
5および26が設けられていることである。NMOSト
ランジスタ25および26のゲートは、それぞれバイア
ス信号が与えられ、NMOSトランジスタ25と26と
の接続点の電位が第3の制御信号V3の電位となるよう
にされている。
B1の変更例を示す回路図である。図4を参照してこの
第3の制御信号発生回路が図3の回路と異なるところは
、抵抗R3およびR4に代えてNMOSトランジスタ2
5および26が設けられていることである。NMOSト
ランジスタ25および26のゲートは、それぞれバイア
ス信号が与えられ、NMOSトランジスタ25と26と
の接続点の電位が第3の制御信号V3の電位となるよう
にされている。
【0031】図5を参照して、この第3の制御信号発生
回路B1が図3の回路と異なるところは、抵抗R3およ
びR4に代えて、可変抵抗27とNMOSトランジスタ
28とが設けられていることである。NMOSトランジ
スタ28は、そのゲートとドレインとの間が結合される
。すなわち、可変抵抗27と、NMOSトランジスタ2
8とで電源電圧を分圧して、第3の制御信号V3に対応
するレベルの電圧を発生する。
回路B1が図3の回路と異なるところは、抵抗R3およ
びR4に代えて、可変抵抗27とNMOSトランジスタ
28とが設けられていることである。NMOSトランジ
スタ28は、そのゲートとドレインとの間が結合される
。すなわち、可変抵抗27と、NMOSトランジスタ2
8とで電源電圧を分圧して、第3の制御信号V3に対応
するレベルの電圧を発生する。
【0032】次に、図1ないし図5に示すD/A変換装
置の動作を説明する。
置の動作を説明する。
【0033】第1の制御信号V1に応答して、すべての
NMOSトランジスタ1が飽和状態で動作し、一定の大
きさの電流を発生する。この状態において、データ入力
端子−D1〜−D16,+D1〜+D16にデジタルデ
ータが与えられると、各々の電流源A1〜A16に設け
られているスイッチ回路SW1〜SW4は、対応する1
ビットのデータに応答してスイッチングし、NMOSト
ランジスタ2および3に第2の制御信号V2と第3の制
御信号V3とを相補的に供給する。相補的に供給される
第2の制御信号V2および第3の制御信号V3に応答し
て、NMOSトランジスタ2はNMOSトランジスタ1
と出力端子O1 との間をスイッチングし、NMOSト
ランジスタ3はNMOSトランジスタ1と出力端子O2
との間をスイッチングする。このNMOSトランジス
タ2とNMOSトランジスタ3とのスイッチング関係は
相補的な関係である。各々のNMOSトランジスタ2を
通過した電流は、第1の出力端子O1 に供給され、こ
こで合計される。各々のNMOSトランジスタ3を通過
した電流は、第2の出力端子O2 に供給され、ここで
合計される。第1の出力端子O1 および第2の出力端
子O2 に得られる合計電流は、相補的な関係を有する
アナログ信号となる。出力端子O1 に得られたアナロ
グ信号は、ダミー抵抗R1 に与えられ、第2の出力端
子O2に得られたアナログ信号は、出力整合用抵抗R2
を通して負荷に与えられる。
NMOSトランジスタ1が飽和状態で動作し、一定の大
きさの電流を発生する。この状態において、データ入力
端子−D1〜−D16,+D1〜+D16にデジタルデ
ータが与えられると、各々の電流源A1〜A16に設け
られているスイッチ回路SW1〜SW4は、対応する1
ビットのデータに応答してスイッチングし、NMOSト
ランジスタ2および3に第2の制御信号V2と第3の制
御信号V3とを相補的に供給する。相補的に供給される
第2の制御信号V2および第3の制御信号V3に応答し
て、NMOSトランジスタ2はNMOSトランジスタ1
と出力端子O1 との間をスイッチングし、NMOSト
ランジスタ3はNMOSトランジスタ1と出力端子O2
との間をスイッチングする。このNMOSトランジス
タ2とNMOSトランジスタ3とのスイッチング関係は
相補的な関係である。各々のNMOSトランジスタ2を
通過した電流は、第1の出力端子O1 に供給され、こ
こで合計される。各々のNMOSトランジスタ3を通過
した電流は、第2の出力端子O2 に供給され、ここで
合計される。第1の出力端子O1 および第2の出力端
子O2 に得られる合計電流は、相補的な関係を有する
アナログ信号となる。出力端子O1 に得られたアナロ
グ信号は、ダミー抵抗R1 に与えられ、第2の出力端
子O2に得られたアナログ信号は、出力整合用抵抗R2
を通して負荷に与えられる。
【0034】次に、図2に示した単一の電流源を参照し
て、1ビットのデータに対する動作を説明する。図6は
、この動作における電流源の各回路の出力電圧の変化お
よび出力電流の変化を示す波形図である。図6の(a)
はゲート7の電圧72とゲート9の電圧92を示し、図
6の(b)は、共通接続ノード6の電圧62と、出力端
子O1 の電流82を示す。
て、1ビットのデータに対する動作を説明する。図6は
、この動作における電流源の各回路の出力電圧の変化お
よび出力電流の変化を示す波形図である。図6の(a)
はゲート7の電圧72とゲート9の電圧92を示し、図
6の(b)は、共通接続ノード6の電圧62と、出力端
子O1 の電流82を示す。
【0035】データ入力端子−D,+Dに与えられる1
ビットのデータが、たとえば「1」,「0」である場合
には、スイッチ回路SW1およびスイッチ回路SW4が
同時にオンし、スイッチ回路SW2およびSW3は同時
にオフする。応答して第2の制御信号V2がスイッチ回
路SW1を通してNMOSトランジスタ2に与えられ、
第3の制御信号V3がスイッチ回路SW4を通してNM
OSトランジスタ3に与えられる。NMOSトランジス
タ2のゲート7の電圧72は、スイッチ回路SW1のオ
ン抵抗およびNMOSトランジスタ2のゲート−ソース
間容量で定まる時定数で立上がる。ゲート電圧72が所
定レベルを越えると、NMOSトランジスタ2が飽和領
域で動作し、電流が出力端子O1 から、NMOSトラ
ンジスタ2、NMOSトランジスタ1、GND5の経路
で流れる。NMOSトランジスタ3は、与えられた第3
の制御信号V3に応答してオフ状態となる。
ビットのデータが、たとえば「1」,「0」である場合
には、スイッチ回路SW1およびスイッチ回路SW4が
同時にオンし、スイッチ回路SW2およびSW3は同時
にオフする。応答して第2の制御信号V2がスイッチ回
路SW1を通してNMOSトランジスタ2に与えられ、
第3の制御信号V3がスイッチ回路SW4を通してNM
OSトランジスタ3に与えられる。NMOSトランジス
タ2のゲート7の電圧72は、スイッチ回路SW1のオ
ン抵抗およびNMOSトランジスタ2のゲート−ソース
間容量で定まる時定数で立上がる。ゲート電圧72が所
定レベルを越えると、NMOSトランジスタ2が飽和領
域で動作し、電流が出力端子O1 から、NMOSトラ
ンジスタ2、NMOSトランジスタ1、GND5の経路
で流れる。NMOSトランジスタ3は、与えられた第3
の制御信号V3に応答してオフ状態となる。
【0036】以上の動作において、NMOSトランジス
タ2および3のそれぞれのゲート7および9には、第2
の制御信号V2と第3の制御信号V3との差で決定され
るレベルの信号が供給される。このようにして、NMO
Sトランジスタ2のゲート端子7とNMOSトランジス
タ3のゲート端子9に与える信号の電圧振幅を小さくす
ることにより、ゲート電圧72の立上り、ゲート電圧9
2の立下りにおける時間的ずれを相対的に小さくするこ
とができる。したがって、NMOSトランジスタ2およ
び3をオン状態・オフ状態にするタイミングのずれが小
さくなる。この結果、共通接続ノード6の電位62の変
動を小さく押さえることができ、共通接続ノード6にお
ける電位62の変動に起因する出力電流82のオーバー
シュートを小さくすることが可能となる。以上説明した
ごとく、データ入力端子−D,+Dに与えられる1ビッ
トのデータが入力されてから、出力電流が真値に収束す
るまでの時間が短縮されることになる。
タ2および3のそれぞれのゲート7および9には、第2
の制御信号V2と第3の制御信号V3との差で決定され
るレベルの信号が供給される。このようにして、NMO
Sトランジスタ2のゲート端子7とNMOSトランジス
タ3のゲート端子9に与える信号の電圧振幅を小さくす
ることにより、ゲート電圧72の立上り、ゲート電圧9
2の立下りにおける時間的ずれを相対的に小さくするこ
とができる。したがって、NMOSトランジスタ2およ
び3をオン状態・オフ状態にするタイミングのずれが小
さくなる。この結果、共通接続ノード6の電位62の変
動を小さく押さえることができ、共通接続ノード6にお
ける電位62の変動に起因する出力電流82のオーバー
シュートを小さくすることが可能となる。以上説明した
ごとく、データ入力端子−D,+Dに与えられる1ビッ
トのデータが入力されてから、出力電流が真値に収束す
るまでの時間が短縮されることになる。
【0037】図7は、D/A変換装置の他の実施例を示
す図である。このD/A変換装置と図1のD/A変換装
置と異なる点は、NMOSトランジスタ1、2および3
に代えてPMOSトランジスタ1、2および3が用いら
れていることである。このD/A変換装置の動作は、図
1に示したD/A変換装置の動作と同様である。
す図である。このD/A変換装置と図1のD/A変換装
置と異なる点は、NMOSトランジスタ1、2および3
に代えてPMOSトランジスタ1、2および3が用いら
れていることである。このD/A変換装置の動作は、図
1に示したD/A変換装置の動作と同様である。
【0038】このように、電流源A1〜A16に用いら
れる制御素子は、2つの導通端子と1つの制御端子を含
み、制御端子に供給される制御信号によって2つの導通
端子間を流れる電流を制御できればよく、PMOSトラ
ンジスタやNMOSトランジスタの他にも、バイポーラ
トランジスタなどを使用することもできる。
れる制御素子は、2つの導通端子と1つの制御端子を含
み、制御端子に供給される制御信号によって2つの導通
端子間を流れる電流を制御できればよく、PMOSトラ
ンジスタやNMOSトランジスタの他にも、バイポーラ
トランジスタなどを使用することもできる。
【0039】
【発明の効果】以上の本発明であれば、第1の制御信号
は第1および第2のスイッチング手段をオン状態にし得
るレベルにされ、第2の制御信号は第1および第2のス
イッチング手段をオフ状態にし得るレベルにされている
ため、第1の制御信号と第2の制御信号との電位差は、
第1および第2のスイッチング手段がスイッチングでき
る範囲で小さくすることができる。したがって、第1お
よび第2のスイッチング手段のスイッチ動作におけるイ
ンピーダンス変化を小さくすることができる。この結果
、定電流発生手段により発生される所定の大きさの電流
は、変動することがなくなり、相補的に出力される2つ
の電流も変動が抑制され、かつ真値への収束時間が短縮
されることになる。
は第1および第2のスイッチング手段をオン状態にし得
るレベルにされ、第2の制御信号は第1および第2のス
イッチング手段をオフ状態にし得るレベルにされている
ため、第1の制御信号と第2の制御信号との電位差は、
第1および第2のスイッチング手段がスイッチングでき
る範囲で小さくすることができる。したがって、第1お
よび第2のスイッチング手段のスイッチ動作におけるイ
ンピーダンス変化を小さくすることができる。この結果
、定電流発生手段により発生される所定の大きさの電流
は、変動することがなくなり、相補的に出力される2つ
の電流も変動が抑制され、かつ真値への収束時間が短縮
されることになる。
【0040】また、電流発生手段はD/A変換装置に適
用することにより、アナログ信号の真値への収束時間を
十分に短縮することができるという効果が得られる。
用することにより、アナログ信号の真値への収束時間を
十分に短縮することができるという効果が得られる。
【図1】本発明のD/A変換装置の一実施例を示す回路
図である。
図である。
【図2】電流源の詳細を示す回路図である。
【図3】第3の制御信号発生回路の詳細を示す回路図で
ある。
ある。
【図4】第3の制御信号発生回路の変更例を示す回路図
である。
である。
【図5】第3の制御信号発生回路の変更例を示す回路図
である。
である。
【図6】図2に示した電流源における各回路の出力電圧
および出力電流の波形を示す図である。
および出力電流の波形を示す図である。
【図7】本発明のD/A変換装置の他の実施例を示す回
路図である。
路図である。
【図8】従来のビデオデータ−D/A変換装置の概略ブ
ロック図である。
ロック図である。
【図9】従来のD/A変換回路の詳細を示す回路図であ
る。
る。
【図10】図9に示したD/A変換回路の改良例を示す
回路図である。
回路図である。
【図11】従来の電流源の他の例を示す回路図である。
【図12】図11に示す電流源の各回路の出力電圧およ
び出力電流の波形を示す図である。
び出力電流の波形を示す図である。
A1〜16は電流源、Bは制御信号発生回路、B1は第
3の制御信号発生回路、C´は供給回路、O1 および
O2 は出力端子、R1 はダミー抵抗、R2 は出力
制御用抵抗、−D1〜−D16および+D1〜+D16
はデータ入力端子、1〜3はNMOSトランジスタまた
はPMOSトランジスタ、SW1〜SW4はスイッチ回
路である。
3の制御信号発生回路、C´は供給回路、O1 および
O2 は出力端子、R1 はダミー抵抗、R2 は出力
制御用抵抗、−D1〜−D16および+D1〜+D16
はデータ入力端子、1〜3はNMOSトランジスタまた
はPMOSトランジスタ、SW1〜SW4はスイッチ回
路である。
Claims (4)
- 【請求項1】 1ビットデータに応答して大きさが異
なる2つの電流を相補的に発生する電流発生装置であっ
て、所定の大きさの電流を発生する定電流発生手段と、
前記定電流発生手段により発生された所定の大きさの電
流を通過させるべきオン状態と、通過を阻止すべきオフ
状態とを相補的に発生するための第1および第2のスイ
ッチング手段と、前記第1または第2のスイッチング手
段をオン状態にするための第1の制御信号を発生する第
1の制御信号発生手段と、前記第1または第2のスイッ
チング手段をオフ状態にできる所定の範囲のレベルの第
2の制御信号を発生する第2の制御信号発生手段と、前
記1ビットのデータに応答して、前記第1および第2の
制御信号発生手段により発生された第1および第2の制
御信号を、前記第1および第2のスイッチング手段に相
補的に供給するための供給手段と、前記第1および第2
のスイッチング手段からの電流をそれぞれ出力するため
の第1および第2の出力手段とを含むことを特徴とする
電流発生装置。 - 【請求項2】 前記所定の大きさの電流は、前記定電
流発生手段がオン状態のときに流れる電流であり、前記
定電流発生手段は、前記第1および第2のスイッチング
手段に接続される第1の導通端子と、接地電位に結合さ
れる第2の導通端子と、電源電位の信号が与えられる制
御端子とを含み、前記第1のスイッチング手段は、前記
定電流発生手段に接続される第1の導通端子と、前記第
1の出力手段に接続される第2の導通端子と、前記第1
または第2の制御信号が与えられる制御端子とを含み、
前記第2のスイッチング手段は、前記定電流発生手段に
接続される第1の導通端子と、前記第2の出力手段に接
続される第2の導通端子と、前記第1または第2の制御
信号が与えられる制御端子とを含む、前記請求項1記載
の電流発生装置。 - 【請求項3】 前記1ビットのデータは2つの状態を
含み、前記供給手段は、前記1ビットのデータの一方の
状態に応答して、前記第1のスイッチング手段に前記第
1の制御信号を与え、かつ前記第2のスイッチング手段
に前記第2の制御信号を与えるための第1の経路を形成
する第1の経路形成手段と、前記1ビットのデータの他
方の状態に応答して、前記第1のスイッチング手段に前
記第2の制御信号を与え、かつ前記第2のスイッチング
手段に前記第1の制御信号を与えるための第2の経路を
形成する第2の経路形成手段とを含む、前記請求項1記
載の電流発生装置。 - 【請求項4】 複数ビットを含むデジタルデータを相
補的なアナログ信号に変換するD/A変換装置であって
、前記デジタルデータの複数ビットに対応して設けられ
、それぞれが所定の大きさの電流を発生する複数の定電
流発生手段と、前記複数の定電流発生手段に対応して設
けられ、それぞれが対応する定電流発生手段により発生
された所定の大きさの電流を通過させるべきオン状態と
、通過を阻止すべきオフ状態とを相補的に発生する複数
の第1および第2のスイッチング手段と、前記各々の第
1および第2のスイッチング手段をオン状態にするため
の第1の制御信号を発生する第1の制御信号発生手段と
、前記各々の第1および第2のスイッチング手段をオフ
状態にできる所定範囲のレベルの第2の制御信号を発生
する第2の制御信号発生手段と、前記複数ビットに対応
して設けられ、対応する1ビットに応答して、前記第1
および第2の制御信号発生手段により発生された第1お
よび第2の制御信号を対応する第1または第2のスイッ
チング手段に供給する複数の供給手段と、前記各々の第
1のスイッチング手段からの電流を合計して、アナログ
信号を発生する第1の合計手段と、前記各々の第2のス
イッチング手段からの電流を合計して、前記第1の合計
手段により発生されるアナログ信号と相補的な関係を有
するアナログ信号を発生する第2の合計手段とを含むこ
とを特徴とするD/A変換装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3077853A JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびd/a変換装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10719590 | 1990-04-23 | ||
JP2-107195 | 1990-04-23 | ||
JP3077853A JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびd/a変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04219025A true JPH04219025A (ja) | 1992-08-10 |
JP2668172B2 JP2668172B2 (ja) | 1997-10-27 |
Family
ID=26418905
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3077853A Expired - Lifetime JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびd/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2668172B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5633611A (en) * | 1995-06-06 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Complementary current source circuit |
JP2001057512A (ja) * | 1999-06-07 | 2001-02-27 | Advantest Corp | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
JP2006074228A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 電流駆動型d/aコンバータおよびそのバイアス回路 |
JP2010154571A (ja) * | 2010-03-29 | 2010-07-08 | Renesas Technology Corp | 電流駆動型d/aコンバータのバイアス回路 |
JP2010178238A (ja) * | 2009-02-02 | 2010-08-12 | Fujitsu Semiconductor Ltd | D/a変換器 |
JPWO2009099052A1 (ja) * | 2008-02-04 | 2011-05-26 | 日本電気株式会社 | 信号処理回路、信号処理方法、及び記録媒体 |
-
1991
- 1991-04-10 JP JP3077853A patent/JP2668172B2/ja not_active Expired - Lifetime
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5633611A (en) * | 1995-06-06 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Complementary current source circuit |
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JP2006074228A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 電流駆動型d/aコンバータおよびそのバイアス回路 |
US7292172B2 (en) | 2004-08-31 | 2007-11-06 | Renesas Technology Corp. | Current driven D/A converter and its bias circuit |
JPWO2009099052A1 (ja) * | 2008-02-04 | 2011-05-26 | 日本電気株式会社 | 信号処理回路、信号処理方法、及び記録媒体 |
JP2010178238A (ja) * | 2009-02-02 | 2010-08-12 | Fujitsu Semiconductor Ltd | D/a変換器 |
JP2010154571A (ja) * | 2010-03-29 | 2010-07-08 | Renesas Technology Corp | 電流駆動型d/aコンバータのバイアス回路 |
Also Published As
Publication number | Publication date |
---|---|
JP2668172B2 (ja) | 1997-10-27 |
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Legal Events
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---|---|---|---|
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