以下、図1〜図28を参照して、本発明の第1実施形態〜第4実施形態について説明する。本発明は、これら第1実施形態〜第4実施形態に限定されるものではなく、本発明の要旨を逸脱することなく、種々の形態を取り得るものである。
(第1実施形態)
図1は本発明の第1実施形態を示す回路図である。図1中、1は正の電源電圧Vddを供給するVdd電源線、2−1、2−2、2−nは電流Ioを生成する同一構成の電流源である。電流源2−2、2−n間に設けられている電流源2−3〜2−(n−1)は図示を省略している。これら電流源2−1〜2−nは、例えば、電流Ioを出力電流とするカレントミラー回路により構成することができる。
3−1、3−2、3−nは電流源2−1、2−2、2−nに対応して設けられている差動スイッチング回路である。電流源2−3〜2−(n−1)に対応して設けられている差動スイッチング回路3−3〜3−(n−1)は図示を省略している。差動スイッチング回路3−k(但し、k=1、2、…、nであり、以下、同様である。)は、電流源2−kが出力する電流Ioの経路を切り換えるものである。
4−1、4−2、4−nは差動スイッチング回路3−1、3−2、3−nに対応して設けられているスイッチドライバ回路である。差動スイッチング回路4−3〜4−(n−1)に対応して設けられているスイッチドライバ回路4−3〜4−(n−1)は図示を省略している。スイッチドライバ回路4−kは、差動スイッチング回路3−kを駆動するものである。
5−1、5−2、5−nはスイッチドライバ回路4−1、4−2、4−nに対応して設けられているデカップリングコンデンサである。スイッチドライバ回路4−3〜4−(n−1)に対応して設けられているデカップリングコンデンサ5−3〜5−(n−1)は図示を省略している。デカップリングコンデンサ5−kは、オフセット電圧の安定化を図るものである。デカップリングコンデンサ5−1〜5−nを設ける代わりに、スイッチドライバ回路4−1〜4−nに共通のデカップリングコンデンサを1個設けるようにしても良い。
6−1、6−2、6−nはスイッチドライバ回路4−1、4−2、4−nに対応して設けられているオフセット電圧供給回路である。スイッチドライバ回路4−3〜4−(n−1)に対応して設けられているオフセット電圧供給回路6−3〜6−(n−1)は図示を省略している。オフセット電圧供給回路6−kは、差動スイッチング回路3−kを構成するスイッチ用トランジスタを駆動するスイッチドライバ回路4−k内のインバータの電源端子にオフセット電圧を供給するものである。オフセット電圧供給回路6−1〜6−nを設ける代わりに、スイッチドライバ回路4−1〜4−nに共通のオフセット電圧供給回路を1個設けるようにしても良い。
7はサーモメータデコーダである。サーモメータデコーダ7は、本発明の第1実施形態に与えられるmビットのデジタル入力コードD1〜Dmをデコードし、スイッチドライバ回路4−1〜4−nに与えるスイッチ制御信号T1〜Tnを出力するものである。
8−1、8−2は出力電流路、9−1は出力電流路8−1に出力されるアナログ出力電流IOUT1をアナログ出力電圧VOUT1に変換する負荷抵抗、9−2は出力電流路8−2に出力されるアナログ出力電流IOUT2をアナログ出力電圧VOUT2に変換する負荷抵抗、10−1はアナログ出力電圧VOUT1を出力するための出力端子、10−2はアナログ出力電圧VOUT2を出力するための出力端子である。
本発明の第1実施形態においては、サーモメータデコーダ7は、デジタル入力コードD1〜Dmをデコードしてスイッチ制御信号T1〜Tnを出力する。スイッチドライバ回路4−1〜4−nは、スイッチ制御信号T1〜Tnに制御されて差動スイッチング回路3−1〜3−nを駆動する。このように、スイッチドライバ回路4−1〜4−nがスイッチ制御信号T1〜Tnに制御されて差動スイッチング回路3−1〜3−nを駆動することにより、デジタル入力コードD1〜Dmに対応したアナログ出力電流IOUT1、IOUT2が出力電流路8−1、8−2に出力される。
出力電流路8−1、8−2に出力されたアナログ出力電流IOUT1、IOUT2は、負荷抵抗9−1、9−2によりアナログ出力電圧VOUT1、VOUT2に変換され、これらアナログ出力電圧VOUT1、VOUT2が出力端子10−1、10−2に出力される。図2はデジタル入力コードD1〜Dmとアナログ出力電流IOUT1、IOUT2との関係を示している。
図3は差動スイッチング回路3−k、スイッチドライバ回路4−k及びオフセット電圧供給回路6−kの構成を示す回路図である。差動スイッチング回路3−kにおいて、12−1、12−2はスイッチ用のPMOSトランジスタである。PMOSトランジスタ12−1は、ソースをノードN1に接続し、ドレインを出力端子10−1に接続している。PMOSトランジスタ12−2は、ソースをノードN1に接続し、ドレインを出力端子10−2に接続している。電流源2−kは、Vdd電源線1とノードN1との間に接続されている。
スイッチドライバ回路4−kにおいて、13はスイッチ制御信号Tk(第1のスイッチ制御信号)が与えられる入力端子、14〜16はCMOS形のインバータである。インバータ14は、スイッチ制御信号Tkを受けてPMOSトランジスタ12−1を駆動するものである。インバータ15は、スイッチ制御信号Tkを反転するものである。インバータ16は、インバータ15の出力信号TB(第2のスイッチ制御信号)を受けてPMOSトランジスタ12−2を駆動するものである。
オフセット電圧供給回路6−kにおいて、17は下側オフセット電圧生成回路、18は上側オフセット電圧生成回路、19は電圧帰還用のコンデンサである。下側オフセット電圧生成回路17は、ノードN2に下側オフセット電圧V2(第1のオフセット電圧)を出力するものである。本例では、電圧帰還用のコンデンサ19が帰還回路を構成している。
下側オフセット電圧生成回路17は、ソースホロア出力方式のものであり、22はVdd電源線、23は電流源、24はPMOSトランジスタ、25はバイアス回路である。電流源23は、Vdd電源線22とノードN2との間に接続されている。PMOSトランジスタ24は、ソースをノードN2に接続し、ゲートをノードN4に接続し、ドレインを接地している。Vdd電源線22と、電流源23と、PMOSトランジスタ24とでソースホロア出力回路が構成されている。
バイアス回路25は、PMOSトランジスタ24のゲートに与えるバイアス電圧V4を出力するものであり、バイアス電圧出力端子26をノードN4に接続している。バイアス回路25は、オフセット電圧供給回路6−1〜6−n内のソースホロア出力回路のそれぞれに対応して設けるようにしても良いが、オフセット電圧供給回路6−1〜6−n内のソースホロア回路に共通のものを1個設けるようにしても良い。
上側オフセット電圧生成回路18は、ノードN3に上側オフセット電圧V3(第2のオフセット電圧)を出力するものである。電圧帰還用のコンデンサ19は、オフセット電圧V3の電圧変化をノードN4に帰還するためのものであり、ノードN3とノードN4との間に接続されている。デカップリングコンデンサ5−kは、ノードN2とノードN3との間に接続されている。
図4はインバータ14〜16の構成を示す回路図である。インバータ14は、PMOSトランジスタ28とNMOSトランジスタ29とで構成されている。PMOSトランジスタ28は、ソースを電源端子30(第2の電源端子)に接続し、ゲートを入力端子31に接続し、ドレインを出力端子32に接続している。NMOSトランジスタ29は、ソースを電源端子33(第1の電源端子)に接続し、ゲートを入力端子31に接続し、ドレインを出力端子32に接続している。電源端子30はノードN3に接続されている。入力端子31は入力端子13に接続されている。出力端子32はPMOSトランジスタ12−1のゲートに接続されている。電源端子33はノードN2に接続されている。
即ち、インバータ14は、下側オフセット電圧V2を低電位側の電源電圧(第1の電源電圧)、上側オフセット電圧V3を高電位側の電源電圧(第2の電源電圧)とし、スイッチ制御信号Tkを受けてスイッチ用のPMOSトランジスタ12−1を駆動するスイッチドライバとして機能する。
インバータ15は、PMOSトランジスタ34とNMOSトランジスタ35とで構成されている。PMOSトランジスタ34は、ソースをVdd電源線36に接続し、ゲートを入力端子37に接続し、ドレインを出力端子38に接続している。NMOSトランジスタ35は、ソースを接地し、ゲートを入力端子37に接続し、ドレインを出力端子38に接続している。入力端子37は、入力端子13に接続されている。PMOSトランジスタ34のソースをノードN3に接続し、NMOSトランジスタ35のソースをノードN2に接続して動作させても良い。
インバータ16は、PMOSトランジスタ39とNMOSトランジスタ40とで構成されている。PMOSトランジスタ39は、ソースを電源端子41(第2の電源端子)に接続し、ゲートを入力端子42に接続し、ドレインを出力端子43に接続している。NMOSトランジスタ40は、ソースを電源端子44(第1の電源端子)に接続し、ゲートを入力端子42に接続し、ドレインを出力端子43に接続している。電源端子41は、ノードN3に接続されている。入力端子42は、インバータ15の出力端子38に接続されている。出力端子43は、PMOSトランジスタ12−2のゲートに接続されている。電源端子44は、ノードN2に接続されている。
即ち、インバータ16は、下側オフセット電圧V2を低電位側の電源電圧(第1の電源電圧)、上側オフセット電圧V3を高電位側の電源電圧(第2の電源電圧)とし、インバータ15の出力信号TBを受けてスイッチ用のPMOSトランジスタ12−2を駆動するスイッチドライバとして機能する。
ここで、下側オフセット電圧生成回路17を設けない場合には、アナログ出力電圧VOUT1、VOUT2が変化すると、差動スイッチング回路3−kのPMOSトランジスタ12−1、12−2の動作状態が変化し、ノードN1の電圧が大きく変動してしまう。ノードN1の電圧が変動すると、ノードN1の寄生容量に充放電電流が流れ、アナログ出力電流IOUT1、IOUT2が変動することにより、アナログ出力電圧VOUT1、VOUT2が変動してしまい、SNDRを劣化させてしまう。
そこで、本発明の第1実施形態では、下側オフセット電圧生成回路17を設け、PMOSトランジスタ12−1を駆動するスイッチドライバ回路4−kのインバータ14の低電位側の電源端子33及びPMOSトランジスタ12−2を駆動するスイッチドライバ回路4−kのインバータ16の低電位側の電源端子44に下側オフセット電圧V2を与え、アナログ出力電圧VOUT1、VOUT2が変化した場合においても、PMOSトランジスタ12−1、12−2が飽和状態を保つようにし、ノードN1の電圧が大きく変動しないようにしている。
図5はバイアス回路25の第1構成例を示す回路図である。バイアス回路25の第1構成例25−1は、OTA(Operational Transconductance Amplifier)47と電圧源48とを有している。OTA47は、反転入力端子をノードN2に接続し、非反転入力端子と接地との間に電圧源48を接続し、出力端子をノードN4に接続している。
図6はOTA47及び電圧源48の構成例を示す回路図である。OTA47において、51は非反転入力端子、52は反転入力端子、53は出力端子、54はVdd電源線、55は電流源、56、57はPMOSトランジスタ、58、59はNMOSトランジスタである。電圧源48は電源電圧Vddを抵抗で分圧する構成とすることもできる。また、電圧源48を使用せずに、外部から直接OTA47の非反転入力端子51に電圧を与えるようにしても良い。
電流源55は、Vdd電源線54とノードN6との間に接続されている。PMOSトランジスタ56は、ソースをノードN6に接続し、ゲートを非反転入力端子51に接続している。PMOSトランジスタ57は、ソースをノードN6に接続し、ゲートを反転入力端子52に接続している。NMOSトランジスタ58は、ゲートをドレインに接続し、ドレインをPMOSトランジスタ56のドレインに接続し、ソースを接地している。NMOSトランジスタ59は、ドレインをPMOSトランジスタ57のドレイン及び出力端子53に接続し、ゲートをNMOSトランジスタ58のゲートに接続し、ソースを接地している。
電圧源48において、60はVdd電源線、61、62はPMOSトランジスタ、63は電流源、64は出力端子である。PMOSトランジスタ61は、ソースをVdd電源線60に接続し、ゲートをドレインに接続している。PMOSトランジスタ62は、ソースをPMOSトランジスタ61のドレインに接続し、ゲートをドレインに接続し、ドレインを出力端子64に接続している。電流源63は、PMOSトランジスタ62のドレインと接地との間に接続されている。電圧源48の出力端子64は、OTA47の非反転入力端子51に接続されている。
図7はバイアス回路25の第2構成例を示す回路図である。バイアス回路25の第2構成例25−2において、67はVdd電源線、68、69はPMOSトランジスタ、70は電流源、71は出力端子である。PMOSトランジスタ68は、ソースをVdd電源線67に接続し、ゲートをドレインに接続している。PMOSトランジスタ69は、ソースをPMOSトランジスタ68のドレインに接続し、ゲートをドレインに接続し、ドレインを出力端子71に接続している。電流源70は、PMOSトランジスタ69のドレインと接地との間に接続されている。バイアス回路25の第2構成例25−2の出力端子71は、ノードN4に接続されている。
図8は上側オフセット電圧生成回路18の第1構成例を示す回路図である。上側オフセット電圧生成回路18の第1構成例18−1は、ダイオード出力方式のものであり、74はVdd電源線、75はPMOSトランジスタ、76は電流源である。PMOSトランジスタ75は、ソースをVdd電源線74に接続し、ゲートをドレインに接続し、ドレインをノードN3に接続している。電流源76は、ノードN3と接地との間に接続されている。
図9は上側オフセット電圧生成回路18の第2構成例を示す回路図である。上側オフセット電圧生成回路18の第2構成例18−2は、ソースホロア出力方式のものであり、80はVdd電源線、81はNMOSトランジスタ、82は電流源、83はバイアス回路、84はバイアス回路83のバイアス電圧出力端子である。NMOSトランジスタ81は、ドレインをVdd電源線80に接続し、ゲートをバイアス回路83のバイアス電圧出力端子84に接続し、ソースをノードN3に接続している。電流源82は、ノードN3と接地との間に接続されている。
図10はバイアス回路83の第1構成例を示す回路図である。バイアス回路83の第1構成例83−1は、OTA88と電圧源89とを有している。OTA88は、非反転入力端子と接地との間に電圧源89を接続し、反転入力端子をノードN3に接続し、出力端子をNMOSトランジスタ81のゲートに接続している。
図11はバイアス回路83の第2構成例を示す回路図である。バイアス回路83の第2構成例83−2において、92はVdd電源線、93はPMOSトランジスタ、94は電流源である。PMOSトランジスタ93は、ソースをVdd電源線92に接続し、ゲートをドレインに接続し、ドレインをNMOSトランジスタ81のゲートに接続している。電流源94は、PMOSトランジスタ93のドレインと接地との間に接続されている。
図12は本発明の第1実施形態の動作を示す波形図である。(A)はスイッチドライバ回路4−kの入力端子13に与えられるスイッチ制御信号Tk、(B)はインバータ15の出力信号TB、(C)はノードN3の電圧(上側オフセット電圧)V3、(D)はノードN4の電圧V4、(E)はノードN2の電圧(下側オフセット電圧)V2、(F)はノードN1の電圧V1を示している。なお、点線P1は、電圧帰還用のコンデンサ19がない場合のノードN2の電圧(下側オフセット電圧)V2の電圧、点線P2は、電圧帰還用のコンデンサ19がない場合のノードN1の電圧V1を示している。
即ち、本発明の第1実施形態においては、スイッチ制御信号TkがLレベルの場合、インバータ14においては、PMOSトランジスタ28がON、NMOSトランジスタ29がOFFとなり、インバータ14の出力信号はHレベルとなる。この結果、PMOSトランジスタ12−1はOFFとなる。インバータ15においては、PMOSトランジスタ34はON、NMOSトランジスタ35はOFFとなり、インバータ15の出力信号TBはHレベルとなる。インバータ16においては、PMOSトランジスタ39がOFF、NMOSトランジスタ40がONとなり、インバータ16の出力信号はLレベルとなる。この結果、PMOSトランジスタ12−2はONとなる。
この状態からスイッチ制御信号TkがHレベルに変化すると、インバータ14においては、PMOSトランジスタ28がOFF、NMOSトランジスタ29がONとなり、PMOSトランジスタ12−1のゲート容量からNMOSトランジスタ29を介してデカップリングコンデンサ5−kのノードN2側の電極に電荷が移動し、下側オフセット電圧V2が上昇する。この結果、ノードN1の電圧も上昇する。
他方、インバータ15においては、PMOSトランジスタ34がOFF、NMOSトランジスタ35がONとなり、インバータ15の出力信号TBはLレベルに変化する。この結果、インバータ16においては、PMOSトランジスタ39がON、NMOSトランジスタ40がOFFとなり、デカップリングコンデンサ5−kのノードN3側の電極からPMOSトランジスタ39を介してPMOSトランジスタ12−2のゲート容量に電荷が移動し、上側オフセット電圧V3は下降する。
この上側オフセット電圧V3の電圧変化は、電圧帰還用のコンデンサ19を介してノードN4に帰還され、ノードN4の電圧が下降し、PMOSトランジスタ24の駆動能力が大きくなり、デカップリングコンデンサ5−kのノードN2側の電極の電荷がPMOSトランジスタ24を介して接地側に引き抜かれ、下側オフセット電圧V2の上昇が抑えられる。この結果、ノードN1の電圧上昇も抑えられる。その後、上側オフセット電圧V3、ノードN4の電圧V4、下側オフセット電圧V2及びノードN1の電圧V1は、正常電圧に復帰する。
その後、スイッチ制御信号TkがLレベルに変化すると、インバータ15においては、PMOSトランジスタ34がON、NMOSトランジスタ35がOFFとなり、インバータ15の出力信号TBがHレベルに変化する。この結果、インバータ16においては、PMOSトランジスタ39がOFF、NMOSトランジスタ40がONとなり、PMOSトランジスタ12−2のゲート容量からNMOSトランジスタ40を介してデカップリングコンデンサ5−kのノードN2側の電極に電荷が移動し、下側オフセット電圧V2が上昇する。この結果、ノードN1の電圧も上昇する。
他方、インバータ14においては、PMOSトランジスタ28がON、NMOSトランジスタ29がOFFとなり、デカップリングコンデンサ5−kのノードN3側の電極からPMOSトランジスタ28を介してPMOSトランジスタ12−1のゲート容量に電荷が移動し、上側オフセット電圧V3が下降する。
この上側オフセット電圧V3の電圧変化は、電圧帰還用のコンデンサ19を介してノードN4に帰還され、ノードN4の電圧が下降し、PMOSトランジスタ24の駆動能力が大きくなり、デカップリングコンデンサ5−kのノードN2側の電極の電荷がPMOSトランジスタ24を介して接地側に引き抜かれ、下側オフセット電圧V2の上昇が抑えられる。この結果、ノードN1の電圧上昇も抑えられる。その後、上側オフセット電圧V3、ノードN4の電圧V4、下側オフセット電圧V2及びノードN1の電圧V1は、正常電圧に復帰する。
このように、本発明の第1実施形態では、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電圧帰還用のコンデンサ19を介してノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしている。なお、上側オフセット電圧生成回路18及び電圧帰還用のコンデンサ19を設けないで、下側オフセット電圧V2の変動を抑え、SNDRの劣化を抑えるためには、デカップリングコンデンサ5−kのサイズを大きくしなければならず、チップ面積を増大化させてしまう。
図13は差動スイッチング回路とスイッチドライバとデカップリングコンデンサをコンデンサとスイッチで表した等価回路を示す図である。図13中、Csw1はPMOSトランジスタ12−1のゲート容量、Csw2はPMOSトランジスタ12−2のゲート容量、Cdはデカップリングコンデンサ5−kの容量であり、切換スイッチ素子98はインバータ14を等価的に表し、切換スイッチ素子99はインバータ16を等価的に表している。
切換スイッチ素子98において、接点98Aが接点98Bと接続している場合は、PMOSトランジスタ28がON、NMOSトランジスタ29がOFFの状態を意味し、接点98Aが接点98Cと接続している場合は、PMOSトランジスタ28がOFF、NMOSトランジスタ29がONの状態を意味する。
切換スイッチ素子99において、接点99Aが接点99Bと接続している場合は、PMOSトランジスタ39がON、NMOSトランジスタ40がOFFの状態を意味し、接点99Aが接点99Cと接続している場合は、PMOSトランジスタ39がOFF、NMOSトランジスタ40がONの状態を意味する。
図13は、スイッチ制御信号Tk=Hレベル、インバータ15の出力信号TB=Lレベルで、インバータ14では、PMOSトランジスタ28がOFF、NMOSトランジスタ29がONの状態、インバータ16では、PMOSトランジスタ39がON、NMOSトランジスタ40がOFFの状態を示している。
この状態から、スイッチ制御信号Tk=Lレベル、インバータ15の出力信号TB=Hレベルに変化し、差動スイッチング回路3−kがスイッチングすると、下側オフセット電圧V2及び上側オフセット電圧V3は、下側オフセット電圧V2のスイッチ切換前の電圧をV2(0)、上側オフセット電圧V3のスイッチ切換前の電圧をV3(0)とすると、
となる。但し、
である。ここで、QB1は差動スイッチング回路3−kのスイッチング前の容量Csw1の電荷、QT2は差動スイッチング回路3−kのスイッチング前の容量Csw2の電荷、ΔQB2は差動スイッチング回路3−kのスイッチング後の容量Csw2の電荷の変化分、ΔQT1は差動スイッチング回路3−kのスイッチング後の容量Csw1の電荷の変化分、ΔQSTは差動スイッチング回路3−kのスイッチング後に容量Csw2と容量Cdとの合成容量に分配される電荷、ΔQSBは差動スイッチング回路3−kのスイッチング後に容量Csw1と容量Cdとの合成容量に分配される電荷である。
なお、デカップリングコンデンサ5−kの代わりに、図14に示すように、ノードN2と接地との間にデカップリングコンデンサ103を接続し、ノードN3と接地との間にデカップリングコンデンサ104を接続するように構成することもできる。
図15は図14に示すデカップリングコンデンサ103、104を設けるようにした場合のノードN2、N3間の等価回路を示す図である。図15中、Crfはデカップリングコンデンサ103、104の容量であり、その他については、図13の場合と同様である。
図14に示すデカップリングコンデンサ103、104を設けるようにした場合に、差動スイッチング回路3−kがスイッチングすると、下側オフセット電圧V2及び上側オフセット電圧V3は、
となる。
図16は、Csw1=Csw2、下側オフセット電圧V2=1V、上側オフセット電圧V3=2Vとした場合において、差動スイッチング回路3−kがスイッチングした場合のCd/Csw1と下側オフセット電圧V2の電圧変化ΔV2との関係を示す図であり、横軸に容量比Cd/Csw1、縦軸に下側オフセット電圧V2の電圧変化ΔV2を示している。P3はデカップリングコンデンサとしてデカップリングコンデンサ5−kを設けた場合、P4はデカップリングコンデンサとしてデカップリングコンデンサ103、104を設けた場合である。
図17はオフセット電圧供給回路6−kの構成例を示す回路図であり、下側オフセット電圧生成回路17のバイアス回路25として、図5に示す第1構成例25−1を使用し、上側オフセット電圧生成回路18として、図8に示す上側オフセット電圧生成回路18−1を使用した場合を示している。
図17に示す例の場合、電圧帰還用のコンデンサ19は、上側オフセット電圧V3の電圧変化を下側オフセット電圧生成回路17のPMOSトランジスタ24のゲートに帰還することで、上側オフセット電圧V3の電圧変化をPMOSトランジスタ24のソース電流変化に変換して負帰還を行っている。
ここで、PMOSトランジスタ24のゲート幅W24/ゲート長L24=PMOSトランジスタ75のゲート幅W75/ゲート長L75、かつ、電流源23の電流I23=電流源76の電流I76という条件で、電圧帰還用のコンデンサ19を設けない場合には、差動スイッチング回路3−kがスイッチングしたときの上側オフセット電圧V3及び下側オフセット電圧V2は、図18(A)に示すように、極性の違う同じ面積を持つ波形となる。電圧帰還用のコンデンサ19を設けることで、PMOSトランジスタ24のソース電流I24が増加し、図18(B)に示すように、下側オフセット電圧V2の電圧変化を抑制することができる。
下側オフセット電圧V2の電圧変化は、その平均値をゼロにすることが望ましく、下側オフセット電圧V2の電圧変化の平均値をゼロとするには、上側オフセット電圧V3の電圧変化時におけるデカップリングコンデンサ5−kのプラス側の変化する電荷(ノードN3側の電荷)Qn3をマイナス側の変化する電荷(ノードN2側の電荷)Qn2の2倍にする必要がある。ノードN2で変化する電荷を相殺するために必要な電圧帰還用のコンデンサ19の容量Cfと、PMOSトランジスタ24及びPMOSトランジスタ75のサイズの最適値について次に述べる。なお、切替り後、バイアス回路25の応答は十分に遅いものと考える。
電圧帰還用のコンデンサ19を設けない場合のデカップリングコンデンサ5−kのプラス側電荷Qn3とマイナス側電荷Qn2は、数4の電流の時間積分の式で表すことができる。但し、μは電子の移動度、CoxはPMOSトランジスタ24、75の単位面積あたりのゲート容量、V2(t)は下側オフセット電圧の時間関数、V3(t)は上側オフセット電圧の時間関数、V4(t)はノードN4の電圧の時間関数である。
下側オフセット電圧V2の変動を無くすには、デカップリングコンデンサ5−kのマイナス側電荷Qn2をプラス側電荷Qn3の2倍にする必要があるため、数5のQn2”が、目標となる電圧帰還用のコンデンサ19を設けた場合の電流の積分値となる。
電圧帰還用のコンデンサ19は、ノードN4の電圧V4を変化させるだけなので、電圧帰還用のコンデンサを設けた場合のQn2”とすると、数6が得られる。
ノードN4の電圧V4(t)は、電圧帰還用のコンデンサ19の容量Cfと、PMOSトランジスタ24のゲート寄生容量Cgpにより決まり、数7で求めることができる。
数5と数6と数7を用いて、PMOSトランジスタ75とPMOSトランジスタ24のサイズの比を求めたのが数8となる。
PMOSトランジスタ75とPMOSトランジスタ24は、同じ特性のトランジスタを用いて、数9の条件を満たしている場合に数8は成立する。
以上のように、本発明の第1実施形態においては、スイッチドライバ回路4−kに対して、デカップリングコンデンサ5−kとオフセット電圧供給回路6−kとを設けている。そして、オフセット電圧供給回路6−kを、下側オフセット電圧生成回路17と、上側オフセット電圧生成回路18と、電圧帰還用のコンデンサ19とで構成している。これにより、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電圧帰還用のコンデンサ19を介してノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしている。
したがって、差動スイッチング回路3−kを構成するPMOSトランジスタ12−1を駆動するインバータ14の低電位側の電源端子33及びPMOSトランジスタ12−2を駆動するインバータ16の低電位側の電源端子44に与える下側オフセット電圧V2の電圧変化を抑制することによりアナログ出力電流IOUT1、IOUT2の変動を抑制し、SNDRの向上を図ることができる。
また、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電圧帰還用のコンデンサ19を介してノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしているので、下側オフセット電圧V2の電圧変化を抑制するためにデカップリングコンデンサ5−kの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
(第2実施形態)
図19は本発明の第2実施形態を示す回路図である。本発明の第2実施形態は、本発明の第1実施形態が設けるオフセット電圧供給回路6−1〜6−nと回路構成の異なるオフセット電圧供給回路107−1〜107−nを設け、その他については、本発明の第1実施形態と同様に構成したものである。オフセット電圧供給回路107−1〜107−nを設ける代わりに、スイッチドライバ回路4−1〜4−nに共通のオフセット電圧供給回路を1個設けるようにしても良い。
図20は差動スイッチング回路3−k、スイッチドライバ回路4−k及びオフセット電圧供給回路107−kの構成を示す回路図である。差動スイッチング回路3−k及びスイッチドライバ回路4−kは、本発明の第1実施形態と同様である。
オフセット電圧供給回路107−kは、本発明の第1実施形態が設ける上側オフセット電圧生成回路18と回路構成の異なる上側オフセット電圧生成回路110を設け、ノードN4に対する帰還を電流帰還で行い、これに対応して、本発明の第1実施形態が備える電圧帰還用のコンデンサ19を設けず、その他については、本発明の第1実施形態が設けるオフセット電圧供給回路6−kと同様に構成したものである。
図21は上側オフセット電圧生成回路110の第1構成例を示す回路図である。上側オフセット電圧生成回路110の第1構成例110−1は、ソースホロア出力方式のものであり、114はVdd電源線、115はPMOSトランジスタ、116はNMOSトランジスタ、117は電流源、118はバイアス回路、119はバイアス回路118のバイアス電圧出力端子、120はPMOSトランジスタである。
PMOSトランジスタ115は、ソースをVdd電源線114に接続し、ゲートをドレインに接続している。NMOSトランジスタ116は、ドレインをPMOSトランジスタ115のドレインに接続し、ゲートをバイアス回路118のバイアス電圧出力端子119に接続し、ソースをノードN3に接続している。電流源117は、ノードN3と接地との間に接続されている。
PMOSトランジスタ120は、PMOSトランジスタ115と共にカレントミラー回路を構成するものであり、ソースをVdd電源線114に接続し、ゲートをPMOSトランジスタ115のゲートに接続し、ドレインをノードN4に接続している。本例では、PMOSトランジスタ115、120とで、上側オフセット電圧V3の電圧変化を電流変化に変換してノードN4に帰還する帰還回路が構成されている。
図22はバイアス回路118の第1構成例を示す回路図である。バイアス回路118の第1構成例118−1は、OTA123と電圧源124とを有している。OTA123は、反転入力端子をノードN3に接続し、非反転入力端子と接地との間に電圧源124を接続し、出力端子をバイアス電圧出力端子119に接続している。
図23はバイアス回路118の第2構成例を示す回路図である。バイアス回路118の第2構成例118−2において、127はVdd電源線、128はPMOSトランジスタ、129は電流源である。PMOSトランジスタ128は、ソースをVdd電源線127に接続し、ゲートをドレインに接続し、ドレインをバイアス電圧出力端子119に接続している。電流源129は、PMOSトランジスタ128のドレインと接地との間に接続されている。
図24は上側オフセット電圧生成回路110の第2構成例を示す回路図である。上側オフセット電圧生成回路110の第2構成例110−2において、132はVdd電源線、133はPMOSトランジスタ、134は電流源、135はPMOSトランジスタである。PMOSトランジスタ133は、ソースをVdd電源線132に接続し、ゲートをドレインに接続し、ドレインをノードN3に接続している。電流源134は、ノードN3と接地との間に接続されている。
PMOSトランジスタ135は、PMOSトランジスタ133と共にカレントミラー回路を構成するものであり、ソースをVdd電源線132に接続し、ゲートをPMOSトランジスタ133のゲートに接続し、ドレインをノードN4に接続している。本例では、PMOSトランジスタ133、135とで、上側オフセット電圧V3の電圧変化を電流変化に変換してノードN4に帰還する帰還回路が構成されている。
本発明の第2実施形態においては、スイッチドライバ回路4−kに対して、デカップリングコンデンサ5−kとオフセット電圧供給回路107−kとを設けている。そして、オフセット電圧供給回路107−kを、下側オフセット電圧生成回路17と、上側オフセット電圧生成回路110とで構成している。これにより、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電流変化としてノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしている。
したがって、差動スイッチング回路3−kを構成するPMOSトランジスタ12−1を駆動するインバータ14の低電位側の電源端子33及びPMOSトランジスタ12−2を駆動するインバータ16の低電位側の電源端子44に与える下側オフセット電圧V2の電圧変化を抑制することによりアナログ出力電流IOUT1、IOUT2の変動を抑制し、SNDRの向上を図ることができる。
また、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電流変化としてノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしているので、下側オフセット電圧V2の電圧変化を抑制するためにデカップリングコンデンサ5−kの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
(第3実施形態)
図25は本発明の第3実施形態を示す回路図である。本発明の第3実施形態は、本発明の第1実施形態が備えるオフセット電圧供給回路6−1〜6−nと回路構成の異なるオフセット電圧供給回路138−1〜138−nを設け、その他については、本発明の第1実施形態と同様に構成したものである。オフセット電圧供給回路138−1〜138−nを設ける代わりに、スイッチドライバ回路4−1〜4−nに共通のオフセット電圧供給回路を1個設けるようにしても良い。
図26は差動スイッチング回路3−k、スイッチドライバ回路4−k及びオフセット電圧供給回路138−kの構成を示す回路図である。差動スイッチング回路3−k及びスイッチドライバ回路4−kは、本発明の第1実施形態と同様である。
オフセット電圧供給回路138−kは、本発明の第2実施形態が設ける下側オフセット電圧生成回路17と回路構成の異なる下側オフセット電圧生成回路141を設け、その他については、本発明の第2実施形態が設けるオフセット電圧供給回路107−kと同様に構成したものである。
下側オフセット電圧生成回路141において、142はNMOSトランジスタ、143はVdd電源線、144、145はPMOSトランジスタ、146はNMOSトランジスタである。NMOSトランジスタ142は、ドレイン及びゲートをノードN4に接続し、ソースを接地している。
PMOSトランジスタ144は、ソースをVdd電源線143に接続し、ゲートをドレインに接続している。PMOSトランジスタ145は、ソースをPMOSトランジスタ144のドレインに接続し、ゲートをドレインに接続し、ドレインをノードN2に接続している。NMOSトランジスタ146は、NMOSトランジスタ142と共にカレントミラー回路を構成するものであり、ドレインをノードN2に接続し、ゲートをノードN4に接続し、ソースを接地している。
本発明の第3実施形態においては、スイッチドライバ回路4−kに対して、デカップリングコンデンサ5−kとオフセット電圧供給回路138−kとを設けている。そして、オフセット電圧供給回路138−kを、下側オフセット電圧生成回路141と、上側オフセット電圧生成回路110とで構成している。これにより、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電流変化としてノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしている。
したがって、差動スイッチング回路3−kを構成するPMOSトランジスタ12−1を駆動するインバータ14の低電位側の電源端子33及びPMOSトランジスタ12−2を駆動するインバータ16の低電位側の電源端子44に与える下側オフセット電圧V2の電圧変化を抑制することによりアナログ出力電流IOUT1、IOUT2の変動を抑制し、SNDRの向上を図ることができる。
また、差動スイッチング回路3−kのスイッチング時に上側オフセット電圧V3に発生する電圧変化を電流変化としてノードN4に帰還し、差動スイッチング回路3−kのスイッチング時に下側オフセット電圧V2に発生する電圧変化を抑制するようにしているので、下側オフセット電圧V2の電圧変化を抑制するためにデカップリングコンデンサ5−kの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。
(第4実施形態)
図27は本発明の第4実施形態を示す回路図である。図27中、151はVdd電源線、152−1、152−2、152−nは電流Ioを生成する同一構成の電流源である。電流源152−2、152−n間に設けられている電流源152−3〜152−(n−1)は図示を省略している。
153−1、153−2、153−nは電流源152−1、152−2、152−nに対応して設けられている差動スイッチング回路である。電流源152−3〜152−(n−1)に対応して設けられている差動スイッチング回路153−3〜153−(n−1)は図示を省略している。差動スイッチング回路153−kは、電流源152−kによる電流Ioの経路を切り換えるものである。
154−1、154−2、154−nは差動スイッチング回路153−1、153−2、153−nに対応して設けられているスイッチドライバ回路である。差動スイッチング回路153−3〜153−(n−1)に対応して設けられているスイッチドライバ回路154−3〜154−(n−1)は図示を省略している。スイッチドライバ回路154−kは、差動スイッチング回路153−kを駆動するものである。
155−1、155−2、155−nはスイッチドライバ回路154−1、154−2、154−nに対応して設けられているデカップリングコンデンサである。スイッチドライバ回路154−3〜154−(n−1)に対応して設けられているデカップリングコンデンサ155−3〜155−(n−1)は図示を省略している。デカップリングコンデンサ155−1〜155−nを設ける代わりに、スイッチドライバ回路154−1〜154−nに共通のデカップリングコンデンサを1個設けるようにしても良い。
156−1、156−2、156−nはスイッチドライバ回路154−1、154−2、154−nに対応して設けられているオフセット電圧供給回路である。スイッチドライバ回路154−3〜154−(n−1)に対応して設けられているオフセット電圧供給回路156−3〜156−(n−1)は図示を省略している。オフセット電圧供給回路156−kは、差動スイッチング回路153−kを構成するスイッチ用トランジスタを駆動するスイッチドライバ回路154−k内のインバータの電源端子にオフセット電圧を供給するものである。オフセット電圧供給回路156−1〜156−nを設ける代わりに、スイッチドライバ回路154−1〜154−nに共通のオフセット電圧供給回路を1個設けるようにしても良い。
157はサーモメータデコーダである。サーモメータデコーダ157は、本発明の第4実施形態に与えられるmビットのデジタル入力コードD1〜Dmをデコードし、スイッチドライバ回路154−1〜154−nに与えるスイッチ制御信号T1〜Tnを出力するものである。
158−1、158−2は出力電流路、159−1は出力電流路158−1に流れるアナログ出力電流IOUT1をアナログ出力電圧VOUT1に変換する負荷抵抗、159−2は出力電流路158−2に流れるアナログ出力電流IOUT2をアナログ出力電圧VOUT2に変換する負荷抵抗、160−1はアナログ出力電圧VOUT1を出力するための出力端子、160−2はアナログ出力電圧VOUT2を出力するための出力端子である。
本発明の第4実施形態においては、サーモメータデコーダ157は、デジタル入力コードD1〜Dmをデコードしてスイッチ制御信号T1〜Tnを出力する。スイッチドライバ回路154−1〜154−nは、スイッチ制御信号T1〜Tnに制御されて差動スイッチング回路153−1〜153−nを駆動する。このように、スイッチドライバ回路154−1〜154−nがスイッチ制御信号T1〜Tnに制御されて差動スイッチング回路153−1〜153−nを駆動することにより、デジタル入力コードD1〜Dmに対応したアナログ出力電流IOUT1、IOUT2が出力電流路158−1、158−2に流れる。
出力電流路158−1、158−2に流れるアナログ出力電流IOUT1、IOUT2は、負荷抵抗159−1、159−2によりアナログ出力電圧VOUT1、VOUT2に変換され、これらアナログ出力電圧VOUT1、VOUT2が出力端子160−1、160−2に出力される。
図28は差動スイッチング回路153−k、スイッチドライバ回路154−k及びオフセット電圧供給回路156−kの構成を示す回路図である。差動スイッチング回路153−kにおいて、162−1、162−2はスイッチ用のNMOSトランジスタである。NMOSトランジスタ162−1は、ソースをノードN11に接続し、ドレインを出力端子160−1に接続している。NMOSトランジスタ162−2は、ソースをノードN11に接続し、ドレインを出力端子160−2に接続している。電流源152−kは、ノードN11と接地との間に接続されている。
スイッチドライバ回路154−kにおいて、163はスイッチ制御信号Tkが与えられる入力端子、164〜166はCMOS形のインバータである。インバータ164は、スイッチ制御信号Tkを受けてNMOSトランジスタ162−1を駆動するものである。インバータ165は、スイッチ制御信号Tkを反転するものである。インバータ166は、インバータ165の出力信号TBを受けてNMOSトランジスタ162−2を駆動するものである。
インバータ164は、高電位側の電源端子をノードN12に接続し、低電位側の電源端子をノードN13に接続し、入力端子を入力端子163に接続し、出力端子をNMOSトランジスタ162−1のゲートに接続している。インバータ165は、高電位側の電源端子をVdd電源線に接続し、低電位側の電源端子を接地し、入力端子を入力端子163に接続している。インバータ166は、高電位側の電源端子をノードN12に接続し、低電位側の電源端子をノードN13に接続し、入力端子をインバータ165の出力端子に接続し、出力端子をNMOSトランジスタ162−2のゲートに接続している。
即ち、インバータ164は、上側オフセット電圧V12を高電位側の電源電圧(第1の電源電圧)、下側オフセット電圧V13を低電位側の電源電圧(第2の電源電圧)とし、スイッチ制御信号Tkを受けてスイッチ用のNMOSトランジスタ162−1を駆動するスイッチドライバとして機能する。インバータ166は、上側オフセット電圧V12を高電位側の電源電圧(第1の電源電圧)、下側オフセット電圧V13を低電位側の電源電圧(第2の電源電圧)とし、インバータ165の出力信号TBを受けてスイッチ用のNMOSトランジスタ162−2を駆動するスイッチドライバとして機能する。
オフセット電圧供給回路156−kにおいて、167は上側オフセット電圧生成回路、168は下側オフセット電圧生成回路、169は電圧帰還用のコンデンサである。上側オフセット電圧生成回路167は、ノードN12に上側オフセット電圧V12(第1のオフセット電圧)を出力するものである。
下側オフセット電圧生成回路168は、ノードN13に下側オフセット電圧V13(第2のオフセット電圧)を出力するものである。コンデンサ169は、下側オフセット電圧V13の電圧変化をノードN14に帰還するためのものであり、ノードN13とノードN14との間に接続されている。デカップリングコンデンサ155−kは、ノードN12とノードN13との間に接続されている。
上側オフセット電圧生成回路167は、ソースホロア出力方式のものであり、172はVdd電源線、173はNMOSトランジスタ、174は電流源、175はバイアス回路、176はバイアス回路175のバイアス電圧出力端子である。NMOSトランジスタ173は、ドレインをVdd電源線172に接続し、ゲートをノードN14に接続し、ソースをノードN12に接続している。電流源174は、ノードN12と接地との間に接続されている。Vdd電源線172と、NMOSトランジスタ173と、電流源174とでソースホロア回路が構成されている。
バイアス回路175は、NMOSトランジスタ173のゲートに与えるバイアス電圧を出力するものであり、バイアス電圧出力端子176をノードN14に接続している。バイアス回路175は、オフセット電圧供給回路156−1〜156−n内のソースホロア回路のそれぞれに対応して設けるようにしても良いが、オフセット電圧供給回路156−1〜156−n内のソースホロア回路に共通のものを1個設けるようにしても良い。
本発明の第4実施形態は、差動スイッチング回路153−kがスイッチングしたときに発生する下側オフセット電圧V13の電圧変化を電圧帰還用のコンデンサ169を介してノードN14に帰還するものである。そこで、下側オフセット電圧生成回路168は、例えば、図8に示す上側オフセット電圧生成回路18の第1構成例18−1又は図9に示す上側オフセット電圧生成回路18の第2構成例18−2において、Vdd電源線と接地とを入れ替え、PMOSトランジスタをNMOSトランジスタに変えることで構成することができる。
本発明の第4実施形態においては、スイッチドライバ回路154−kに対して、デカップリングコンデンサ155−kとオフセット電圧供給回路156−kとを設けている。そして、オフセット電圧供給回路156−kを、上側オフセット電圧生成回路167と、下側オフセット電圧生成回路168と、電圧帰還用のコンデンサ169とで構成している。これにより、差動スイッチング回路153−kのスイッチング時に下側オフセット電圧V13に発生する電圧変化を電圧帰還用のコンデンサ169を介してノードN14に帰還し、差動スイッチング回路153−kのスイッチング時に上側オフセット電圧V12に発生する電圧変化を抑制するようにしている。
したがって、差動スイッチング回路153−kを構成するNMOSトランジスタ162−1を駆動するインバータ164の高電位側の電源端子及びPMOSトランジスタ162−2を駆動するインバータ166の高電位側の電源端子に与える上側オフセット電圧V12の電圧変化を抑制することによりアナログ出力電流IOUT1、IOUT2の変動を抑制し、SNDRの向上を図ることができる。
また、差動スイッチング回路153−kのスイッチング時に下側オフセット電圧V13に発生する電圧変化を電圧帰還用のコンデンサ169を介してノードN14に帰還し、差動スイッチング回路153−kのスイッチング時に上側オフセット電圧V12に発生する電圧変化を抑制するようにしているので、上側オフセット電圧V12の変動を抑制するためにデカップリングコンデンサ155−kの容量を大きくする必要がなく、チップ面積の増大化を避けることができる。なお、下側オフセット電圧生成回路168として、電流帰還方式のものを使用することができる。