JP2668172B2 - 電流発生装置およびｄ／ａ変換装置 - Google Patents
電流発生装置およびｄ／ａ変換装置Info
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- JP2668172B2 JP2668172B2 JP3077853A JP7785391A JP2668172B2 JP 2668172 B2 JP2668172 B2 JP 2668172B2 JP 3077853 A JP3077853 A JP 3077853A JP 7785391 A JP7785391 A JP 7785391A JP 2668172 B2 JP2668172 B2 JP 2668172B2
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Description
【０００１】
【産業上の利用分野】この発明は１ビットのデータに応
答して、大きさの異なる２つの電流を相補的に発生する
電流発生装置およびＤ／Ａ変換装置に関し、特に電流発
生装置のスイッチング時間の短縮および発生される電流
の変動の抑制に関する。
答して、大きさの異なる２つの電流を相補的に発生する
電流発生装置およびＤ／Ａ変換装置に関し、特に電流発
生装置のスイッチング時間の短縮および発生される電流
の変動の抑制に関する。
【０００２】
【従来の技術および発明が解決しようとする課題】Ｄ／
Ａ変換装置は、画像データの処理、メカニカルな装置を
制御するための信号発生などに用いられるが、処理速度
や信号の品質をさらに向上させることが要請されてい
る。
Ａ変換装置は、画像データの処理、メカニカルな装置を
制御するための信号発生などに用いられるが、処理速度
や信号の品質をさらに向上させることが要請されてい
る。
【０００３】このような要請に答えるため複数ビットの
ビデオデータに応答して、２つのアナログ信号を発生
し、発生したうちの一方をダミーロードに与え、他方を
マッチング用の抵抗を通して負荷（ＣＲＴ等）に与える
装置がある。文献「A CMOS Triple 100Mbit/s Video D/
A Converter with Shift Register and color Map,IEEE
JOURNAL OF SOLID-STATE CIRCUITS.Vol.21 No-6 DECEMB
ER 1986」を参照。
ビデオデータに応答して、２つのアナログ信号を発生
し、発生したうちの一方をダミーロードに与え、他方を
マッチング用の抵抗を通して負荷（ＣＲＴ等）に与える
装置がある。文献「A CMOS Triple 100Mbit/s Video D/
A Converter with Shift Register and color Map,IEEE
JOURNAL OF SOLID-STATE CIRCUITS.Vol.21 No-6 DECEMB
ER 1986」を参照。
【０００４】図８は、この文献に記載されているビデオ
データ−Ｄ／Ａ変換装置の概略ブロック図である。同図
を参照して、このビデオデータ−Ｄ／Ａ変換装置は、外
部から与えられる画素クロックに応答して、内部同期の
ためのシフトクロック信号を発生するタイミング発生回
路５４と、外部から与えられる並列ビデオデータを直列
データに変換するシフトレジスタ５１と、予め色データ
などを記憶しているカラーマップメモリ５２と、複数ビ
ット（１６ビット）のビデオデータを相補的なアナログ
信号に変換するＤ／Ａ変換回路５３と、カラーマップメ
モリ５２に予めカラーデータなどを書込み、かつシフト
レジスタ５１に直列／並列変換のためのプログラムを書
込むプロセッサインターフェイス５５とを含む。
データ−Ｄ／Ａ変換装置の概略ブロック図である。同図
を参照して、このビデオデータ−Ｄ／Ａ変換装置は、外
部から与えられる画素クロックに応答して、内部同期の
ためのシフトクロック信号を発生するタイミング発生回
路５４と、外部から与えられる並列ビデオデータを直列
データに変換するシフトレジスタ５１と、予め色データ
などを記憶しているカラーマップメモリ５２と、複数ビ
ット（１６ビット）のビデオデータを相補的なアナログ
信号に変換するＤ／Ａ変換回路５３と、カラーマップメ
モリ５２に予めカラーデータなどを書込み、かつシフト
レジスタ５１に直列／並列変換のためのプログラムを書
込むプロセッサインターフェイス５５とを含む。
【０００５】ビデオデータ−Ｄ／Ａ変換装置は、次のよ
うに動作する。すなわち、１６ビットのビデオデータが
シフトレジスタ５１に与えられ、ここで４ないし６ビッ
トの直列データに変換され、この変換されたデータがカ
ラーマップメモリ５２に与えられる。カラーマップメモ
リ５２は、シフトレジスタ５１からのビデオデータをア
ドレスデータとして受取り、タイミング発生回路５４か
らのシフトクロック信号に応答して、予め書込まれたカ
ラーデータを読出す。この読出されたカラーデータは、
Ｄ／Ａ変換回路５３に与えられ、与えられたカラーデー
タは、Ｄ／Ａ変換回路５３により相補的なアナログ信号
に変換される。このアナログ信号は、赤と、青と、緑お
よび同期信号との３種類である。
うに動作する。すなわち、１６ビットのビデオデータが
シフトレジスタ５１に与えられ、ここで４ないし６ビッ
トの直列データに変換され、この変換されたデータがカ
ラーマップメモリ５２に与えられる。カラーマップメモ
リ５２は、シフトレジスタ５１からのビデオデータをア
ドレスデータとして受取り、タイミング発生回路５４か
らのシフトクロック信号に応答して、予め書込まれたカ
ラーデータを読出す。この読出されたカラーデータは、
Ｄ／Ａ変換回路５３に与えられ、与えられたカラーデー
タは、Ｄ／Ａ変換回路５３により相補的なアナログ信号
に変換される。このアナログ信号は、赤と、青と、緑お
よび同期信号との３種類である。
【０００６】図９は、Ｄ／Ａ変換回路５３の詳細を示す
回路図である。このＤ／Ａ変換回路５３は、電源電位Ｖ
DDと、接地電位ＧＮＤと、出力端子Ｏ1 およびＯ2 と、
電流源Ａ１〜Ａ１６と、出力端子Ｏ1 に接続されるダミ
ー抵抗Ｒ1 と、出力端子Ｏ2 と接地電位ＧＮＤの間に接
続される出力整合用抵抗Ｒ2 とを含む。電流源Ａ１〜Ａ
１６の各々は、ＰＭＯＳトランジスタ１ａ、１ｂ、２、
および３を含む。ＰＭＯＳトランジスタ１ａと１ｂとは
接地電位ＶDDとＰＭＯＳトランジスタ２のソース（ノー
ドＮ１）との間に直列に接続される。ＰＭＯＳトランジ
スタ１ａのゲートは、バイアス信号Ｖ１ａが与えられ、
ＰＭＯＳトランジスタ１ｂのゲートは、バイアス信号Ｖ
１ｂが与えられる。ＰＭＯＳトランジスタ２のドレイン
は、出力端子Ｏ1 に接続され、ＰＭＯＳトランジスタ３
のドレインは、Ｏ2 に接続される。ＰＭＯＳトランジス
タ２および３のゲートは、データ入力端子−Ｄ１〜−Ｄ
１６，＋Ｄ１〜＋Ｄ１６のうちの対応するデータ入力端
子に接続され、この端子を通してデジタルデータが相補
的に与えられる。各々の電流源Ａ１〜Ａ１６は、１６ビ
ットの相補的なデジタルデータのうちの対応する１ビッ
トに応答して相補的にスイッチングし、大きさの異なる
２つの電流を発生する。発生された２つの電流の一方
は、出力端子Ｏ1 に与えられ、他方は出力端子Ｏ2 に与
えられる。この結果、出力端子Ｏ1 には、各々のＰＭＯ
Ｓトランジスタ２を通った電流を合計したアナログ信号
が得られ、出力端子Ｏ2 には、各々のＰＭＯＳトランジ
スタ３を通った電流を合計したアナログ信号が得られ
る。このようにして得られたアナログ信号は、相補的な
関係となっている。
回路図である。このＤ／Ａ変換回路５３は、電源電位Ｖ
DDと、接地電位ＧＮＤと、出力端子Ｏ1 およびＯ2 と、
電流源Ａ１〜Ａ１６と、出力端子Ｏ1 に接続されるダミ
ー抵抗Ｒ1 と、出力端子Ｏ2 と接地電位ＧＮＤの間に接
続される出力整合用抵抗Ｒ2 とを含む。電流源Ａ１〜Ａ
１６の各々は、ＰＭＯＳトランジスタ１ａ、１ｂ、２、
および３を含む。ＰＭＯＳトランジスタ１ａと１ｂとは
接地電位ＶDDとＰＭＯＳトランジスタ２のソース（ノー
ドＮ１）との間に直列に接続される。ＰＭＯＳトランジ
スタ１ａのゲートは、バイアス信号Ｖ１ａが与えられ、
ＰＭＯＳトランジスタ１ｂのゲートは、バイアス信号Ｖ
１ｂが与えられる。ＰＭＯＳトランジスタ２のドレイン
は、出力端子Ｏ1 に接続され、ＰＭＯＳトランジスタ３
のドレインは、Ｏ2 に接続される。ＰＭＯＳトランジス
タ２および３のゲートは、データ入力端子−Ｄ１〜−Ｄ
１６，＋Ｄ１〜＋Ｄ１６のうちの対応するデータ入力端
子に接続され、この端子を通してデジタルデータが相補
的に与えられる。各々の電流源Ａ１〜Ａ１６は、１６ビ
ットの相補的なデジタルデータのうちの対応する１ビッ
トに応答して相補的にスイッチングし、大きさの異なる
２つの電流を発生する。発生された２つの電流の一方
は、出力端子Ｏ1 に与えられ、他方は出力端子Ｏ2 に与
えられる。この結果、出力端子Ｏ1 には、各々のＰＭＯ
Ｓトランジスタ２を通った電流を合計したアナログ信号
が得られ、出力端子Ｏ2 には、各々のＰＭＯＳトランジ
スタ３を通った電流を合計したアナログ信号が得られ
る。このようにして得られたアナログ信号は、相補的な
関係となっている。
【０００７】以上説明したように、ＰＭＯＳトランジス
タ２とＰＭＯＳトランジスタ３とを相補的すなわち差動
的にスイッチングさせることにより、ノードＮ１にはほ
ぼ一定の電流が常時流れることになる。このため、単一
のスイッチング素子によりスイッチングするのと比較し
て、アナログ信号のレベル変化を抑制することができ
る。また、単一のスイッチング素子によりスイッチング
する場合には、図９の破線で示す寄性容量を充電したり
放電したりする時間が必要である。しかし、２つのスイ
ッチング素子を差動的に動作させることにより、ノード
Ｎ１には、常に一定の電流が流れるから、充電・放電に
要する時間が不要となる。したがって、スイッチング時
間の短縮ができる。
タ２とＰＭＯＳトランジスタ３とを相補的すなわち差動
的にスイッチングさせることにより、ノードＮ１にはほ
ぼ一定の電流が常時流れることになる。このため、単一
のスイッチング素子によりスイッチングするのと比較し
て、アナログ信号のレベル変化を抑制することができ
る。また、単一のスイッチング素子によりスイッチング
する場合には、図９の破線で示す寄性容量を充電したり
放電したりする時間が必要である。しかし、２つのスイ
ッチング素子を差動的に動作させることにより、ノード
Ｎ１には、常に一定の電流が流れるから、充電・放電に
要する時間が不要となる。したがって、スイッチング時
間の短縮ができる。
【０００８】図１０は、図９の電流源の改良例を示す回
路図である。この電流源については、説明を簡単化する
ために、１ビットの構成にしている。同図を参照して、
この電流源が図８の電流源と異なる点は、データ入力端
子−Ｄ，＋Ｄに与えられる１ビットに応答してＰＭＯＳ
トランジスタ２および３のゲートに与える電圧を制限す
るバッファ回路６０が設けられていることである。ＰＭ
ＯＳトランジスタ２および３に与えるゲート電圧を制限
することによりＰＭＯＳトランジスタ２および３のスイ
ッチング速度およびアナログ信号の変動を抑制せんとし
ている。
路図である。この電流源については、説明を簡単化する
ために、１ビットの構成にしている。同図を参照して、
この電流源が図８の電流源と異なる点は、データ入力端
子−Ｄ，＋Ｄに与えられる１ビットに応答してＰＭＯＳ
トランジスタ２および３のゲートに与える電圧を制限す
るバッファ回路６０が設けられていることである。ＰＭ
ＯＳトランジスタ２および３に与えるゲート電圧を制限
することによりＰＭＯＳトランジスタ２および３のスイ
ッチング速度およびアナログ信号の変動を抑制せんとし
ている。
【０００９】しかしながら、制御されるＰＭＯＳトラン
ジスタ２および３は、完全にオンするかオフするかのい
ずれかの状態にされる。すなわち、ドレイン−ソース間
の抵抗は最も低い状態か最も高い状態のいずれかにされ
る。したがって、アナログ信号の変動を十分に抑制した
り、スイッチング時間を十分に短縮することができない
という可能性がある。
ジスタ２および３は、完全にオンするかオフするかのい
ずれかの状態にされる。すなわち、ドレイン−ソース間
の抵抗は最も低い状態か最も高い状態のいずれかにされ
る。したがって、アナログ信号の変動を十分に抑制した
り、スイッチング時間を十分に短縮することができない
という可能性がある。
【００１０】図１１は従来の電流源の他の例を示す回路
図である。同図を参照して、この電流源が図１０に示し
た電流源と異なる点は、ＰＭＯＳトランジスタ１ａ，１
ｂ、２、３に代えてＮＭＯＳトランジスタ１、２、３が
用いられ、バッファ回路６０に代えて制御信号発生回路
Ｂと供給回路Ｃとが設けられていることである。
図である。同図を参照して、この電流源が図１０に示し
た電流源と異なる点は、ＰＭＯＳトランジスタ１ａ，１
ｂ、２、３に代えてＮＭＯＳトランジスタ１、２、３が
用いられ、バッファ回路６０に代えて制御信号発生回路
Ｂと供給回路Ｃとが設けられていることである。
【００１１】制御信号発生回路Ｂは、ＮＭＯＳトランジ
スタ１を飽和領域で動作させるための第１の制御信号Ｖ
１と、ＮＭＯＳトランジスタ２および３を飽和領域で動
作させるための第２の制御信号Ｖ２とを発生する。この
発生された第１の制御信号Ｖ１は第１の制御信号出力端
子４から出力される。第２の制御信号Ｖ２は第２の制御
信号出力端子１１から出力される。
スタ１を飽和領域で動作させるための第１の制御信号Ｖ
１と、ＮＭＯＳトランジスタ２および３を飽和領域で動
作させるための第２の制御信号Ｖ２とを発生する。この
発生された第１の制御信号Ｖ１は第１の制御信号出力端
子４から出力される。第２の制御信号Ｖ２は第２の制御
信号出力端子１１から出力される。
【００１２】供給回路Ｃは、データ入力端子−Ｄ，＋Ｄ
に与えられた１ビットのデータが論理「１」のときにア
クティブとなるスイッチ回路ＳＷ１〜ＳＷ４を含む。ス
イッチ回路ＳＷ１は、ＮＭＯＳトランジスタ２のゲート
７と第２の制御信号出力端子１１との間をスイッチング
する。スイッチ回路ＳＷ２は、ＮＭＯＳトランジスタ２
と接地電位５との間をスイッチングする。スイッチ回路
ＳＷ３はＮＭＯＳトランジスタ３のゲート９と第２の制
御信号出力端子１１との間をスイッチングする。スイッ
チ回路ＳＷ４はＮＭＯＳトランジスタ３のゲート９と接
地電位５との間をスイッチングする。
に与えられた１ビットのデータが論理「１」のときにア
クティブとなるスイッチ回路ＳＷ１〜ＳＷ４を含む。ス
イッチ回路ＳＷ１は、ＮＭＯＳトランジスタ２のゲート
７と第２の制御信号出力端子１１との間をスイッチング
する。スイッチ回路ＳＷ２は、ＮＭＯＳトランジスタ２
と接地電位５との間をスイッチングする。スイッチ回路
ＳＷ３はＮＭＯＳトランジスタ３のゲート９と第２の制
御信号出力端子１１との間をスイッチングする。スイッ
チ回路ＳＷ４はＮＭＯＳトランジスタ３のゲート９と接
地電位５との間をスイッチングする。
【００１３】ＮＭＯＳトランジスタ２のドレインは出力
端子Ｏ1 に接続され、出力端子Ｏ1 はダミー抵抗Ｒ1 を
通して電源電位Ｖddに接続される。ＮＭＯＳトランジス
タ３のドレインは出力端子Ｏ2 に接続され、出力端子Ｏ
2 は出力整合用抵抗Ｒ2 を通して負荷に接続される。Ｎ
ＭＯＳトランジスタ２および３のソースは、ＮＭＯＳト
ランジスタ１のドレイン（ノード６）に共通接続され
る。ＮＭＯＳトランジスタ１のソースは接地電位５およ
びスイッチ回路ＳＷ２，ＳＷ４に接続される。ＮＭＯＳ
トランジスタ１のゲートは、第１の制御信号に与えられ
る。
端子Ｏ1 に接続され、出力端子Ｏ1 はダミー抵抗Ｒ1 を
通して電源電位Ｖddに接続される。ＮＭＯＳトランジス
タ３のドレインは出力端子Ｏ2 に接続され、出力端子Ｏ
2 は出力整合用抵抗Ｒ2 を通して負荷に接続される。Ｎ
ＭＯＳトランジスタ２および３のソースは、ＮＭＯＳト
ランジスタ１のドレイン（ノード６）に共通接続され
る。ＮＭＯＳトランジスタ１のソースは接地電位５およ
びスイッチ回路ＳＷ２，ＳＷ４に接続される。ＮＭＯＳ
トランジスタ１のゲートは、第１の制御信号に与えられ
る。
【００１４】次に、図１１に示した電流源の動作を説明
する。ＮＭＯＳトランジスタ１は、第１の制御信号出力
端子４から供給される第１の制御信号により飽和領域で
動作し、一定の大きさの電流を発生する。この状態にお
いて、データ入力端子−Ｄに与えられるデータが「１」
であり、データ入力端子＋Ｄに与えられるデータが
「０」の場合には、スイッチ回路ＳＷ１がオンにされて
スイッチ回路ＳＷ２がオフされる。スイッチＳＷ１のオ
ンによりＮＭＯＳトランジスタ２のゲート７に第２の制
御信号Ｖ２が供給される。この結果ゲート７の電圧は、
スイッチ回路ＳＷ１のオン抵抗およびＮＭＯＳトランジ
スタ２のゲートとソース間容量による時定数で立上が
る。ゲート７の電圧が所定電位に達すると、ＮＭＯＳト
ランジスタ２は飽和領域で動作し、電流は、出力端子Ｏ
1 、ＮＭＯＳトランジスタ２、ＮＭＯＳトランジスタ
１、接地電位５の経路で流れる。このとき、スイッチ回
路ＳＷ３は、オフにされ、スイッチ回路ＳＷ４はオンに
されているので、ＮＭＯＳトランジスタ３のゲート電圧
は接地電位になり、ＮＭＯＳトランジスタ３は、オフ状
態となる。
する。ＮＭＯＳトランジスタ１は、第１の制御信号出力
端子４から供給される第１の制御信号により飽和領域で
動作し、一定の大きさの電流を発生する。この状態にお
いて、データ入力端子−Ｄに与えられるデータが「１」
であり、データ入力端子＋Ｄに与えられるデータが
「０」の場合には、スイッチ回路ＳＷ１がオンにされて
スイッチ回路ＳＷ２がオフされる。スイッチＳＷ１のオ
ンによりＮＭＯＳトランジスタ２のゲート７に第２の制
御信号Ｖ２が供給される。この結果ゲート７の電圧は、
スイッチ回路ＳＷ１のオン抵抗およびＮＭＯＳトランジ
スタ２のゲートとソース間容量による時定数で立上が
る。ゲート７の電圧が所定電位に達すると、ＮＭＯＳト
ランジスタ２は飽和領域で動作し、電流は、出力端子Ｏ
1 、ＮＭＯＳトランジスタ２、ＮＭＯＳトランジスタ
１、接地電位５の経路で流れる。このとき、スイッチ回
路ＳＷ３は、オフにされ、スイッチ回路ＳＷ４はオンに
されているので、ＮＭＯＳトランジスタ３のゲート電圧
は接地電位になり、ＮＭＯＳトランジスタ３は、オフ状
態となる。
【００１５】逆に、データ入力端子−Ｄ，＋Ｄに与えら
れるデータが、それぞれ「０」，「１」の場合には、ス
イッチ回路ＳＷ１およびスイッチ回路ＳＷ４がオフにさ
れ、スイッチ回路ＳＷ２およびＳＷ３がオンにされる。
この結果、ＮＭＯＳトランジスタ２のゲート７は接地さ
れ、ＮＭＯＳトランジスタ２はオフ状態になる。このＮ
ＭＯＳトランジスタ３のゲート９には、第２の制御信号
出力端子１１を通して第２の制御信号Ｖ２が供給され
る。こうすることにより、ＮＭＯＳトランジスタ３は飽
和領域で動作し、電流が出力端子Ｏ2 、ＮＭＯＳトラン
ジスタ３、ＮＭＯＳトランジスタ１、接地電位５の経路
で流れる。したがって、理論的には、ＮＭＯＳトランジ
スタ１には常時一定の電流が流れることになり、ノード
６の電位は一定となる。
れるデータが、それぞれ「０」，「１」の場合には、ス
イッチ回路ＳＷ１およびスイッチ回路ＳＷ４がオフにさ
れ、スイッチ回路ＳＷ２およびＳＷ３がオンにされる。
この結果、ＮＭＯＳトランジスタ２のゲート７は接地さ
れ、ＮＭＯＳトランジスタ２はオフ状態になる。このＮ
ＭＯＳトランジスタ３のゲート９には、第２の制御信号
出力端子１１を通して第２の制御信号Ｖ２が供給され
る。こうすることにより、ＮＭＯＳトランジスタ３は飽
和領域で動作し、電流が出力端子Ｏ2 、ＮＭＯＳトラン
ジスタ３、ＮＭＯＳトランジスタ１、接地電位５の経路
で流れる。したがって、理論的には、ＮＭＯＳトランジ
スタ１には常時一定の電流が流れることになり、ノード
６の電位は一定となる。
【００１６】以上のようにして、ＮＭＯＳトランジスタ
２とＮＭＯＳトランジスタ３のいずれか一方を飽和状
態、いずれか他方をオフ状態にすることにより、出力端
子Ｏ1 もしくは出力端子Ｏ2 に一定の大きさの電流が得
られる。
２とＮＭＯＳトランジスタ３のいずれか一方を飽和状
態、いずれか他方をオフ状態にすることにより、出力端
子Ｏ1 もしくは出力端子Ｏ2 に一定の大きさの電流が得
られる。
【００１７】しかしながら、ＮＭＯＳトランジスタ２の
ゲート７およびＮＭＯＳトランジスタ３のゲート９に
は、スイッチ回路ＳＷ１〜ＳＷ４を通して第２の制御信
号Ｖ２および接地電位が与えられる。第２の制御信号Ｖ
２はＮＭＯＳトランジスタを飽和領域で動作させるレベ
ルであり、接地電位はＮＭＯＳトランジスタを完全にオ
フさせるレベルである。したがって、ＮＭＯＳトランジ
スタ２および３には大振幅のゲート電圧が印加される。
ゲート７およびＮＭＯＳトランジスタ３のゲート９に
は、スイッチ回路ＳＷ１〜ＳＷ４を通して第２の制御信
号Ｖ２および接地電位が与えられる。第２の制御信号Ｖ
２はＮＭＯＳトランジスタを飽和領域で動作させるレベ
ルであり、接地電位はＮＭＯＳトランジスタを完全にオ
フさせるレベルである。したがって、ＮＭＯＳトランジ
スタ２および３には大振幅のゲート電圧が印加される。
【００１８】図１２は、図１１の電流源の各回路の電圧
変化、電流変化を示す図であり、図１２（ａ）はゲート
７の電圧７１、ゲート９の電圧９１を示し、図１２の
（ｂ）は共通接続ノード６の電位６１と、出力端子Ｏ1
の電流８１を示す。同図を参照して、ＮＭＯＳトランジ
スタ２のゲート７に第２の制御信号が印加され、ＮＭＯ
Ｓトランジスタ３のゲート９が接地電位される場合に
は、スイッチ回路ＳＷ１のオン抵抗とＮＭＯＳトランジ
スタ２および３のゲート端子における寄性容量の影響に
より、ゲート電圧９１とゲート電圧７１の電位変化にず
れが生じる。それによって、理想的には一定であるべき
共通接続ノード６の電圧６１が大きく揺れてしまい、出
力端子Ｏ1 における出力電流８１が大きくオーバーシュ
ートするという問題がある。
変化、電流変化を示す図であり、図１２（ａ）はゲート
７の電圧７１、ゲート９の電圧９１を示し、図１２の
（ｂ）は共通接続ノード６の電位６１と、出力端子Ｏ1
の電流８１を示す。同図を参照して、ＮＭＯＳトランジ
スタ２のゲート７に第２の制御信号が印加され、ＮＭＯ
Ｓトランジスタ３のゲート９が接地電位される場合に
は、スイッチ回路ＳＷ１のオン抵抗とＮＭＯＳトランジ
スタ２および３のゲート端子における寄性容量の影響に
より、ゲート電圧９１とゲート電圧７１の電位変化にず
れが生じる。それによって、理想的には一定であるべき
共通接続ノード６の電圧６１が大きく揺れてしまい、出
力端子Ｏ1 における出力電流８１が大きくオーバーシュ
ートするという問題がある。
【００１９】それゆえにこの発明の１つの目的は、１ビ
ットのデータに応答して大きさが異なる２つの電流を相
補的に発生する電流発生装置において、スイッチング時
におけるインピーダンスを制御することにより、出力電
流の変動を十分に抑制し、スイッチング時間をさらに短
縮することである。
ットのデータに応答して大きさが異なる２つの電流を相
補的に発生する電流発生装置において、スイッチング時
におけるインピーダンスを制御することにより、出力電
流の変動を十分に抑制し、スイッチング時間をさらに短
縮することである。
【００２０】この発明のもう１つの目的は、複数ビット
を含むデジタルデータを相補的なアナログ信号に変換す
るＤ／Ａ変換装置において、スイッチング時におけるイ
ンピーダンスを制御して、相補的なアナログ信号の変動
を十分に抑制し、かつスイッチング時間を短縮すること
である。
を含むデジタルデータを相補的なアナログ信号に変換す
るＤ／Ａ変換装置において、スイッチング時におけるイ
ンピーダンスを制御して、相補的なアナログ信号の変動
を十分に抑制し、かつスイッチング時間を短縮すること
である。
【００２１】
【課題を解決するための手段】請求項１に記載の本発明
は、電位ノード、第１および第２のノード、第１および
第２のＭＯＳトランジスタ、定電流発生手段、第２の電
位出力手段、第３の電位出力手段および電位供給手段を
備える。電位ノードは、第１の電位が印加される。第１
および第２のノードは、少なくとも一方が電流の出力ノ
ードとなる。第１のＭＯＳトランジスタは、第１のノー
ドと共通接続ノードとの間に接続される。第２のＭＯＳ
トランジスタは、第２のノードと共通接続ノードとの間
に接続される。定電流発生手段は、電位ノードと共通接
続ノードとの間に接続される。第２の電位出力手段は、
第１および第２のＭＯＳトランジスタを導通状態となす
第２の電位を出力する。第３の電位出力手段は、第１お
よび第２のＭＯＳトランジスタが導通状態になるか非導
通状態になるかの境界の電位と第１の電位との間の電位
であり、境界の電位および第１の電位を含まない第３の
電位を出力する。電位供給手段は、入力信号に応答し、
第１のＭＯＳトランジスタのゲート電極に第２の電位出
力手段からの第２の電位を与えるとともに第２のＭＯＳ
トランジスタのゲート電極に第３の電位出力手段からの
第３の電位を与える第１の状態と、第１のＭＯＳトラン
ジスタのゲート電極に第３の電位出力手段からの第３の
電位を与えるとともに第２のＭＯＳトランジスタのゲー
ト電極に第２の電位出力手段からの第２の電位を与える
第２の状態とを有する。請求項２に記載の本発明は、接
地ノード、第１および第２のノード、第１および第２の
ＮＭＯＳトランジスタ、定電流発生手段、第１の電位出
力手段、第２の電位出力手段および電位供給手段を備え
る。接地ノードは、接地電位が印加される。第１および
第２のノードは、少なくとも一方が電流の出力ノードと
なる。第１のＮＭＯＳトランジスタは、第１のノードと
共通接続ノードとの間に接続される。第２のＮＭＯＳト
ランジスタは、第２のノードと共通接続ノードとの間に
接続される。定電流発生手段は、接地ノードと共通接続
ノードとの間に接続される。第１の電位出力手段は、第
１および第２のＮＭＯＳトランジスタを導通状態となす
第１の電位を出力する。第２の電位出力手段は、第１お
よび第２のＮＭＯＳトランジスタが導通状態になるか非
導通状態になるかの境界の電位と接地電位との間の電位
であり、境界の電位および接地電位を含まない第２の電
位を出力する。電位供給手段は、入力信号に応答し、第
１のＮＭＯＳトランジスタのゲート電極に第１の電位出
力手段からの第１の電位を与えるとともに第２のＮＭＯ
Ｓトランジスタのゲート電極に第２の電位出力手段から
の第２の電位を与える第１の状態と、第１のＮＭＯＳト
ランジスタのゲート電極に第２の電位出力手段からの第
２の電位を与えるとともに第２のＮＭＯＳトランジスタ
のゲート電極に第１の電位出力手段からの第１の電位を
与える第２の状態とを有する。請求項３に記載の本発明
は、請求項１または請求項２に記載の本発明において、
入力信号が異なる２つのレベルを有し、電位供給手段
が、入力信号の一方のレベルに応答して第１の状態とな
す第１の供給経路を形成する第１の供給手段と、入力信
号の他方のレベルに応答して第２の状態となす第２の供
給経路を形成する第２の供給手段とを有する。請求項４
に記載の本発明は、電位ノード、第１および第２のノー
ド、複数の電流発生手段、第２の電位出力手段、第３の
電位出力手段および複数の電位供給手段を備える。電位
ノードは、第１の電位が印加される。第１および第２の
ノードは、少なくとも一方がアナログ信号の生成のため
の電流の出力ノードとなる。複数の電流発生手段の各々
は、第１のノードと共通接続ノードとの間に接続される
第１のＭＯＳトランジスタと、第２のノードと共通接続
ノードとの間に接続される第２のＭＯＳトランジスタ
と、電位ノードと共通接続ノードとの間に接続される定
電流発生手段とを有している。第２の電位出力手段は、
電流発生手段の第１および第２のＭＯＳトランジスタを
導通状態となす第２の電位を出力する。第３の電位出力
手段は、電流発生手段の第１および第２のＭＯＳトラン
ジスタが導通状態になるか非導通状態になるかの境界の
電位と第１の電位との間の電位であり、境界の電位およ
び第１の電位を含まない第３の電位を出力する。複数の
電位供給手段は、複数の電流発生手段に対応して設けら
れ、それぞれが、ディジタル入力信号に応答し、対応し
た電流発生手段の第１のＭＯＳトランジスタのゲート電
極に第２の電位出力手段からの第２の電位を与えるとと
もに対応した電流発生手段の第２のＭＯＳトランジスタ
のゲート電極に第３の電位出力手段からの第３の電位を
与える第１の状態と、対応した電流発生手段の第１のＭ
ＯＳトランジスタのゲート電極に第３の電位出力手段か
らの第３の電位を与えるとともに対応した電流発生手段
の第２のＭＯＳトランジスタのゲート電極に第２の電位
出力手段からの第２の電位を与える第２の状態とを有す
る。請求項５に記載の本発明は、電位ノード、第１およ
び第２のノード、第１のＭＯＳトランジスタ、第２のＭ
ＯＳトランジスタ、定電流発生手段、第２の電位出力手
段、第３の電位出力手段および電位供給手段を備える。
電位ノードは、 第１の電位が印加される。第１および
第２のノードは、少なくとも一方が電流の出力ノードと
なる。第１のＭＯＳトランジスタは、第１のノードと共
通接続ノードとの間に接続される。第２のＭＯＳトラン
ジスタは、第２のノードと共通接続ノードとの間に接続
される。定電流発生手段は、電位ノードと共通接続ノー
ドとの間に接続される。第２の電位出力手段は、第１お
よび第２のＭＯＳトランジスタを飽和領域で導通状態と
なす第２の電位を出力する。第３の電位出力手段は、第
１および第２のＭＯＳトランジスタが導通状態になるか
非導通状態になるかの境界の電位と第１の電位との間の
電位であり、境界の電位および第１の電位を含まない第
３の電位を出力する。電位供給手段は、入力信号に応答
し、第１のＭＯＳトランジスタのゲート電極に第２の電
位出力手段からの第２の電位を与えるとともに第２のＭ
ＯＳトランジスタのゲート電極に第３の電位出力手段か
らの第３の電位を与える第１の状態と、第１のＭＯＳト
ランジスタのゲート電極に第３の電位出力手段からの第
３の電位を与えるとともに第２のＭＯＳトランジスタの
ゲート電極に第２の電位出力手段からの第２の電位を与
える第２の状態とを有する。
は、電位ノード、第１および第２のノード、第１および
第２のＭＯＳトランジスタ、定電流発生手段、第２の電
位出力手段、第３の電位出力手段および電位供給手段を
備える。電位ノードは、第１の電位が印加される。第１
および第２のノードは、少なくとも一方が電流の出力ノ
ードとなる。第１のＭＯＳトランジスタは、第１のノー
ドと共通接続ノードとの間に接続される。第２のＭＯＳ
トランジスタは、第２のノードと共通接続ノードとの間
に接続される。定電流発生手段は、電位ノードと共通接
続ノードとの間に接続される。第２の電位出力手段は、
第１および第２のＭＯＳトランジスタを導通状態となす
第２の電位を出力する。第３の電位出力手段は、第１お
よび第２のＭＯＳトランジスタが導通状態になるか非導
通状態になるかの境界の電位と第１の電位との間の電位
であり、境界の電位および第１の電位を含まない第３の
電位を出力する。電位供給手段は、入力信号に応答し、
第１のＭＯＳトランジスタのゲート電極に第２の電位出
力手段からの第２の電位を与えるとともに第２のＭＯＳ
トランジスタのゲート電極に第３の電位出力手段からの
第３の電位を与える第１の状態と、第１のＭＯＳトラン
ジスタのゲート電極に第３の電位出力手段からの第３の
電位を与えるとともに第２のＭＯＳトランジスタのゲー
ト電極に第２の電位出力手段からの第２の電位を与える
第２の状態とを有する。請求項２に記載の本発明は、接
地ノード、第１および第２のノード、第１および第２の
ＮＭＯＳトランジスタ、定電流発生手段、第１の電位出
力手段、第２の電位出力手段および電位供給手段を備え
る。接地ノードは、接地電位が印加される。第１および
第２のノードは、少なくとも一方が電流の出力ノードと
なる。第１のＮＭＯＳトランジスタは、第１のノードと
共通接続ノードとの間に接続される。第２のＮＭＯＳト
ランジスタは、第２のノードと共通接続ノードとの間に
接続される。定電流発生手段は、接地ノードと共通接続
ノードとの間に接続される。第１の電位出力手段は、第
１および第２のＮＭＯＳトランジスタを導通状態となす
第１の電位を出力する。第２の電位出力手段は、第１お
よび第２のＮＭＯＳトランジスタが導通状態になるか非
導通状態になるかの境界の電位と接地電位との間の電位
であり、境界の電位および接地電位を含まない第２の電
位を出力する。電位供給手段は、入力信号に応答し、第
１のＮＭＯＳトランジスタのゲート電極に第１の電位出
力手段からの第１の電位を与えるとともに第２のＮＭＯ
Ｓトランジスタのゲート電極に第２の電位出力手段から
の第２の電位を与える第１の状態と、第１のＮＭＯＳト
ランジスタのゲート電極に第２の電位出力手段からの第
２の電位を与えるとともに第２のＮＭＯＳトランジスタ
のゲート電極に第１の電位出力手段からの第１の電位を
与える第２の状態とを有する。請求項３に記載の本発明
は、請求項１または請求項２に記載の本発明において、
入力信号が異なる２つのレベルを有し、電位供給手段
が、入力信号の一方のレベルに応答して第１の状態とな
す第１の供給経路を形成する第１の供給手段と、入力信
号の他方のレベルに応答して第２の状態となす第２の供
給経路を形成する第２の供給手段とを有する。請求項４
に記載の本発明は、電位ノード、第１および第２のノー
ド、複数の電流発生手段、第２の電位出力手段、第３の
電位出力手段および複数の電位供給手段を備える。電位
ノードは、第１の電位が印加される。第１および第２の
ノードは、少なくとも一方がアナログ信号の生成のため
の電流の出力ノードとなる。複数の電流発生手段の各々
は、第１のノードと共通接続ノードとの間に接続される
第１のＭＯＳトランジスタと、第２のノードと共通接続
ノードとの間に接続される第２のＭＯＳトランジスタ
と、電位ノードと共通接続ノードとの間に接続される定
電流発生手段とを有している。第２の電位出力手段は、
電流発生手段の第１および第２のＭＯＳトランジスタを
導通状態となす第２の電位を出力する。第３の電位出力
手段は、電流発生手段の第１および第２のＭＯＳトラン
ジスタが導通状態になるか非導通状態になるかの境界の
電位と第１の電位との間の電位であり、境界の電位およ
び第１の電位を含まない第３の電位を出力する。複数の
電位供給手段は、複数の電流発生手段に対応して設けら
れ、それぞれが、ディジタル入力信号に応答し、対応し
た電流発生手段の第１のＭＯＳトランジスタのゲート電
極に第２の電位出力手段からの第２の電位を与えるとと
もに対応した電流発生手段の第２のＭＯＳトランジスタ
のゲート電極に第３の電位出力手段からの第３の電位を
与える第１の状態と、対応した電流発生手段の第１のＭ
ＯＳトランジスタのゲート電極に第３の電位出力手段か
らの第３の電位を与えるとともに対応した電流発生手段
の第２のＭＯＳトランジスタのゲート電極に第２の電位
出力手段からの第２の電位を与える第２の状態とを有す
る。請求項５に記載の本発明は、電位ノード、第１およ
び第２のノード、第１のＭＯＳトランジスタ、第２のＭ
ＯＳトランジスタ、定電流発生手段、第２の電位出力手
段、第３の電位出力手段および電位供給手段を備える。
電位ノードは、 第１の電位が印加される。第１および
第２のノードは、少なくとも一方が電流の出力ノードと
なる。第１のＭＯＳトランジスタは、第１のノードと共
通接続ノードとの間に接続される。第２のＭＯＳトラン
ジスタは、第２のノードと共通接続ノードとの間に接続
される。定電流発生手段は、電位ノードと共通接続ノー
ドとの間に接続される。第２の電位出力手段は、第１お
よび第２のＭＯＳトランジスタを飽和領域で導通状態と
なす第２の電位を出力する。第３の電位出力手段は、第
１および第２のＭＯＳトランジスタが導通状態になるか
非導通状態になるかの境界の電位と第１の電位との間の
電位であり、境界の電位および第１の電位を含まない第
３の電位を出力する。電位供給手段は、入力信号に応答
し、第１のＭＯＳトランジスタのゲート電極に第２の電
位出力手段からの第２の電位を与えるとともに第２のＭ
ＯＳトランジスタのゲート電極に第３の電位出力手段か
らの第３の電位を与える第１の状態と、第１のＭＯＳト
ランジスタのゲート電極に第３の電位出力手段からの第
３の電位を与えるとともに第２のＭＯＳトランジスタの
ゲート電極に第２の電位出力手段からの第２の電位を与
える第２の状態とを有する。
【００２２】
【作用】請求項１に記載の電流発生装置によれば、供給
手段によって、第１および第２のＭＯＳトランジスタの
それぞれのゲート電極に与えられる電位が切換えられ
る。すなわち、第１のＭＯＳトランジスタのゲート電極
に第２の電位が与えられる場合には、第２のＭＯＳトラ
ンジスタのゲート電極に第３の電位が与えられる。一
方、第１のＭＯＳトランジスタのゲート電極に第３の電
位が与えられる場合には、第２のＭＯＳトランジスタの
ゲート電極に第２の電位が与えられる。第１および第２
のＭＯＳトランジスタの各々は、第２の電位が与えられ
ると導通し、第３の電位が与えられると非導通になる。
したがって、第１および第２のＭＯＳトランジスタは、
一方が導通すると他方が非導通となる。これにより、定
電流発生手段からの定電流が第１および第２のノードの
どちらかから出力される。第３の電位出力手段が出力す
る第３の電位は、第１の電位と第１および第２のＭＯＳ
トランジスタの各々が導通状態になるか非導通状態にな
るかの境界の電位との間の電位であり、かつ第１の電位
および境界の電位を含まないレベルであるため、第２の
電位と第３の電位との電位差は、第１および第２のＭＯ
Ｓトランジスタの各々をスイッチング可能な範囲内で可
能な限り小さくすることができる。したがって、第１お
よび第２のＭＯＳトランジスタのスイッチング時におけ
るインピーダンス変化を小さくすることができる。その
結果、定電流発生手段により発生された定電流は、変動
することがなくなり、第１および第２の出力ノードから
出力される電流の変動が抑制され、かつ真値への収束時
間が短縮されることになる。請求項２に記載の電流発生
装置によれば、電位供給手段によって、第１および第２
のＮＭＯＳトランジスタのそれぞれのゲート電極に供給
される電位が切換えられる。すなわち、第１のＮＭＯＳ
トランジスタのゲート電極に第１の電位が与えられる場
合には、第２のＮＭＯＳトランジスタのゲート電極に第
２の電位が与えられる。一方、第１のＮＭＯＳトランジ
スタのゲート電極に第２の電位が与えられる場合には、
第２のＮＭＯＳトランジスタに第１の電位が与えられ
る。第１および第２のＮＭＯＳトランジスタの各々は、
第１の電位が与えられると導通し、第２の電位が供給さ
れると非導通になる。したがって、第１および第２のＮ
ＭＯＳトランジスタは、一方が導通すると他方が非導通
となる。これにより、定電流発生手段からの定電流が第
１および第２のノードのどちらかから出力される。第２
の電位出力手段が出力する電位は、接地電位と第１およ
び第２のＮＭＯＳトランジスタの各々が導通状態になる
か非導通状態になるかの境界の電位との間の電位であ
り、かつ接地電位および境界の電位を含まないレベルで
あるため、第１の電位と第２の電位との電位差は、第１
および第２のＮＭＯＳトランジスタの各々をスイッチン
グ可能な範囲内で可能な限り小さくすることができる。
したがって、第１および第２のＮＭＯＳトランジスタの
スイッチング時におけるインピーダンス変化を小さくす
ることができる。その結果、定電流発生手段により発生
された定電流は、変動することがなくなり、第１および
第２のノードから出力される電流も変動が抑制され、か
つ真値への収束時間が短縮されることになる。請求項３
に記載の電流発生装置によれば、入力信号の一方のレベ
ルに応答して第１の供給手段が第１の供給経路を形成す
る。この第１の供給経路により、第１のＭＯＳトランジ
スタ（または第１のＮＭＯＳトランジスタ）のゲート電
極に第２の電位（または請求項２に記載の第１の電位）
が与えられるとともに、第２のＭＯＳトランジスタ（ま
たは第２のＮＭＯＳトランジスタ）のゲート電極に第３
の電位（または請求項２に記載の第２の電位）が与えら
れる。これにより第１のＭＯＳトランジスタ（または第
１のＮＭＯＳトランジスタ）が導通し、第２のＭＯＳト
ランジスタ（または第２のＮＭＯＳトランジスタ）が非
導通となる。入力信号の他方のレベルに応答して第２の
供給手段が第２の供給経路を形成する。この第２の供給
経路により、第１のＭＯＳトランジスタ（または第１の
ＮＭＯＳトランジスタ）のゲート電極に第３の電位（ま
たは請求項２に記載の第２の電位）が与えられるととも
に第２のＭＯＳトランジスタ（または第２のＮＭＯＳト
ランジスタ）のゲート電極に第２の電位（または請求項
２に記載の第１の電位）が与えられる。これにより、第
１のＭＯＳトランジスタ（または第１のＮＭＯＳトラン
ジスタ）が非導通となり、第２のＭＯＳトランジスタ
（または第２のＮＭＯＳトランジスタ）が導通する。こ
のように、２つの供給経路から第２および第３の電位
（または請求項２に記載の第１および第２の電位）が第
１および第２のＭＯＳトランジスタ（または第１および
第２のＮＭＯＳトランジスタ）のゲート電極に与えられ
る。請求項４に記載のＤ／Ａ変換装置によれば、請求項
１に記載の第１および第２のＭＯＳトランジスタと定電
流発生手段とを複数の電流発生手段の各々が含む。さら
に、複数の電流発生手段のそれぞれに対応して電位供給
手段が複数設けられる。このため、電流発生手段の各々
は、請求項１のものと同様に作用し、各電流発生手段か
らの電流が第１および第２のノードに流れる。第１およ
び第２のノードのそれぞれにおいては、流入する電流の
合計によるアナログ信号が出力される。電流発生手段の
各々は、請求項１に記載のものと同様に、スイッチング
時間が短縮され、かつ発生される電流の変動も抑制され
ることから、アナログ信号の真値への収束時間を十分に
短縮することができる。請求項５に記載の電流発生装置
によれば、第２の電位出力手段から出力される第２の電
位が第１および第２のＭＯＳトランジスタの各々を飽和
領域で導通させるレベルであるため、第２の電位と第３
の電位との電位差を請求項１に記載のものよりもさらに
小さくできる。したがって、請求項１に記載のものより
も、第１および第２のＭＯＳトランジスタのスイッチン
グ時におけるインピーダンス変化をさらに小さくするこ
とができる。その結果、定電流手段により発生された定
電流の変動がさらに小さくなり、第１および第２のノー
ドから出力される電流も変動がさらに抑制され、かつ真
値への収束時間がさらに短縮されることになる。
手段によって、第１および第２のＭＯＳトランジスタの
それぞれのゲート電極に与えられる電位が切換えられ
る。すなわち、第１のＭＯＳトランジスタのゲート電極
に第２の電位が与えられる場合には、第２のＭＯＳトラ
ンジスタのゲート電極に第３の電位が与えられる。一
方、第１のＭＯＳトランジスタのゲート電極に第３の電
位が与えられる場合には、第２のＭＯＳトランジスタの
ゲート電極に第２の電位が与えられる。第１および第２
のＭＯＳトランジスタの各々は、第２の電位が与えられ
ると導通し、第３の電位が与えられると非導通になる。
したがって、第１および第２のＭＯＳトランジスタは、
一方が導通すると他方が非導通となる。これにより、定
電流発生手段からの定電流が第１および第２のノードの
どちらかから出力される。第３の電位出力手段が出力す
る第３の電位は、第１の電位と第１および第２のＭＯＳ
トランジスタの各々が導通状態になるか非導通状態にな
るかの境界の電位との間の電位であり、かつ第１の電位
および境界の電位を含まないレベルであるため、第２の
電位と第３の電位との電位差は、第１および第２のＭＯ
Ｓトランジスタの各々をスイッチング可能な範囲内で可
能な限り小さくすることができる。したがって、第１お
よび第２のＭＯＳトランジスタのスイッチング時におけ
るインピーダンス変化を小さくすることができる。その
結果、定電流発生手段により発生された定電流は、変動
することがなくなり、第１および第２の出力ノードから
出力される電流の変動が抑制され、かつ真値への収束時
間が短縮されることになる。請求項２に記載の電流発生
装置によれば、電位供給手段によって、第１および第２
のＮＭＯＳトランジスタのそれぞれのゲート電極に供給
される電位が切換えられる。すなわち、第１のＮＭＯＳ
トランジスタのゲート電極に第１の電位が与えられる場
合には、第２のＮＭＯＳトランジスタのゲート電極に第
２の電位が与えられる。一方、第１のＮＭＯＳトランジ
スタのゲート電極に第２の電位が与えられる場合には、
第２のＮＭＯＳトランジスタに第１の電位が与えられ
る。第１および第２のＮＭＯＳトランジスタの各々は、
第１の電位が与えられると導通し、第２の電位が供給さ
れると非導通になる。したがって、第１および第２のＮ
ＭＯＳトランジスタは、一方が導通すると他方が非導通
となる。これにより、定電流発生手段からの定電流が第
１および第２のノードのどちらかから出力される。第２
の電位出力手段が出力する電位は、接地電位と第１およ
び第２のＮＭＯＳトランジスタの各々が導通状態になる
か非導通状態になるかの境界の電位との間の電位であ
り、かつ接地電位および境界の電位を含まないレベルで
あるため、第１の電位と第２の電位との電位差は、第１
および第２のＮＭＯＳトランジスタの各々をスイッチン
グ可能な範囲内で可能な限り小さくすることができる。
したがって、第１および第２のＮＭＯＳトランジスタの
スイッチング時におけるインピーダンス変化を小さくす
ることができる。その結果、定電流発生手段により発生
された定電流は、変動することがなくなり、第１および
第２のノードから出力される電流も変動が抑制され、か
つ真値への収束時間が短縮されることになる。請求項３
に記載の電流発生装置によれば、入力信号の一方のレベ
ルに応答して第１の供給手段が第１の供給経路を形成す
る。この第１の供給経路により、第１のＭＯＳトランジ
スタ（または第１のＮＭＯＳトランジスタ）のゲート電
極に第２の電位（または請求項２に記載の第１の電位）
が与えられるとともに、第２のＭＯＳトランジスタ（ま
たは第２のＮＭＯＳトランジスタ）のゲート電極に第３
の電位（または請求項２に記載の第２の電位）が与えら
れる。これにより第１のＭＯＳトランジスタ（または第
１のＮＭＯＳトランジスタ）が導通し、第２のＭＯＳト
ランジスタ（または第２のＮＭＯＳトランジスタ）が非
導通となる。入力信号の他方のレベルに応答して第２の
供給手段が第２の供給経路を形成する。この第２の供給
経路により、第１のＭＯＳトランジスタ（または第１の
ＮＭＯＳトランジスタ）のゲート電極に第３の電位（ま
たは請求項２に記載の第２の電位）が与えられるととも
に第２のＭＯＳトランジスタ（または第２のＮＭＯＳト
ランジスタ）のゲート電極に第２の電位（または請求項
２に記載の第１の電位）が与えられる。これにより、第
１のＭＯＳトランジスタ（または第１のＮＭＯＳトラン
ジスタ）が非導通となり、第２のＭＯＳトランジスタ
（または第２のＮＭＯＳトランジスタ）が導通する。こ
のように、２つの供給経路から第２および第３の電位
（または請求項２に記載の第１および第２の電位）が第
１および第２のＭＯＳトランジスタ（または第１および
第２のＮＭＯＳトランジスタ）のゲート電極に与えられ
る。請求項４に記載のＤ／Ａ変換装置によれば、請求項
１に記載の第１および第２のＭＯＳトランジスタと定電
流発生手段とを複数の電流発生手段の各々が含む。さら
に、複数の電流発生手段のそれぞれに対応して電位供給
手段が複数設けられる。このため、電流発生手段の各々
は、請求項１のものと同様に作用し、各電流発生手段か
らの電流が第１および第２のノードに流れる。第１およ
び第２のノードのそれぞれにおいては、流入する電流の
合計によるアナログ信号が出力される。電流発生手段の
各々は、請求項１に記載のものと同様に、スイッチング
時間が短縮され、かつ発生される電流の変動も抑制され
ることから、アナログ信号の真値への収束時間を十分に
短縮することができる。請求項５に記載の電流発生装置
によれば、第２の電位出力手段から出力される第２の電
位が第１および第２のＭＯＳトランジスタの各々を飽和
領域で導通させるレベルであるため、第２の電位と第３
の電位との電位差を請求項１に記載のものよりもさらに
小さくできる。したがって、請求項１に記載のものより
も、第１および第２のＭＯＳトランジスタのスイッチン
グ時におけるインピーダンス変化をさらに小さくするこ
とができる。その結果、定電流手段により発生された定
電流の変動がさらに小さくなり、第１および第２のノー
ドから出力される電流も変動がさらに抑制され、かつ真
値への収束時間がさらに短縮されることになる。
【００２３】また、電流発生装置は複数ビットに対応さ
せて複数個設け、各々の第１のスイッチング手段により
発生される電流を合計する第１の合計手段と、各々の第
２のスイッチング手段により発生される電流を合計する
第２の合計手段とを設けることにより、第１の合計手段
と第２の合計手段には相補的な関係を有するアナログ信
号が得られる。そして、電流発生装置のスイッチング時
間が短縮され、かつ発生される電流の変動も抑制されて
いることから、アナログ信号の真値への収束時間を十分
に短縮することができる。
せて複数個設け、各々の第１のスイッチング手段により
発生される電流を合計する第１の合計手段と、各々の第
２のスイッチング手段により発生される電流を合計する
第２の合計手段とを設けることにより、第１の合計手段
と第２の合計手段には相補的な関係を有するアナログ信
号が得られる。そして、電流発生装置のスイッチング時
間が短縮され、かつ発生される電流の変動も抑制されて
いることから、アナログ信号の真値への収束時間を十分
に短縮することができる。
【００２４】
【実施例】図１は、本発明のＤ／Ａ変換装置の一実施例
を示す回路図であり、図２は図１の１ビット分の電流源
の詳細を示す回路図である。図１を参照して、このＤ／
Ａ変換装置が図９に示したＤ／Ａ変換回路と異なるとこ
ろはＮＭＯＳトランジスタ２および３をオフ状態にし得
る電圧にされた第３の制御信号Ｖ３を発生する第３の制
御信号発生装置Ｂ１が付加され、電流源Ａ１〜Ａ１６の
各々が第２の制御信号Ｖ２と、第３の制御信号Ｖ３とを
相補的に供する供給回路Ｃ´を含んでいることである。
を示す回路図であり、図２は図１の１ビット分の電流源
の詳細を示す回路図である。図１を参照して、このＤ／
Ａ変換装置が図９に示したＤ／Ａ変換回路と異なるとこ
ろはＮＭＯＳトランジスタ２および３をオフ状態にし得
る電圧にされた第３の制御信号Ｖ３を発生する第３の制
御信号発生装置Ｂ１が付加され、電流源Ａ１〜Ａ１６の
各々が第２の制御信号Ｖ２と、第３の制御信号Ｖ３とを
相補的に供する供給回路Ｃ´を含んでいることである。
【００２５】第３の制御信号発生装置Ｂ１は、発生した
第３の制御信号Ｖ３を第３の制御信号出力端子１３から
出力する。
第３の制御信号Ｖ３を第３の制御信号出力端子１３から
出力する。
【００２６】図２を参照して、この電流源Ａ１〜Ａ１６
が図１１に示した電流源と異なるところは、ＮＭＯＳト
ランジスタ１のソースのみが接地電位５に結合され、供
給回路Ｃ´のスイッチ回路ＳＷ２とスイッチ回路ＳＷ４
とが接地電位に結合されず、第３の制御信号出力端子１
３に接続されていることである。
が図１１に示した電流源と異なるところは、ＮＭＯＳト
ランジスタ１のソースのみが接地電位５に結合され、供
給回路Ｃ´のスイッチ回路ＳＷ２とスイッチ回路ＳＷ４
とが接地電位に結合されず、第３の制御信号出力端子１
３に接続されていることである。
【００２７】供給回路Ｃ´に含まれるスイッチ回路ＳＷ
１〜ＳＷ４の各々は、データ入力端子−Ｄ，＋Ｄに与え
られる１ビットのデータが「１」のときに、アクティブ
となる。すなわちスイッチ回路ＳＷ１はＮＭＯＳトラン
ジスタ２のゲート７と第２の制御信号出力端子１１との
間をスイッチングする。スイッチ回路ＳＷ２はＮＭＯＳ
トランジスタ２のゲート７と第３の制御信号出力端子１
３との間をスイッチングする。スイッチ回路ＳＷ３はＮ
ＭＯＳトランジスタ３のゲート９と第２の制御信号出力
端子１１との間をスイッチングする。スイッチ回路ＳＷ
４はＮＭＯＳトランジスタ３のゲート９と第３の出力端
子１３との間をスイッチングする。以上のように供給回
路Ｃ´を構成しているため、たとえばデータ入力端子−
Ｄに論理「１」、データ入力端子＋Ｄに「０」というデ
ータが与えられると、スイッチ回路ＳＷ１およびスイッ
チ回路ＳＷ４は、同時にオンしてＮＭＯＳトランジスタ
２に第２の制御信号Ｖ２を与え、かつＮＭＯＳトランジ
スタ３に第３の制御信号Ｖ３を与えるための経路を形成
する。逆に、データ入力端子−Ｄに論理「０」、データ
入力端子＋Ｄに「１」というデータが与えられると、ス
イッチ回路ＳＷ２とスイッチ回路ＳＷ３とは、同時にオ
ンしてＮＭＯＳトランジスタ２に第３の制御信号Ｖ３を
与え、かつＮＭＯＳトランジスタ３に第２の制御信号Ｖ
２を与える経路を形成する。
１〜ＳＷ４の各々は、データ入力端子−Ｄ，＋Ｄに与え
られる１ビットのデータが「１」のときに、アクティブ
となる。すなわちスイッチ回路ＳＷ１はＮＭＯＳトラン
ジスタ２のゲート７と第２の制御信号出力端子１１との
間をスイッチングする。スイッチ回路ＳＷ２はＮＭＯＳ
トランジスタ２のゲート７と第３の制御信号出力端子１
３との間をスイッチングする。スイッチ回路ＳＷ３はＮ
ＭＯＳトランジスタ３のゲート９と第２の制御信号出力
端子１１との間をスイッチングする。スイッチ回路ＳＷ
４はＮＭＯＳトランジスタ３のゲート９と第３の出力端
子１３との間をスイッチングする。以上のように供給回
路Ｃ´を構成しているため、たとえばデータ入力端子−
Ｄに論理「１」、データ入力端子＋Ｄに「０」というデ
ータが与えられると、スイッチ回路ＳＷ１およびスイッ
チ回路ＳＷ４は、同時にオンしてＮＭＯＳトランジスタ
２に第２の制御信号Ｖ２を与え、かつＮＭＯＳトランジ
スタ３に第３の制御信号Ｖ３を与えるための経路を形成
する。逆に、データ入力端子−Ｄに論理「０」、データ
入力端子＋Ｄに「１」というデータが与えられると、ス
イッチ回路ＳＷ２とスイッチ回路ＳＷ３とは、同時にオ
ンしてＮＭＯＳトランジスタ２に第３の制御信号Ｖ３を
与え、かつＮＭＯＳトランジスタ３に第２の制御信号Ｖ
２を与える経路を形成する。
【００２８】制御信号発生回路Ｂにより発生される第２
の制御信号Ｖ２は、従来例と同様にＮＭＯＳトランジス
タ２および３を飽和領域で動作させるレベルにされる。
このレベルは、ＶTH＜Ｖ２＜ＶDS＋ＶTHの範囲にされ
る。ＶDSはドレイン−ソース間の電位、ＶTHは、ＮＭＯ
Ｓトランジスタ２および３がオン状態になる境界の電位
であり、具体的には、ノード６の電位にトランジスタ自
体のしきい値電圧を加えた電位である。第３の制御信号
発生回路Ｂ１により発生される第３の制御信号Ｖ３は、
ＮＭＯＳトランジスタ２および３をオフ状態にし得るレ
ベルにされる。このレベルはＧＮＤ＜Ｖ３＜ＶTHの範囲
である。第２の制御信号Ｖ２および第３の制御信号Ｖ３
のレベルを前述の範囲に設定することにより、第２の制
御信号Ｖ２と第３の制御信号Ｖ３との間の電位差が小さ
くなり、ＮＭＯＳトランジスタ２および３のスイッチン
グ時における出力変動を十分に抑制することができ、か
つ真値への収束時間を短縮することができる。
の制御信号Ｖ２は、従来例と同様にＮＭＯＳトランジス
タ２および３を飽和領域で動作させるレベルにされる。
このレベルは、ＶTH＜Ｖ２＜ＶDS＋ＶTHの範囲にされ
る。ＶDSはドレイン−ソース間の電位、ＶTHは、ＮＭＯ
Ｓトランジスタ２および３がオン状態になる境界の電位
であり、具体的には、ノード６の電位にトランジスタ自
体のしきい値電圧を加えた電位である。第３の制御信号
発生回路Ｂ１により発生される第３の制御信号Ｖ３は、
ＮＭＯＳトランジスタ２および３をオフ状態にし得るレ
ベルにされる。このレベルはＧＮＤ＜Ｖ３＜ＶTHの範囲
である。第２の制御信号Ｖ２および第３の制御信号Ｖ３
のレベルを前述の範囲に設定することにより、第２の制
御信号Ｖ２と第３の制御信号Ｖ３との間の電位差が小さ
くなり、ＮＭＯＳトランジスタ２および３のスイッチン
グ時における出力変動を十分に抑制することができ、か
つ真値への収束時間を短縮することができる。
【００２９】図３は第３の制御信号発生回路の詳細を示
す回路図である。同図を参照して、この第３の制御信号
発生回路Ｂ１は、電源電圧ＶDDと接地電位との間に直列
に接続される抵抗Ｒ３およびＲ４と、バッファ回路２０
とを含む。抵抗Ｒ３およびＲ４は、電源電圧を分圧して
第３の制御信号Ｖ３のレベルに対応する電圧を発生す
る。バッファ回路２０は、正相入力端子２１と、逆相入
力端子２２と、正相入力端子２１および逆相入力端子２
２に与えられる信号に応答して第３の制御信号Ｖ３を発
生する増幅素子２３と、容量２４とを含む。正相入力端
子２１は抵抗Ｒ３およびＲ４により発生された電圧が印
加される。逆相入力端子２２は、第３の制御信号Ｖ３が
帰還される。容量２４は、第３の制御信号出力端子１３
と接地電位との間に結合され、出力端子１３から出力さ
れる第３の制御信号Ｖ３を安定させる。
す回路図である。同図を参照して、この第３の制御信号
発生回路Ｂ１は、電源電圧ＶDDと接地電位との間に直列
に接続される抵抗Ｒ３およびＲ４と、バッファ回路２０
とを含む。抵抗Ｒ３およびＲ４は、電源電圧を分圧して
第３の制御信号Ｖ３のレベルに対応する電圧を発生す
る。バッファ回路２０は、正相入力端子２１と、逆相入
力端子２２と、正相入力端子２１および逆相入力端子２
２に与えられる信号に応答して第３の制御信号Ｖ３を発
生する増幅素子２３と、容量２４とを含む。正相入力端
子２１は抵抗Ｒ３およびＲ４により発生された電圧が印
加される。逆相入力端子２２は、第３の制御信号Ｖ３が
帰還される。容量２４は、第３の制御信号出力端子１３
と接地電位との間に結合され、出力端子１３から出力さ
れる第３の制御信号Ｖ３を安定させる。
【００３０】図４および図５は第３の制御信号発生回路
Ｂ１の変更例を示す回路図である。図４を参照してこの
第３の制御信号発生回路が図３の回路と異なるところ
は、抵抗Ｒ３およびＲ４に代えてＮＭＯＳトランジスタ
２５および２６が設けられていることである。ＮＭＯＳ
トランジスタ２５および２６のゲートは、それぞれバイ
アス信号が与えられ、ＮＭＯＳトランジスタ２５と２６
との接続点の電位が第３の制御信号Ｖ３の電位となるよ
うにされている。
Ｂ１の変更例を示す回路図である。図４を参照してこの
第３の制御信号発生回路が図３の回路と異なるところ
は、抵抗Ｒ３およびＲ４に代えてＮＭＯＳトランジスタ
２５および２６が設けられていることである。ＮＭＯＳ
トランジスタ２５および２６のゲートは、それぞれバイ
アス信号が与えられ、ＮＭＯＳトランジスタ２５と２６
との接続点の電位が第３の制御信号Ｖ３の電位となるよ
うにされている。
【００３１】図５を参照して、この第３の制御信号発生
回路Ｂ１が図３の回路と異なるところは、抵抗Ｒ３およ
びＲ４に代えて、可変抵抗２７とＮＭＯＳトランジスタ
２８とが設けられていることである。ＮＭＯＳトランジ
スタ２８は、そのゲートとドレインとの間が結合され
る。すなわち、可変抵抗２７と、ＮＭＯＳトランジスタ
２８とで電源電圧を分圧して、第３の制御信号Ｖ３に対
応するレベルの電圧を発生する。
回路Ｂ１が図３の回路と異なるところは、抵抗Ｒ３およ
びＲ４に代えて、可変抵抗２７とＮＭＯＳトランジスタ
２８とが設けられていることである。ＮＭＯＳトランジ
スタ２８は、そのゲートとドレインとの間が結合され
る。すなわち、可変抵抗２７と、ＮＭＯＳトランジスタ
２８とで電源電圧を分圧して、第３の制御信号Ｖ３に対
応するレベルの電圧を発生する。
【００３２】次に、図１ないし図５に示すＤ／Ａ変換装
置の動作を説明する。
置の動作を説明する。
【００３３】第１の制御信号Ｖ１に応答して、すべての
ＮＭＯＳトランジスタ１が飽和状態で動作し、一定の大
きさの電流を発生する。この状態において、データ入力
端子−Ｄ１〜−Ｄ１６，＋Ｄ１〜＋Ｄ１６にデジタルデ
ータが与えられると、各々の電流源Ａ１〜Ａ１６に設け
られているスイッチ回路ＳＷ１〜ＳＷ４は、対応する１
ビットのデータに応答してスイッチングし、ＮＭＯＳト
ランジスタ２および３に第２の制御信号Ｖ２と第３の制
御信号Ｖ３とを相補的に供給する。相補的に供給される
第２の制御信号Ｖ２および第３の制御信号Ｖ３に応答し
て、ＮＭＯＳトランジスタ２はＮＭＯＳトランジスタ１
と出力端子Ｏ1 との間をスイッチングし、ＮＭＯＳトラ
ンジスタ３はＮＭＯＳトランジスタ１と出力端子Ｏ2 と
の間をスイッチングする。このＮＭＯＳトランジスタ２
とＮＭＯＳトランジスタ３とのスイッチング関係は相補
的な関係である。各々のＮＭＯＳトランジスタ２を通過
した電流は、第１の出力端子Ｏ1 に供給され、ここで合
計される。各々のＮＭＯＳトランジスタ３を通過した電
流は、第２の出力端子Ｏ2 に供給され、ここで合計され
る。第１の出力端子Ｏ1 および第２の出力端子Ｏ2 に得
られる合計電流は、相補的な関係を有するアナログ信号
となる。出力端子Ｏ1 に得られたアナログ信号は、ダミ
ー抵抗Ｒ1 に与えられ、第２の出力端子Ｏ2に得られた
アナログ信号は、出力整合用抵抗Ｒ2 を通して負荷に与
えられる。
ＮＭＯＳトランジスタ１が飽和状態で動作し、一定の大
きさの電流を発生する。この状態において、データ入力
端子−Ｄ１〜−Ｄ１６，＋Ｄ１〜＋Ｄ１６にデジタルデ
ータが与えられると、各々の電流源Ａ１〜Ａ１６に設け
られているスイッチ回路ＳＷ１〜ＳＷ４は、対応する１
ビットのデータに応答してスイッチングし、ＮＭＯＳト
ランジスタ２および３に第２の制御信号Ｖ２と第３の制
御信号Ｖ３とを相補的に供給する。相補的に供給される
第２の制御信号Ｖ２および第３の制御信号Ｖ３に応答し
て、ＮＭＯＳトランジスタ２はＮＭＯＳトランジスタ１
と出力端子Ｏ1 との間をスイッチングし、ＮＭＯＳトラ
ンジスタ３はＮＭＯＳトランジスタ１と出力端子Ｏ2 と
の間をスイッチングする。このＮＭＯＳトランジスタ２
とＮＭＯＳトランジスタ３とのスイッチング関係は相補
的な関係である。各々のＮＭＯＳトランジスタ２を通過
した電流は、第１の出力端子Ｏ1 に供給され、ここで合
計される。各々のＮＭＯＳトランジスタ３を通過した電
流は、第２の出力端子Ｏ2 に供給され、ここで合計され
る。第１の出力端子Ｏ1 および第２の出力端子Ｏ2 に得
られる合計電流は、相補的な関係を有するアナログ信号
となる。出力端子Ｏ1 に得られたアナログ信号は、ダミ
ー抵抗Ｒ1 に与えられ、第２の出力端子Ｏ2に得られた
アナログ信号は、出力整合用抵抗Ｒ2 を通して負荷に与
えられる。
【００３４】次に、図２に示した単一の電流源を参照し
て、１ビットのデータに対する動作を説明する。図６
は、この動作における電流源の各回路の出力電圧の変化
および出力電流の変化を示す波形図である。図６の
（ａ）はゲート７の電圧７２とゲート９の電圧９２を示
し、図６の（ｂ）は、共通接続ノード６の電圧６２と、
出力端子Ｏ1 の電流８２を示す。
て、１ビットのデータに対する動作を説明する。図６
は、この動作における電流源の各回路の出力電圧の変化
および出力電流の変化を示す波形図である。図６の
（ａ）はゲート７の電圧７２とゲート９の電圧９２を示
し、図６の（ｂ）は、共通接続ノード６の電圧６２と、
出力端子Ｏ1 の電流８２を示す。
【００３５】データ入力端子−Ｄ，＋Ｄに与えられる１
ビットのデータが、たとえば「１」，「０」である場合
には、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ４が
同時にオンし、スイッチ回路ＳＷ２およびＳＷ３は同時
にオフする。応答して第２の制御信号Ｖ２がスイッチ回
路ＳＷ１を通してＮＭＯＳトランジスタ２に与えられ、
第３の制御信号Ｖ３がスイッチ回路ＳＷ４を通してＮＭ
ＯＳトランジスタ３に与えられる。ＮＭＯＳトランジス
タ２のゲート７の電圧７２は、スイッチ回路ＳＷ１のオ
ン抵抗およびＮＭＯＳトランジスタ２のゲート−ソース
間容量で定まる時定数で立上がる。ゲート電圧７２が所
定レベルを越えると、ＮＭＯＳトランジスタ２が飽和領
域で動作し、電流が出力端子Ｏ1 から、ＮＭＯＳトラン
ジスタ２、ＮＭＯＳトランジスタ１、ＧＮＤ５の経路で
流れる。ＮＭＯＳトランジスタ３は、与えられた第３の
制御信号Ｖ３に応答してオフ状態となる。
ビットのデータが、たとえば「１」，「０」である場合
には、スイッチ回路ＳＷ１およびスイッチ回路ＳＷ４が
同時にオンし、スイッチ回路ＳＷ２およびＳＷ３は同時
にオフする。応答して第２の制御信号Ｖ２がスイッチ回
路ＳＷ１を通してＮＭＯＳトランジスタ２に与えられ、
第３の制御信号Ｖ３がスイッチ回路ＳＷ４を通してＮＭ
ＯＳトランジスタ３に与えられる。ＮＭＯＳトランジス
タ２のゲート７の電圧７２は、スイッチ回路ＳＷ１のオ
ン抵抗およびＮＭＯＳトランジスタ２のゲート−ソース
間容量で定まる時定数で立上がる。ゲート電圧７２が所
定レベルを越えると、ＮＭＯＳトランジスタ２が飽和領
域で動作し、電流が出力端子Ｏ1 から、ＮＭＯＳトラン
ジスタ２、ＮＭＯＳトランジスタ１、ＧＮＤ５の経路で
流れる。ＮＭＯＳトランジスタ３は、与えられた第３の
制御信号Ｖ３に応答してオフ状態となる。
【００３６】以上の動作において、ＮＭＯＳトランジス
タ２および３のそれぞれのゲート７および９には、第２
の制御信号Ｖ２と第３の制御信号Ｖ３との差で決定され
るレベルの信号が供給される。このようにして、ＮＭＯ
Ｓトランジスタ２のゲート端子７とＮＭＯＳトランジス
タ３のゲート端子９に与える信号の電圧振幅を小さくす
ることにより、ゲート電圧７２の立上り、ゲート電圧９
２の立下りにおける時間的ずれを相対的に小さくするこ
とができる。したがって、ＮＭＯＳトランジスタ２およ
び３をオン状態・オフ状態にするタイミングのずれが小
さくなる。この結果、共通接続ノード６の電位６２の変
動を小さく押さえることができ、共通接続ノード６にお
ける電位６２の変動に起因する出力電流８２のオーバー
シュートを小さくすることが可能となる。以上説明した
ごとく、データ入力端子−Ｄ，＋Ｄに与えられる１ビッ
トのデータが入力されてから、出力電流が真値に収束す
るまでの時間が短縮されることになる。
タ２および３のそれぞれのゲート７および９には、第２
の制御信号Ｖ２と第３の制御信号Ｖ３との差で決定され
るレベルの信号が供給される。このようにして、ＮＭＯ
Ｓトランジスタ２のゲート端子７とＮＭＯＳトランジス
タ３のゲート端子９に与える信号の電圧振幅を小さくす
ることにより、ゲート電圧７２の立上り、ゲート電圧９
２の立下りにおける時間的ずれを相対的に小さくするこ
とができる。したがって、ＮＭＯＳトランジスタ２およ
び３をオン状態・オフ状態にするタイミングのずれが小
さくなる。この結果、共通接続ノード６の電位６２の変
動を小さく押さえることができ、共通接続ノード６にお
ける電位６２の変動に起因する出力電流８２のオーバー
シュートを小さくすることが可能となる。以上説明した
ごとく、データ入力端子−Ｄ，＋Ｄに与えられる１ビッ
トのデータが入力されてから、出力電流が真値に収束す
るまでの時間が短縮されることになる。
【００３７】図７は、Ｄ／Ａ変換装置の他の実施例を示
す図である。このＤ／Ａ変換装置と図１のＤ／Ａ変換装
置と異なる点は、ＮＭＯＳトランジスタ１、２および３
に代えてＰＭＯＳトランジスタ１、２および３が用いら
れていることである。このＤ／Ａ変換装置の動作は、図
１に示したＤ／Ａ変換装置の動作と同様である。
す図である。このＤ／Ａ変換装置と図１のＤ／Ａ変換装
置と異なる点は、ＮＭＯＳトランジスタ１、２および３
に代えてＰＭＯＳトランジスタ１、２および３が用いら
れていることである。このＤ／Ａ変換装置の動作は、図
１に示したＤ／Ａ変換装置の動作と同様である。
【００３８】このように、電流源Ａ１〜Ａ１６に用いら
れる制御素子は、２つの導通端子と１つの制御端子を含
み、制御端子に供給される制御信号によって２つの導通
端子間を流れる電流を制御できればよく、ＰＭＯＳトラ
ンジスタやＮＭＯＳトランジスタの他にも、バイポーラ
トランジスタなどを使用することもできる。
れる制御素子は、２つの導通端子と１つの制御端子を含
み、制御端子に供給される制御信号によって２つの導通
端子間を流れる電流を制御できればよく、ＰＭＯＳトラ
ンジスタやＮＭＯＳトランジスタの他にも、バイポーラ
トランジスタなどを使用することもできる。
【００３９】
【発明の効果】請求項１および請求項３に記載の本発明
によれば、第３の電位が、第１の電位と第１および第２
のＭＯＳトランジスタの各々が導通状態になるか非導通
状態になるかの境界の電位との間の電位であり、かつ第
１の電位および境界の電位を含まないレベルであるた
め、第２の電位と第３の電位との電位差は、第１および
第２のＭＯＳトランジスタがスイッチングできる範囲で
可能な限り小さくすることができる。したがって、第１
および第２のＭＯＳトランジスタのスイッチング時にお
けるインピーダンス変化を小さくすることができる。そ
の結果、定電流発生手段により発生される定電流は、変
動が抑制され、第１および第２の出力ノードから出力さ
れる電流も変動が抑制でき、かつ真値への収束時間が短
縮できる。請求項２および請求項３に記載の本発明によ
れば、請求項１に記載の第１および第２のＭＯＳトラン
ジスタのそれぞれがＮＭＯＳトランジスタである場合に
おいて請求項１に記載のものと同様の効果が得られる。
によれば、第３の電位が、第１の電位と第１および第２
のＭＯＳトランジスタの各々が導通状態になるか非導通
状態になるかの境界の電位との間の電位であり、かつ第
１の電位および境界の電位を含まないレベルであるた
め、第２の電位と第３の電位との電位差は、第１および
第２のＭＯＳトランジスタがスイッチングできる範囲で
可能な限り小さくすることができる。したがって、第１
および第２のＭＯＳトランジスタのスイッチング時にお
けるインピーダンス変化を小さくすることができる。そ
の結果、定電流発生手段により発生される定電流は、変
動が抑制され、第１および第２の出力ノードから出力さ
れる電流も変動が抑制でき、かつ真値への収束時間が短
縮できる。請求項２および請求項３に記載の本発明によ
れば、請求項１に記載の第１および第２のＭＯＳトラン
ジスタのそれぞれがＮＭＯＳトランジスタである場合に
おいて請求項１に記載のものと同様の効果が得られる。
【００４０】請求項４に記載の本発明によれば、電流発
生手段を複数設け、これらをディジタル入力信号に応答
して、請求項１に記載の発明のように制御することによ
り、Ｄ／Ａ変換装置においてアナログ信号の真値への収
束時間を十分に短縮することができる。請求項５に記載
の本発明によれば、第２の電位出力手段から出力される
第２の電位が第１および第２のＭＯＳトランジスタの各
々を飽和領域で導通させるレベルにされるため、第２の
電位と第３の電位との電位差を請求項１に記載のものよ
りもさらに小さくできる。したがって、定電流発生手段
により発生される定電流の変動をさらに抑制することが
でき、第１および第２のノードから出力される電流も変
動がさらに抑制でき、かつ真値への収束時間がさらに短
縮できる。
生手段を複数設け、これらをディジタル入力信号に応答
して、請求項１に記載の発明のように制御することによ
り、Ｄ／Ａ変換装置においてアナログ信号の真値への収
束時間を十分に短縮することができる。請求項５に記載
の本発明によれば、第２の電位出力手段から出力される
第２の電位が第１および第２のＭＯＳトランジスタの各
々を飽和領域で導通させるレベルにされるため、第２の
電位と第３の電位との電位差を請求項１に記載のものよ
りもさらに小さくできる。したがって、定電流発生手段
により発生される定電流の変動をさらに抑制することが
でき、第１および第２のノードから出力される電流も変
動がさらに抑制でき、かつ真値への収束時間がさらに短
縮できる。
【図１】本発明のＤ／Ａ変換装置の一実施例を示す回路
図である。
図である。
【図２】電流源の詳細を示す回路図である。
【図３】第３の制御信号発生回路の詳細を示す回路図で
ある。
ある。
【図４】第３の制御信号発生回路の変更例を示す回路図
である。
である。
【図５】第３の制御信号発生回路の変更例を示す回路図
である。
である。
【図６】図２に示した電流源における各回路の出力電圧
および出力電流の波形を示す図である。
および出力電流の波形を示す図である。
【図７】本発明のＤ／Ａ変換装置の他の実施例を示す回
路図である。
路図である。
【図８】従来のビデオデータ−Ｄ／Ａ変換装置の概略ブ
ロック図である。
ロック図である。
【図９】従来のＤ／Ａ変換回路の詳細を示す回路図であ
る。
る。
【図１０】図９に示したＤ／Ａ変換回路の改良例を示す
回路図である。
回路図である。
【図１１】従来の電流源の他の例を示す回路図である。
【図１２】図１１に示す電流源の各回路の出力電圧およ
び出力電流の波形を示す図である。
び出力電流の波形を示す図である。
Ａ１〜１６は電流源、Ｂは制御信号発生回路、Ｂ１は第
３の制御信号発生回路、Ｃ´は供給回路、Ｏ1 およびＯ
2 は出力端子、Ｒ1 はダミー抵抗、Ｒ2 は出力制御用抵
抗、−Ｄ１〜−Ｄ１６および＋Ｄ１〜＋Ｄ１６はデータ
入力端子、１〜３はＮＭＯＳトランジスタまたはＰＭＯ
Ｓトランジスタ、ＳＷ１〜ＳＷ４はスイッチ回路であ
る。
３の制御信号発生回路、Ｃ´は供給回路、Ｏ1 およびＯ
2 は出力端子、Ｒ1 はダミー抵抗、Ｒ2 は出力制御用抵
抗、−Ｄ１〜−Ｄ１６および＋Ｄ１〜＋Ｄ１６はデータ
入力端子、１〜３はＮＭＯＳトランジスタまたはＰＭＯ
Ｓトランジスタ、ＳＷ１〜ＳＷ４はスイッチ回路であ
る。
Claims (5)
- 【請求項１】 第１の電位が印加される電位ノードと、 少なくとも一方が電流の出力ノードとなる第１および第
２のノードと、 上記第１のノードと共通接続ノードとの間に接続される
第１のＭＯＳトランジスタと、 上記第２のノードと上記共通接続ノードとの間に接続さ
れる第２のＭＯＳトランジスタと、 上記電位ノードと上記共通接続ノードとの間に接続され
る定電流発生手段と、 上記第１および第２のＭＯＳトランジスタを導通状態と
なす第２の電位を出力する第２の電位出力手段と、 上記第１および第２のＭＯＳトランジスタが導通状態に
なるか非導通状態になるかの境界の電位と上記第１の電
位との間の電位であり、上記境界の電位および上記第１
の電位を含まない第３の電位を出力する第３の電位出力
手段と、 入力信号に応答し、上記第１のＭＯＳトランジスタのゲ
ート電極に上記第２の電位出力手段からの第２の電位を
与えるとともに上記第２のＭＯＳトランジスタのゲート
電極に上記第３の電位出力手段からの第３の電位を与え
る第１の状態と、上記第１のＭＯＳトランジスタのゲー
ト電極に上記第３の電位出力手段からの第３の電位を与
えるとともに上記第２のＭＯＳトランジスタのゲート電
極に上記第２の電位出力手段からの第２の電位を与える
第２の状態とを有する電位供給手段とを備えた電流発生
装置。 - 【請求項２】 接地電位が印加される接地ノードと、 少なくとも一方が電流の出力ノードとなる第１および第
２のノードと、 上記第１のノードと共通接続ノードとの間に接続される
第１のＮＭＯＳトランジスタと、 上記第２のノードと上記共通接続ノードとの間に接続さ
れる第２のＮＭＯＳトランジスタと、 上記接地ノードと上記共通接続ノードとの間に接続され
る定電流発生手段と、 上記第１および第２のＮＭＯＳトランジスタを導通状態
となす第１の電位を出力する第１の電位出力手段と、 上記第１および第２のＮＭＯＳトランジスタが導通状態
になるか非導通状態になるかの境界の電位と上記接地電
位との間の電位であり、上記境界の電位および上記接地
電位を含まない第２の電位を出力する第２の電位出力手
段と、 入力信号に応答し、上記第１のＮＭＯＳトランジスタの
ゲート電極に上記第１の電位出力手段からの第１の電位
を与えるとともに上記第２のＮＭＯＳトランジスタのゲ
ート電極に上記第２の電位出力手段からの第２の電位を
与える第１の状態と、上記第１のＮＭＯＳトランジスタ
のゲート電極に上記第２の電位出力手段からの第２の電
位を与えるとともに上記第２のＮＭＯＳトランジスタの
ゲート電極に上記第１の電位出力手段からの第１の電位
を与える第２の状態とを有する電位供給手段とを備えた
電流発生装置。 - 【請求項３】 上記入力信号は、異なる２つのレベルを
有し、 上記電位供給手段は、上記入力信号の一方のレベルに応
答して上記第１の状態となす第１の供給経路を形成する
第１の供給手段と、 上記入力信号の他方のレベルに応答して上記第２の状態
となす第２の供給経路を形成する第２の供給手段とを有
していることを特徴とする請求項１または請求項２記載
の電流発生装置。 - 【請求項４】 第１の電位が印加される電位ノード、 少なくとも一方がアナログ信号の生成のための電流の出
力ノードとなる第１および第２のノード、 上記第１のノードと共通接続ノードとの間に接続される
第１のＭＯＳトランジスタと、上記第２のノードと上記
共通接続ノードとの間に接続される第２のＭＯＳトラン
ジスタと、上記電位ノードと上記共通接続ノードとの間
に接続される定電流発生手段とをそれぞれが有している
複数の電流発生手段、 上記電流発生手段の第１および第２のＭＯＳトランジス
タを導通状態となす第２の電位を出力する第２の電位出
力手段、 上記電流発生手段の第１および第２のＭＯＳトランジス
タが導通状態になるか非導通状態になるかの境界の電位
と上記第１の電位との間の電位であり、上記境界の電位
および上記第１の電位を含まない第３の電位を出力する
第３の電位出力手段、 上記複数の電流発生手段に対応して設けられ、それぞれ
が、ディジタル入力信号に応答し、上記対応した電流発
生手段の第１のＭＯＳトランジスタのゲート電極に上記
第２の電位出力手段からの第２の電位を与えるとともに
上記対応した電流発生手段の第２のＭＯＳトランジスタ
のゲート電極に上記第３の電位出力手段からの第３の電
位を与える第１の状態と、上記対応した電流発生手段の
第１のＭＯＳトランジスタのゲート電極に上記第３の電
位出力手段からの第３の電位を与えるとともに上記対応
した電流発生手段の第２のＭＯＳトランジスタのゲート
電極に上記第２の電位出力手段からの第２の電位を与え
る第２の状態とを有する複数の電位供給手段を備えたＤ
／Ａ変換装置。 - 【請求項５】 第１の電位が印加される電位ノードと、 少なくとも一方が電流の出力ノードとなる第１および第
２のノードと、 上記第１のノードと共通接続ノードとの間に接続される
第１のＭＯＳトランジスタと、 上記第２のノードと上記共通接続ノードとの間に接続さ
れる第２のＭＯＳトランジスタと、 上記電位ノードと上記共通接続ノードとの間に接続され
る定電流発生手段と、 上記第１および第２のＭＯＳトランジスタを飽和領域で
導通状態となす第２の電位を出力する第２の電位出力手
段と、 上記第１および第２のＭＯＳトランジスタが導通状態に
なるか非導通状態になるかの境界の電位と上記第１の電
位との間の電位であり、上記境界の電位および上記第１
の電位を含まない第３の電位を出力する第３の電位出力
手段と、 入力信号に応答し、上記第１のＭＯＳトランジスタのゲ
ート電極に上記第２の電位出力手段からの第２の電位を
与えるとともに上記第２のＭＯＳトランジスタのゲート
電極に上記第３の電位出力手段からの第３の電位を与え
る第１の状態と、上記第１のＭＯＳトランジスタのゲー
ト電極に上記第３の電位出力手段からの第３の電位を与
えるとともに上記第２のＭＯＳトランジスタのゲート電
極に上記第２の電位出力手段からの第２の電位を与える
第２の状態とを有する電位供給手段とを備えた電流発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3077853A JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびｄ／ａ変換装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10719590 | 1990-04-23 | ||
| JP2-107195 | 1990-04-23 | ||
| JP3077853A JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびｄ／ａ変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04219025A JPH04219025A (ja) | 1992-08-10 |
| JP2668172B2 true JP2668172B2 (ja) | 1997-10-27 |
Family
ID=26418905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3077853A Expired - Lifetime JP2668172B2 (ja) | 1990-04-23 | 1991-04-10 | 電流発生装置およびｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2668172B2 (ja) |
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|---|---|---|---|---|
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| JP4532670B2 (ja) * | 1999-06-07 | 2010-08-25 | 株式会社アドバンテスト | 電圧駆動回路、電圧駆動装置および半導体デバイス試験装置 |
| JP2006074228A (ja) * | 2004-08-31 | 2006-03-16 | Renesas Technology Corp | 電流駆動型ｄ／ａコンバータおよびそのバイアス回路 |
| US8374265B2 (en) * | 2008-02-04 | 2013-02-12 | Nec Corporation | Signal processing circuit, signal processing method and recording medium |
| JP5298895B2 (ja) * | 2009-02-02 | 2013-09-25 | 富士通セミコンダクター株式会社 | Ｄ／ａ変換器 |
| JP4827977B2 (ja) * | 2010-03-29 | 2011-11-30 | ルネサスエレクトロニクス株式会社 | 電流駆動型ｄ／ａコンバータのバイアス回路 |
-
1991
- 1991-04-10 JP JP3077853A patent/JP2668172B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04219025A (ja) | 1992-08-10 |
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