JPH0234021A - Ｃｍｏｓ差動ドライバ - Google Patents
Ｃｍｏｓ差動ドライバInfo
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- JPH0234021A JPH0234021A JP1099042A JP9904289A JPH0234021A JP H0234021 A JPH0234021 A JP H0234021A JP 1099042 A JP1099042 A JP 1099042A JP 9904289 A JP9904289 A JP 9904289A JP H0234021 A JPH0234021 A JP H0234021A
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- 230000001052 transient effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
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- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ、産業上の利用分野
本発明は、スキューされた相補形論理入力信号から正確
な相補形出力信号を発生するための差動ドライバに関す
る。
な相補形出力信号を発生するための差動ドライバに関す
る。
Ｂ、従来の技術
差動ドライバの設計において遭遇する１つの問題は、２
つの出力波形が、正確に相補形であるように、正確に５
０％の所で、波形の上昇時間、或は降下時間を相互に交
差した対称形の出力を発生させることが困難なことであ
る。
つの出力波形が、正確に相補形であるように、正確に５
０％の所で、波形の上昇時間、或は降下時間を相互に交
差した対称形の出力を発生させることが困難なことであ
る。
現在、信号を処理する多くの装置は、１個、またはそれ
以上のＣＭＯＳチップを用いている。然しながら、ＣＭ
ＯＳチップを使用している装置において、正確に相補形
であり、且つ出力負荷をドライブするのに適当な出力波
形を正確に発生するためには、バイポーラ・デバイスの
出力用差動ドライバ回路を設けることが必要である。従
って、ＣＭＯＳプロセッサ用の出力用差動ドライバは、
ＣＭＯＳプロセッサとは別個のデバイスでなければなら
ない。
以上のＣＭＯＳチップを用いている。然しながら、ＣＭ
ＯＳチップを使用している装置において、正確に相補形
であり、且つ出力負荷をドライブするのに適当な出力波
形を正確に発生するためには、バイポーラ・デバイスの
出力用差動ドライバ回路を設けることが必要である。従
って、ＣＭＯＳプロセッサ用の出力用差動ドライバは、
ＣＭＯＳプロセッサとは別個のデバイスでなければなら
ない。
０ＭＯ３の単一端子の入力用差動ドライバは、単一の論
理入力信号を受は取り、そして、はぼ相補形の出力信号
を発生するために製造されてきた。
理入力信号を受は取り、そして、はぼ相補形の出力信号
を発生するために製造されてきた。
然しながら、その出力信号は、スキューされる傾向を持
つこと、換言すれば、その出力信号は、正確に相補形で
はない。
つこと、換言すれば、その出力信号は、正確に相補形で
はない。
Ｃ１発明が解決しようとする問題点
本発明の目的は、ＣＭＯＳチップで実行することが出来
、そして、はぼ相補形ではあるが、僅かスキューされて
いる論理入力信号から真の相補形の差動出力信号を発生
する高速度差動ドライバを提供することにある。
、そして、はぼ相補形ではあるが、僅かスキューされて
いる論理入力信号から真の相補形の差動出力信号を発生
する高速度差動ドライバを提供することにある。
Ｄ０問題点を解決するための手段
本発明のＣＭＯＳ差動ドライバは、第１及び第２の入力
端子と、高電圧入力端子及び低電圧入力端子の闇に接続
された第１及び第２の転送ゲートと、第１及び第２の増
幅器入力端子とを有する差動増幅器を含んでいる。転送
ゲートは、構成が相補的であり、そして、正確に相補的
な電圧信号を増幅器入力端子に発生するために、同じ論
理入力信号によって制御される。
端子と、高電圧入力端子及び低電圧入力端子の闇に接続
された第１及び第２の転送ゲートと、第１及び第２の増
幅器入力端子とを有する差動増幅器を含んでいる。転送
ゲートは、構成が相補的であり、そして、正確に相補的
な電圧信号を増幅器入力端子に発生するために、同じ論
理入力信号によって制御される。
以下に述べる実施例において説明されるように、各転送
ゲートは、はぼ相補形の一対の論理信号によって制御さ
れる。第１の転送ゲートは、一対のＭＯ５ＦＥＴデバイ
スを含み、夫々の電圧入力端子は、第１の増幅器入力端
子に接続されている。
ゲートは、はぼ相補形の一対の論理信号によって制御さ
れる。第１の転送ゲートは、一対のＭＯ５ＦＥＴデバイ
スを含み、夫々の電圧入力端子は、第１の増幅器入力端
子に接続されている。
各ＭＯ５ＦＥＴデバイスは、関連する相補的論理入力信
号の１つによって制御される。第２の転送ゲートもまた
、一対のＭＯ５ＦＥＴデバイスを含み、夫々の電圧入力
端子は、第２の入力端子に接続されている。また、第２
の転送ゲートＭＯ５ＦＥＴデバイスは、関連する相補的
論理入力信号の１つによって制御される。
号の１つによって制御される。第２の転送ゲートもまた
、一対のＭＯ５ＦＥＴデバイスを含み、夫々の電圧入力
端子は、第２の入力端子に接続されている。また、第２
の転送ゲートＭＯ５ＦＥＴデバイスは、関連する相補的
論理入力信号の１つによって制御される。
Ｅ、実施例
第１図は、本発明のＣＭＯＳ差動ドライバの実施例のブ
ロック図である。
ロック図である。
第１図を参照すると、差動増幅器１１は、第１の入力端
子Ａと、第２の入力端子Ｂとを持っていることが示され
ている。差動増幅器１１は、ＰＭＯ５ＦＥＴデバイス１
３を含んでおり、ＦＥＴデバイス１３のゲートは、第１
の増幅器入力端子Ａに接続され、そして、そのＦＥＴデ
バイス１３と、接地電位のような基準電位との間に、制
御抵抗１５が直列に接続されている。ＦＥＴデバイス１
３と同じＰＭＯ５ＦＥＴデバイス１７及び制御抵抗１９
が第２の増幅器入力端子Ｂに接続されている。電流供給
源ＰＭＯＳ ＦＥＴデバイス２１は、高電圧端子ＶＨ
から、電流を供給する。電流供給源２１は、増幅器のＰ
ＭＯ８ＦＥＴデバイス１３．１７の両方に接続されてお
り、基準電圧ＶＲによって制御される。
子Ａと、第２の入力端子Ｂとを持っていることが示され
ている。差動増幅器１１は、ＰＭＯ５ＦＥＴデバイス１
３を含んでおり、ＦＥＴデバイス１３のゲートは、第１
の増幅器入力端子Ａに接続され、そして、そのＦＥＴデ
バイス１３と、接地電位のような基準電位との間に、制
御抵抗１５が直列に接続されている。ＦＥＴデバイス１
３と同じＰＭＯ５ＦＥＴデバイス１７及び制御抵抗１９
が第２の増幅器入力端子Ｂに接続されている。電流供給
源ＰＭＯＳ ＦＥＴデバイス２１は、高電圧端子ＶＨ
から、電流を供給する。電流供給源２１は、増幅器のＰ
ＭＯ８ＦＥＴデバイス１３．１７の両方に接続されてお
り、基準電圧ＶＲによって制御される。
また、増幅器１１は、第１及び第２の出力端子Ｃ及びＤ
を含んでいる。この構成の差動増幅器は、公知のように
、良好な共通モード・リジェクションを示す、従って、
増幅器の出力端子Ｃ％Ｄの信号は、増幅器入力端子Ａ、
Ｂの信号に追従するが、位相は反転され、振幅は増幅
される。
を含んでいる。この構成の差動増幅器は、公知のように
、良好な共通モード・リジェクションを示す、従って、
増幅器の出力端子Ｃ％Ｄの信号は、増幅器入力端子Ａ、
Ｂの信号に追従するが、位相は反転され、振幅は増幅
される。
増幅器出力ノードＣ，Ｄの出力信号に応答する速度は、
制御抵抗１５．１９の大きさによって制御される。の抵
抗のインピーダンスが低ければ低い程、出力信号は、よ
り早く応答しで発生するが、出力信号を所定の電圧レベ
ルにドライブするために、電流源ＦＥＴ２１からは大き
な電流を必要とする。
制御抵抗１５．１９の大きさによって制御される。の抵
抗のインピーダンスが低ければ低い程、出力信号は、よ
り早く応答しで発生するが、出力信号を所定の電圧レベ
ルにドライブするために、電流源ＦＥＴ２１からは大き
な電流を必要とする。
第１及び第２の通路、即ち第１及び第２の転送ゲート３
１．３３は、第１及び第２の差動増幅器入力端子Ａ、Ｂ
に、夫々接続されている。これらの転送ゲートは、高電
圧端子Ｈ及び低電圧端子りを、増幅器入力端子Ａ、Ｂに
接続するための制御を行う、転送ゲート３１．３３は、
相補的であり、そして、差動増幅器回路に正確な相補的
制御を与えるために、同じ論理入力信号ｅ、、ｅによっ
て制御される。
１．３３は、第１及び第２の差動増幅器入力端子Ａ、Ｂ
に、夫々接続されている。これらの転送ゲートは、高電
圧端子Ｈ及び低電圧端子りを、増幅器入力端子Ａ、Ｂに
接続するための制御を行う、転送ゲート３１．３３は、
相補的であり、そして、差動増幅器回路に正確な相補的
制御を与えるために、同じ論理入力信号ｅ、、ｅによっ
て制御される。
高電圧端子Ｈは、第２図に示したバイアス回路の端子Ｈ
のような高電圧源と同じ出力端子に接続されることが望
ましい、然しながら、同Ｏ電圧を供給する２個の別個の
電圧端子、即ち電圧供給源を使用することが出来る。従
って、単一の高電圧端子と言う術語は、同じ電圧を供給
する２つ以上の端子を含むように解釈されるべきである
。同様に、低電圧端子と言う術語は、第２図のバイアス
回路中の端子りのような単一の電圧源端子か、または、
同じ電圧を供給する別々の電圧源端子の何れかを意味す
る。
のような高電圧源と同じ出力端子に接続されることが望
ましい、然しながら、同Ｏ電圧を供給する２個の別個の
電圧端子、即ち電圧供給源を使用することが出来る。従
って、単一の高電圧端子と言う術語は、同じ電圧を供給
する２つ以上の端子を含むように解釈されるべきである
。同様に、低電圧端子と言う術語は、第２図のバイアス
回路中の端子りのような単一の電圧源端子か、または、
同じ電圧を供給する別々の電圧源端子の何れかを意味す
る。
第１の転送ゲート３１は、一対のＮＭＯ５ＦＥＴデバイ
スを含んでいる。第１のＦＥＴデバイス３５は、高電圧
入力端子Ｈを第１の入力端子Ａに選択的に接続し、他方
、第２のＦＥＴデバイス３７は、低電圧入力端子りを第
１の入力端子Ａに選択的に接続する。これら２つのＦＥ
Ｔデバイス３５．３７は、はぼ相補形の論理入力信号ｅ
％ｅによって制御される。第１の論理信号ｅは、第１の
ＦＥＴデバイス３５のゲート３９で受は取られ、他方、
第２の論理信号ｅ（第１の信号に対してほぼ相補形であ
る）は、第２のＦＥＴデバイス３７のゲート４１で受は
取られる。ＣＭＯ５回路中のほぼ相補形で適当な論理信
号の発生は、従来から知られている。以下の説明から理
解されるように、本発明を適用した回路は、入力論理信
号ｅ、ｅの闇のスキューにも拘らず、正確に相補的なド
ライバ出力を発生する。
スを含んでいる。第１のＦＥＴデバイス３５は、高電圧
入力端子Ｈを第１の入力端子Ａに選択的に接続し、他方
、第２のＦＥＴデバイス３７は、低電圧入力端子りを第
１の入力端子Ａに選択的に接続する。これら２つのＦＥ
Ｔデバイス３５．３７は、はぼ相補形の論理入力信号ｅ
％ｅによって制御される。第１の論理信号ｅは、第１の
ＦＥＴデバイス３５のゲート３９で受は取られ、他方、
第２の論理信号ｅ（第１の信号に対してほぼ相補形であ
る）は、第２のＦＥＴデバイス３７のゲート４１で受は
取られる。ＣＭＯ５回路中のほぼ相補形で適当な論理信
号の発生は、従来から知られている。以下の説明から理
解されるように、本発明を適用した回路は、入力論理信
号ｅ、ｅの闇のスキューにも拘らず、正確に相補的なド
ライバ出力を発生する。
第２の転送ゲート３３は、第１の転送ゲート８１に対し
て相補的であるけれども、しかし、第２の増幅器人力Ｂ
に入力を与えるために、同じタイミンク、または論理パ
ルスによって制御され、その入力信号は、第１の増幅器
入力端子Ａへの第１の転送ゲートによって供給される入
力信号と正確に相補形である。
て相補的であるけれども、しかし、第２の増幅器人力Ｂ
に入力を与えるために、同じタイミンク、または論理パ
ルスによって制御され、その入力信号は、第１の増幅器
入力端子Ａへの第１の転送ゲートによって供給される入
力信号と正確に相補形である。
第２転送ゲートは、第１の転送ゲートのＮＭＯ５ＦＥＴ
３５．３７と同じ一対のＮＭＯ３ＦＥＴ４３．４５を持
っている。第３のトランジスタＮＭＯ５ＦＥＴデバイス
４３は、低電圧端子Ｌｔ−第２の増幅器人力Ｂに接続す
る。第３のトランジスタ・デバイス４３は、そのゲート
４７において、第１の論理入力信号ｅによって制御され
る。
３５．３７と同じ一対のＮＭＯ３ＦＥＴ４３．４５を持
っている。第３のトランジスタＮＭＯ５ＦＥＴデバイス
４３は、低電圧端子Ｌｔ−第２の増幅器人力Ｂに接続す
る。第３のトランジスタ・デバイス４３は、そのゲート
４７において、第１の論理入力信号ｅによって制御され
る。
第４のトランジスタ４５は、高電圧入力源端子Ｈな第２
の増幅器入力端子Ｂに接続する。第４のトランジスタ４
５は、そのゲート４９において、第１の論理信号と相補
形の第２の論理人力ｅによって制御される。
の増幅器入力端子Ｂに接続する。第４のトランジスタ４
５は、そのゲート４９において、第１の論理信号と相補
形の第２の論理人力ｅによって制御される。
第１及び第３のＦＥＴデバイス３５．４３は、同じであ
ることが好ましく、従って、それらは、ゲート３９．４
７で受は取った第１の論理信号と同じに応答する。この
ことは、第１０ＦＥＴデバイス３５が高電圧端子Ｈを第
１の増幅器入力端子Ａに接続し、同時に、第３のＦＥＴ
デバイス４３は、低電圧端子Ｌｔ、第２の増幅器端子Ｂ
に接続するのを保証する。同様に、第２及び第４のＦＥ
Ｔデバイス３７．４５は、同じにされるので、第２の論
理信号ｅに対しても同じに応答する。このことは、第２
のＦＥＴデバイス３７が、低電圧端子りを第１の増幅器
の入力端子Ａに接続し、同時に、第４のＦＥＴデバイス
４５が、高電圧端子Ｈを第２の増幅器の入力端子Ｂに接
続するのを保証する。４個のＦＥＴデバイス３５．３７
．４３．４５は、すべて同じであることが望ましいから
、電圧源端子Ｈ，Ｌと、増幅器入力端子Ａ、Ｂとの間の
全ての接続は、同時に発生する。
ることが好ましく、従って、それらは、ゲート３９．４
７で受は取った第１の論理信号と同じに応答する。この
ことは、第１０ＦＥＴデバイス３５が高電圧端子Ｈを第
１の増幅器入力端子Ａに接続し、同時に、第３のＦＥＴ
デバイス４３は、低電圧端子Ｌｔ、第２の増幅器端子Ｂ
に接続するのを保証する。同様に、第２及び第４のＦＥ
Ｔデバイス３７．４５は、同じにされるので、第２の論
理信号ｅに対しても同じに応答する。このことは、第２
のＦＥＴデバイス３７が、低電圧端子りを第１の増幅器
の入力端子Ａに接続し、同時に、第４のＦＥＴデバイス
４５が、高電圧端子Ｈを第２の増幅器の入力端子Ｂに接
続するのを保証する。４個のＦＥＴデバイス３５．３７
．４３．４５は、すべて同じであることが望ましいから
、電圧源端子Ｈ，Ｌと、増幅器入力端子Ａ、Ｂとの間の
全ての接続は、同時に発生する。
転送ゲートの論理入力信号ｅ、ｅが、対称的に転送ゲー
トのトランジスタをドライブし、そして、差動増幅器１
１の共通モード・リジェクションが良好であるから、論
理的入力信号と、その相補的な信号ｅとの間のスキュー
は、増幅器の出力端子における出力信号の交差点に殆ど
影響を与えない。
トのトランジスタをドライブし、そして、差動増幅器１
１の共通モード・リジェクションが良好であるから、論
理的入力信号と、その相補的な信号ｅとの間のスキュー
は、増幅器の出力端子における出力信号の交差点に殆ど
影響を与えない。
従って、同じ論理入力信号によって制御された相補的な
通過ゲートは、入力論理信号が正確に相補形でなくとも
、差動増幅器の２つの入力端子Ａ、Ｂに印加された電圧
レベルを正確に相補形にさせる。その結果、増幅器の出
力端子Ｃ％Ｄの増幅器出力信号もまた、正確に相補形で
ある。
通過ゲートは、入力論理信号が正確に相補形でなくとも
、差動増幅器の２つの入力端子Ａ、Ｂに印加された電圧
レベルを正確に相補形にさせる。その結果、増幅器の出
力端子Ｃ％Ｄの増幅器出力信号もまた、正確に相補形で
ある。
論理入力信号のパルス幅を維持するために、差動増幅器
の入力端子Ａ、Ｂの信号の上昇時間及び下降時間は、は
ぼ等しくされねばならない、成る場合には、第２及び第
４のトランジスタ３７．４５に対して第１及び第３のト
ランジスタ３５．４３の相対的なサイズを調節する必要
がある。然しながら、２つの転送ゲート３１．３３を通
る対称的な電圧接続を維持するために、第１及び第３の
トランジスタを同しにしなければならず、また、第２及
び第４のトランジスタも同じでなければならない。
の入力端子Ａ、Ｂの信号の上昇時間及び下降時間は、は
ぼ等しくされねばならない、成る場合には、第２及び第
４のトランジスタ３７．４５に対して第１及び第３のト
ランジスタ３５．４３の相対的なサイズを調節する必要
がある。然しながら、２つの転送ゲート３１．３３を通
る対称的な電圧接続を維持するために、第１及び第３の
トランジスタを同しにしなければならず、また、第２及
び第４のトランジスタも同じでなければならない。
外部負荷をドライブするためのドライバの出力端子Ｆ％
Ｇをドライブするために、ＰＭＯ５ＦＥＴデバイス５１
．５３．５５．５７を含むソース・フォロワ回路が、差
動増幅器出力端子Ｃ％Ｄに接続される。ソース・フォロ
ワは、増幅器出力ノードにおいて発生された信号を忠実
に再生することが分っている０通常の増幅器は、増幅器
の出力ノードにスキューを再導入する傾向がある。ＦＥ
Ｔデバイス５１．５５の容量は、出力応答の速度に影響
を与え、容量が低ければ、高い応答速度を与える。然し
ながら、ＦＥＴデバイス５１．５５中の低いインピーダ
ンスは、電流源ＦＥＴデバイス５３．５７がドライバ出
力端子Ｇ％Ｈにおける所定の電圧を維持するために、大
きな電流を発生することを必要とする。
Ｇをドライブするために、ＰＭＯ５ＦＥＴデバイス５１
．５３．５５．５７を含むソース・フォロワ回路が、差
動増幅器出力端子Ｃ％Ｄに接続される。ソース・フォロ
ワは、増幅器出力ノードにおいて発生された信号を忠実
に再生することが分っている０通常の増幅器は、増幅器
の出力ノードにスキューを再導入する傾向がある。ＦＥ
Ｔデバイス５１．５５の容量は、出力応答の速度に影響
を与え、容量が低ければ、高い応答速度を与える。然し
ながら、ＦＥＴデバイス５１．５５中の低いインピーダ
ンスは、電流源ＦＥＴデバイス５３．５７がドライバ出
力端子Ｇ％Ｈにおける所定の電圧を維持するために、大
きな電流を発生することを必要とする。
第２図を参照すると、転送ゲート３１．３３の高電圧入
力端子Ｈ及び低電圧入力端子りに供給される高電圧及び
低電圧を発生するための入力バイアス回路の実施例が示
されている。このバイアス回路の目的は、第１及び第２
の論理入力信号ｅ、ｅがスイッチした時、電圧源端子Ｈ
％Ｌにおいて過渡擾乱を減少することにある。３個のＮ
ＭＯ５ＦＥＴデバイス６１．６３．６５は、このバイア
ス回路のノードＲに適当な電圧レベルを与える。
力端子Ｈ及び低電圧入力端子りに供給される高電圧及び
低電圧を発生するための入力バイアス回路の実施例が示
されている。このバイアス回路の目的は、第１及び第２
の論理入力信号ｅ、ｅがスイッチした時、電圧源端子Ｈ
％Ｌにおいて過渡擾乱を減少することにある。３個のＮ
ＭＯ５ＦＥＴデバイス６１．６３．６５は、このバイア
ス回路のノードＲに適当な電圧レベルを与える。
第１のＦＥＴデバイス６１及び抵抗６７は、高電圧出力
ノードＨのための高電圧供給電圧ラインＶＨに低インピ
ーダンスを与える。バイアス回路の第２のＮＭＯ５ＦＥ
Ｔ６３は、第１のＦＥＴ６１のゲートと、高電圧供給ラ
インＶ）（どの間に接続されている。また、第３のＮＭ
Ｏ５ＦＥＴ６５は、第２のＦＥＴ６３のゲートと、高電
圧供給ラインＶＨとの間に接続されている。低電圧出力
端子りは、抵抗６９を通りグランドに至る低インピーダ
ンス路を持っている。
ノードＨのための高電圧供給電圧ラインＶＨに低インピ
ーダンスを与える。バイアス回路の第２のＮＭＯ５ＦＥ
Ｔ６３は、第１のＦＥＴ６１のゲートと、高電圧供給ラ
インＶ）（どの間に接続されている。また、第３のＮＭ
Ｏ５ＦＥＴ６５は、第２のＦＥＴ６３のゲートと、高電
圧供給ラインＶＨとの間に接続されている。低電圧出力
端子りは、抵抗６９を通りグランドに至る低インピーダ
ンス路を持っている。
安定性のために、抵抗６９のインピーダンスは、抵抗６
７と、第１のＦＥＴデバイス６１の内部抵抗との和にほ
ぼ等しいことが望ましい、当業者には明らかなように、
インピーダンス７１は、バイアス回路の出力端子Ｈ，Ｌ
における電圧の間の差を制御する。
７と、第１のＦＥＴデバイス６１の内部抵抗との和にほ
ぼ等しいことが望ましい、当業者には明らかなように、
インピーダンス７１は、バイアス回路の出力端子Ｈ，Ｌ
における電圧の間の差を制御する。
バイアス回路の高電圧出力端子Ｈは、第１図に示したド
ライバ回路の高電圧端子Ｈｒｓ：、接続されている。バ
イアス回路の低電圧出力端子りは、ドライブ回路の低電
圧入力端子りに接続されている。
ライバ回路の高電圧端子Ｈｒｓ：、接続されている。バ
イアス回路の低電圧出力端子りは、ドライブ回路の低電
圧入力端子りに接続されている。
Ｆ８発明の効果
上述したように、本発明はＣＭＯＳチップを用いて実行
することが出来、僅かにスキューされたほぼ相補的な論
理入力信号から、真に相補形の差動出力を発生する高速
度差動ドライバを提供する。
することが出来、僅かにスキューされたほぼ相補的な論
理入力信号から、真に相補形の差動出力を発生する高速
度差動ドライバを提供する。
第１図は本発明の差動ドライバの実施例を示す回路図、
第２図は第１図に示されたドライバ回路の高電圧入力端
子及び低電圧入力端子に供給される高電圧及び低電圧を
発生するための入力バイアス回路の実施例を示す回路図
である。 １１・・・・差動増幅器、１３．１７．５１．５３．５
５．５７・・・・ＰＭＯ５ＦＥＴデバイス、２１・・・
・電流源ＰＭＯ５ＦＥＴデバイス、３１．３３・・・・
転送ゲート、３５．３７．４３．４５・・・・ＮＭＯ８
ＦＥＴデバイス、Ａ、Ｂ・・・・入力端子、Ｃ，Ｄ・・
・・差動増幅器出力ノード、Ｆ、Ｇ・・・・ドライバの
出力端子、Ｈ・・・・高電圧端子、Ｌ・・・・低電圧端
子。
第２図は第１図に示されたドライバ回路の高電圧入力端
子及び低電圧入力端子に供給される高電圧及び低電圧を
発生するための入力バイアス回路の実施例を示す回路図
である。 １１・・・・差動増幅器、１３．１７．５１．５３．５
５．５７・・・・ＰＭＯ５ＦＥＴデバイス、２１・・・
・電流源ＰＭＯ５ＦＥＴデバイス、３１．３３・・・・
転送ゲート、３５．３７．４３．４５・・・・ＮＭＯ８
ＦＥＴデバイス、Ａ、Ｂ・・・・入力端子、Ｃ，Ｄ・・
・・差動増幅器出力ノード、Ｆ、Ｇ・・・・ドライバの
出力端子、Ｈ・・・・高電圧端子、Ｌ・・・・低電圧端
子。
Claims (1)
- 【特許請求の範囲】 （ａ）第１及び第２の入力端子をもつ差動増幅器と、 （ｂ）上記差動増幅器の第１の入力端子に高電圧入力端
子及び低電圧入力端子を接続する第１の転送ゲートと、 （ｃ）上記差動増幅器の第２の入力端子に高電圧入力端
子及び低電圧入力端子を接続する第２の転送ゲートとを
具備し、 （ｄ）上記第１及び第２の転送ゲートは相補的であつて
、同一の論理入力信号によつて制御されることを特徴と
する、ＣＭＯＳ差動ドライバ。
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