JP2013046207A

JP2013046207A - チョッパ型コンパレータ

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Publication number: JP2013046207A
Application number: JP2011182502A
Authority: JP
Inventors: Junichi Matsubara; 淳一松原
Original assignee: Tokai Rika Co Ltd
Current assignee: Tokai Rika Co Ltd
Priority date: 2011-08-24
Filing date: 2011-08-24
Publication date: 2013-03-04
Anticipated expiration: 2031-08-24
Also published as: JP5734791B2

Abstract

【課題】寄生容量に起因するオフセット電圧を低減するチョッパ型コンパレータを提供する。
【解決手段】本実施の形態に係るチョッパ型コンパレータは、一方端に入力電圧Ｖ_ｉｎが入力する第１のスイッチ１０と、一方端に電圧Ｖ_ｒｅｆが入力する第２のスイッチ１６と、一方端が第１のスイッチ１０の他方端と電気的に接続されるコンデンサ２８と、一方端が第２のスイッチ１６の他方端と電気的に接続され、他方端がコンデンサ２８の一方端と電気的に接続される第１のダミースイッチ２２と、一方端がコンデンサ２８の他方端と電気的に接続し、他方端から出力電圧Ｖ_ｏｕｔを出力するインバータ３０と、一方端がインバータ３０の一方端、及びコンデンサ２８の他方端、と電気的に接続する第２のダミースイッチ３６と、一方端が第２のダミースイッチ３６の他方端と電気的に接続し、他方端がインバータ３０の他方端と電気的に接続する第３のスイッチ４２と、を備える。
【選択図】図１

Description

本発明は、チョッパ型コンパレータに関する。

従来の技術として、被比較アナログ電圧信号が印加される入力端子に接続され、クロック信号で制御される第１のスイッチ手段と、基準電圧が印加される入力端子に接続され、クロック信号で制御される第２のスイッチ手段と、第１のスイッチ手段及び第２のスイッチ手段の各出力側に一方の極板が共通接続されるコンデンサと、コンデンサの他方の極板に入力側が接続される第１のインバータアンプと、第１のインバータアンプの入出力間を接続し、クロック信号で制御される第３のスイッチ手段と、第１のインバータアンプの出力を入力とするＣＭＯＳ（Complementary Metal Oxide Semiconductor）で構成された第２のインバータアンプと、を備えたチョッパ型コンパレータが知られている（例えば、特許文献１参照。）。

このチョッパ型コンパレータは、コンデンサを被比較アナログ電圧で充電するため、第１のスイッチ手段及び第３のスイッチ手段を閉じ、第２のスイッチ手段を開けると、第２のインバータアンプのＣＭＯＳのＮＭＯＳ(Negative channel Metal-Oxide-Semiconductor)トランジスタが閉じるので、第２のインバータアンプに貫通電流が流れない。

特開平０４−１４３１２号公報

この従来のチョッパ型コンパレータの第２のスイッチ手段と第３のスイッチ手段が、ＰＭＯＳ（Positive channel Metal-Oxide-Semiconductor）トランジスタ及びＮＭＯＳトランジスタ（以下、それぞれＰＭＯＳ及びＮＭＯＳと記載）から構成されている場合、ＰＭＯＳ及びＮＭＯＳのゲートとソース間、及びゲートとドレイン間に蓄えられた電荷がコンデンサに流れ込んでオフセット電圧となり、第１のインバータアンプに入力する基準電圧が、設計された基準電圧からずれてしまう問題があった。

従って、本発明の目的は、寄生容量に起因するオフセット電圧を低減するチョッパ型コンパレータを提供することにある。

本発明の一態様は、一方端に第１の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のスイッチと、一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のスイッチと、一方端が第１のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第２のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のダミースイッチと、一方端が第２のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第３のスイッチと、を備えたチョッパ型コンパレータを提供する。

本発明によれば、寄生容量に起因するオフセット電圧を低減することができる。

図１（ａ）は、実施の形態に係るチョッパ型コンパレータの回路図であり、（ｂ）は、比較例に係るチョッパ型コンパレータの回路図である。

（実施の形態の要約）
実施の形態に係るチョッパ型コンパレータは、一方端に第１の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のスイッチと、一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のスイッチと、一方端が第１のスイッチの他方端と電気的に接続されるコンデンサと、一方端が第２のスイッチの他方端と電気的に接続され、他方端がコンデンサの一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のダミースイッチと、一方端がコンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、一方端がインバータの一方端、及びコンデンサの他方端、と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のダミースイッチと、一方端が第２のダミースイッチの他方端と電気的に接続し、他方端がインバータの他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第３のスイッチと、を備える。

[実施の形態]
（チョッパ型コンパレータ１の構成）
図１（ａ）は、実施の形態に係るチョッパ型コンパレータの回路図であり、（ｂ）は、比較例に係るチョッパ型コンパレータの回路図である。

本実施の形態に係るチョッパ型コンパレータは、例えば、図１（ａ）に示すように、一方端に第１の電圧（Ｖ_ｉｎ）が入力し、Ｐ型トランジスタ（ＰＭＯＳ１２）及びＮ型トランジスタ（ＮＭＯＳ１４）を含んで構成される第１のスイッチ１０と、一方端に第２の電圧（Ｖ_ｒｅｆ）が入力し、Ｐ型トランジスタ（ＰＭＯＳ１８）及びＮ型トランジスタ（ＮＭＯＳ２０）を含んで構成される第２のスイッチ１６と、を備えている。

また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第１のスイッチ１０の他方端と電気的に接続されるコンデンサ２８と、一方端が第２のスイッチ１６の他方端と電気的に接続され、他方端がコンデンサ２８の一方端と電気的に接続され、Ｐ型トランジスタ（ＰＭＯＳ２４）及びＮ型トランジスタ（ＮＭＯＳ２６）を含んで構成される第１のダミースイッチ２２と、を備えている。

また、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端がコンデンサ２８の他方端と電気的に接続し、他方端から第３の電圧（Ｖ_ｏｕｔ）を出力するインバータ３０と、一方端がインバータ３０の一方端、及びコンデンサ２８の他方端、と電気的に接続し、Ｐ型トランジスタ（ＰＭＯＳ３８）及びＮ型トランジスタ（ＮＭＯＳ４０）を含んで構成される第２のダミースイッチ３６と、を備えている。

さらに、本実施の形態に係るチョッパ型コンパレータは、例えば、一方端が第２のダミースイッチ３６の他方端と電気的に接続し、他方端がインバータ３０の他方端と電気的に接続し、Ｐ型トランジスタ（ＰＭＯＳ４４）及びＮ型トランジスタ（ＮＭＯＳ４６）を含んで構成される第３のスイッチ４２と、を備えている。

第１のスイッチ１０は、ＰＭＯＳ１２のソースとドレインが、ＮＭＯＳ１４のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第２のスイッチ１６は、ＰＭＯＳ１８のソースとドレインが、ＮＭＯＳ２０のソースとドレインにそれぞれ電気的に接続するように構成されている。さらに、第３のスイッチ４２は、ＰＭＯＳ４４のソースとドレインが、ＮＭＯＳ４６のソースとドレインにそれぞれ電気的に接続するように構成されている。

第１のスイッチ１０のＰＭＯＳ１２、第２のスイッチ１６のＮＭＯＳ２０、第３のスイッチ４２のＮＭＯＳ４６、第１のダミースイッチ２２のＰＭＯＳ２４、及び第２のダミースイッチ３６のＰＭＯＳ３８の各ゲートには、同じ制御信号が入力する。また、第１のスイッチ１０のＮＭＯＳ１４、第２のスイッチ１６のＰＭＯＳ１８、第３のスイッチ４２のＰＭＯＳ４４、第１のダミースイッチ２２のＮＭＯＳ２６、及び第２のダミースイッチ３６のＮＭＯＳ４６の各ゲートには、同じ制御信号が入力する。

言い換えるなら、このチョッパ型コンパレータ１は、第１のスイッチ１０が導通する（オン）ときは、第２のスイッチ１６、第３のスイッチ４２は、導通せず（オフ）、第１のスイッチ１０が導通するときは、第２のスイッチ１６、第３のスイッチ４２は導通しないように構成されている。なお、チョッパ型コンパレータ１は、第１のダミースイッチ２２及び第２のダミースイッチ３６は、後述するように、短絡するように構成されている。つまり、第１のダミースイッチ２２及び第２のダミースイッチ３６は、制御信号に関わらず導通している。

第１のダミースイッチ２２は、ＰＭＯＳ２４のソースとドレインが、ＮＭＯＳ２６のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第１のダミースイッチ２２は、ソースとドレインが導通、すなわち、短絡している。

第２のダミースイッチ３６は、ＰＭＯＳ３８のソースとドレインが、ＮＭＯＳ４０のソースとドレインにそれぞれ電気的に接続するように構成されている。また、第２のダミースイッチ３６は、ソースとドレインが短絡している。

第１のダミースイッチ２２と第２のダミースイッチ３６は、例えば、ソースとドレインがアルミニウム配線により電気的に接続されている。

インバータ３０は、例えば、図１（ａ）に示すように、ＰＭＯＳ３２及びＮＭＯＳ３４が直列に接続されている。つまり、ＰＭＯＳ３２のゲートがＮＭＯＳ３４のゲートと電気的に接続され、ＰＭＯＳ３２のドレインとＮＭＯＳ３４のドレインが電気的に接続されている。また、ＰＭＯＳ３２のソースには、電圧Ｖ_ｄｄが印加され、ＮＭＯＳ３４のソースは、ＧＮＤに電気的に接続されている。

インバータ３０は、例えば、Ｈｉ信号がゲートに入力するとＶ_ｏｕｔとしてＬｏ信号を出力し、Ｌｏ信号がゲートに入力するとＶ_ｏｕｔとしてＨｉ信号を出力するように構成されている。

・寄生容量について
各スイッチを構成するＰＭＯＳ及びＮＭＯＳは、ゲートとソース、ゲートとドレインとが、酸化膜等の絶縁膜を介して対向している構造を備えていることから、寄生容量が形成される。図１（ａ）及び（ｂ）は、主な寄生容量を点線で示している。この寄生容量の影響は、クロックフィールドスルーと言われ、スイッチの切り替えの際に、ノイズ信号として現れる。つまり、このノイズ信号の影響により、チョッパ型コンパレータは、アナログ信号をデジタル信号に変換するとき、入力された電圧と異なる電圧を変換することとなり、変換の精度が低下する可能性がある。

具体的には、図１（ａ）に示すように、第２のスイッチ１６のＰＭＯＳ１８のゲートとドレインの間には、寄生容量Ｃ_１が発生し、ＮＭＯＳ２０のゲートとドレインの間には、寄生容量Ｃ_２が発生する。また、第３のスイッチ４２のＰＭＯＳ４４のゲートとドレインの間には、寄生容量Ｃ_１１が発生し、ＮＭＯＳ４６のゲートとドレインの間には、寄生容量Ｃ_１２が発生する。

また、インバータ３０のＰＭＯＳ３２のゲートとソースの間には、寄生容量Ｃ_１３が発生し、ＮＭＯＳ３４のゲートとソースの間には、寄生容量Ｃ_１４が発生する。なお、インバータ３０のＰＭＯＳ３２及びＮＭＯＳ３４のゲートとドレインの間にも、寄生容量が発生するが、インバータ３０のＨｉ信号及びＬｏ信号の判定動作に影響はないので、本実施の形態では考慮していない。同様に、第１のスイッチ１０、第２のスイッチ１６及び第３のスイッチ４２のゲートとソースの間にも寄生容量が発生するが、スイッチの切り替えの際に、ノイズ信号が出力側から出力されることが問題となることから、考慮していない。

ここで、第１のダミースイッチ２２は、第２のスイッチ１６と反対の動作を行うように構成され、第２のダミースイッチ３６は、第３のスイッチ４２と反対の動作を行うように構成されている。つまり、第１のダミースイッチ２２は、第２のスイッチ１６から出力されるノイズ信号と位相が反対の信号を生成するような寄生容量Ｃ_３〜寄生容量Ｃ_６となるように構成されている。

従って、第２のスイッチ１６のＰＭＯＳ１８の寄生容量Ｃ_１は、第１のダミースイッチ２２のＰＭＯＳ２４の寄生容量Ｃ_３と寄生容量Ｃ_５を加算したものにほぼ等しい。また、ＮＭＯＳ２０の寄生容量Ｃ_２は、第１のダミースイッチ２２のＮＭＯＳ２６の寄生容量Ｃ_４と寄生容量Ｃ_６を加算したものにほぼ等しい。

また、第３のスイッチ４２のＰＭＯＳ４４の寄生容量Ｃ_１１は、第２のダミースイッチ３６のＰＭＯＳ３８の寄生容量Ｃ_７と寄生容量Ｃ_９、及びインバータ３０のＰＭＯＳ３２の寄生容量Ｃ_１３を加算したものにほぼ等しい。また、ＮＭＯＳ４６の寄生容量Ｃ_１２は、第２のダミースイッチ３６のＮＭＯＳ４０の寄生容量Ｃ_８と寄生容量Ｃ_１０、及びインバータ３０のＮＭＯＳ３４の寄生容量Ｃ_１４を加算したものにほぼ等しい。なお、第２のダミースイッチ３６は、さらに、インバータ３０の寄生容量Ｃ_１３及び寄生容量Ｃ_１４の影響が無視できる程度ある場合は、第３のスイッチ４２のＰＭＯＳ４４の寄生容量Ｃ_１１は、第２のダミースイッチ３６のＰＭＯＳ３８の寄生容量Ｃ_７と寄生容量Ｃ_９を加算したものにほぼ等しく、ＮＭＯＳ４６の寄生容量Ｃ_１２は、第２のダミースイッチ３６のＮＭＯＳ４０の寄生容量Ｃ_８と寄生容量Ｃ_１０を加算したものにほぼ等しい。

つまり、寄生容量は、酸化膜（ゲート電極の直下のゲート酸化膜）の面積に比例することから、第１のダミースイッチ２２のゲート酸化膜の面積が、第２のスイッチ１６のゲート酸化膜の面積の略半分となる。また、インバータ３０の寄生容量の影響が小さい場合は、第２のダミースイッチ３６のゲート酸化膜の面積が、第３のスイッチ４２のゲート酸化膜の面積の略半分となる。なお、インバータ３０の寄生容量の影響が大きい場合は、第２のダミースイッチ３６のゲート酸化膜の面積は、インバータ３０の寄生容量を考慮した面積となる。

以下に、比較例の動作を説明した後、本実施の形態に係るチョッパ型コンパレータ１の動作について説明する。

（比較例）
比較例に係るチョッパ型コンパレータ６は、例えば、図１（ｂ）に示すように、第１のスイッチ６０及び第２のスイッチ６６の一方端が、コンデンサ７２の一方端に電気的に接続されている。また、チョッパ型コンパレータ６は、コンデンサ７２の他方端に、インバータ７４の一方端が電気的に接続されている。さらに、チョッパ型コンパレータ６は、インバータ７４の一方端と他方端に電気的に接続する第３のスイッチ８０を備えている。

第１のスイッチ６０は、ＰＭＯＳ６２及びＮＭＯＳ６４を備えて概略構成されている。第２のスイッチ６６は、ＰＭＯＳ６８及びＮＭＯＳ７０を備えて概略構成されている。第３のスイッチ８０は、ＰＭＯＳ８２及びＮＭＯＳ８４を備えて概略構成されている。インバータ７４は、ＰＭＯＳ７６及びＮＭＯＳ７８が直列に接続されている。

このチョッパ型コンパレータ６の主な寄生容量は、例えば、図１（ｂ）に点線で示すように、第２のスイッチ６６のＰＭＯＳ６８及びＮＭＯＳ７０のコンデンサ７２側の寄生容量Ｃ_２０及び寄生容量Ｃ_２１と、第３のスイッチ８０のＰＭＯＳ８２及びＮＭＯＳ８４のコンデンサ７２側の寄生容量Ｃ_２２及び寄生容量Ｃ_２３と、インバータ７４のＰＭＯＳ７６のゲートとソース間の寄生容量Ｃ_２４、及びＮＭＯＳ７８のゲートとソース間の寄生容量Ｃ_２５と、である。

以下に、比較例に係るチョッパ型コンパレータ６の動作について説明する。

（比較例のチョッパ型コンパレータ６の動作）
まず、チョッパ型コンパレータ６は、基準電圧Ｖ_ｃを形成させるため、制御信号に基づいて、第１のスイッチ６０をオフ、第２のスイッチ６６及び第３のスイッチ８０をオンさせる。この際、インバータ７４の入力と出力が、第３のスイッチ８０を介して短絡する。

コンデンサ７２の第２のスイッチ６６側の極板には、第２のスイッチ６６を介して入力した電圧Ｖ_ｒｅｆに応じた電荷が蓄積され、コンデンサ７２のインバータ７４側の極板には、インバータ７４のしきい値電圧Ｖ_ｔｈが蓄積されることから、結果的にＶ_ｃ＝Ｖ_Ｒｅｆ−Ｖ_ｔｈに応じた電荷がコンデンサ７２に蓄積される。この電圧Ｖ_ｃが基準電圧となる。

次に、第１のスイッチ６０をオン、第２のスイッチ６６及び第３のスイッチ８０をオフすると、比較対象の電圧である入力電圧Ｖ_ｉｎが第１のスイッチ６０に入力する。この第２のスイッチ６６及び第３のスイッチ８０をオンからオフに切り替えた際、第２のスイッチ６６の寄生容量Ｃ_２０、寄生容量Ｃ_２１、第３のスイッチ８０の寄生容量Ｃ_２２、寄生容量Ｃ_２３、及びインバータ７４の寄生容量Ｃ_２４、寄生容量Ｃ_２５に応じた電荷が、コンデンサ７２に流れ込んでオフセット電圧となり、基準電圧Ｖ_ｃの値をずらしてしまう。

その結果、比較例のチョッパ型コンパレータ６は、比較対象の入力電圧Ｖ_ｉｎと、正しい値からずれた基準電圧Ｖ_ｃと、を比較することになるので、正確な比較結果を得られない。

（実施の形態のチョッパ型コンパレータ１の動作）
まず、第１のスイッチ１０をオフ、第２のスイッチ１６及び第３のスイッチ４２をオンして、基準電圧Ｖ_ｃを形成する。この際、第１のダミースイッチ２２及び第２のダミースイッチ３６は、第２のスイッチ１６及び第３のスイッチ４２とは反対の動作を行うが、短絡しているので導通している。

次に、第１のスイッチ１０をオン、第２のスイッチ１６及び第３のスイッチ４２をオフする。

この第２のスイッチ１６及び第３のスイッチ４２をオンからオフに切り替えた際、第２のスイッチ１６の寄生容量Ｃ_１及び寄生容量Ｃ_２に起因する第１のノイズ信号が第１のダミースイッチ２２に入力する。また、第３のスイッチ４２の寄生容量Ｃ_１１及び寄生容量Ｃ_１２に起因する第２のノイズ信号が第２のダミースイッチ３６に入力する。

第１のダミースイッチ２２に入力する第１のノイズ信号は、第１のダミースイッチ２２の寄生容量Ｃ_３〜寄生容量Ｃ_６に起因して発生する第１の信号が、この第１のノイズ信号とは反対の位相を持つので、第１のノイズ信号と第１の信号がほぼ打ち消しあい、コンデンサ２８に流れる余分な電荷の流れ込みを抑制する。

また、インバータ３０の寄生容量の影響が小さい場合、第２のダミースイッチ３６に入力する第２のノイズ信号は、第２のダミースイッチ３６の寄生容量Ｃ_７〜寄生容量Ｃ_１０に起因して発生する第２の信号が、この第２のノイズ信号とは反対の位相を持つので、第２のノイズ信号と第２の信号がほぼ打ち消しあい、コンデンサ２８に流れる余分な電荷の流れ込みを抑制する。なお、インバータ３０の寄生容量の影響が大きい場合、第２のダミースイッチ３６の第２の信号が、第２のノイズ信号を打ち消すのみならず、インバータ３０の寄生容量Ｃ_１３及び寄生容量Ｃ_１４に起因する第３のノイズ信号を打ち消すように、第２のダミースイッチ３６が構成される。

従って、第２のスイッチ１６の第１のノイズ信号、第３のスイッチ４２の第２のノイズ信号が、第１のダミースイッチ２２及び第２のダミースイッチ３６に起因する第１の信号及び第２の信号により打ち消されるので、オフセット電圧を低減させることが可能となり、高い精度で、設計された基準電圧Ｖ_ｃを形成することができる。

（実施の形態の効果）
本実施の形態に係るチョッパ型コンパレータ１は、第１のダミースイッチ２２及び第２のダミースイッチ３６を備えているので、第２のスイッチ１６及び第３のスイッチ４２の寄生容量に起因するオフセット電圧を低減することができる。

以上、本発明のいくつかの実施の形態を説明したが、これらの実施の形態は、一例に過ぎず、特許請求の範囲に係る発明を限定するものではない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、本発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更等を行うことができる。また、これら実施の形態の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない。さらに、これら実施の形態は、発明の範囲及び要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…チョッパ型コンパレータ
６…チョッパ型コンパレータ
１０…第１のスイッチ
１２…ＰＭＯＳ
１４…ＮＭＯＳ
１６…第２のスイッチ
１８…ＰＭＯＳ
２０…ＮＭＯＳ
２２…第１のダミースイッチ
２４…ＰＭＯＳ
２６…ＮＭＯＳ
２８…コンデンサ
３０…インバータ
３２…ＰＭＯＳ
３４…ＮＭＯＳ
３６…第２のダミースイッチ
３８…ＰＭＯＳ
４０…ＮＭＯＳ
４２…第３のスイッチ
４４…ＰＭＯＳ
４６…ＮＭＯＳ
６０…第１のスイッチ
６２…ＰＭＯＳ
６４…ＮＭＯＳ
６６…第２のスイッチ
６８…ＰＭＯＳ
７０…ＮＭＯＳ
７２…コンデンサ
７４…インバータ
７６…ＰＭＯＳ
７８…ＮＭＯＳ
８０…第３のスイッチ
８２…ＰＭＯＳ
８４…ＮＭＯＳ

Claims

一方端に第１の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のスイッチと、
一方端に第２の電圧が入力し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のスイッチと、
一方端が前記第１のスイッチの他方端と電気的に接続されるコンデンサと、
一方端が前記第２のスイッチの他方端と電気的に接続され、他方端が前記コンデンサの前記一方端と電気的に接続され、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第１のダミースイッチと、
一方端が前記コンデンサの他方端と電気的に接続し、他方端から第３の電圧を出力するインバータと、
一方端が前記インバータの前記一方端、及び前記コンデンサの前記他方端、と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第２のダミースイッチと、
一方端が前記第２のダミースイッチの他方端と電気的に接続し、他方端が前記インバータの前記他方端と電気的に接続し、Ｐ型トランジスタ及びＮ型トランジスタを含んで構成される第３のスイッチと、
を備えたチョッパ型コンパレータ。
前記第１のダミースイッチのソースとドレイン間、及び前記第２のダミースイッチのソースとドレイン間は、短絡している請求項１に記載のチョッパ型コンパレータ。
前記第１のダミースイッチの前記Ｐ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第２のスイッチの前記Ｐ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しく、
前記第１のダミースイッチの前記Ｎ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第２のスイッチの前記Ｎ型トランジスタのゲートとドレイン間の寄生容量にほぼ等しい請求項２に記載のチョッパ型コンパレータ。
前記第２のダミースイッチの前記Ｐ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第３のスイッチの前記Ｐ型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するＰ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しく、
前記第２のダミースイッチの前記Ｎ型トランジスタのゲートとソース間の寄生容量と、ゲートとドレイン間の寄生容量と、を加算した寄生容量は、前記第３のスイッチの前記Ｎ型トランジスタのゲートとドレイン間の寄生容量と、前記インバータを構成するＮ型トランジスタのゲートとソース間の寄生容量と、を加算した寄生容量にほぼ等しい請求項３に記載のチョッパ型コンパレータ。