ところで、この従来技術と略同等である図8のバッファ回路では、以下の回路構成を示している。図8で示される出力バッファ回路は、第1インバータ1と、CMOSトランスミッションゲート22を具備した貫通電流防止回路2と、第2インバータ3a及び第3インバータ3bを具備した第1プリバッファ3と、PMOSトランジスタ(以下「PMOS」という)41及びNMOSトランジスタ(以下「NMOS」という)42を具備した第1最終バッファ4からなり、出力端子9を備えている。また、入力信号Sinは、前記第1インバータ1に入力され、出力端子9の外部には、マイコンや基板等などの外部回路の寄生容量に値する負荷容量7が接続されている。そして、最終出力が供給される、例えば負荷容量7を駆動するために、第1最終バッファ4を構成するPMOS41とNMOS42は、ゲートのチャネル長とゲートのチャネル幅の比(W/L)の大きいトランジスタが使用されるのが一般的である。このため、前記各トランジスタのサイズ(ゲートのチャネル面積(ゲート面積))に伴うゲート・ドレイン間の寄生容量が大きく、また、貫通電流防止回路2によって前記各トランジスタの両方が、OFF状態になることで、前記各トランジスタの入力波形E,Fの信号変化により、その寄生容量と負荷容量7との間で充放電が発生する。したがって、最終出力の立ち上がり時及び立ち下がり時において、その寄生容量と負荷容量7の充放電による電源電位(VDD)以上(立ち下がり時)及び接地電位(VSS)以下(立ち上がり時)の波形歪みが存在する。
最終出力に波形歪みが存在する図8のバッファ回路の動作について、図2及び図3に基づいて説明する。入力信号Sinは、矩形波等の一定周期の電圧波形A(図2(a))を有する。この入力信号Sinは、第1インバータ1で反転されて貫通電流防止回路2に入力し、CMOSトランスミッションゲート22のトランジスタのオン抵抗によって、立ち上がり時間及び立ち下がり時間が異なった出力電圧波形C,D(図2(b),(c))で前記貫通電流防止回路2から反転出力され、第1プリバッファ3に入力する。
第1プリバッファ3においては、(立ち上がり時間及び立ち下がり時間が異なった出力電圧波形C,D(図2(b),(c))が入力される為、第1プリバッファ3のPMOS31a,NMOS32a,PMOS31b,NMOS32bのON、またはOFFするタイミングが異なる。また、第2インバータ3aの駆動能力は、第3インバータ3bの駆動能力よりも大きいので、第2インバータ3aの出力電圧波形Fの立ち上がり時間及び立ち下がり時間は、第3インバータ3bの出力電圧波形Eの立ち上がり時間及び立ち下がり時間よりも短くなっている(図3(a),(b))。このため、第1最終バッファ4のPMOS41とNMOS42の両方がともにON状態になることはない。
また、第1最終バッファ4においては、負荷容量7に対して良好な出力特性、換言すると駆動能力を得るため、PMOS41及びNMOS42のトランジスタサイズ(ゲート面積)は、第1インバータ1や第1プリバッファ3を構成するトランジスタのサイズ(ゲート面積)よりも大きく設定されている。このため、第1最終バッファ4におけるPMOS41及びNMOS42のゲート・ドレイン間容量値が大きく、その容量値及び負荷容量7に対して、第1最終バッファ4の入力波形に起因する電荷の充放電がされることで、VDD,VSSの各電源への逆流電流が発生し、第1最終バッファ4の出力波形Gに高調波成分である波形歪みが存在する(図3(c)破線囲み部分参照)。この高調波成分である波形歪みを有する第1最終バッファ4の出力波形Gは、出力端子9へ出力される。この第1最終バッファ4の出力波形Gに存在する波形歪みは、高調波成分として、スイッチングノイズの増大や、出力波形に生じるリンギング起因の誤作動を生じさせる。したがって、外部に接続される負荷容量7と、その負荷容量7を駆動させる第1最終バッファ4のゲート・ドレイン間容量における電荷の充放電に起因する最終出力信号の波形歪みが、外部回路に悪影響を与えるという不都合がある。
本発明は、この不都合を解消して、貫通電流を防止するとともに、最終出力信号における波形歪みを抑制した出力バッファ回路を提供することを目的とする。
前記目的を達成するために本発明の請求項1に係る出力バッファ回路は、貫通電流防止回路と、第1プリバッファと、第1最終バッファと、第2プリバッファと、第2最終バッファとを備え、第1入力信号は、前記貫通電流防止回路、前記第1プリバッファを経て前記第1プリバッファの第1出力信号によって制御される前記第1最終バッファから第2出力信号として出力され、第2入力信号は、前記第2プリバッファを経て前記第2プリバッファの第3出力信号によって前記第1出力信号よりも早いタイミングで制御される前記第2最終バッファから第4出力信号として出力され、前記第1入力信号と前記第2入力信号の入力端同士が接続され、前記第2出力信号と前記第4出力信号の出力端同士が接続された出力端から最終出力信号が出力される一方、前記第2最終バッファの駆動能力は前記第1最終バッファの駆動能力よりも小さく設定されてなるものである。
この構成によると、貫通電流防止回路を経た第1出力信号によって第1最終バッファの貫通電流が防止される。そして、第2最終バッファは、第1最終バッファよりも駆動能力が小さいので、貫通電流は軽微なものであり、悪影響を及ぼすことはない。また、各最終バッファの駆動能力の相違により、前記第2最終バッファは、前記第1最終バッファよりも駆動能力が小さく、前記貫通電流防止回路、第1プリバッファを経て前記第1プリバッファの第1出力信号によって制御される前記第1最終バッファから出力される第2出力信号よりも先に、前記第2プリバッファの第3出力信号によって前記第1出力信号よりも早いタイミングで制御される前記第2最終出力バッファから第4出力信号が出力される。これにより、第2最終出力バッファの寄生容量と負荷容量間の電荷の充放電に起因する最終出力信号の波形歪みの影響を抑制する。また、第4出力信号によって最終出力信号の立ち上がり及び立ち下がりの動作をすることで、最終出力信号に対する、貫通電流防止回路に起因する波形歪みを有する第2出力信号の影響も抑制する。
同じく前記目的を達成するために本発明の請求項2に係る出力バッファ回路は、請求項1の構成において、第1プリバッファは貫通電流防止回路の出力信号が各別に入力する一対のインバータからなり、第1最終バッファは前記各インバータの一方の出力信号が入力するPMOSトランジスタと前記各インバータの他方の出力信号が入力するNMOSトランジスタとからなって、互いのドレインを接続してなり、第2プリバッファは入力信号が各別に入力する一対のインバータからなり、第2最終バッファは前記各インバータの一方の出力信号が入力するPMOSトランジスタと前記各インバータの他方の出力信号が入力するNMOSトランジスタとからなって、互いのドレインを接続してなり、前記第1最終バッファと前記第2最終バッファのドレイン同士の接続点から最終出力信号を取り出す一方、前記第2最終バッファの各トランジスタのサイズは前記第1最終バッファの各トランジスタのサイズよりも小さく設定されてなるものである。
この構成によると、貫通電流防止回路を経た第1出力信号によって第1最終バッファの貫通電流が防止される。また、第2最終バッファの各トランジスタは、第1最終バッファの各トランジスタよりもサイズ(ゲート面積)が小さく、ゲート・ドレイン間容量が小さいので、第2最終出力バッファの寄生容量と負荷容量間の電荷の充放電に起因する最終出力信号の波形歪みの影響を抑制する。そして、貫通電流防止回路を経た第2出力信号よりも先に、各トランジスタのサイズ(ゲート面積)の小さい第2最終出力バッファからの第4出力信号によって最終出力信号の立ち上がり及び立ち下がりの動作をすることで、最終出力信号に対する、貫通電流防止回路に起因する波形歪みを有する第2出力信号の影響を抑制する。
本発明の出力バッファ回路によれば、貫通電流を防止できるとともに、最終出力信号における波形歪みを抑制することができるという効果を奏する。
以下、本発明の一実施形態を添付図面に基づいて説明する。図1に示すように、出力バッファ回路は、第1インバータ1と、貫通電流防止回路2と、第1プリバッファ3と、第1最終バッファ4と、第2プリバッファ5と、第2最終バッファ6とからなり、出力端子9を備えている。入力信号Sinは、前記第1インバータ1と、前記第2プリバッファ5に入力するよう構成している。また、出力端子9には第1最終バッファ4と第2最終バッファ6から出力信号が供給されて、最終出力信号Soutを外部に出力するよう構成している。そして、出力端子9の外部には、マイコンや基板等などの外部回路の寄生容量に値する負荷容量7が接続されている。入力信号Sinには、基準クロック発生源として用いられる水晶振動子や圧電素子等を用いた発振回路から出力される発振信号であってもよい。なお、図8に示す構成要素と同一の構成要素については同一の符号を付して説明する。
第1インバータ1は、PMOSトランジスタ(以下「PMOS」という。)11とNMOSトランジスタ(以下「NMOS」という。)12を、例えば3.3VのVDD電源と、例えば0VのVSS電源の間に接続するとともに、互いのゲート及びドレインを接続してなる。入力信号Sinは各ゲートの接続点に入力し、各ドレインの接続点から反転された信号が出力される。
貫通電流防止回路2は、VDD電源とVSS電源との間に、PMOS21とCMOSトランスミッションゲート22と抵抗23とNMOS24を接続してなり、前記PMOS21と前記NMOS24の各ゲートに、第1インバータ1の出力信号が入力する。そして、前記PMOS21のドレインと前記CMOSトランスミッションゲート22の接続点と、前記抵抗23と前記NMOS24のドレインの接続点から、それぞれ反転された出力信号が出力される。
第1プリバッファ3は、第2インバータ3aと第3インバータ3bからなる。これら各インバータ3a,3bは第1インバータ1と同一構成で、第2インバータ3aはPMOS31aとNMOS32aからなり、第3インバータ3bはPMOS31bとNMOS32bからからなる。そして、貫通電流防止回路2のPMOS21とCMOSトランスミッションゲート22の接続点からの出力は、前記第3インバータ3bに入力され、抵抗23とNMOS24の接続点からの出力は前記第2インバータ3aに入力されて、それぞれ反転されて出力される。また、前記第2インバータ3aと第3インバータ3bの駆動能力は、前記第2インバータ3aの方が大きく設定され、換言するとPMOS31a及びNMOS32aと、PMOS31b及びNMOS32baとの各トランジスタのゲートのチャネル長とゲートのチャネル幅の比(W/L)は前記PMOS31a及び前記NMOS32aの方が大きく設定されており、前記各インバータ3a,3bの閾値電圧は異なるものである。
第1最終バッファ4は、PMOS41とNMOS42をVDD電源とVSS電源の間に接続するとともに、互いのドレインを接続してなる。そして、第1プリバッファ3における第2インバータ3aの出力が前記PMOS41のゲートに入力し、第3インバータ3bの出力が前記NMOS42のゲートに入力して、互いのドレインの接続点から反転された出力信号が出力される。前記PMOS41とNMOS42の各トランジスタサイズ(ゲート面積)は、第1プリバッファ3のPMOS31aとNMOS32aの各トランジスタサイズ(ゲート面積)及びPMOS31bとNMOS32bの各トランジスタサイズ(ゲート面積)より大きく設定されている。換言すると、前記第1最終バッファ4の駆動能力は、前記第1プリバッファ3の駆動能力より大きく設定されている。また、前記第1最終バッファ4の各トランジスタのゲート・ドレイン間の寄生容量は、前記第1プリバッファ3の各トランジスタのゲート・ドレイン間の寄生容量より大きい。
第2プリバッファ5は、第4インバータ5aと第5インバータ5bからなる。これら各インバータ5a,5bは第1インバータ1と同一構成で、第4インバータ5aはPMOS51aとNMOS52aからなり、第5インバータ5bはPMOS51bとNMOS52bからなる。そして、入力信号Sinが前記第4インバータ5aと前記第5インバータ5bにそれぞれ入力され、反転されて出力される。
第2最終バッファ6は、PMOS61とNMOS62をVDD電源とVSS電源の間に接続するとともに、互いのドレインを接続してなる。そして、第2プリバッファ5の第4インバータ5aの出力が前記PMOS61のゲートに入力し、第5インバータ5bの出力が前記NMOS62のゲートに入力して、互いのドレインの接続点から反転された出力信号を出力端子9に出力する。また、前記PMOS61と前記NMOS62のドレイン同士の接続点は、第1最終バッファ4におけるPMOS41とNMOS42のドレイン同士の接続点と接続されている。前記PMOS61とNMOS62の各トランジスタサイズ(ゲート面積)は、前記第1最終バッファ4のPMOS41とNMOS42の各トランジスタサイズ(ゲート面積)より小さく設定されている。換言すると、前記第2最終バッファ6の駆動能力は、前記第1最終バッファ4の駆動能力よりも小さく設定されている。また、前記第2最終バッファ6の各トランジスタのゲート・ドレイン間の寄生容量は、前記第1最終バッファ4の各トランジスタのゲート・ドレイン間の寄生容量より小さい。
続いて、本実施形態図1の動作を説明する。入力信号Sinは、上述した図8の形態と比較する為、矩形波等の一定周期の同等の電圧波形A(図2(a))を有する。また、図1では、図8と一部構成及び接続が同じである第1インバータ1、貫通電流防止回路2、第1プリバッファ3、及び第1最終バッファ4を有しており、図1の信号波形C,D,E,Fは、図2(b),(c)、図3(a),(b)で示された波形と等しい。したがって、図8の動作説明で上述したように図1においても第1最終バッファ4のPMOS41とNMOS42の両方がON状態になることはない(図7参照)ため、第1最終バッファ4の貫通電流が防止される。
一方、入力信号Sinが入力する第2プリバッファ5の第4インバータ5a及び第5インバータ5bの出力波形I,Hは、図4(a),(b)に示すように、第1プリバッファ3の第2インバータ3a及び第3インバータ3bの出力波形F,Eよりも、時間的には先に立ち上がり、先に立ち下がる波形である。このため、出力端子9への最終出力の電圧波形の立ち上がり及び立ち下がりのタイミングとしては、第1最終バッファ4の出力ではなく、第2プリバッファ5と第2最終バッファ6が寄与することになる。そして、そのタイミング後は、第1最終バッファ4の出力も最終出力の電圧波形に寄与することになる。
ここで、第2最終バッファ6の出力について、第1最終バッファ4の出力と比較して詳細に説明する。図5(a)に示す、第2最終バッファ6の出力波形Jの立ち上がり時の時間1では、第1最終バッファ4のPMOS41はOFF、NMOS42はON、第2最終バッファ6のPMOS61はOFF、NMOS62はONの状態にある(図7参照)。そして、第1最終バッファ4より先に、第2最終バッファ6の各ゲート電圧が降下する(図5(a)E,F,H,I参照)ことにより、前記PMOS61及び前記NMOS62の各ゲート・ドレイン間容量のゲート側の電荷が減少して、それに伴うドレイン側の電荷が増加することで、これらのドレイン側に接続された負荷容量7の電荷も減少する。しかし、前記PMOS61及び前記NMOS62は、前記PMOS41及び前記NMOS42よりトランジスタサイズ(ゲート面積)が小さいので、各ゲート・ドレイン間容量が小さく、保持される電荷が少ないため、前記各ゲート・ドレイン間容量のゲート側の電荷が減少されにくく、それにともない前記負荷容量7の電荷も減少されにくいものである。
従来技術と略同等である図8の第1最終バッファ4の出力波形Gの立ち上がり時は、図8の第1最終バッファ4の各トランジスタのゲート・ドレイン間容量による負荷容量7の電荷の減少にともない、VSS電源から図8のNMOS42へ逆流電流が生じることで、図6(a)の出力波形Gに示すようにVSS以下の波形歪みが生じる。一方、図1の第2最終バッファ6の出力波形Jの立ち上がり時は、上述したように、その立ち上がりのタイミングに寄与する図1の第2最終バッファ6における各トランジスタのゲート・ドレイン間容量が、図8の第1最終バッファ4より小さく、そのゲート・ドレイン間容量にともなう負荷容量7の電荷の減少もされにくい。したがってVSS電源から図1のNMOS62へ逆流電流が生じにくい。図6(a)に示すように、立ち上がり時における、本発明の図1の形態における第2最終出力バッファ6の出力波形Jの歪みは、従来技術と略同等である図8の形態における第1最終出力バッファ4の出力波形Gの歪みと比べると無視できるものである。このように、第2最終バッファ6の出力電圧の立ち上がり時の波形Jは、歪みが抑制されてほとんどないものとなる。
また、図5(a)に示すように、出力波形Jの立ち上がりのタイミングに寄与する第2最終バッファ6の駆動能力が第1最終バッファ4より小さいことで、第4インバータ5aと第5インバータ5bの各出力電圧波形I,Hの立ち下がりは、第2インバータ3aと第3インバータ3bの各出力電圧波形F,Eの立ち下がりよりも緩やかであり、高調波成分が抑制された状態となっている。また、第2最終バッファ6のPMOS61,NMOS62がOFFする時間2(図7参照)において、第1最終バッファ4のNMOS42はONしているため、前記PMOS61,前記NMOS62の各ゲート・ドレイン間容量のドレイン側の電荷が増加されにくく、負荷容量7の電荷の減少もされにくい。したがって、VSS電源から前記NMOS62への逆流電流が起因するVSS以下の波形歪みが緩和される。時間3においては、前記NMOS62はOFFで前記PMOS61がONされる(図7参照)ことで、VDD電源から電荷を負荷容量7に放電できるため、第2最終バッファ6の出力波形Jに歪みがほとんど生じることなく立ち上がる。
時間4においては、駆動能力の大きいPMOS41がON、NMOS42がOFFされることにより、VDD電源から負荷容量7により多くの電荷を放電できるため、出力電圧波形Jの立ち上がり時間は早くなる(図5(a)参照)。なお、図1の第1最終バッファ4のNMOS42で生じる逆流電流起因のVSS以下の波形歪みは、図1の第2最終バッファ6のPMOS61が、前記第1最終バッファ4のPMOS41よりも先にONされており、VDD電源から負荷容量7に電荷を放電することで逆流電流を生じさせる負荷容量7の電荷の減少を補償するため、第2最終バッファ6の出力電圧波形J及び最終出力電圧波形には影響を及ぼさない。
次に、出力電圧波形Jの立ち下がり時について説明する。図5(b)及び図7に示すように、時間5においては、第1最終バッファ4のPMOS41はON、NMOS42はOFFで、第2最終バッファ6のPMOS61はON、NMOS62はOFFの状態にある。そして、前記PMOS61とNMOS62の各ゲート電圧の上昇により(図5(b)I,H参照)、前記PMOS61及び前記NMOS62の各ゲート・ドレイン間容量のゲート側の電荷が増加して、それに伴うドレイン側の電荷が減少することで、これらのドレイン側に接続された負荷容量7の電荷も増加する。しかし、前記PMOS61及び前記NMOS62は、前記PMOS41及び前記NMOS42よりトランジスタサイズ(ゲート面積)が小さいので、各ゲート・ドレイン間容量が小さく、保持される電荷が少ないため、前記各ゲート・ドレイン間容量のゲート側の電荷が増加されにくく、それにともない前記負荷容量7の電荷も増加されにくいものである。
従来技術と略同等である図8の第1最終バッファ4の出力波形Gの立ち下がり時は、図8の第1最終バッファ4の各トランジスタのゲート・ドレイン間容量による負荷容量7の電荷の増加にともない、図8のPMOS41からVDD電源へ逆流電流が生じることで、図6(b)の出力波形Gに示すようにVDD以上の波形歪みが生じる。一方、図1の第2最終バッファ6の出力波形Jの立ち下がり時は、上述したように、その立ち下がりのタイミングに寄与する図1の第2最終バッファ6における各トランジスタのゲート・ドレイン間容量が、図8の第1最終バッファ4より小さく、そのゲート・ドレイン間容量にともなう負荷容量7の電荷の増加もされにくい。したがって図1のPMOS61からVDD電源へ逆流電流が生じにくい。図6(b)に示すように、立ち下がり時における、本発明の図1の形態における第2最終出力バッファ6の出力波形Jの歪みは、従来技術と略同等である図8の形態における第1最終出力バッファ4の出力波形Gの歪みと比べると無視できるものである。このように、第2最終バッファ6の出力電圧の立ち下がり時の波形Jは、歪みが抑制されてほとんどないものとなる。
また、図5(b)に示すように、出力波形Jの立ち下がりのタイミングに寄与する第2最終バッファ6の駆動能力が第1最終バッファ4より小さいことで、第4インバータ5aと第5インバータ5bの各出力電圧波形I,Hの立ち上がりは、第2インバータ3aと第3インバータ3bの各出力電圧波形F,Eの立ち上がりよりも緩やかであり、高調波成分が抑制された状態となっている。また、時間6においては、第2最終バッファ6のNMOS62がONされる(図7参照)ことで、負荷容量7からの電荷をVSS電源に放電できるため、第2最終バッファ6の出力波形Jに歪みがほとんど生じることなく立ち下がる。
時間9においては、駆動能力の大きい第1最終バッファ4のPMOS41がOFF、NMOS42がOFFからONされることにより、負荷容量7からVSS電源により多くの電荷を放電できるため、出力電圧波形Jの立ち下がり時間は早くなる(図5(b)参照)。なお、図1の第1最終バッファ4のPMOS41で生じる逆流電流起因のVDD以上の波形歪みは、図1の第2最終バッファ6のNMOS62が、第1最終バッファ4のNMOS42よりも先にONされており、負荷容量7からVSS電源に電荷を放電することで逆流電流を生じさせる負荷容量7の電荷の増加を補償するため、第2最終バッファ6の出力電圧波形J及び最終出力電圧波形には影響を及ぼさない。
なお、時間6、7においては、第2最終バッファ6のPMOS61及びNMOS62がともにON状態のため、前記第2最終バッファ6に貫通電流が流れるが、これらPMOS61及びNMOS62は、第1最終バッファ4のPMOS41及びNMOS42と比べるとトランジスタのゲートのチャネル長とゲートのチャネル幅の比(W/L)が小さいものである。したがって、時間6、7において、第2最終バッファ6に流れる貫通電流は軽微なものであり、悪影響を及ぼすことはない。また、第2最終バッファ6に流れる貫通電流は、第2プリバッファ5における第4インバータ5a及び第5インバータ5bの各トランジスタのゲートのチャネル長とゲートのチャネル幅の比(W/L)を変更し、閾値電圧を変更することで、第2最終バッファ6のPMOS61及びNMOS62の少なくとも一方にOFF期間を生成することにより、抑制することが可能となる。
なお、本発明は上述した実施形態に限定されるものではなく、例えば、貫通電流防止回路2は、CMOSトランスミッションゲート22を用いたものに限らない。また、第1インバータ1は、貫通電流防止回路2の構成によっては設ける必要がない。