CN113129988A - 包括熔丝锁存器的半导体器件 - Google Patents

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Abstract

包括熔丝锁存器的半导体器件。公开了一种半导体器件的熔丝锁存器。该半导体器件的熔丝锁存器包括多个PMOS晶体管和多个NMOS晶体管。该熔丝锁存器包括被配置为锁存熔丝单元数据的多个PMOS晶体管和多个NMOS晶体管。在熔丝锁存器中，多个PMOS晶体管和多个NMOS晶体管在第二方向上在每个有源区中以两条线的形状布置。

Description

包括熔丝锁存器的半导体器件
技术领域
本公开的实施方式总体上涉及半导体器件，并且更具体地，涉及包括熔丝锁存器的半导体器件。
背景技术
随着高性能电子系统(例如，个人计算机(PC)或电子通信系统)的快速发展，已经开发出用作安装到电子系统的存储器的半导体器件，以实现具有更高速度和更高集成度的产品。
为了实现具有更高集成度的半导体器件，重要的是用于在有限区域内有效地布置存储器单元区域的存储器单元的功能。然而，相比于与有效地布置存储器单元区域的存储器单元有关的功能，更重要的是与有效地布置操作存储器单元所需的外围电路区域(以下称为外围区域)有关的另一功能。
用于修复存储器单元的许多熔丝相关电路已广泛用于半导体器件中。因此，有效地布置这种熔丝相关电路以获得半导体器件的区域增益的技术也很重要。
发明内容
根据所公开技术的一个实施方式，半导体器件的熔丝锁存器可以包括第一NMOS晶体管和第二NMOS晶体管，其各自被配置为通过第一NMOS晶体管和第二NMOS晶体管的栅极端子接收第一控制信号，并响应于第一控制信号而发送熔丝单元数据；第一反相器，其包括串联联接在电源电压和接地电压之间的第一PMOS晶体管和第三NMOS晶体管，其中，第一反相器的输入节点联接至第二NMOS晶体管，并且第一反相器的输出节点联接至第一NMOS晶体管；第二反相器，其包括串联联接在电源电压和接地电压之间的第二PMOS晶体管和第四NMOS晶体管，使得第二反相器的输入节点联接至第一反相器的输出节点，并且第二反相器的输出节点联接至第一反相器的输入节点；第五NMOS晶体管，其栅极端子联接至第一反相器的输入节点和第二反相器的输出节点，并且其第一端子联接至数据输出端子；以及第六NMOS晶体管，其被配置为通过第六NMOS晶体管的栅极端子接收第二控制信号，并且被配置为响应于第二控制信号而选择性地将接地电压联接至第五NMOS晶体管的第二端子。第一NMOS晶体管和第二NMOS晶体管可以形成在第一有源区中，第一PMOS晶体管和第二PMOS晶体管可以形成于在第一方向上位于第一有源区的一侧的第二有源区中，第三NMOS晶体管和第四NMOS晶体管可以形成于在第一方向上位于第二有源区的一侧的第三有源区中，并且第五NMOS晶体管和第六NMOS晶体管可以形成于在第一方向上位于第三有源区的一侧的第四有源区中。第一PMOS晶体管和第二PMOS晶体管可以形成在第一有源区中，第一NMOS晶体管和第二NMOS晶体管可以形成于在第一方向上位于第一有源区的一侧的第二有源区中，第三NMOS晶体管和第四NMOS晶体管可以形成于在第一方向上位于第二有源区的一侧的第三有源区中，并且第五NMOS晶体管和第六NMOS晶体管可以形成于在第一方向上位于第三有源区的一侧的第四有源区中。
根据所公开技术的另一实施方式，半导体器件的熔丝锁存器可以包括被配置为锁存熔丝单元数据的多个PMOS晶体管和多个NMOS晶体管。熔丝锁存器包括多个PMOS晶体管和多个NMOS晶体管，与有源区交叠的多个PMOS晶体管和多个NMOS晶体管可以在第二方向上在每个有源区中以两条线的形状布置。
根据所公开的技术的另一实施方式，半导体器件的熔丝锁存器可以包括：数据传输电路，其被配置为向第一节点和第二节点发送数据；锁存电路，其被配置为锁存通过第一节点和第二节点从数据传输电路接收的数据；以及数据输出电路，其被配置为响应于第二控制信号而输出由锁存电路锁存的数据，其中，数据传输电路、锁存电路和数据输出电路中所包含的晶体管分别形成在第一有源区至第四有源区中，并且第一有源区至第四有源区在第一方向上以N-P-N-N结构依次布置。
根据所公开技术的另一实施方式，半导体器件的熔丝锁存器可以包括第一NMOS晶体管和第二NMOS晶体管，其各自被配置为通过该第一NMOS晶体管和该第二NMOS晶体管的栅极端子接收第一控制信号，并响应于第一控制信号而发送熔丝单元数据；第一反相器，其包括串联联接在电源电压和接地电压之间的第一PMOS晶体管和第三NMOS晶体管，其中，第一反相器的输入节点联接至第二NMOS晶体管并且第一反相器的输出节点联接至第一NMOS晶体管；第二反相器，其包括串联联接在电源电压和接地电压之间的第二PMOS晶体管和第四NMOS晶体管，使得第二反相器的输入节点联接至第一反相器的输出节点并且第二反相器的输出节点联接第一反相器的输入节点；第五NMOS晶体管，其栅极端子联接至第一反相器的输入节点和第二反相器的输出节点，并且其第一端子联接至数据输出端子；以及第六NMOS晶体管，其被配置为通过第六NMOS晶体管的栅极端子接收第二控制信号，并且被配置为响应于第二控制信号而选择性地将接地电压联接至第五NMOS晶体管的第二端子，其中，第一PMOS晶体管和第二PMOS晶体管形成在第一有源区中，第一NMOS晶体管和第二NMOS晶体管形成于在第一方向上位于第一有源区的一侧的第二有源区中，第三NMOS晶体管和第四NMOS晶体管形成于在第一方向上位于第二有源区的一侧的第三有源区中，并且第五NMOS晶体管和第六NMOS晶体管形成于在第一方向上位于第三有源区的一侧的第四有源区中。
附图说明
参照结合附图考虑的以下详细描述，所公开技术的上述和其它特征以及有益方面将容易地变得显而易见。
图1是例示了基于所公开技术的一些实现的半导体器件的熔丝锁存器的电路结构的示例的电路图。
图2是例示了基于所公开技术的一些实现的图1所示的熔丝锁存器中包含的组成元件的实际布置的示例的布局图。
图3是例示了基于所公开技术的一些实现的当单位熔丝锁存器以阵列形状布置时单位熔丝锁存器的有源区的布置结构的示例的示意图。
图4是例示了基于所公开技术的一些实现的图1所示的熔丝锁存器中包含的组成元件的实际布置的示例的示意图。
具体实施方式
该文献可以提供半导体器件的熔丝锁存器的实现和示例，其基本上解决了由于相关技术的局限性和缺点而引起的一个或更多个问题。所公开技术的一些实现提出了具有改进结构的熔丝锁存器，以增加半导体器件的区域增益。认识到上述问题，所公开技术可以提供能够通过改进熔丝锁存器的结构来增加半导体器件的区域增益的半导体器件的熔丝锁存器的各种实现。
所公开技术的各种实施方式可以涉及具有改进的结构以便增加半导体器件的区域增益的熔丝锁存器。
现在将详细参照本公开的实施方式，在附图中示出了本公开的实施方式的示例。由于例如制造技术和/或容差而导致的示例形状的变化是可预期的。因此，实施方式不应被解释为限于这里例示的区域的特定形状，而是可以包括例如由制造引起的形状偏差。在附图中，为了清楚起见，可能夸大了层和区域的长度和尺寸。尽可能地，在整个附图中使用相同的附图标记指代相同或相似的部分。
与本公开的实施方式相关联，仅出于示例性目的公开了特定的结构和功能描述。实施方式表示有限数量的可能实施方式。在不脱离本公开的范围或精神的情况下，可以以各种方式来实现本公开的实施方式。
在描述本公开时，术语“第一”和“第二”可以用于彼此描述多个组件，但是组件在数量或顺序上不受术语的限制。这些术语可以用来将一个组件与另一组件区分开。例如，在不脱离本公开的范围的情况下，第一组件可以被称为第二组件，并且第二组件可以称为第一组件。
本申请中使用的术语仅用于描述特定实施方式，并非旨在限制本公开。除非另有明确说明，否则单数表达可以包括复数表达。
除非另有定义，否则本文所使用的包括技术术语或科学术语在内的所有术语具有与本领域技术人员所理解的含义相同的含义。在通用字典中定义的术语可以被分析以具有与相关领域的上下文相同的含义，并且除非在本申请中明确定义，否则不应将其分析为具有理想含义或过于形式的含义。本公开中使用的术语仅出于描述特定实施方式的目的，并非旨在限制本公开。
逻辑“高”电平和逻辑“低”电平可以用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以与具有逻辑“低”电平的信号区分开。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在实施方式中，逻辑“高”电平可以被设置为比逻辑“低”电平的电压电平高的电压电平。此外，根据实施方式，信号的逻辑电平可以设置为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的某个信号可以被设置为在另一实施方式中具有逻辑“低”电平。
图1是例示了基于所公开技术的一些实现的半导体器件的熔丝锁存器的电路结构的示例的电路图。
半导体器件可以通过测试从整个存储器单元阵列当中检测出故障存储器单元(即，故障单元)。在这种情况下，以下将用于访问故障单元的一个或更多个地址称为修复信息。修复信息可以以熔丝组为单位(即，以熔丝组为基础)存储在熔丝阵列(未示出)中。熔丝锁存器可以在半导体器件的启动过程期间读出预先存储在熔丝阵列中的修复信息，使得熔丝锁存器可以存储所读取的修复信息。
参照图1，熔丝锁存器1可以包括数据传输电路10、锁存电路20和数据输出电路30。
数据传输电路10可以响应于控制信号(CON1)而向锁存电路20发送熔丝单元数据FD1和FD2(即，数据)。在这种情况下，熔丝单元数据FD1可以与熔丝单元数据FD2具有相反的值。例如，如果熔丝单元数据FD1具有高电平相位(H)，则熔丝单元数据FD2可以转变为低电平相位(L)。在实施方式中，如果熔丝单元数据FD1具有低电平(L)，则熔丝单元数据FD2可以是高电平(H)。数据传输电路10可以包括传输用NMOS晶体管N1和N2。
NMOS晶体管N1可以包括栅极端子、第一端子和第二端子。在这种情况下，栅极端子可以接收控制信号(CON1)，第一端子可以通过连接至熔丝单元(未示出)的第一输出端子来接收熔丝单元数据FD1，并且第二端子可以通过节点(A)联接至锁存电路20。NMOS晶体管N2可以包括栅极端子、第一端子和第二端子。在这种情况下，栅极端子可以接收控制信号(CON1)，第一端子可以通过连接至熔丝单元(未示出)的第二输出端子来接收熔丝单元数据FD2，并且第二端子可以通过节点(B)联接至锁存电路20。
如果控制信号(CON1)处于高电平，则NMOS晶体管N1和N2可以导通。结果，熔丝单元数据FD1可以被发送至节点(A)，并且熔丝单元数据FD2可以被发送至节点(B)。
锁存电路20可以锁存通过数据传输电路10接收的熔丝单元数据FD1和FD2。锁存电路20可以包括反相器INV1和INV2，反相器INV1和INV2的输入/输出(I/O)端子被联接以彼此反馈。
反相器INV1可以包括串联联接在接地电压(VSS)端子和电源电压(VDD)端子之间的PMOS晶体管P1和NMOS晶体管N3。PMOS晶体管P1的栅极端子和NMOS晶体管N3的栅极端子可以通过节点(B)共同联接至NMOS晶体管N2的第二端子。PMOS晶体管P1的第一端子可以联接至电源电压(VDD)端子，并且PMOS晶体管P1的第二端子可以联接至NMOS晶体管N3的第二端子。NMOS晶体管N3的第一端子可以联接至接地电压(VSS)端子，并且NMOS晶体管N3的第二端子可以联接至PMOS晶体管P1的第二端子。
也就是说，PMOS晶体管P1的第二端子和NMOS晶体管N3的第二端子共同联接至的一个节点可以用作反相器INV1的输入节点(即，节点A)，使得输入节点(节点A)可以联接至NMOS晶体管N1的第二端子。PMOS晶体管P1和NMOS晶体管N3的共同联接的栅极端子可以用作输出节点(节点B)，使得PMOS晶体管P1和NMOS晶体管N3的共同联接的栅极端子联接至NMOS晶体管N2的第二端子。
反相器INV2可以包括串联联接在接地电压(VSS)端子和电源电压(VDD)端子之间的PMOS晶体管P2和NMOS晶体管N4。PMOS晶体管P2和NMOS晶体管N4的栅极端子可以通过节点(A)共同联接至NMOS晶体管N1的第二端子。PMOS晶体管P2的第一端子可以联接至电源电压(VDD)端子，并且PMOS晶体管P2的第二端子可以联接至NMOS晶体管N4的第二端子。NMOS晶体管N4的第一端子可以联接至接地电压(VSS)端子，并且NMOS晶体管N4的第二端子可以联接至PMOS晶体管P2的第二端子。
也就是说，PMOS晶体管P2的第二端子和NMOS晶体管N4的第二端子共同联接至的一个节点可以用作反相器INV2的输入节点(节点B)，使得输入节点(节点B)可以联接至NMOS晶体管N2的第二端子。PMOS晶体管P2和NMOS晶体管N4的共同联接的栅极端子可以用作输出节点(节点A)，使得PMOS晶体管P2和NMOS晶体管N4的共同联接的栅极端子联接至NMOS晶体管N1的第二端子。
如果节点A处于高电平，则反相器INV2的NMOS晶体管N4可以导通。结果，节点B可以转变为逻辑低电平，使得PMOS晶体管P1可以导通。如果PMOS晶体管P1导通，则节点A可以保持在高电平，使得锁存电路20可以锁存高电平数据。
相反，如果节点A处于低电平，则反相器INV2的PMOS晶体管P2可以导通。结果，节点B可以转变为逻辑高电平，使得NMOS晶体管N3可以导通。如果NMOS晶体管N3导通，则节点A可以保持在低电平，使得锁存电路20可以锁存低电平数据。
数据输出电路30可以响应于控制信号(CON2)而输出由锁存电路20锁存的数据。数据输出电路可以包括串联联接在数据输出端子(OUT)和接地电压(VSS)端子之间的NMOS晶体管N5和N6。
NMOS晶体管N5可以包括联接至节点B的栅极端子、联接至数据输出端子(OUT)的第一端子以及联接至NMOS晶体管N6的第二端子。NMOS晶体管N6可以包括接收控制信号(CON2)的栅极端子、联接至接地电压(VSS)端子的第一端子以及与NMOS晶体管N5的第二端子联接的第二端子。
如果控制信号(CON2)处于高电平，则NMOS晶体管N6可以导通。如果节点B转变为高电平，则NMOS晶体管N5导通，使得锁存的低电平数据被发送到输出端子(OUT)。
图2是例示了基于所公开技术的一些实现的图1所示的熔丝锁存器1中包含的组成元件的实际布置的示例的布局图。
为了便于描述，将指示图1所示的PMOS晶体管P1和P2以及NMOS晶体管N1至N6的附图标记写在图2中所示的相应晶体管的栅极端子处。
参照图2，数据传输电路10的NMOS晶体管N1和N2中的每一个可以形成在N型有源区(N_ACT1)中。可以针对NMOS晶体管N1和N2中的每一个隔离N型有源区(N_ACT1)。在实施方式中，NMOS晶体管N1的与N型有源区(N_ACT1)的第一部分交叠的部分与NMOS晶体管N2的与N型有源区(N_ACT1)的第二部分交叠的部分隔离。在实施方式中，N型有源区(N_ACT1)与P型有源区(P_ACT)、N型有源区(N_ACT2)和N型有源区(N_ACT3)隔离，使得NMOS晶体管N1、N2与PMOS晶体管P1和P2、NMOS晶体管N3、N4、N5和N6隔离。
锁存电路20的PMOS晶体管P1和P2中的每一个可以形成在P型有源区(P_ACT)中。可以针对PMOS晶体管P1和P2中的每一个隔离P型有源区(P_ACT)。在实施方式中，PMOS晶体管P1的与P型有源区(P_ACT)的第一部分交叠的部分与PMOS晶体管P2的与P型有源区(P_ACT)的第二部分交叠的部分隔离。也就是说，包含于反相器INV1中的PMOS晶体管P1和包含于反相器INV2中的PMOS晶体管P2可以形成在各自的P型有源区中。在垂直于第一方向(例如，Y轴方向)的第二方向(例如，X轴方向)上，由P型有源区(P_ACT)的布置形成的总长度可以与N型有源区(N_ACT1)的长度相同。在实施方式中，在垂直于第一方向(例如，Y轴方向)的第二方向(例如，X轴方向)上，由P型有源区(P_ACT)的布置形成的总长度可以与N型有源区(N_ACT1)的长度基本相同。
锁存电路20的NMOS晶体管N3和N4可以形成在另一N型有源区(N_ACT2)中。可以针对NMOS晶体管N3和N4中的每一个隔离N型有源区(N_ACT2)。在实施方式中，NMOS晶体管N3的与N型有源区(N_ACT2)的第一部分交叠的部分与NMOS晶体管N4的与N型有源区(N_ACT2)的第二部分交叠的部分隔离。分别包含于不同的反相器INV1和INV2中的NMOS晶体管N3和N4可以形成在各自的N型有源区(N_ACT2)中。
数据输出电路30中包含的NMOS晶体管N5和N6可以形成在另一个N型有源区(N_ACT3)中。NMOS晶体管N5的栅极端子可以共同地联接至NMOS晶体管N3的栅极端子。可以针对NMOS晶体管N5和N6中的每一个隔离N型有源区(N_ACT3)。在实施方式中，NMOS晶体管N5的与N型有源区(N_ACT3)的第一部分交叠的部分与NMOS晶体管N6的与N型有源区(N_ACT3)的第二部分交叠的部分隔离。在垂直于第一方向(即，Y轴方向)的第二方向(即，X轴方向)上，通过N型有源区(N_ACT3)的布置形成的总长度可以与N型有源区N_ACT1和N_ACT2中的每一个的长度相同。在实施方式中，在垂直于第一方向(即，Y轴方向)的第二方向(即，X轴方向)上，通过N型有源区(N_ACT3)的布置形成的总长度可以与N型有源区N_ACT1和N_ACT2中的每一个的长度基本相同。
在这种情况下，N型有源区(N_ACT1)可以在第一方向(即，Y轴方向)上位于P型有源区(P_ACT)的一侧。N型有源区(N_ACT2)可以在第一方向(即，Y轴方向)上位于P型有源区(P_ACT)的另一侧(即，与N型有源区N_ACT1相对的侧)。N型有源区(N_ACT3)可以在第一方向(即，Y轴方向)上位于N型有源区(N_ACT2)的一侧。
换句话说，在每个熔丝锁存器(即，单位熔丝锁存器)1中，NMOS晶体管N1至N6可以形成在三个N型有源区N_ACT1、N_ACT2和N_ACT3中。PMOS晶体管P1和P2可以形成在单个P型有源区(P_ACT)中。
以一级形成的N型有源区(N_ACT1)可以位于P型有源区(P_ACT)的一侧。以两级形成的N型有源区N_ACT2和N_ACT3可以位于P型有源区(P_ACT)的另一侧。因此，有源区N_ACT1、P_ACT、N_ACT2和N_ACT3可以作为整体以N-P-N-N结构依次布置。
例如，以一级形成的N型有源区(N_ACT1)可以位于P型有源区(P_ACT)的一侧(在Y轴方向上)。以两级形成的N型有源区N_ACT2和N_ACT3可以位于P型有源区(P_ACT)的另一侧(在Y轴方向上)。
所公开技术的实施方式已经公开了例如有源区N_ACT1、P_ACT、N_ACT2和N_ACT3作为整体在第一方向(Y轴方向)上以N-P-N-N结构布置。然而，所公开技术的范围或精神不限于此，并且有源区P_ACT、N_ACT1、N_ACT2和N_ACT3也可以作为整体在第一方向(Y轴方向)上以P-N-N-N或N-N-N-P结构布置。
在N型有源区(N_ACT1)中，NMOS晶体管N1和N2的被配置为分别接收熔丝单元数据FD1和FD2的第一端子可以位于N型有源区(N_ACT1)的两端。通过上述结构，在熔丝锁存器1以阵列形状布置的情况下，彼此相邻的熔丝锁存器可以共享分别接收熔丝单元数据FD1和FD2的输入端子(与信号传输线相关)。在实施方式中，提供熔丝单元数据FD1和FD2的线可以如图2所示的位于N型有源区(N_ACT1)的两端。
另外，用于提供电源电压(VDD)和接地电压(VSS)的电源线可以设置在每个熔丝锁存器1的两侧。通过上述结构，在熔丝锁存器1以阵列形状设置的情况下，相邻熔丝锁存器可以共享相应的电源线。在实施方式中，如图2所示，线向N型有源区(N_ACT3)的一端提供接地电压VSS。在实施方式中，如图2所示，电源线设置在N型有源区(N_ACT2)的两端以提供接地电压。在实施方式中，如图2所示，电源线设置在P型有源区(P_ACT)的两端以提供电源电压。
在图2中，熔丝数据FD1和FD2的传输线、控制信号CON1和CON2的传输线和传输电源电压VDD和VSS所需的其它传输线可以由以M0层表示的金属线形成。线(L)可以通过接触件(CONT)联接至栅极端子(G)或有源区P_ACT、N_ACT1、N_ACT2和N_ACT3。
根据所公开技术的实施方式，两个NMOS晶体管N1和N2可以在第二方向(即，X轴方向)上设置在N型有源区N_ACT1上方。根据所公开技术的实施方式，两个PMOS晶体管P1和P2可以在第二方向(即，X轴方向)上设置在P型有源区(P_ACT)上方。在P型有源区(P_ACT)中，PMOS晶体管P1和P2的第一端子可以位于P型有源区(P_ACT)的两端。根据所公开技术的实施方式，两个NMOS晶体管N3和N4可以在第二方向(即，X轴方向)上设置在N型有源区N_ACT2上方。在N型有源区(N_ACT2)中，NMOS晶体管N3和N4的第一端子可以位于N型有源区(N_ACT2)的两端。根据所公开技术的实施方式，两个NMOS晶体管N5和N6可以在第二方向(即，X轴方向)上设置在N型有源区(N_ACT3)上方。在N型有源区(N_ACT3)中，NMOS晶体管N5和N6的第一端子可以位于N型有源区(N_ACT3)的两端。
因此，NMOS晶体管的与有源区交叠的部分按照可沿第二方向(即，X轴方向)设置在一个有源区中的两条线的形状来布置，并且PMOS晶体管的与有源区交叠的部分按照可沿第二方向(即，X轴方向)设置在另一有源区中的两条线的形状来布置，从而能够极大地减小第二方向(即，X轴方向)的宽度。
图3是例示了基于所公开技术的一些实现的当单位熔丝锁存器以阵列形状布置时单位熔丝锁存器的有源区的布置结构的示例的示意图。
参照图3，每个单位熔丝锁存器1可以包括在第一方向(即，Y轴方向)上以N→P→N→N的次序依次布置的N型有源区(N_ACT1)、P型有源区(P_ACT)、N型有源区(N_ACT2)和N型有源区(N_ACT3)。
熔丝锁存器阵列可以包括在第二方向(即，X轴方向)上布置成一排的多个单位熔丝锁存器1。
如上所述，由于每个单位熔丝锁存器1的有源区以N-P-N-N结构布置，因此能够减小或缩短单位熔丝锁存器1的宽度(W1)。例如，如果以阵列形状形成的单位熔丝锁存器1布置成一排，则能够极大地减小或缩短熔丝锁存器阵列的宽度(W2)。
图4是例示了基于所公开技术的一些实现的图1所示的熔丝锁存器1中包含的组成元件的实际布置的示例的示意图。
为了便于描述，将指示图1中所示的PMOS晶体管P1和P2以及NMOS晶体管N1至N6的附图标记写在图4中所示的相应晶体管的栅极端子处。
在图4中，为了便于描述，这里将省略与图2中相同的组成元件和相同的布局结构，并且为了便于描述和更好地理解所公开的技术，在下文中，将围绕与图2的特征不同的一些特征来描述图4的示意图。
从图4可以看出，包含在锁存电路20中的PMOS晶体管P1和P2可以形成在各自的P型有源区(P_ACT)中。包含在数据传输电路10中的NMOS晶体管N1和N2可以形成在各自的N型有源区(N_ACT1)中。
另外，包含在锁存电路20中的NMOS晶体管N3和N4可以形成在各自的N型有源区(N_ACT2)中。包含在数据输出电路30中的NMOS晶体管N5和N6可以形成在各自的N型有源区(N_ACT3)中。
在这种情况下，P型有源区(P_ACT)可以在第一方向(即，Y轴方向)上设置在N型有源区(N_ACT1)的一侧。N型有源区(N_ACT2)可以在第一方向(即，Y-轴方向)上设置在N型有源区(N_ACT1)的另一侧(即，与P型有源区P_ACT相对的侧)。N型有源区(N_ACT3)可以在第一方向(即，Y轴方向)上设置在N型有源区(N_ACT2)的一侧。一条或更多条虚设线(DL)可以在第一方向(即，Y轴方向)上与N型有源区(N_ACT3)相邻地(即，与N型有源区(N_ACT1)相对的侧)附加设置。
换句话说，在每个熔丝锁存器(即，单位熔丝锁存器)1中，NMOS晶体管N1至N6可以形成在三个N型有源区N_ACT1、N_ACT2和N_ACT3中。PMOS晶体管P1和P2可以形成在单个P型有源区(P_ACT)中。
以一级形成的P型有源区(P_ACT)可以位于N型有源区(N_ACT1)的一侧。以三级形成的N型有源区N_ACT1、N_ACT2和N_ACT3可以位于P型有源区(P_ACT)的另一侧。因此，有源区P_ACT、N_ACT1、N_ACT2和N_ACT3可以作为整体以P-N-N-N结构依次布置。
在图4中，两个PMOS晶体管P1和P2可以在第二方向(即，X轴方向)上设置在P型有源区(P_ACT)上方。两个NMOS晶体管N1和N2可以在第二方向(即，X轴方向)上设置在N型有源区(N_ACT1)上方。两个NMOS晶体管N3和N4可以在第二方向(即，X轴方向)上设置在N型有源区(N_ACT2)上方。另外，两个NMOS晶体管N5和N6可以在第二方向(即，X轴方向)上设置在N型有源区(N_ACT3)上方。
此外，由于图4所示的P型有源区(P_ACT)设置在熔丝锁存器1的在第一方向(即，Y轴方向)上的最高区域(即，最上区域)处，因此不需要使用用于拾取NMOS阱的保护环。结果，能够极大地减小或缩短图4所示的第二方向(即，X轴方向)的宽度。
图4中所示的实施方式已经公开了例如有源区P_ACT、N_ACT1、N_ACT2和N_ACT3作为整体在第一方向(即，Y轴方向)上以P-N-N-N结构依次布置。然而，所公开技术的范围或精神不限于此，并且有源区P_ACT、N_ACT1、N_ACT2和N_ACT3也能够作为整体在第一方向(即，Y轴方向)上以N-N-N-P结构布置。在实施方式中，N-N-N-P结构可以具有与图4所示的P-N-N-N结构相同的结构。
从以上描述显而易见的是，根据本公开技术的实施方式的半导体器件的熔丝锁存器能够通过改进熔丝锁存器的结构来增大半导体器件的区域增益。
本领域技术人员将理解，在不脱离本公开的精神和实质特征的情况下，可以以本文阐述的方式之外的其它特定方式来实现实施方式。因此，以上实施方式在所有方面被解释为示例性的而非限制性的。本公开的范围应该由所附权利要求及其合法等同物来确定，而不是由以上描述来确定。此外，旨在包含落入所附权利要求的含义及等同范围内的所有变型。另外，本领域技术人员将理解，在所附权利要求中彼此没有明确引用的权利要求可以作为实施方式进行组合来提出，或者在提交申请后通过随后的修改作为新的权利要求包括进来。
已经描述了许多示例性实施方式，但是应当理解，本领域技术人员可以设计出将落入本公开原理的精神和范围内的许多其它修改和实施方式。具体地，在本公开、附图和所附权利要求的范围内的组成部件和/或布置中可以进行多种变型和修改。除了组成部件和/或布置的变型和修改之外，对于本领域技术人员而言，替代使用也是显而易见的。
附图中的附图标记
10：数据传输电路
20：锁存电路
30：数据输出电路
相关申请的交叉引用
本专利文献要求于2019年12月31日提交的韩国专利申请No.10-2019-0178946的优先权和权益，该韩国专利申请的全部内容通过引用合并于本文中。

Claims (20)

1.一种半导体器件的熔丝锁存器，该半导体器件的熔丝锁存器包括：
第一NMOS晶体管和第二NMOS晶体管，该第一NMOS晶体管和该第二NMOS晶体管各自被配置为通过所述第一NMOS晶体管和所述第二NMOS晶体管的栅极端子接收第一控制信号，并响应于所述第一控制信号而发送熔丝单元数据；
第一反相器，该第一反相器包括串联联接在电源电压和接地电压之间的第一PMOS晶体管和第三NMOS晶体管，其中，所述第一反相器的输入节点联接至所述第二NMOS晶体管，并且所述第一反相器的输出节点联接至所述第一NMOS晶体管；
第二反相器，该第二反相器包括串联联接在所述电源电压和所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，使得所述第二反相器的输入节点联接至所述第一反相器的所述输出节点，并且所述第二反相器的输出节点联接至所述第一反相器的所述输入节点；
第五NMOS晶体管，该第五NMOS晶体管的栅极端子联接至所述第一反相器的所述输入节点和所述第二反相器的所述输出节点，并且该第五NMOS晶体管的第一端子联接至数据输出端子；以及
第六NMOS晶体管，该第六NMOS晶体管被配置为通过该第六NMOS晶体管的栅极端子接收第二控制信号，并且被配置为响应于所述第二控制信号而选择性地将所述接地电压联接至所述第五NMOS晶体管的第二端子，
其中，所述第一NMOS晶体管和所述第二NMOS晶体管形成在第一有源区中，所述第一PMOS晶体管和所述第二PMOS晶体管形成于在第一方向上位于所述第一有源区的一侧的第二有源区中，所述第三NMOS晶体管和所述第四NMOS晶体管形成于在所述第一方向上位于所述第二有源区的一侧的第三有源区中，并且所述第五NMOS晶体管和所述第六NMOS晶体管形成于在所述第一方向上位于所述第三有源区的一侧的第四有源区中。
2.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第一NMOS晶体管的第一端子和所述第二NMOS晶体管的第一端子分别设置在所述第一有源区的两端。
3.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第一PMOS晶体管的第一端子和所述第二PMOS晶体管的第一端子分别设置在所述第二有源区的两端。
4.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第三NMOS晶体管的第一端子和所述第四NMOS晶体管的第一端子分别设置在所述第三有源区的两端。
5.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第五NMOS晶体管的第一端子和所述第六NMOS晶体管的第一端子分别设置在所述第四有源区的两端。
6.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第一NMOS晶体管的与所述第一有源区的第一部分交叠的部分与所述第二NMOS晶体管的与所述第一有源区的第二部分交叠的部分隔离。
7.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第一PMOS晶体管的与所述第二有源区的第一部分交叠的部分与所述第二PMOS晶体管的与所述第二有源区的第二部分交叠的部分隔离。
8.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第三NMOS晶体管的与所述第三有源区的第一部分交叠的部分与所述第四NMOS晶体管的与所述第三有源区的第二部分交叠的部分隔离。
9.根据权利要求1所述的半导体器件的熔丝锁存器，其中，所述第五NMOS晶体管的与所述第四有源区的第一部分交叠的部分与所述第六NMOS晶体管的与所述第四有源区的第二部分交叠的部分隔离。
10.根据权利要求1所述的半导体器件的熔丝锁存器，该半导体器件的熔丝锁存器还包括：
第一线和第二线，该第一线和该第二线被设置在所述第一有源区的两端，并且被配置为发送和接收所述熔丝单元数据；
第一电源线，该第一电源线被设置在所述第二有源区的两端，并且被配置为提供所述电源电压；以及
第二电源线，该第二电源线通过接触件联接至所述第四有源区的一端，并且被配置为提供所述接地电压。
11.根据权利要求10所述的半导体器件的熔丝锁存器，其中，所述第三有源区通过所述第三有源区的两端联接至所述第二电源线。
12.根据权利要求1所述的半导体器件的熔丝锁存器，其中，各个晶体管的与所述第一有源区至所述第四有源区交叠的部分沿着与所述第一方向垂直的第二方向在每个有源区中以两条线的形状布置。
13.一种半导体器件的熔丝锁存器，该半导体器件的熔丝锁存器包括被配置为锁存熔丝单元数据的多个PMOS晶体管和多个NMOS晶体管，
其中，所述熔丝锁存器包括所述多个PMOS晶体管和所述多个NMOS晶体管，所述多个PMOS晶体管和所述多个NMOS晶体管的与有源区交叠的部分沿着第二方向在每个有源区中以两条线的形状布置。
14.根据权利要求13所述的半导体器件的熔丝锁存器，其中，所述多个PMOS晶体管形成在单个P型有源区中。
15.根据权利要求14所述的半导体器件的熔丝锁存器，其中，所述有源区各自包括：
第一N型有源区，该第一N型有源区沿着与所述第二方向垂直的第一方向设置在所述P型有源区的一侧；
第二N型有源区，该第二N型有源区沿着所述第一方向设置在所述P型有源区的另一侧；以及
第三N型有源区，该第三N型有源区沿着所述第一方向设置在所述第二N型有源区的与所述P型有源区相对的一侧。
16.根据权利要求15所述的半导体器件的熔丝锁存器，其中，
以一级形成的所述第一N型有源区被设置在所述P型有源区的一侧，并且
以两级形成的所述第二N型有源区和所述第三N型有源区被设置在所述P型有源区的另一侧。
17.根据权利要求14所述的半导体器件的熔丝锁存器，其中，所述有源区各自包括：
第一N型有源区，该第一N型有源区沿着与所述第二方向垂直的第一方向设置在所述P型有源区的一侧；
第二N型有源区，该第二N型有源区沿着所述第一方向设置在所述第一N型有源区的与所述P型有源区相对的一侧；以及
第三N型有源区，该第三N型有源区沿着所述第一方向设置在所述第二N型有源区的与所述第一N型有源区相对的一侧。
18.一种半导体器件的熔丝锁存器，该半导体器件的熔丝锁存器包括：
数据传输电路，该数据传输电路被配置为向第一节点和第二节点发送数据；
锁存电路，该锁存电路被配置为锁存通过所述第一节点和所述第二节点从所述数据传输电路接收的数据；以及
数据输出电路，该数据输出电路被配置为响应于第二控制信号而输出由所述锁存电路锁存的数据，
其中，所述数据传输电路、所述锁存电路和所述数据输出电路中所包含的多个晶体管分别形成在第一有源区、第二有源区、第三有源区和第四有源区中，并且所述第一有源区至所述第四有源区在第一方向上以N-P-N-N结构依次布置。
19.根据权利要求18所述的半导体器件的熔丝锁存器，其中，所述多个晶体管的与所述第一有源区至所述第四有源区交叠的部分在与所述第一方向垂直的第二方向上以两条线的形状布置。
20.一种半导体器件的熔丝锁存器，该半导体器件的熔丝锁存器包括：
第一NMOS晶体管和第二NMOS晶体管，该第一NMOS晶体管和该第二NMOS晶体管各自被配置为通过该第一NMOS晶体管和该第二NMOS晶体管的栅极端子接收第一控制信号，并响应于所述第一控制信号而发送熔丝单元数据；
第一反相器，该第一反相器包括串联联接在电源电压和接地电压之间的第一PMOS晶体管和第三NMOS晶体管，其中，该第一反相器的输入节点联接至所述第二NMOS晶体管并且该第一反相器的输出节点联接至所述第一NMOS晶体管；
第二反相器，该第二反相器包括串联联接在所述电源电压和所述接地电压之间的第二PMOS晶体管和第四NMOS晶体管，使得所述第二反相器的输入节点联接至所述第一反相器的所述输出节点并且所述第二反相器的输出节点联接所述第一反相器的所述输入节点；
第五NMOS晶体管，该第五NMOS晶体管的栅极端子联接至所述第一反相器的所述输入节点和所述第二反相器的所述输出节点，并且该第五NMOS晶体管的第一端子联接至数据输出端子；以及
第六NMOS晶体管，该第六NMOS晶体管被配置为通过该第六NMOS晶体管的栅极端子接收第二控制信号，并且被配置为响应于所述第二控制信号而选择性地将所述接地电压联接至所述第五NMOS晶体管的第二端子，
其中，所述第一PMOS晶体管和所述第二PMOS晶体管形成在第一有源区中，所述第一NMOS晶体管和所述第二NMOS晶体管形成于在第一方向上位于所述第一有源区的一侧的第二有源区中，所述第三NMOS晶体管和所述第四NMOS晶体管形成于在所述第一方向上位于所述第二有源区的一侧的第三有源区中，并且所述第五NMOS晶体管和所述第六NMOS晶体管形成于在所述第一方向上位于所述第三有源区的一侧的第四有源区中。
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