CN106611620A - 电熔丝位单元及其读、写方法和电熔丝阵列 - Google Patents

电熔丝位单元及其读、写方法和电熔丝阵列 Download PDF

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Abstract

一种电熔丝位单元及其读、写方法和电熔丝阵列，所述电熔丝位单元包括：数据锁存器、选择控制器、第一和第二二极管和传输单元；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻。所述电熔丝阵列包括：至少两条行线和至少两条列线，采用所述电熔丝位单元所配置而成的阵列，每一所述电熔丝位单元对应行线和列线形成的一个节点；多个行选择器，每一个所述行选择器连接所述多个行线中的一个；多个列选择器，每一个所述列选择器连接所述多个列线中的一个。本发明实施例电熔丝位单元对所述熔丝锁存数据的读取可同步于芯片的系统时钟，提高系统开机时间，并提高了所述芯片的集成度；还进一步提高了电路的抗干扰性。

Description

电熔丝位单元及其读、写方法和电熔丝阵列
技术领域
本发明涉及半导体电路设计技术，特别涉及一种电熔丝位单元及其读、写方法和电熔丝阵列。
背景技术
电熔丝(Efuse)是一种一次性编程器件(One Time Program，简称OTP)，可对其烧写以存储数据。SRAM(Static Random Access Memory，静态随机存取存储器)是最常用的存储器之一，采用静态存储方式，以双稳态数据锁存器电路作为存储单元；SRAM的特点是读写速度快，无需配合内存刷新电路可提高工作效率，但集成度低，掉电不能保存数据。包括电熔丝IP核(Intellectual Property Core，全称为知识产权核)和SRAM IP核的集成芯片在首次上电时，所述SRAM IP核需对所述电熔丝IP核所存储的备份数据进行读取，读取数据占用的时间一般被称作所述芯片的系统开机时间。所述芯片作为存储器件被广泛应用于如手机、笔记本电脑等，当所述手机、笔记本电脑开机时，所述芯片读取其存储的备份数据；因此，所述芯片的系统开机时间将直接影响所述手机、笔记本电脑等的开机时间，直接影响用户体验。
所述芯片中的电熔丝IP核包括若干电熔丝单元电路。现有技术中的电熔丝单元电路结构如图1所示，所述电熔丝单元通常包熔丝Fuse1和NMOS晶体管M11，熔丝Fuse1连接于NMOS晶体管M11的漏极；由于熔丝Fuse1的烧写电流较大，所以NMOS晶体管M11具有较大的尺寸，导致其漏栅负载较大，充放电速度较慢，因此NMOS晶体管M11具有较慢的开关速度，使其无法同步于系统时钟，导致以上所述的系统开机时间较长。
所述芯片中的SRAM IP核包括若干SRAM单元电路。现有技术中的SRAM主流结构包括6个晶体管，简称6T SRAM。6T SRAM的电路结构如图2所示，包括晶体管M21至M26，其中，晶体管M21至M24组成双稳态数据锁存器，包括两个分支和对应的两个锁存点，适于锁存6T SRAM所要锁存的数据；其中，晶体管M21与晶体管M23一般采用PMOS晶体管，且源极均连接于电源，晶体管M22与晶体管M24一般采用NMOS晶体管，且源极均连接于地。晶体管M25与晶体管M26是传输管，信号WL输入至晶体管M25与晶体管M26的栅极，适于控制晶体管M25与晶体管M26导通或闭合，信号BL与\BL作为所述6T SRAM的输出信号。
因此，包括电熔丝IP核和SRAM IP核的集成芯片首次上电时，由于SRAMIP核对电熔丝IP核所存储数据的读取无法同步于系统时钟，因此具有较长的开机时间；并且由于所述芯片包含的MOS晶体管尺寸较大，导致所述电熔丝IP核的面积较大。
发明内容
本发明解决的技术问题是现有技术中包括电熔丝IP核和SRAM IP核的集成芯片首次上电时，由于SRAM IP核对电熔丝IP核所存储数据的读取无法同步于系统时钟，因此具有较长的开机时间；并且由于所包含的MOS晶体管尺寸较大而导致所述电熔丝IP核的面积较大；并且现有技术的6T SRAM单元容易受到直流噪声的影响，抗干扰性较差。
为解决上述技术问题，本发明实施例提供一种电熔丝位单元，包括：
数据锁存器，适于锁存电熔丝位单元数据；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述第二锁存点连接所述第二分支，所述第四锁存点连接所述第一分支；
选择控制器，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支的一端和第二分支的一端与电源是否连通；所述数据锁存器第一分支的另一端和第二分支的另一端接地；
第一二极管和第二二极管；
所述第一二极管的正极适于输入写数据信号，负极连接所述第一锁存点；
所述第二二极管的正极连接所述第二锁存点；
或所述第二二极管的正极适于输入所述写数据信号，负极连接所述第二锁存点；所述第一二极管的正极连接所述第一锁存点；
传输单元，连接所述第四锁存点，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元数据并输出位线信号。
可选的，所述电阻取值于所述熔丝未被烧写的阻值至所述熔丝被烧写的阻值的范围内。
可选的，所述第一锁存点和第二锁存点锁存数据相同，所述第三锁存点和第四锁存点之间锁存数据相同；所述第一锁存点和所述第三锁存点锁存数据相反。
可选的，所述数据锁存器包括：
第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；
所述第一分支包括第一PMOS晶体管和第一NMOS晶体管；
所述第二分支包括第二PMOS晶体管和第二NMOS晶体管；
所述第一PMOS晶体管的漏极连接所述第一锁存点，所述第一NMOS晶体管的漏极连接所述第二锁存点，所述第二PMOS晶体管的漏极连接所述第三锁存点，所述第二NMOS晶体管的漏极连接所述第四锁存点；
所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连，并连接所述选择控制器；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连并接地；
所述第一PMOS晶体管和所述第一NMOS晶体管的栅极相连并连接所述第四锁存点，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连并连接所述第二锁存点。
可选的，所述传输单元包括第一传输管和第二传输管；
所述第一传输管连接于所述第四锁存点和第二传输管之间；
所述第二传输管受控于所述字线信号导通或断开，适于传输所述电熔丝位单元数据并输出位线信号。
可选的，所述第一传输管是第三NMOS晶体管；所述第三NMOS晶体管的栅极连接所述第四锁存点，源极接地，漏极连接所述第二传输管。
可选的，所述第二传输管是第四NMOS晶体管；所述第四NMOS晶体管的漏极连接所述第一传输管，栅极适于输入所述字线信号，源极输出所述位线信号。
为解决上述技术问题，本发明实施例还提供一种如以上所述的电熔丝位单元的读方法，包括：
导通所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源连通；
控制所述传输单元导通，传输所述电熔丝位单元数据至所述传输单元，并输出位线信号。
可选的，导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；
设置所述字线信号为高，导通所述第二传输管；
若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第一传输管，所述位线信号读取数据为低；
若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第一传输管，所述位线信号读取数据为高。
可选的，导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；
设置所述字线信号为高，导通所述第四NMOS晶体管；
若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第三NMOS晶体管，所述位线信号读取数据为低；
若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第三NMOS晶体管，所述位线信号读取数据为高。
为解决上述技术问题，本发明实施例还提供一种如以上所述的电熔丝位单元的写方法，包括：
断开所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源断开；
控制所述传输单元断开；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
可选的，断开所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源断开；
设置所述字线信号为低，断开所述第二传输管；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
可选的，断开所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源断开；
设置所述字线信号为低，断开所述第四NMOS晶体管；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
为解决上述技术问题，本发明实施例还提供一种电熔丝阵列，接收地址解码器输出的地址信号，包括：
至少两条行线和至少两条列线；
采用如以上所述的电熔丝位单元所配置而成的阵列，每一所述电熔丝位单元对应行线和列线形成的一个节点；
多个行选择器，每一个能受控断开或导通，每一个所述行选择器连接所述多个行线中的一个；
多个列选择器，每一个能受控断开或导通，每一个所述列选择器连接所述多个列线中的一个。
若所述第一锁存点连接所述第一二极管的正极，每一条行线中，该行每一个所述电熔丝位单元的所述第二二极管的负极相连，并连接该行对应的所述行选择器的输入端；每一条列线中，该列每一个所述电熔丝位单元的所述第一二极管的正极相连，并连接该列对应的所述列选择器的输入端；
若所述第一锁存点连接所述第一二极管的负极，每一条列线中，该列每一个所述电熔丝位单元的所述第二二极管的正极相连，并连接该列对应的所述列选择器的输入端；每一条行线中，该行每一个所述电熔丝位单元的所述第一二极管的负极相连，并连接该行对应的所述行选择器的输入端；
所述行选择器和列选择器适于输入所述地址信号。
可选的，所述行选择器包括NMOS晶体管，所述NMOS晶体管的漏极对应所述行选择器的输出端，源极接地，栅极对应所述行选择器的输入端。
可选的，所述列选择器包括PMOS晶体管，所述PMOS晶体管的漏极对应所述列选择器的输出端，源极接电源，栅极对应所述列选择器的输入端。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明实施例电熔丝位单元，包括：数据锁存器、选择控制器、第一和第二二极管以及传输单元；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述选择控制器适于控制所述数据锁存器与电源是否连通；所述传输单元适于对外传输所述电熔丝位单元锁存的数据。本发明实施例将现有技术电熔丝单元中的熔丝设置于现有技术SRAM中数据锁存器的第一分支内，设置一电阻于SRAM中数据锁存器的第二分支内，由于在被烧写和未烧写两种情况下所述熔丝与所述电阻存在电阻差，使本发明实施例电熔丝位单元可以被读取到不同状态的锁存数据。若对本发明实施例电熔丝位单元进行写操作，可选的，向所述第一二极管正极输入的写数据信号依次经过所述第一二极管、所述熔丝和所述第二二极管形成的通路，烧写所述熔丝；可选的，将所述第一和第二二极管的正负极反转，所述写数据信号由所述第二二极管的正极输入。
首先，包含本发明实施例电熔丝位单元的集成芯片首次上电时，对所述电熔丝位单元包含的熔丝所存储的数据进行读取；由于所述传输单元受控于字线信号，所述字线信号同步于所述芯片的系统时钟，对所述电熔丝位单元包含的熔丝存储数据的读取亦可同步于所述芯片的系统时钟，提高了所述芯片的系统开机时间。
其次，本发明实施例电熔丝位单元将现有技术电熔丝单元内的熔丝与SRAM结合，既可以对所述熔丝进行烧写，又能实现现有技术中SRAM单元的读写操作功能，将现有技术电熔丝IP核与SRAM IP核整合为一个IP核，提高了集成芯片的集成度。
进一步，现有技术的6T SRAM输出信号BL和\BL与其两个锁存点直接相连，因此对直流噪声敏感，容易使所述锁存点锁存状态发生翻转，抗干扰性较差。本发明实施例的传输单元包括第三和第四NMOS晶体管，当读取所述电熔丝位单元锁存的数据时，可有效避免第四NMOS晶体管的输出端的位线信号对第四锁存点产生影响，避免锁存数据翻转；采用的第一和第二二极管，可在所述电熔丝位单元进行写操作时保证所述写数据信号的单向流通；综上，本发明实施例可提高电路的抗干扰性。
本发明实施例电熔丝阵列，包括：至少两条行线和至少两条列线，采用所述电熔丝位单元所配置而成的阵列，每一所述电熔丝位单元对应行线和列线形成的一个节点；多个行选择器，每一个所述行选择器连接所述多个行线中的一个；多个列选择器，每一个所述列选择器连接所述多个列线中的一个。每一条行线中，该行每一个所述电熔丝位单元的所述第二二极管的负极相连，连接该行对应的所述行选择器；每一条列线中，该列每一个所述电熔丝位单元的所述第一二极管的正极相连，连接该列对应的所述列选择器。具体地，所述行选择器是NMOS晶体管，所述列选择器是PMOS晶体管。现有技术中，m行n列的电熔丝阵列需要m*n个NMOS晶体管；对比地，本发明实施例中，m行n列的电熔丝阵列仅需要m+n个MOS晶体管(m个NMOS晶体管和n个PMOS晶体管)。由于熔丝烧写电流大，所述MOS晶体管具有较大尺寸，由此可知，本发明实施例降低了大尺寸MOS晶体管的数量，节约了电熔丝阵列的面积进而提高了包含电熔丝阵列的芯片的集成度。
附图说明
图1是现有技术电熔丝单元的电路图；
图2是现有技术中6T SRAM的电路图；
图3是本发明电熔丝位单元实施例一的结构图；
图4是本发明电熔丝位单元实施例二的结构图；
图5是本发明电熔丝位单元实施例一的电路图；
图6是本发明电熔丝阵列实施例一的结构图；
图7是本发明电熔丝阵列实施例二的结构图。
具体实施方式
如背景技术部分所述，现有技术中包括电熔丝IP核和SRAM IP核的集成芯片首次上电时，由于SRAM IP核对电熔丝IP核所存储数据的读取无法同步于系统时钟，因此具有较长的开机时间；并且由于所包含的MOS晶体管尺寸较大而导致所述电熔丝IP核的面积较大；并且现有技术的6T SRAM单元容易受到直流噪声的影响，抗干扰性较差。
本发明实施例提高一种电熔丝位单元及其读、写方法和电熔丝阵列。所述电熔丝位单元包括：数据锁存器、选择控制器、第一和第二二极管和传输单元；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻。所述电熔丝阵列包括：至少两条行线和至少两条列线，采用所述电熔丝位单元所配置而成的阵列、多个行选择器以及多个列选择器。本发明实施例电熔丝位单元对所述熔丝锁存数据的读取可同步于芯片的系统时钟，提高系统开机时间，并提高了所述芯片的集成度；还进一步提高了电路的抗干扰性。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明电熔丝位单元实施例一的结构图。如图3所示，所述电熔丝位单元100包括以下部分。
数据锁存器(图未示)，适于为电熔丝位单元100锁存数据；所述数据锁存器是一种双稳态数据锁存器。需要说明的是，所述数据锁存器包含两个分支，多数包括4个晶体管(2个PMOS晶体管和2个NMOS晶体管)，以上所述均属于本领域技术人员公知的技术，故图3未示。熔丝Fuse2设置于所述数据锁存器的第一分支B1内，熔丝Fuse2的两端分别连接于所述数据锁存器第一分支B1内的PMOS晶体管(图未示)和NMOS晶体管(图未示)之间，所述熔丝Fuse2两端分别作为第一锁存点P1和第二锁存点P2；电阻R设置于所述数据锁存器的第二分支B2内，电阻R的两端分别连接于所述数据锁存器第二分支B2内的PMOS晶体管(图未示)和NMOS晶体管(图未示)之间，所述电阻R的两端分别作为第三锁存点P3和第四锁存点P4；同时，所述第二锁存点P2连接所述第二分支B2，所述第四锁存点P4连接所述第一分支B1。
可以理解的是，由数据锁存器的特性可得：所述第一锁存点P1和第二锁存点P2锁存的数据相同，所述第三锁存点P3和第四锁存点P4之间锁存数据相同，同时为高或同时为低；所述第一锁存点P1和所述第三锁存点P3锁存数据相反。
选择控制器U1，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支B1的一端和第二分支B2的一端与电源是否连通；同时，所述数据锁存器第一分支B1的另一端和第二分支B2的另一端接地。
第一二极管D1和第二二极管D2，所述第一二极管D1的正极适于输入写数据信号，负极连接所述第一锁存点P1，所述第二二极管D2的正极连接第二锁存点P2。
需要说明的是，所述第二二极管D2的负极可接地或低电平电位，使所述写数据信号依次经过所述第一二极管D1、所述熔丝和第二二极管D2形成电通路，故此处不作特殊限制。
传输单元U2，连接所述第四锁存点P4，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元100存储的数据并输出位线信号。
需要说明的是，所述电阻R是固定电阻，取值于所述熔丝Fuse2未被烧写的阻值至所述熔丝被烧写的阻值的范围内。
在本实施例中，若熔丝Fuse2被烧写，其电阻约为10kΩ，若熔丝Fuse2未被烧写，其电阻约为100Ω；在本实施例中，电阻R的阻值取2kΩ，但仅以此为例。
在具体实施中，所述选择控制器U1可以是MOS晶体管。
图4是本发明电熔丝位单元实施例二的结构图。与图3所示的本发明实施例一不同的是，在本实施例中，所述第二二极管D2的正极适于输入所述写数据信号，负极连接所述第二锁存点P2；所述第一二极管D1的正极连接所述第一锁存点P1；本实施例电熔丝位单元的其他部分电路结构与实施例一相同，在此不做赘述。
图5是本发明电熔丝位单元实施例一的电路图，以下参照图5进行说明。
在具体实施中，所述数据锁存器(图未示)包括：第一PMOS晶体管M31、第一NMOS晶体管M32、第二PMOS晶体管M33和第二NMOS晶体管M34；所述第一分支B1包括第一PMOS晶体管M31和第一NMOS晶体管M32；所述第二分支B2包括第二PMOS晶体管M33和第二NMOS晶体管M34。其电路连接关系如下：所述第一PMOS晶体管M31的漏极连接所述第一锁存点P1，所述第一NMOS晶体管M32的漏极连接所述第二锁存点P2，所述第二PMOS晶体管M33的漏极连接所述第三锁存点P3，所述第二NMOS晶体管M34的漏极连接所述第四锁存点P4。所述第一PMOS晶体管M31和所述第二PMOS晶体管M33的源极相连，并连接所述选择控制器U1；所述第一NMOS晶体管M32和所述第二NMOS晶体管M34的源极相连并接地。所述第一PMOS晶体管M31和所述第一NMOS晶体管M32的栅极相连并连接所述第四锁存点P4，所述第二PMOS晶体管M33和第二NMOS晶体管M34的栅极相连并连接所述第二锁存点P2。
在具体实施中，所述传输单元U2包括第一传输管(图未示)和第二传输管(图未示)；所述第一传输管连接于所述第四锁存点P4和第二传输管之间；所述第二传输管受控于所述字线信号导通或断开，适于传输所述电熔丝位单元100的数据并输出位线信号。
在具体实施中，所述第一传输管是第三NMOS晶体管M35；所述第三NMOS晶体管M35的栅极连接所述第四锁存点P4，其源极接地，其漏极连接所述第二传输管。
在具体实施中，所述第二传输管是第四NMOS晶体管M36；所述第四NMOS晶体管M36的漏极连接所述第一传输管，其栅极适于输入所述字线信号，其源极输出所述位线信号。
需要说明的是，所述第一传输管和第二传输管是NMOS晶体管，仅以此为例，但不以此为限，所述第一传输管和第二传输管可采用任何可受控导通或断开的电子器件。
如背景技术部分所述，所述芯片在首次上电时，各个电熔丝位单元100需读取熔丝Fuse2的数据。
如图3所示，参照本发明实施例一介绍电熔丝位单元100的读操作方法如下：
导通所述选择控制器U1，控制所述数据锁存器的所述第一分支B1和所述第二分支B2与电源连通。具体实施(参考图5)为控制所述第一PMOS晶体管M31和所述第二PMOS晶体管M33的源极与电源连通。
当熔丝Fuse2预先被烧写时，熔丝Fuse2大于电阻R的阻值，所述数据锁存器中的第二分支B2相比第一分支B1更优先地与电源和地导通。此时，包括电阻R的第二分支B2连接于电源和地形成通路，使第三锁存点P3和第四锁存点P4锁存的数据被读取为低；由于包括熔丝Fuse2所述第一分支B1未导通于电源和地，使第一锁存点P1和第二锁存点P2锁存的数据被读取为高。
具体实施(参考图5)为当熔丝Fuse2预先被烧写时，熔丝Fuse2大于电阻R的阻值，所述数据锁存器中的第二分支B2相比第一分支B1更优先地与电源和地导通。此时，包括电阻R、第二PMOS晶体管M33和第二NMOS晶体管M34的第二分支B2连接于电源和地形成通路，第二PMOS晶体管M33和第二NMOS晶体管M34均导通且具有较低的管压降，使第三锁存点P3和第四锁存点P4锁存的数据被读取为低；同时，由于包括熔丝Fuse2、第一PMOS晶体管M31和第一NMOS晶体管M32的所述第一分支B1未导通于电源和地，第一PMOS晶体管M31和第一NMOS晶体管M32断开，所述熔丝Fuse2浮空，使第一锁存点P1和第二锁存点P2锁存的数据被读取为高。
当熔丝Fuse2未被烧写时，熔丝Fuse2小于电阻R的阻值，所述数据锁存器中的第一分支B1相比第二分支B2更优先地与电源和地导通。此时，包括熔丝Fuse2的第一分支B1连接于电源和地形成通路，使第一锁存点P1和第二锁存点P2锁存的数据被读取为低；由于包括电阻R的所述第二分支B2未导通于电源和地，使第三锁存点P3和第四锁存点P4锁存的数据被读取为高。
具体实施(参考图5)为当熔丝Fuse2未被烧写时，熔丝Fuse2小于电阻R的阻值，所述数据锁存器中的第一分支B1相比第二分支B2更优先地与电源和地导通。此时，所述第一分支B1连接于电源和地形成通路，所述第二分支B2不导通于电源和地。使第一锁存点P1和第二锁存点P2锁存的数据为低，第三锁存点P3和第四锁存点P4锁存的数据为高；具体分析不再赘述。
设置所述字线信号为高，控制所述传输单元U2导通，传输所述电熔丝位单元100锁存的数据至所述传输单元U2，并输出位线信号。具体实施(参考图5)为导通所述第四NMOS晶体管M36。
具体实施总结如下：若所述第二锁存点P2锁存数据为低，则所述第四锁存点P4锁存数据为高，导通所述第三NMOS晶体管M35，所述位线信号读取数据为低；若所述第二锁存点P2锁存数据为高，则所述第四锁存点P4锁存数据为低，断开所述第三NMOS晶体管M35，所述位线信号读取数据为高。因此，所述位线信号读取的数据状态与所述第二锁存点P2锁存的数据相同。
如背景技术部分所述，电熔丝作为一种OTP器件，需对其进行烧写以保存所述芯片需要备份的数据。在本实施例中，需要电熔丝位单元100中的熔丝Fuse2进行烧写。
继续参照图3，介绍电熔丝位单元100的写操作方法如下，所述写操作方法包括：
断开所述选择控制器U1，控制所述数据锁存器的所述第一分支B1和所述第二分支B2与电源断开。具体实施(请参考图5)为断开所述选择控制器U1，控制所述第一PMOS晶体管M31和所述第二PMOS晶体管M33的源极与电源断开。
控制所述传输单元U2断开；输入所述写数据信号至所述第一二极管D1的正极并传输至所述熔丝和所述第二二极管D2，烧写所述熔丝Fuse2。具体实施(请参考图5)为设置所述字线信号为低，断开所述第四NMOS晶体管M36。
需要说明的是，若参照本发明实施例二(参见图4)，电熔丝位单元100的写操作方法如下：
断开所述选择控制器U1，控制所述数据锁存器的所述第一分支B1和所述第二分支B2与电源断开。控制所述传输单元U2断开；输入所述写数据信号至所述第二二极管D2的正极并传输至所述熔丝和所述第一二极管D1，烧写所述熔丝Fuse2。其具体实施方式可参考前述相应实施例，此处不再赘述。
可以理解的是，本发明实施例将现有技术电熔丝单元中的熔丝设置于现有技术SRAM中数据锁存器的第一分支内，设置一电阻于SRAM中数据锁存器的第二分支内，由于在被烧写和未烧写两种情况下所述熔丝与所述电阻存在电阻差，使本发明实施例电熔丝位单元可以被读取到不同状态的锁存数据。若对本发明实施例电熔丝位单元进行写操作，可选的，向所述第一二极管正极输入的写数据信号依次经过所述第一二极管、所述熔丝和所述第二二极管形成的通路，烧写所述熔丝；可选的，将所述第一和第二二极管的正负极反转，所述写数据信号由所述第二二极管的正极输入。
首先，包含本发明实施例电熔丝位单元的集成芯片首次上电时，对所述电熔丝位单元包含的熔丝所存储的数据进行读取；由于所述传输单元受控于字线信号，所述字线信号同步于所述芯片的系统时钟，对所述电熔丝位单元包含的熔丝存储数据的读取亦可同步于所述芯片的系统时钟，提高了所述芯片的系统开机时间。
其次，本发明实施例电熔丝位单元将现有技术电熔丝单元内的熔丝与SRAM结合，既可以对所述熔丝进行烧写，又能实现现有技术中SRAM单元的读写操作功能，将现有技术电熔丝IP核与SRAM IP核整合为一个IP核，提高了集成芯片的集成度。
进一步，现有技术的6T SRAM输出信号BL和\BL与其两个锁存点直接相连，因此对直流噪声敏感，容易使所述锁存点锁存状态发生翻转，抗干扰性较差。本发明实施例的传输单元包括第三和第四NMOS晶体管，当读取所述电熔丝位单元锁存的数据时，可有效避免第四NMOS晶体管的输出端的位线信号对第四锁存点产生影响，避免锁存数据翻转；采用的第一和第二二极管，可在所述电熔丝位单元进行写操作时保证所述写数据信号的单向流通；综上，本发明实施例可提高电路的抗干扰性。
图6是本发明电熔丝阵列实施例一的结构图。
如图6所示，本发明实施例还提供一种电熔丝阵列200，适于接收一地址解码器(图未示)输出的地址信号，所述电熔丝阵列200包括：
至少两条行线2001和至少两条列线2002；
采用如以上所述的电熔丝位单元100(参见图3)所配置而成的阵列，每一所述电熔丝位单元100对应行线2001和列线2002形成的一个节点；
多个行选择器201，每一个能受控断开或导通，每一个所述行选择器201连接所述多个行线2001中的一个；
多个列选择器202，每一个能受控断开或导通，每一个所述列选择器202连接所述多个列线2002中的一个。
其中，每一条行线2001中，该行每一个所述电熔丝位单元100的所述第二二极管D2(参见图3)的负极相连，并连接该行对应的所述行选择器201的输入端；每一条列线2002中，该列每一个所述电熔丝位单元100的所述第一二极管D1(参见图3)的正极相连，并连接该列对应的所述列选择器202的输入端；所述行选择器201和列选择器202适于输入所述地址信号。
需要说明的是，所述地址信号来本发明实施例电熔丝阵列200外围的译码电路输出端，适于选中所述电熔丝阵列200中的电熔丝位单元100。
在具体实施中，所述行选择器201包括NMOS晶体管(图未示)，所述NMOS晶体管的漏极对应所述行选择器201的输出端，源极接地，栅极对应所述行选择器201的输入端。
在具体实施中，所述列选择器202包括PMOS晶体管(图未示)，所述PMOS晶体管的漏极对应所述列选择器202的输出端，源极接电源，栅极对应所述列选择器202的输入端。
图7是本发明电熔丝阵列实施例二的结构图。如图7所示，所述电熔丝阵列200包括：至少两条行线2001和至少两条列线2002；采用如以上所述的电熔丝位单元100(参见图3)所配置而成的阵列，每一所述电熔丝位单元100对应行线2001和列线2002形成的一个节点；多个行选择器201，每一个能受控断开或导通，每一个所述行选择器201连接所述多个行线2001中的一个；多个列选择器202，每一个能受控断开或导通，每一个所述列选择器202连接所述多个列线2002中的一个。
其中，每一条列线中，该列每一个所述电熔丝位单元的所述第二二极管的正极相连，并连接该列对应的所述列选择器的输入端；每一条行线中，该行每一个所述电熔丝位单元的所述第一二极管的负极相连，并连接该行对应的所述行选择器的输入端。
其具体实施方式可参考前述相应实施例，此处不再赘述。
可以理解的是，现有技术中，m行n列的电熔丝阵列需要m*n个NMOS晶体管；对比地，本发明实施例中，m行n列的电熔丝阵列仅需要m+n个MOS晶体管(m个NMOS晶体管和n个PMOS晶体管)。由于熔丝烧写电流大，所述MOS晶体管具有较大尺寸，由此可知，本发明实施例降低了大尺寸MOS晶体管的数量，节约了电熔丝阵列的面积进而提高了包含电熔丝阵列的芯片的集成度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种电熔丝位单元，其特征在于，包括：
数据锁存器，适于锁存电熔丝位单元数据；所述数据锁存器包括设置在第一分支的熔丝和设置于第二分支的电阻；所述熔丝两端分别作为第一锁存点和第二锁存点，所述电阻两端分别作为第三锁存点和第四锁存点；所述第二锁存点连接所述第二分支，所述第四锁存点连接所述第一分支；
选择控制器，连接于所述数据锁存器和电源之间，能受控导通或断开，适于控制所述数据锁存器的第一分支的一端和第二分支的一端与电源是否连通；所述数据锁存器第一分支的另一端和第二分支的另一端接地；
第一二极管和第二二极管；
所述第一二极管的正极适于输入写数据信号，负极连接所述第一锁存点；
所述第二二极管的正极连接所述第二锁存点；
或所述第二二极管的正极适于输入所述写数据信号，负极连接所述第二锁存点；所述第一二极管的正极连接所述第一锁存点；
传输单元，连接所述第四锁存点，受控于字线信号导通或断开，适于对外传输所述电熔丝位单元数据并输出位线信号。
2.如权利要求1所述的电熔丝位单元，其特征在于，所述电阻取值于所述熔丝未被烧写的阻值至所述熔丝被烧写的阻值的范围内。
3.如权利要求1所述的电熔丝位单元，其特征在于，所述第一锁存点和第二锁存点锁存数据相同，所述第三锁存点和第四锁存点之间锁存数据相同；所述第一锁存点和所述第三锁存点锁存数据相反。
4.如权利要求1所述的电熔丝位单元，其特征在于，所述数据锁存器包括：
第一PMOS晶体管、第一NMOS晶体管、第二PMOS晶体管和第二NMOS晶体管；
所述第一分支包括第一PMOS晶体管和第一NMOS晶体管；
所述第二分支包括第二PMOS晶体管和第二NMOS晶体管；
所述第一PMOS晶体管的漏极连接所述第一锁存点，所述第一NMOS晶体管的漏极连接所述第二锁存点，所述第二PMOS晶体管的漏极连接所述第三锁存点，所述第二NMOS晶体管的漏极连接所述第四锁存点；
所述第一PMOS晶体管和所述第二PMOS晶体管的源极相连，并连接所述选择控制器；所述第一NMOS晶体管和所述第二NMOS晶体管的源极相连并接地；
所述第一PMOS晶体管和所述第一NMOS晶体管的栅极相连并连接所述第四锁存点，所述第二PMOS晶体管和第二NMOS晶体管的栅极相连并连接所述第二锁存点。
5.如权利要求1所述的电熔丝位单元，其特征在于，
所述传输单元包括第一传输管和第二传输管；
所述第一传输管连接于所述第四锁存点和第二传输管之间；
所述第二传输管受控于所述字线信号导通或断开，适于传输所述电熔丝位单元数据并输出位线信号。
6.如权利要求2所述的电熔丝位单元，其特征在于，所述第一传输管是第三NMOS晶体管；所述第三NMOS晶体管的栅极连接所述第四锁存点，源极接地，漏极连接所述第二传输管。
7.如权利要求2所述的电熔丝位单元，其特征在于，所述第二传输管是第四NMOS晶体管；所述第四NMOS晶体管的漏极连接所述第一传输管，栅极适于输入所述字线信号，源极输出所述位线信号。
8.一种权利要求1-7任一项所述的电熔丝位单元的读方法，其特征在于，
导通所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源连通；
控制所述传输单元导通，传输所述电熔丝位单元数据至所述传输单元，并输出位线信号。
9.如权利要求8所述的电熔丝位单元的读方法，其特征在于，
导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；
设置所述字线信号为高，导通所述第二传输管；
若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第一传输管，所述位线信号读取数据为低；
若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第一传输管，所述位线信号读取数据为高。
10.如权利要求9所述的电熔丝位单元的读方法，其特征在于，
导通所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源连通；
设置所述字线信号为高，导通所述第四NMOS晶体管；
若所述第二锁存点锁存数据为低，则所述第四锁存点锁存数据为高，导通所述第三NMOS晶体管，所述位线信号读取数据为低；
若所述第二锁存点锁存数据为高，则所述第四锁存点锁存数据为低，断开所述第三NMOS晶体管，所述位线信号读取数据为高。
11.一种权利要求1-7任一项所述的电熔丝位单元的写方法，其特征在于，
断开所述选择控制器，控制所述数据锁存器的所述第一分支和所述第二分支与电源断开；
控制所述传输单元断开；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
12.如权利要求11所述的电熔丝位单元的写方法，其特征在于，
断开所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源断开；
设置所述字线信号为低，断开所述第二传输管；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
13.如权利要求12所述的电熔丝位单元的写方法，其特征在于，
断开所述选择控制器，控制所述第一PMOS晶体管和所述第二PMOS晶体管的源极与电源断开；
设置所述字线信号为低，断开所述第四NMOS晶体管；
若所述第一锁存点连接所述第一二极管的正极，则输入所述写数据信号至所述第一二极管的正极并传输至所述熔丝和所述第二二极管，烧写所述熔丝；
若所述第一锁存点连接所述第一二极管的负极，则输入所述写数据信号至所述第二二极管的正极并传输至所述熔丝和所述第一二极管，烧写所述熔丝。
14.一种电熔丝阵列，接收地址解码器输出的地址信号，其特征在于，包括：
至少两条行线和至少两条列线；
采用如权利要求1-7任一项所述的电熔丝位单元所配置而成的阵列，每一所述电熔丝位单元对应行线和列线形成的一个节点；
多个行选择器，每一个能受控断开或导通，每一个所述行选择器连接所述多个行线中的一个；
多个列选择器，每一个能受控断开或导通，每一个所述列选择器连接所述多个列线中的一个。
若所述第一锁存点连接所述第一二极管的正极，每一条行线中，该行每一个所述电熔丝位单元的所述第二二极管的负极相连，并连接该行对应的所述行选择器的输入端；每一条列线中，该列每一个所述电熔丝位单元的所述第一二极管的正极相连，并连接该列对应的所述列选择器的输入端；
若所述第一锁存点连接所述第一二极管的负极，每一条列线中，该列每一个所述电熔丝位单元的所述第二二极管的正极相连，并连接该列对应的所述列选择器的输入端；每一条行线中，该行每一个所述电熔丝位单元的所述第一二极管的负极相连，并连接该行对应的所述行选择器的输入端；
所述行选择器和列选择器适于输入所述地址信号。
15.如权利要求14所述的电熔丝阵列，其特征在于，所述行选择器包括NMOS晶体管，所述NMOS晶体管的漏极对应所述行选择器的输出端，源极接地，栅极对应所述行选择器的输入端。
16.如权利要求14所述的电熔丝阵列，其特征在于，所述列选择器包括PMOS晶体管，所述PMOS晶体管的漏极对应所述列选择器的输出端，源极接电源，栅极对应所述列选择器的输入端。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113129988A (zh) * 2019-12-31 2021-07-16 爱思开海力士有限公司 包括熔丝锁存器的半导体器件
US11928362B2 (en) 2021-08-25 2024-03-12 SK Hynix Inc. Fuse latch of semiconductor device for latching data of a repair fuse cell

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102342535B1 (ko) * 2019-10-29 2021-12-22 주식회사 키파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
KR102284263B1 (ko) 2019-10-29 2021-07-30 주식회사 키 파운드리 이-퓨즈 셀 및 이를 포함하는 비휘발성 메모리 장치
US11145379B2 (en) 2019-10-29 2021-10-12 Key Foundry Co., Ltd. Electronic fuse cell array structure
US11250924B1 (en) 2020-10-20 2022-02-15 Qualcomm Incorporated One-time programmable (OTP) memory cell circuits employing a diode circuit for area reduction, and related OTP memory cell array circuits and methods

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671182A (en) * 1996-10-24 1997-09-23 Yin; Ronald Loh-Hwa SRAM memory circuit and method of operation therefor
CN1512591A (zh) * 2002-12-30 2004-07-14 ����ʿ�뵼�����޹�˾ 非易失性存储器件
US20040227562A1 (en) * 2003-05-14 2004-11-18 Oki Electric Industry Co., Ltd. Fuse detection circuit
US20110261632A1 (en) * 2010-04-21 2011-10-27 Texas Instruments Incorporated Combined Write Assist and Retain-Till-Accessed Memory Array Bias
US20130176771A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation 8-transistor sram cell design with outer pass-gate diodes
CN103514943A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 Sram存储单元、形成存储单元的电路及形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3711459B2 (ja) * 2002-06-05 2005-11-02 松下電器産業株式会社 不揮発性メモリ回路の駆動方法
JP2006012211A (ja) * 2004-06-22 2006-01-12 Toshiba Corp 半導体集積回路
US8644049B2 (en) * 2010-08-20 2014-02-04 Shine C. Chung Circuit and system of using polysilicon diode as program selector for one-time programmable devices
TWI429062B (zh) * 2011-06-15 2014-03-01 Ind Tech Res Inst 非揮發性靜態隨機存取式記憶胞以及記憶體電路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5671182A (en) * 1996-10-24 1997-09-23 Yin; Ronald Loh-Hwa SRAM memory circuit and method of operation therefor
CN1512591A (zh) * 2002-12-30 2004-07-14 ����ʿ�뵼�����޹�˾ 非易失性存储器件
US20040227562A1 (en) * 2003-05-14 2004-11-18 Oki Electric Industry Co., Ltd. Fuse detection circuit
US20110261632A1 (en) * 2010-04-21 2011-10-27 Texas Instruments Incorporated Combined Write Assist and Retain-Till-Accessed Memory Array Bias
US20130176771A1 (en) * 2012-01-06 2013-07-11 International Business Machines Corporation 8-transistor sram cell design with outer pass-gate diodes
CN103514943A (zh) * 2012-06-26 2014-01-15 中芯国际集成电路制造(上海)有限公司 Sram存储单元、形成存储单元的电路及形成方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113129988A (zh) * 2019-12-31 2021-07-16 爱思开海力士有限公司 包括熔丝锁存器的半导体器件
US11928362B2 (en) 2021-08-25 2024-03-12 SK Hynix Inc. Fuse latch of semiconductor device for latching data of a repair fuse cell

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EP3163579B1 (en) 2020-05-06
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