KR100446854B1

KR100446854B1 - 가변논리집적회로장치

Info

Publication number: KR100446854B1
Application number: KR1019960056600A
Authority: KR
Inventors: 미쯔구 쿠스노키; 노부오 단바
Original assignee: 가부시끼가이샤 히다치 세이사꾸쇼
Priority date: 1995-11-28
Filing date: 1996-11-22
Publication date: 2004-11-03
Also published as: KR970030762A; JPH09148440A; US5825203A; JP3486725B2

Abstract

가변논리블록과 스위치 매트릭스를 X방향 및 Y방향으로 서로 교대로 되도록 체커판 모양으로 배치함과 동시에, 다층배선기술을 적용하여 가변논리블록 상방에 블록간 접속용 배선영역을 마련한다.

또한, 가변논리블록 및 스위치 매트릭스는 다층배선의 하층의 배선층으로 결선하여, 각각의 회로를 구성한다.

블록간 접속용 배선을, 가변논리블록의 상부로 연장되어 있는 다층배선의 상층의 배선층으로 구성한다. 스위치 매트릭스를 통해 블록간 접속용 배선간의 접속 및 블록간 접속용 배선과 가변논리블록과의 접속이 행해진다.

Description

가변논리 집적회로 장치

본 발명은 반도체집적회로기술, 특히 회로간의 배선접속을 변경할 수 있는 가변논리집적회로장치에 적용하기에 유효한 기술에 관한 것이며, 예컨대 이용자가 임의로 논리를 구성할 수 있는 프로그래머블(programmable) 논리 LSI(대규모집적회로장치)에 이용하기 유효한 기술에 관한 것이다.

상기 프로그래머블 논리 LSI는, FPGA(Field Programmable Gate Array)나 FPLA(Field Programmable Logic Array) 등을 포함한다.

종래, 사용자가 프로그램가능한 논리 LSI로서, 예컨대 제29도에 나타내는 것과 같은 FPGA가 알려져 있다. 제29도의 FPGA는 이용자가 임의의 논리기능을 선택할 수 있는 논리블록(PLB)과, 좌우 및 상하의 논리블록 사이에 배치된 크로스 포인트 스위치(cross point switch)(CPS)와, 경사 방향의 논리블록 사이에 배치된 스위치 매트릭스(switch matrix)(SMX)에 의해 구성되어 있다. 논리블록(PBL)내에는 SRAM(Static Random Access Memory) 또는 ROM 또는 퓨즈 등이 배치되어 외부로부터 이 정보("1"또는 "0"또는 "도통" 또는 "비도통")를 설정함으로써 논리블록의 논리기능을 프로그램할 수가 있다.

또한, 논리블록간의 배선은 미리 패턴이 형성되어 있고, 배선간의 접속의 유무를 크로스 포인트 스위치(CPS)나 스위치 매트릭스(SMX)를 통해 설정한다. 크로스 포인트 스위치(CPS)나 스위치매트릭스(SMX)내에는, 논리블록과 마찬가지로 SRAM이 배치되어 외부로부터 이 정보("1" 또는 "0")를 설정함으로써 논리블록간의 배선패턴을 프로그램할 수가 있다. 이와 같은 FPGA는 예컨데 정보처리학회(Information Processing Society of Japan)의 학회지 「정보처리」Vol. 35,. No. 6, pp 505-510, 1994에 기재되어 있다.

그렇지만, 제29도의 FPGA는 논리블록 PLB의 점유면적에 비해 각 논리블록간을 임의로 접속하기 위한 크로스 포인트 스위치(CPS) 및 스위치 매트릭스(SMX)의 점유면적이 크기 때문에, 칩사이즈가 동일 논리규모의 게이트 어레이에 비해 증대하여 수율이 저하된다고 하는 문제점이 있다.

또한, 제29도의 FPGA에 있어서, 크로스 포인트 스위치(CPS) 및 스위치 매트릭스(SMX)를 통해 임의의 논리블록간을 접속할 때에 배선상의 스위치의 수가 많기 때문에, 블록사이에서 전달되는 신호의 지연시간이 길게 되어 동작속도의 향상이 곤란하다는 문제점이 있다.

본 발명의 목적은 논리블록의 점유면적에 비해 배선영역의 점유면적이 작게 칩 사이즈를 저감하는 것이 가능한 가변논리집적회로를 제공하는 것에 있다.

본 발명의 다른 목적은, 논리블록사이의 접속배선상의 스위치수를 적게하여 신호전파지연시간이 적은 가변배선접속기술을 제공하고, 또한 고속동작이 가능한 가변논리집적회로를 실현하는 것에 있다.

본 발명의 상기 및 그 이외의 목적과 신규한 특징에 대하여는, 본 명세서의 기술 및 첨부도면으로부터 분명해질 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면 하기와 같다.

즉, 가변논리블록과 스위치 매트릭스를 X방향 및 Y방향으로, 서로 직교가 되도록 체커판(checkerboard)모양으로 배치함과 동시에, 다층배선기술을 적용하여 가변논리블록 상방에 블록간 접속용 배선영역을 마련함으로써, 가변논리블록의 점유면적에 대한 스위치 매트릭스의 점유면적의 비율을 작게하고 또한 칩사이즈의 저감을 꾀하도록 한 것이다.

또한, 논리블록간 접속용 배선과 가변논리블록과 스위치 매트릭스간 접속용 배선을 같은 층의 배선으로 형성함과 동시에, 가변논리블록 및 스위치 매트릭스를 구성하는 회로내 배선을 블록간 접속용 배선보다도 하층의 배선층으로 형성함으로써 칩 사이즈의 저감을 꾀하도록 하였다.

또한, 스위치 매트릭스에 의해 논리블록간 접속용 배선간의 접속 및 논리블록간 접속용 배선과 가변논리 블록과의 접속을 제어한다.

또한, 가변논리집적회로를 가변논리블록과 스위치 매트릭스만으로 구성하여 크로스포인트 스위치를 생략함으로써, 논리블록간의 접속배선상의 스위치수를 적게하여 신호전파 지연시간을 저감하고, 또한 고속동작가능한 가변논리집적회로를 실현하도록 하였다.

이하, 본 발명의 적당한 실시예를 도면에 따라서 설명한다.

제1(A)도는, 본 발명에 관한 가변논리 집적회로로서의 프로그래머블 논리 LSI의 레이아웃의 일실시예가 도시되어 있다. 제1(A)도는, 프로그래머블 논리 LSI의 전체 레이아웃을 나타낸다.

제1(A)도에서, 부호 SUB로 표시되어 있는 것은 단결정실리콘과 같은 1개의 반도체기판(칩), PLB는 외부로부터 논리기능을 변경할 수 있는 가변논리블록, SMX는 외부로부터 배선간 접속상태를 변경할 수 있는 가변배선회로로서의 스위치매트릭스이다. 제1(A)도 및 제2(B)도에 도시한 바와 같이 가변논리블록(PLB)과 스위치 매트릭스(SMX)는 2차원 방향 즉 X,Y좌표의 X방향(가로방향)과 Y방향(세로방향)으로 서로 직교로, 즉 전체로 볼 때 체커판 모양을 하도록 배치되어 있다. 즉, X방향에 있어서, 가변논리블록(PLB)사이에 스위치매트릭스(SMX)가 위치함과 동시에, X방향에서 스위치매트릭스(SMX)사이에 가변논리블록(PLB)이 위치하도록, 가변논리블록(PLB)과 스위치 매트릭스(SMX)가 배치된다.

또한, Y방향에 있어서도 X방향과 마찬가지로 가변논리블록(PLB)과 스위치 매트릭스(SMX)가 배치된다. 또한 제1(B)도는, 제1(A)도의 가변논리블록(PLB)과 스위치 매트릭스(SMX)와의 일부분을 확대하여 나타낸 도면이다.

그리고, 상기 가변논리블록(PLB) 및 스위치 매트릭스(SMX)의 어레이의 2변(도면에서는 좌변 및 윗변)을 따라, 상기 가변논리블록(PLB) 및 스위치매트릭스(SMX)내에 마련되어 있는 메모리 셀(후술)을 선택하여 데이터를 기록하기 위한 X디코더회로(X-DEC)와 Y디코더 및 기록회로(Y-DEC & WDR)가 마련되고, 또한 이들 회로를 둘러싸도록 칩의 주변에 따라 입출력버퍼셀(IOB)이 배치되어 있다. 입출력버퍼셀(IOB)은 그 대부분이 상기 가변논리블록 및 스위치 매트릭스에 의해 구성된 논리회로에 대한 입출력신호를 취급하는 것이지만, 일부의 입출력버퍼셀(IOC)은 상기 X디코더회로(X-DEC)나 Y디코더 및 기록회로(Y-DEC & WDR)에 대한 입력신호를 취급하는 회로로서 사용된다.

본 실시예의 가변논리 LSI에서는 다층배선기술을 적용하여 가변논리블록(PLB) 및 스위치매트릭스(SMX)의 상방에 각각 배선영역이 마련된다.상기 X디코더회로(X-DEC)와 Y디코더 및 기록회로(Y-DEC & WDR)로부터 가변논리블록(PLB) 및 스위치매트릭스(SMX)내에 마련되어 있는 메모리셀(후술함)까지의 신호선(워드선 및 데이터선)은 가변논리블록 및 스위치매트릭스의 상방에 마련된 상기 배선영역을 이용하여 형성된다. 즉, 후술하는 바와 같이 가변논리블록(PLB) 및 스위치매트릭스(SMX)는 MOSFET(또는 MISFET)을 포함한다. 이 MOSFET간을 주로 다층배선의 하층배선층에서 결선하는 것으로 가변논리블록(PLB)이 형성된다. 또한, 가변논리블록(PLB)의 상방에 있어서, 주로 다층배선의 상층의 배선층은 스위치 매트릭스(SMX)를 결선하는 배선으로서 사용된다. 또한, 스위치매트릭스(SMX)의 상방에 있어서, 다층배선의 상층의 연결층의 일부는 스위치매트릭스간을 접속하는 배선으로도 사용된다.

제27도는 상기 메모리셀로의 데이터기록계의 회로구성예를 나타낸다. 특별히 제한되는 것은 아니나, 이 데이터기록계는 논리 LSI 본래의 동작과는 별개로 시스템의 초기화시 등에 동작된다. 이와같은 논리 LSI의 통상동작과 메모리셀 기록동작은 예컨대 칩 외부로부터 모드전환 제어단자로 공급되는 제어신호(WM)에 의해 전환된다. 이 제어신호(WM)가 메모리셀 기록모드를 나타낼 때, 외부로부터 입력되고 있는 어드레스신호(ADR)가 어드레스 입력버퍼회로(AIB)에 입력되고, X디코더회로(X-DEC)와 Y디코더회로(Y-DEC)에 공급되어 디코드된다.

X 디코더회로(X-DEC)는 입력된 X 어드레스신호에 대응하여, X 디코더회로(X-DEC)로부터 상기 가변논리블록 및 스위치매트릭스의 어레이부(PLB & SMX)를 향해 뻗어 있는 복수의 워드선(WL) 중의 1개를 선택레벨로 한다. Y 디코더회로(Y-DEC)의디코드 출력은 기록회로(WDR)에 공급되며, 기록회로(WDR)는 Y 디코더회로(Y-DEC)로부터 상기 가변논리블록 및 스위치매트릭스의 어레이부(PLB & SMX)를 향해 뻗어 있는 복수의 데이터선(DL) 중의 예컨대 1개를 선택함과 동시에 그때 외부로부터 데이터입력 버퍼회로(DIB)를 통해 입력되고 있는 데이터정보("1" 또는 "0")에 대응하여 선택된 데이터선(DL)을 하이레벨 또는 로우레벨로 한다.

또, IOB는 가변논리블록 및 스위치 매트릭스에 의해 구성되는 본래의 논리부에 대한 입출력신호의 버퍼회로이다. 이 입출력버퍼회로(IOB)와 상기 어드레스버퍼회로(AIB) 및 데이터입력버퍼회로(DIB)는, 제1도에 도시되어 있는 입출력 버퍼셀(IOC)에 의해 구성된다.

다음에, 상기 가변논리블록(PLB)의 구체예를 제2(A)도를 사용하여 설명한다. 또, 제2(A)도의 가변논리블록은 메모리셀(MC1-MC8)을 8개 갖는 3입력 논리의 일례이다. 제2(A)도에 있어서, MC1∼MC8은 각각 메모리셀이고, 제2도의 가변논리블록은 이들 메모리셀의 기억치를 공통의 출력노드 n0에 전달하기 위해, 피라밋 모양으로 구축된 신호전송수단으로서의 MOS(Metal Oxide Semiconductor) 트랜스퍼 게이트쌍(PT1∼PT4; PT5, PT6 및 PT7)과, 공통출력노드 n0에 접속된 출력인버터(INV4)와, 입력신호(INc)에 따라 상기 MOS 트랜스퍼 게이트쌍(PT1∼PT4)을 제어하는 신호를 형성하는 인버터(INV1)와, 입력신호(INb)에 따라 상기 MOS 트랜스퍼 게이트쌍(PT5, PT6)을 제어하는 신호를 형성하는 인버터(INV2)와, 입력신호(INa)에 따라 상기 MOS 트랜스퍼 게이트쌍(PT7)을 제어하는 신호를 형성하는 인버터(INV3)에 의해 구성되어 있다.

MOS 트랜스퍼 게이트쌍(PT1∼PT6), 인버터(INV1∼INV4)는, MOSFET(MOS Field Effect Transistor) 또는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)로 구성된다. 또한, 이하의 설명에 있어서, 특별히 한정되는 것은 아니지만 MOSFET를 사용하여 설명한다. 제5(A)도를 사용하여 후술하지만, MOS 트랜스퍼 게이트쌍(PT1∼PT6)의 각각은 1쌍의 n채널 MOSFET(Qn)로 구성되며, 인버터(INV1∼INV4)는 각각 n채널 MOSFET(Qn1)과 p채널 MOSFET(Qp1)으로 구성된다.

또한, 제5(B)도를 사용하여 후술하는 nMOS에 의해, 이들 n채널 MOSFET(Qn, Qn1)및 메모리셀(MC1∼MC8)을 구성하는 n채널 MOSFET(MN0, MN1, MN2, MN3)가 형성된다. 또한, 제5(B)도를 사용하여 후술하는 pMOS에 의해, 이들 p채널 MOSFET(Qp, Qp1) 및 메모리셀(MC1∼MC8)을 구성하는 p채널 MOSFET(MP1, MP2, MP3)이 형성된다.

본 실시예의 가변논리블록(PLB)은 상기한 바와 같이 구성되어 있기 때문에, 각 메모셀(MC1∼MC8)로 기억시키는 데이터("1" 또는 "0")의 조합에 대응하여 NOR 논리 또는 AND 논리 등 256개 정도의 논리기능을 실현할 수가 있다.

게다가, 상기 메모리셀(MC1∼MC8)은 각각 예컨대 제2(B)도에 도시한 바와 같이 게이트가 워드선(WL)에 접속되고 드레인이 데이터선(DL)에 접속된 선택용의 MOSFET(Qs)와, 입력단자와 출력단자가 상호결합된 한쌍의 CMOS(Complementary MOS) 인버터로 이루어지는 래치회로(LT)와 이 래치회로(LT)의 다른 쪽의 입출력노드에 접속된 출력용 인버터(INV0)에 의해 구성되어 있다.

본 실시예의 메모리셀을 사용한 경우, 상기 워드선(WL)을 하이 레벨로 구동하여 MOSFET(Qs)를 온시켜 데이터선(DL)으로부터 데이터를 공급함으로써 소망의 데이터("1" 또는 "0")를 기록하여 상기 가변논리블록의 논리를 일의적으로 설정할 수 있다. 이 논리의 설정은, 시스템의 구동시에 행하여지는 초기화 등에 의해 행하도록 하면 된다. 메모리셀로서 SRAM 등의 스태틱형을 쓴 경우에는, 초기화마다 각 가변논리블록에 설정하는 논리를 바꿈으로서 상기 논리 LSI에 다른 기능을 갖게 할 수 있다.

가변논리블록을 구성하는 메모리셀은, 제2(B)도에 나타내는 것과 같은 스태틱형에 한정되지 않고, EPROM(Erasable Programmable Read Only Memory)을 구성하는 FAMOS(Floating Gate Avalanche Injection MOSFET), Flash 메모리 등의 EEPROM(Electrically Erasable Programmable Read Only Memory)나 퓨즈소자를 사용하도록 하더라도 좋다.

제3도는, 제2도(A)에 도시되어 있는 가변논리블록(PLB)을 구성하는 메모리셀(MC1∼MC8)로서 제2(B)도에 나타낸 것과 같은 스태틱형을 사용한 경우에 있어서의 메모리셀로의 데이터의 기록을 위한 워드선 및 데이터선을 포함한 보다 구체적인 회로의 구성예를 나타낸다. 특별히 제한되지는 않지만, 8개의 메모리셀은 2열로 배치되고, 각 열에 대응하여 워드선(WL1, WL2)이 설치되어 있음과 동시에, 이들 워드선과 직교하는 방향으로 4개의 데이터선(DL1∼DL4)이 설치되고, 각 데이터선(DL1∼DL4)에는 메모리셀(MC)이 2개씩 접속되어 있다. 이하, 동일의 데이터선에 접속된 2개의 메모리셀을 쌍(pair)이라 칭한다.

전술한 바와 같이, LSI 칩상에는 복수개의 가변논리블록(PLB) 및 스위치 매트릭스(SMX)가 체커판 모양으로 배치되어 있고, 각 워드선(WL)에는 워드선 방향으로 배치되어 있는 복수의 가변논리블록(PLB) 및 스위치 매트릭스(SMX) 내의 대응하는 메모리셀(MC)의 선택용 MOSFET(Qs)의 게이트단자가 공통으로 접속되어 있음과 동시에, 각 데이터선(DL)에는 데이터선 방향으로 배치되어 있는 복수의 가변논리블록(PLB) 및 스위치매트릭스(SMX) 내의 대응하는 메모리셀의 선택용 MOSFET(Qs)의 드래인단자가 공통으로 접속되어 있다. 스위치 매트릭스(SMX) 내의 메모리셀에 대하여는 뒤에 설명한다.

또, 각 데이터선(DL)의 끝에는 특별히 제한되지는 않지만, 데이터선의 하이임피던스시 즉 비선택시에 데이터선 전위가 노이즈에 의해 변동하여 메모리셀에 잘못된 데이터가 기록되는 것을 방지하기 위해, 풀업(pull-up) 용의 MOSFET 이 접속되면 된다.

제4도는 상기 가변논리블록(PLB)의 레이아웃의 일례의 개략을, 제5(A)도는 그의 MOS 배치의 레이아웃을, 또한 제6도는 그의 상세한 레이아웃(제5(A)도에 배선을 가한 레이아웃)을, 또한 제7도는 가변논리블록의 상방을 배선영역으로 이용한 경우에 있어서의 상공(上空)배선의 레이아웃(제5(A)도에 상공배선을 가한 레이아웃)의 예를 나타낸다. 제7도에 도시되어 있는 격자모양의 배선(M3, M4)이 상공배선이고, 이 중 가로방향의 배선(M3)은 세번째의 금속배선층에 의해, 또한 세로방향의 배선(M4)은 네번째의 금속배선층에 의해 구성되어 있다. 배선(M3, M4)으로 구성되는 상공배선에는, 예컨대 후술하는 블록간 접속용의 배선(U1, U2; R1, R2; S1, S2; L1, L2), 장거리용 스위치 매트릭스간 접속용 배선(F1, F2)이 형성된다.

또한, 제5(A)도에 나타낸 P웰(Pwell)에 형성된 n채널 MOSFET(nMOS) 및N웰(Nwell)에 형성된 P채널 MOSFET(pMOS)의 요부단면도를 제5(B)도에 나타낸다. 제5(B)도에 도시한 바와 같이, n채널 MOSFET(nMOS)은 반도체기판(SUB)의 P웰내에, 형성된 한쌍의 소스ㆍ드레인 영역(S/D), 반도체기판(SUB) 상에 형성된 게이트전극(G)과, 게이트전극(G)과 반도체기판(SUB)과의 사이에 형성된 게이트산화막(I)으로 구성된다. 또한, p채널 MOSFET(pMOS)는, 반도체기판(SUB)의 N웰내에 형성된 한쌍의 소스ㆍ드레인 영역(S/D), 반도체기판(SUB) 상에 형성된 게이트 전극(G)과, 게이트 전극(G)과 반도체기판(SUB)과의 사이에 형성된 게이트 산화막(I)으로 구성된다. P채널 MOSFET(pMOS) 및 N채널 MOSFET(nMOS)는, 소자 분리 절연하여 규정되는 활성영역에 각각 형성된다.

부호 VDD 및 VSS 로 표시되어 있는 것은 전원라인이다. 또, VDD에는 예컨대 전원 전압 3∼5V, VSS에는 예컨대 전원전압보다도 낮은 전위인 기준전압 0V가 인가되어 있다. 제6도에 도시되어 있는 바와 같이, 상기 가변논리블록(PLB)은 후술하는 바와 같이 첫번째의 금속 배선층(M1), 두번째의 금속배선층(M2)으로 결선되어 회로가 구성된다. 본 실시예에 있어서는, 3개의 입력신호(INa, INb, INc)가 입력되는 단자가, 가변논리블록(PLB)의 위, 오른쪽 및 아래쪽의 3개소에 각각 마련되어 있다. 첫번째 금속배선층(M1), 두번째 금속배선층(M2)은 다층배선의 하층의 배선층을 구성한다. 한편, 본 실시예의 가변논리블록(PLB)은 좌측에 출력단자(OUT)를 갖추고, 이 출력단자(OUT)로부터 논리결과를 나타내는 신호를 출력할 수 있도록 구성되어 있다. 입출력단자(INa, INb, INc, OUT)는 배선(M3, M4)을 통해 배선(M1, M2)으로 결선되는 가변논리블록(PLB)에 접속된다. 이와 같이 실시예의가변배선블록(PLB)은 3방향으로부터 입력된 신호의 논리결과를 1방향으로 송출하는 것이지만, 입력신호가 들어오는 방향 및 신호를 출력하는 방향은 제6도에 나타내는 것에 한정되는 것은 아니다. 예컨대, 가변논리블록(PLB)의 상하좌우에 각각 출력단자를 마련하여, 4방향으로 논리결과를 나타내는 신호를 출력할 수 있도록 구성해도 좋다. 세번째 금속배선층(M3), 네번째 금속배선층(M4)은 다층배선의 상층의 배선층을 구성한다.

또, 제6도의 레이아웃에 있어서는, 워드선(WL1, WL2) 및 가로방향의 전원라인(VDD, VSS)은 첫번째의 금속배선층(M1)으로 형성되고, 데이터선(DL1∼DL4) 및 세로방향의 전원라인(VDD, VSS)은 두 번째의 금속배선층(M2)으로 형성되어 있다. 또한, 상기 입출력단자(INa, INb, INc, OUT)에 접속된 배선 중 가로방향의 배선은 세번째의 금속배선층(M3)에 의해 형성되며, 빗금친 세로방향의 배선은 네번째의 금속배선층(M4)에 의해 형성되어 있다. 또한, 제6도에는 제2도에 있어서의 메모리셀(MC1)로부터 데이터를 판독하는 경우의 신호의 출력경로가 부호 Dout로 도시되어 있다. 또, 메모리셀(MC1)의 출력은 후술하는 제8(A),(B)도의 Mout에 대응한다.

제8(B)도는, 상기 가변논리블록(PLB)(제6도)으로부터 제2(B)도의 구성의 메모리셀(MC)을 쌍으로 추출하여 그 레이아웃(M1과 M2에 대응)을 나타내고 있다. 즉, 제5(A)도에 도시한 바와 같이, MC1과 MC2, MC3와 MC4, MC5와 MC6, MC7과 MC8이 각각 쌍이다. 제8(B)도에 있어서, 메모리셀(MC) 하나는 파선으로 둘러싸인 영역이다.

제8(B)도의 메모리셀(MC)의 등가회로를 제8(A)도에 나타낸다. 제8(B)도 및제5도에 도시한 바와 같이 쌍을 이루는 메모리셀(MC)의 레이아웃패턴은 좌우대칭적인 형상으로 되어있다. 메모리셀(MC)의 각 구성소자 중, 부호 MNO로 표시되어 있는 것은 선택용 n채널 MOSFET(Qs)(nMOS)이고, MP1, MP2로 표시되어 있는 것은 래치(LT)를 구성하는 P채널 MOSFET(pMOS)이며, MN1, MN2로 표시되어 있는 것은 래치(LT)를 구성하는 N채널 MOSFET(nMOS)이고, MP3, MN3으로 표시되어 있는 것은 출력용 인버터(INV0)를 구성하는 P채널 MOSFET(pMOS)및 n채널 MOSFET(nMOS)이다. 출력용 인버터(INV0)의 출력이 Mout이다. 또한, 제8(B)도, 제8(C)도에 도시한 바와 같이 빗금친 것은 MOSFET의 게이트전극(G)으로 되는 폴리실리콘층이고, 배선(M1)으로 구성되는 워드선(WL1, WL2)에 접속된다. MOSFET의 소스, 드레인 영역(S/D)은 반도체 기판내에 형성된 확산층에 의해 구성된다. 쌍을 이룬 메모리셀(MC)은 동일한 데이터선(DL)에 접속되기 때문에, 선택용 MOSFET(Qs), MN0는 공통의 확산층을 갖는다. 또한, MN1, MN2, MN3, MP1, MP2, MP3도 마찬가지로 공통의 확산층을 가지며, 그 확산층에 전원라인이 접속된다. MN1, MN2, MN3, MP1, MP2, MP3 사이의 접속은 배선층(M1, M2)을 통해 행하여 진다. 또한, 제6도에 도시한 바와 같이, 메모리셀(MC1∼MC8), 인버터(INV1∼INV4) 간의 결선은 배선층(M1, M2)을 통해 행하여져 가변논리블록(PLB)이 구성된다. 게다가, 제5(A)도, 제5(B)도에 도시한 바와 같이, N채널 MOSFET(nMOS)은 Pwell(P웰), N채널 MOSFET(nMOS)은 Nwell(N웰)에 형성된다. 이와 같이, 가변논리블록은 다층배선의 하층의 배선층인 배선층 M1, M2로 결선되어 회로가 구성된다. 다음에 제9도∼제13도를 이용하여 스위치 매트릭스(SMX)의 일실시예에 대해 설명한다. 제9도는 스위치 매트릭스(SMX)의 일실시예를 나타내는 개념도이다. 이 실시예의 스위치 매트릭스(SMX)는, 한쪽 끝이 인접하는 가변논리블록(PLB)의 입출력단자에 접속되는 입출력용배선(US, RS, SS, LS)이 각 변으로부터 내부를 향해 뻗어있음과 동시에, 도면의 세로방향과 가로방향을 따라 스위치 매트릭스를 사이에 둔 논리블록간 접속용의 배선(U1, U2; R1, R2; S1, S2; L1, L2)이 각각 2개씩 내부를 향해 뻗어있다. 입출력용배선(US, RS, SS, LS)은 스위치 매트릭스(SMX)와 가변논리블록(PLB)의 사이를 접속하는 가변논리블록-스위치 매트릭스간 접속용 배선을 구성한다. 또한, 배선(L1, L2, R1, R2, LS, RS)은 다층배선의 상층의 배선층인 M3로 구성된다. 배선(U1, U2, S1, S2, SS, US)은 다층배선의 상층의 배선층인 배선층 M4로 구성된다. 또한, 제16도를 사용하여 후술하는 바와 같이, 논리블록간 접속용의 배선(L1, L2, R1, R2)은 논리블록(PLB)의 상부를 X방향으로 연장하고 논리블록간 접속용 배선(U1, U2, S1, S2)은 논리블록(PLB)의 상부를 Y 방향으로 연장한다. 또한, 스위치 매트릭스(SMX)를 통해 논리블록간 접속용 배선간의 접속 및 논리블록간 접속용 배선과 가변논리블록(PLB)의 접속이 행해진다.

상기 논리블록간 접속용배선 중 U1, R1, S1, L1의 교점 및 U2, R2, S2, L2의 교점에는 그들 배선 사이를 선택적으로 접속할 수 있는 패스스위치(path switch)(PS1, PS2)가 마련되어 있다. 제10도에 도시한 바와 같이, 패스스위치(PS1)에 의해 U1, R1, S1, L1의 임의의 2점간의 접속(파선)을 선택할 수 있다. 이 접속은 후술하는 바와 같이 패스스위치(PS1) 내의 메모리셀의 정보를 "1" 또는 "0"으로 설정함으로써 접속, 비접속을 선택하는 것으로 행하여진다. 제11도에 도시한 바와 같이, 패스스위치(PS2)에 의해 U2, R2, S2, L2의 임의의 2점간의 접속(파선)을 선택할 수가 있다.

제9도 및 제12도에 도시한 바와 같이, 상기 입출력용 배선(US)과 논리블록간 접속용의 배선(R2, R1)과의 교점에는 패스스위치(PS11, PS12)가 각각 마련되고, 입출력용배선(SS)과 논리블록간 접속용의 배선(R2, R1)과의 교점에는 패스스위치 (PS13, PS14)가 각각 마련된다. 입출력용 배선(US)과 논리블록간 접속용의 배선(L2, L1)과의 교점에는 패스스위치(PS15, PS16)가 각각 마련되고, 입출력용 배선(SS)과 논리블록간접속용의 배선(L2, L1)과의 교점에는 패스스위치(PS17, PS18)가 각각 마련된다. 또한 입출력용배선(RS)과 논리블록간 접속용의 배선(S2, S1; U2, U1)과의 교점에는 패스스위치(PS21, PS22, PS23, PS24)가 각각 마련되고, 입출력용배선(LS)과 논리블록간 접속용의 배선(S2, S1; U1, U2)과의 교점에는 패스스위치(PS25, PS26, PS27, PS28)가 각각 마련되고 있다. 또, 제9도에 도시되어 있는 각 배선은 실제의 배선형상을 나타내는 것이 아니라, 패스스위치를 마련하는 배선들을 분간하기 쉽게 하기 위해 추상적으로 나타낸 것이다. 제13도에 상기 패스스위치(PS)에 의해 선택적으로 접속할 수 있는 패스를 파선으로 나타낸 것이다.

상기 각 패스스위치(PS)는, 각각 1방향으로만 접속가능한 것과 6방향으로 접속가능한 것이 있다. 제14도에는 그 중 대표적인 패스스위치(PS)의 구체적 구성예가 도시되어 있다. 제14(A)도에 도시되어 있는 것은 논리블록간 접속용배선의 교점에 마련되고 있는 6방향으로 접속가능한 패스스위치의 구성예이고, 직교하는 4개의 신호선사이에 접속된 6개의 스위치 MOSFET(SW1∼SW6)와 그들의 게이트에 접속된 6개의 메모리셀(MC11∼MC16)에 의해 구성되어 있다. 제9도의 패스스위치 중 PS1과 PS2가 이것에 상당한다. 나머지의 패스스위치는 2방향으로만 접속가능한 패스스위치이고, 제14(B)도에 도시되어 있는 바와 같이, 직교하는 2개의 신호선 사이에 접속된 스위치 MOSFET(SW)와 그 게이트에 접속된 메모리셀(MC)에 의해 구성되어 있다. 제9도에 대응시키면 분명한 바와 같이, 본 실시예의 스위치 매트릭스(SMX)는 28개의 스위치 MOSFET(SW1∼SW6, SW)와 28개의 메모리셀(MC)을 갖추고 있다. 또, 뒤에 제19도∼제24도를 사용하여 설명하는 바와 같이, 각 스위치 MOSFET(SW1∼SW6, SW)는 n채널 MOSFET(MN3)으로 구성된다.

상기 메모리셀(MC11∼MC16)은, 상기 가변논리블록(PLB)에서 쓰이고 있는 메모리셀(제3도 참조)과 거의 동일한 구성이며(제14(C)도 참조), 출력용 인버터(INV0)를 갖고 있지 않다는 점만 다르다.

본 실시예의 스위치 매트릭스(SMX)는, 접속배선의 각 교점에 마련되어 있는 패스스위치(PS) 내의 메모리셀(MC11∼MC16)의 어느 것인가에 데이터를 기록하면, 데이터가 기록된 메모리셀에 대응한 스위치 MOSFET가 온상태로 됨으로써 각각 허용된 방향(복수방향도 가능)으로 신호를 전달할 수 있도록 구성되어 있다. 또한, 제19도∼제24도를 사용하여 뒤에 설명하겠지만, 스위치 매트릭스(SMX)는 하층의 배선층인 배선층 M1, M2로 연결되어 회로가 구성된다.

제15도는, 가변논리블록(PLB) 및 스위치 매트릭스(SMX)가 체커판 모양으로 배치된 어레이의 일부를 확대한 제1(B)도에 상당하는 부분의 구성을 나타낸다. 제16도는, 제15도에 있어서의 가변논리블록(PLB)의 입출력단자(INa, INb, INc,INd)와 스위치 매트릭스(SMX)와의 접속관계를 나타내는 도면이다. 제13도에 도시한 바와 같이 패스스위치(PS)에 의해 배선(US, RS, SS, LS, U1, U2, S1, S2, R1, R2, L1, L2)간이 접속가능하다. 제15도, 제16도에 도시한 바와 같이 기본적으로는, 스위치매트릭스(SMX)의 논리블록간 접속용배선(U1, U2; R1, R2; S1, S2; L1, L2)은 가변논리블록(PLB)을 통해 다른 스위치 매트릭스(SMX)의 논리블록간 접속용의 배선(U1, U2; R1, R2; S1, S2; L1, L2)과 연속하도록 구성된다. 이와 같은 구성에 있어서, 예컨대 가변논리블록(PLB2, PLB4)을 접속하고자 하는 경우에는, 스위치 매트릭스(SMX2)내의 패스스위치(PS22)와 스위치 매트릭스(SMX4) 내의 패스스위치(PS27)가 온상태가 되도록 대응하는 메모리셀에 데이터("1" 또는 "0") 을 기록한다. 이것에 의해서, 가변논리블록(PLB2)으로부터 출력된 신호를, 2개의 패스스위치만을 통해 가변논리블록(PLB4)에 입력시킬 수 있다. 즉, 스위치 매트릭스(SMX)의 논리블록간 접속용의 배선(L1, L2)은 X방향으로, 가변논리블록(PLB)의 상부를 통해, 다른 스위치 매트릭스(SMX)의 논리블록간 접속용의 배선(R1, R2)과 일체로 형성된다. 또한, 스위치 매트릭스(SMX)의 논리블록간 접속용의 배선(U1, U2)은, Y방향으로, 가변논리블록(PLB)의 상부를 통해, 다른 스위치 매트릭스(SMX)의 논리 블록간 접속용의 배선(S1, S2)과 일체로 형성된다.

또한, 제17도 및 제18도에 도시한 바와 같이, 입출력용 배선(US, RS, SS, LS) 끼리의 각 교점에도 패스스위치(PS31, PS32, PS33, PS34)를 마련하고, 이것을 제15도, 제16도에 나타내는 인접하는 논리블록간의 접속용으로 이용하도록 구성하더라도 좋다. 이와 같은 패스스위치(PS31, PS32, PS33, PS34)를 마련함으로써, 경사방향에 인접하는 논리블록간을 1개의 패스스위치(PS31, PS32, PS33, PS34)만으로 접속하는 것이 가능해진다. 또, 제18도, 제17도에 나타내는 패스스위치(PS)에 의해 선택적으로 접속할 수 있는 패스를 파선으로 나타낸다. 제18도에 있어서, 패스스위치(PS31, PS32, PS33, PS34) 에 의한 패스(파선) 이외는 제13도와 같다.

제21도는, 제9도, 제14도에 나타내는 스위치매트릭스(SMX)의 레이아웃(두 번째의 금속배선층까지)의 일례를, 제19도는 그의 회로위치의 레이아웃을, 제20도는 MOS 배치의 레이아웃을 나타낸다. 또한 제22도는 제21도에 세번째층 및 네번째층으로 이루어지는 입출력용 배선(US, RS, SS, LS) 및 논리블록간 접속용 배선(U1, U2; R1, R2; S1, S2; L1, L2)을 부가한 레이아웃을, 또한 제23도는 스위치 매트릭스(SMX)의 상공 배선을 부가한 레이아웃의 예를 나타낸다.

제21도의 레이아웃에 있어서는, 워드선(WL1, WL2, WL3, WL4) 및 가로방향의 전원라인(VDD, VSS)은 첫번째의 금속배선층(M1)으로 형성되고, 데이터선(DL1∼DL7) 및 세로방향의 전원라인(VDD, VSS)은 두번째의 금속배선층(M2)으로 형성되어 있다. 또한, 스위치 매트릭스(SMX)는, 첫번째의 금속배선층(M1) 및 두번째의 금속배선층(M2)으로, 메모리셀(MC)내의 접속 및 메모리셀(MC)과 스위치 MOSFET(SW, SW1∼SW6)와의 접속이 행해져 회로가 구성된다.

본 실시예에 있어서는, 제16도, 제22도에 도시한 바와 같이 패스스위치(PS)에 접속되는 제9도의 배선(R2, RS, R1, L2, L1, LS)은 세번째의 금속배선층(M3)에 의해, 또한 세로방향의 배선(U1, US, S1, SS, S2)은 네번째의 금속배선층(M4)에 의해 구성되어 있다. 그리고 이들 배선은, 제21도에 도시되어 있는 바와 같이, 스위치 매트릭스의 중앙에 형성되어 있는 첫번째(가로방향)의 금속배선층(M1) 및 두번째(세로방향)의 금속배선층(M2) 으로 이루어지는 내부접속선(S2∼S1)에 의해, 제24도를 사용하여 후술하는 패스스위치(PS)가 되는 MOSFET(MN3) 의 확산층에 결합되게 되어 있다.

즉, 제9도, 제14도에 나타내는 패스스위치(PS)는 배선(M1, M2)에 의해 결선되며, 배선(M3)으로 구성되는 R2, RS, R1, L2, LS, L1 및 배선(M4)으로 구성되는 U1, US, U2, S1, SS, S2는 배선(M2, M1)을 통해 제24도를 사용하여 후술하는 패스스위치(PS)가 되는 MOSFET(MN3) 의 확산층에 접속된다. 한편, 제2도, 제6도에 도시되어 있는 바와 같이, 입출력배선(LS, US, SS)은 가변논리블록(PLB)에 있어서 인버터(INV1∼INV3)를 구성하는 MOSFET(Qn1, Qp1)의 게이트전극(G)에 전기적으로 접속됨과 동시에, 입출력배선(RS)은 가변논리블록(PLB)에 있어서 인버터(INV4)를 구성하는 MOSFET(Qn1, Qp1)의 소스드레인 영역인 확산층에 접속된다.

또한, 스위치 매트릭스(SMX)의 상방을 통과하는 상공배선은, 제23도에 도시한 바와 같이 격자모양으로 형성되어 있고 이 중 가로방향의 배선(M3)은 세번째 금속배선층(M3)에 의해, 또한 세로방향의 배선(M4)은 네번째 금속배선층(M4)에 의해 구성되어 있다. 배선층(M3, M4)으로 구성되는 상공배선에는 후술하는 장거리용 스위치 매트릭스간 접속용 배선(F1, F2)이 형성된다.

전술한 바와 같이, 본 실시예의 스위치 매트릭스(SMX)는 28개의 스위치 MOSFET(SW, SW1∼SW6)(MN3)와 28개의 메모리셀(MC)을 갖추고 있으며, 제19도∼제21도에 도시한 바와 같이 28개중 반수인 14개는 상부에, 또 나머지의 14개는 하부에배치되어 있다. 더구나, 14개의 메모리셀(MC)은 제3도에 도시되어 있는 바와 마찬가지로 그중 반수가 워드선(WL1)에, 또 나머지가 워드선(WL2)에 접속되어 있다. 게다가, 워드선(WL1)에 접속되어 있는 메모리셀과, 워드선(WL2)에 접속되어 있는 메모리셀이 공통의 데이터선(DL∼DL7)의 어느 것인가에 접속되어 쌍을 이루고 있다.

제24(B)도는 쌍을 이루는 28개의 메모리셀(MC) 중 1개의 쌍과 그것에 의해, 온 오프가 제어되는 2개의 스위치 MOSFET(SW, SW1∼SW6)(MN3)를 추출하여 그의 레이아웃을 나타내고 있다. 제24(A)도는 제24(B)도에 대응하는 1개의 메모리셀과 1개의 스위치 MOSFET(SW, SW1∼SW6)(MN3)를 나타내는 등가회로이다. 제24(A)도에 도시한 바와 같이 쌍을 이루는 메모리셀의 레이아웃 패턴은 좌우대칭적인 형상으로 되어 있다. 제24(A),(B)도에 도시한 바와 같이 각 구성소자 중, 부호 MN0로 표시되어 있는 것은 선택용 N채널 MOSFET(Qs)이고, MP1, MP2로 표시되어 있는 것은 래치(LT)를 구성하는 P채널 MOSFET 이며, MN1, MN2로 표시되어 있는 것은 래치(LT)를 구성하는 N채널 MOSFET이고, MN3로 표시되어 있는 것은 패스스위치(SW, SW1∼SW6)로서의 MOSFET 이다. 또한, 빗금친 것은 MOSFET의 게이트전극(G)으로 되는 폴리실리콘층이다. 부호 VDD 및 VSS 로 표시되어 있는 것은 전원라인이다.

MOSFET(Qs), MP1, MP2, MN1, MN2 와 워드선(WL), 데이터선(DL) 간은, 배선(M1, M2)에 의해 결선되어 메모리셀(MC)이 구성되며, 메모리셀(MC), 스위치 MOSFET(MN3)간은 배선(M1, M2)에 의해 결선되어 스위치 매트릭스가 구성된다. 제28도에 본 발명의 실시예의 요부 단면도를 나타낸다. 제28도 중 왼쪽은 스위치 매트릭스(SMX) 형성영역, 오른쪽은 가변논리블록(PLB) 형성영역을 나타낸다. 동도면은,일례로서 패스스위치(PS21)의 MOSFET(SW)(MN3)을 나타내고 있다. 스위치 MOSFET(SW)(MN3)의 소스ㆍ드레인영역은 확산층(10, 12)으로 형성되며, 확산층(10)은 배선층(M3)으로 형성되는 입출력용 배선(RS)에 전기적으로 접속되며, 확산층(12)은 배선층(M4)으로 형성되는 가변논리블록간 접속용 배선(S2)에 전기적으로 접속된다. 입출력용 배선(RS)은, 인버터(INV4)의 MOSFET(Qn1)의 확산층(20)에 접속된다. 확산층(20, 22)은 MOSFET(Qn1)의 소스ㆍ드레인 영역을 형성한다. 부호(30, 32, 34, 36, 38)는 층간절연막이고, 예컨대 산화실리콘막으로 형성된다. 배선(M1, M2, M3, M4)은, 예컨대 알루미늄합금막 또는 텅스텐막 또는 TiN막의 적층막으로 구성된다.

본 실시예를 적용한 경우, 상기 워드선을 하이 레벨로 구동하여 MOSFET(Qs)를 온시켜 대응하는 데이터선으로부터 데이터를 공급함으로써, 소망의 데이터를 메모리셀(래치)에 기록하여 배선간의 신호전송방향을 일의적으로 설정해 줄 수 있다. 이 신호전송방향의 설정은 시스템의 구동시에 행하여지는 초기화 등에 의해 행하도록 하면된다. 메모리셀로서 스태틱형을 사용한 경우에는, 초기화마다 각 스위치 매트릭스에 있어서의 신호전송방향의 설정을 바꿈으로써 상기 논리 LSI에 다른 기능을 갖게 할 수 있게 된다. 패스스위치를 온상태나 오프상태로 설정하기위한 데이터를 기억하는 메모리셀은, 실시예와 같은 스태틱형(SRAM)에 한정되지 않으며, EPROM을 구성하는 FAMOS, 플래시메모리 등의 EEPROM이나 퓨즈소자를 사용하여 구성하도록 해도 된다.

다음에, 장거리배선용 스위치 매트릭스와, 그것을 사용한 장거리접속방법에대해 설명한다.

본 실시예에 있어서 장거리배선용 스위치 매트릭스란, 반도체칩상에 있어 비교적 이격된 위치에 있는 논리블록간을 접속하기 위해 마련되어 있는 스위치 매트릭스이며, 그 구성으로는 전술한 인접논리블록간 접속용의 스위치 매트릭스(제9도)와 동일하게 해도 좋고, 또는 제9도에 도시되어 있는 패스스위치 이외에 장거리 접속용 패스스위치를 부가한 구성으로 해도 된다. 또한, 제9도에 도시되어 있는 구성의 스위치 매트릭스를 장거리용으로 하고, 제17도에 도시되어 있는 구성의 스위치 매트릭스를 인접 또는 근거리용으로서 사용하도록 해도 좋다. 또, 비교적 이격된 위치란, 세로 또는 가로방향에 2개 이상의 스위치 매트릭스(SMX)를 통해 가변논리블록간을 접속하는 경우를 포함하는 것이다.

여기서는, 일례로서 제9도에 도시되어 있는 구성의 스위치 매트릭스를 장거리용 및 단거리용으로 사용하여 논리 LSI를 구성하는 경우를 예로 들어 제25도를 사용하여 설명한다. 제25도에 있어서, 매트릭스패턴을 구성하는 하나하나의 사각형은 스위치 매트릭스 또는 가변논리블록을 나타내고 있으며, 전술한 바와 같이, 가변논리블록과 스위치 매트릭스는 서로 체커판 모양으로 배치되어 있다.

더구나, 본 실시예에 있어서는 제25도의 빗금친 위치에 배치되어 있는 가변논리블록을 장거리용 스위치 매트릭스(SMXf)로 치환하도록 하고 있다. 장거리용 스위치 매트릭스(SMXf)에 관하여서는, 장거리용 스위치 매트릭스끼리는 가변논리블록 및 근거리용 스위치매트릭스의 상방에 형성된 세번째 및 네번째의 금속배선층(M3, M4)으로 이루어지는 장거리용 스위치 매트릭스간 접속용 배선(F1, F2)(상공배선)에의해 서로 접속된다. 이것에 의해, 장거리용 스위치 매트릭스(SMXf) 간에는 패스스위치가 존재하지 않게 되어, 패스스위치를 경유하는 것에 의한 신호의 지연을 감할 수 있다. 또, 배선(F1)은 세번째의 금속배선층(M3)으로 구성되며, 배선(F2)은 네번째의 금속배선층(M4)으로 구성된다.

한편, 근거리용 스위치 매트릭스(SMX)는, 제15도에 도시되어 있는 바와 같이 가변논리블록을 1개만큼 거리를 둔 것끼리가 가변논리블록의 상방에 형성된 세번째 및 네번째의 금속배선층으로 이루어지는 상공배선(U1, U2, S1, S2, R1, R2, L1, L2, LS, US, RS, SS)에 의해 서로 접속된다. 그리고, 상기 장거리용 스위치 매트릭스(SMXf)와 이것에 인접하는 근거리용 스위치 매트릭스(SMX)는, 예컨대 각각의 입출력용 배선(US, RS, SS, LS)끼리가 접속된다. 구체적으로는, 장거리 스위치매트릭스(SMXf)의 입출력용 배선(US)은 이것에 인접하는 근거리용 스위치 매트릭스 (SMX)의 입출력용 배선(SS)에 접속되고, RS는 LS에, SS는 US에, LS는 RS에 각각 접속된다. 이와 같이 접속이 된 장거리용 스위치매트릭스(SMXf) 내의 패스스위치 중 적당한 것을 온 상태로 설정함으로써, 단거리접속용 배선으로부터 장거리접속용 배선으로의 전환이 가능해진다.

여기서 일례로서, 제25도에 부호A로 표시되어 있는 가변논리블록과 부호B 로 표시되어 있는 가변논리블록을 장거리용 스위치 매트릭스(SMXf)를 이용하여 접속하는 경우에 대해서 설명한다. 우선, 접속하고자 하는 가변논리블록(A)을, 이것과 장거리용 스위치 매트릭스(SMXf)와 인접하고 있는 단거리용 스위치 매트릭스(SMXn)에 접속한다. 다음에, 가변논리블록(A)이 접속된 단거리용 스위치 매트릭스(SMXn)와장거리용 스위치 매트릭스(SMXf)를 접속한다. 마찬가지로 가변논리블록(B)에 관해서도, 일단 인접하고 있는 근거리용 스위치 매트릭스(SMXn)에 접속하고, 그 근거리용 스위치매트릭스를 그것에 가장 가까운 위치에 있는 장거리용 스위치매트릭스(SMXf)에 접속하고나서, 장거리용 스위치 매트릭스(SMXf) 끼리를 접속함으로써 가변논리블록 A와 B를 접속한다.

또, 상기 실시예에서는, 가변논리블록의 몇개를 장거리용 스위치매트릭스로 치환하는 것과 같은 모양으로 배치한 경우를 설명하였지만, 장거리용 스위치매트릭스에 관하여서는 근거리용 스위치 매트릭스의 몇개를 장거리용 스위치매트릭스로 치환하는 것과 같은 모양으로 배치하더라도 좋다. 제26도에는 그와 같은 치환을 행한 경우의 장거리접속의 예가 도시되어 있다.

이 실시예에 있어서 제26도의 빗금친 블록위치에 배치되어 있는 스위치 매트릭스(SMXf)를 장거리용으로 사용하는 것이다. 스위치 매트릭스중 빗금이 없는 것은 근거리용의 스위치 매트릭스이고, 그것들은 제15도에 도시되어 있는 바와 같이 가변논리블록을 1개만큼 거리를 둔 것끼리가 가변논리블록의 상방에 형성된 세번째 및 네번째의 금속배선층(M3, M4)으로 이루어지는 상공배선(U1, U2, S1, S2, R1, R2, L1, L2, LS, US, RS, SS)에 의해 서로 접속된다.

또한, 장거리용 스위치 매트릭스(SMXf)에 관하여는, 장거리용 스위치 매트릭스끼리는 가변논리블록 및 근거리용 스위치매트릭스의 상방에 형성된 세번째 및 네번째의 금속배선층(M3, M4)으로 이루어지는 상공배선(F1, F2)에 의해 서로 접속된다. 이것에 의해서, 장거리용 스위치 매트릭스간에는 패스스위치가 존재하지 않은것으로 되어, 패스스위치를 경유하는 것에 의한 신호의 지연을 감할 수 있다.

일례로서, 제26도에 부호A로 표시되어 있는 가변논리블록과 부호B로 표시되어 있는 가변논리블록을 장거리용 스위치 매트릭스(SMXf)를 이용하여 접속하는 경우에 대해 설명한다. 접속하고자 하는 가변논리블록이 A와 같이 장거리용 스위치매트릭스(SMXf)에 인접하고 있는 경우에는 가변논리블록(A)을 장거리용 스위치 매트릭스(SMXf)에 직접 접속한다. 한편, 접속하고자 하는 가변논리블록이 B와 같이 장거리용 스위치 매트릭스(SMXf)와 이격된 경우에는, 일단 가변논리블록(B)을 인접하고 있는 근거리용 스위치 매트릭스(SMXn)에 접속하고, 그 근거리용 스위치 매트릭스를 그것에 가장 가까운 위치에 있는 장거리용 스위치 매트릭스에 접속하고나서, 장거리용 스위치 매트릭스끼리를 접속함으로써, 가변논리블록 A와 B를 접속한다.

이상 설명한 바와 같이, 상기 실시예는 가변논리블록(PLB)과 스위치매트릭스(SMX)를 체커판 모양으로 배치함과 동시에, 다층배선기술을 적용하여 가변논리블록 상방에 블록간 접속용 배선영역을 마련하도록 하였기 때문에, 논리블록의 점유면적에 대한 스위치 매트릭스의 점유면적의 비율을 작게하여 칩사이즈의 저감을 꾀할 수 있다고 하는 효과가 있다.

즉, 제29도에 도시되어 있는 종래의 FPGA와 같이, 논리부가 가변논리블록과 스위치 매트릭스와 크로스 포인트 스위치로 이루어지는 경우에는, 가변논리블록의 한 변의 길이가 LL이고, 스위치 매트릭스의 한 변의 길이가 LS이라고 하면, 1개의 논리블록당의 면적은, (LL+LS)×(LL+LS)로 된다. 한편, 본원발명의 논리 LSI에서의1개의 논리블록당의 면적은, 2×Max(LL, LS)²으로 된다. 여기서 Max(LL, LS)²은 LL 또는 LS 중 긴쪽의 자승을 의미한다. 가령, LL=LS이라고 하면, 종래의 FPGA에서의 1논리블록당의 면적은 4×LL²이고, 본원발명의 논리 LSI에서의 1논리블록당의 면적은 2×LL²으로되기 때문에, 종래의 FPGA에 비해 논리부의 면적이 약로 저감됨을 알 수 있다. 또한, 논리블록간 배선(U1, U2, S1, S2, R1, R2, L1, L2)과 입출력용 배선(LS, US, RS, SS)을 배선층(M3, M4)으로 이루어지는 상공배선으로 구성하여, 가변논리블록(PLB) 및 스위치매트릭스(SMX)를 상공배선보다도 하층의 배선층(M1, M2)으로 결선함으로써 칩사이즈를 저감할 수가 있다.

또한, 상기 실시예에 있어서는 가변논리집적회로를 가변논리블록과 스위치매트릭스(SMX)만으로 구성하였기 때문에, 크로스 포인트 스위치를 생략함으로써 논리블록간의 접속배선상의 스위치수를 적게하고 신호전파 지연시간을 저감할 수 있어 고속동작이 가능한 가변논리집적회로를 실현할 수가 있다고 하는 효과가 있다.

게다가, 상기 실시예에서 설명한 바와 같이, 스위치 매트릭스를 구성하는 메모리셀과 가변논리블록을 구성하는 메모리셀과 동일 타입의 메모리셀을 사용하면, 스위치 매트릭스와 가변논리블록간에 유사성을 갖게 할 수 있기 때문에, 레이아웃패턴을 설계할 때에 한쪽의 설계데이터를 다른 쪽의 설계에 이용할 수가 있어 레이아웃설계가 용이하게 된다고 하는 효과가 있다.

이상 본 발명자에 의해 행하여진 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 이탈하지 않은 범위에서 여러가지 변경이 가능한 것은 말할 필요도 없다. 예컨대 가변논리블록은 제2도와 같은 회로구성에 한정되는 것은 아니며, 논리가 가변이면 어떠한 회로형식이더라도 좋다. 또한, 상기 실시예를 4층의 금속배선층으로 설명하였지만, 이것에 한하지 않으며, 5층이상의 다층 배선구조이더라도 좋다. 게다가, 다층 배선구조는 금속배선층만으로 한정되지 않으며, 금속이외의 재료로 구성하더라도 좋다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 다음과 같다.

가변논리블록과 스위치 매트릭스를 X방향 및 Y방향으로 서로 직교가 되도록 체커판 모양으로 배치함과 동시에, 다층배선기술을 적용하여 가변논리블록 상방에 블록간 접속용 배선을 마련한다.

또한, 논리블록간 접속용 배선과 가변논리블록과 스위치매트릭스간 접속용 배선을, 같은 층의 배선으로 형성함과 동시에, 가변논리블록 및 스위치 매트릭스를 구성하는 회로내 배선을 블록간 접속용 배선보다도 하층의 배선층으로 형성한다.

또한, 스위치 매트릭스를 통해 블록간 접속용 배선간의 접속 및 블록간 접속용 배선과 가변논리블록과의 접속이 행해진다.

이것에 의해, 논리블록의 점유면적에 대한 스위치 매트릭스의 점유면적의 비율을 작게하며 칩사이즈의 저감을 꾀할 수 있다.

또한, 논리블록간의 접속배선상의 스위치 수를 적게하고 신호전파지연시간을 저감할 수 있어, 이것에 의해 고속동작이 가능한 가변논리집적회로를 실현할 수가 있다.

제1도는 본 발명에 관한 프로그래머블 논리 LSI의 일례를 나타내는 블록도로, 제1(A)도는 프로그래머블 논리 LSI의 전체 레이아웃, 제1(B)도는 제1(A)도의 일부확대도,

제2(A)도는 가변논리블록의 일실시예를 나타내는 회로도, 제2(B)도는 가변논리블록을 구성하는 메모리셀의 일례를 나타내는 회로도,

제3도는 가변논리블록을 구성하는 메모리셀로의 신호결선예를 나타내는 구성도,

제4도는 가변논리블록의 회로위치의 레이아웃예를 나타내는 개략배치도,

제5(A)도는 가변논리블록의 소자배치의 레이아웃예를 나타내는 개략배치도, 제5(B)도는 제5(A)도의 요부단면도,

제6도는 가변논리블록의 레이아웃의 일례를 나타내는 평면도,

제7도는 가변논리블록의 상공배선을 포함한 레이아웃의 일례를 나타내는 평면도,

제8(A),(B),(C)도는 가변논리블록을 구성하는 메모리셀의 레이아웃의 일례를 나타내는 평면도,

제9도는 프로그래머블 논리 LSI를 구성하는 스위치 매트릭스의 일실시예를나타내는 회로구성도,

제10도는 제9도의 스위치 매트릭스에 있어서의 접속예를 나타내는 회로구성도,

제11도는 제9도의 스위치 매트릭스에 있어서의 접속예를 나타내는 회로구성도,

제12도는 제9도의 스워치 매트릭스에 있어서의 접속예를 나타내는 회로구성도,

제13도는 제9도의 스위치 매트릭스에 있어서의 접속예를 나타내는 회로구성도,

제14(A),(B),(C)도는 제9도의 스위치 매트릭스를 구성하는 패스스위치의 일례를 나타내는 회로도,

제15도는 스위치 매트릭스 및 가변논리블록의 접속 방법을 나타내는 회로도,

제16도는 스위치 매트릭스의 입출력단자와 가변논리블록의 입출력단자와의 접속관계를 나타내는 회로도,

제17도는 스위치 매트릭스의 다른 구성예를 나타내는 회로도,

제18도는 제17도의 스위치 매트릭스에 있어서의 접속예를 나타내는 회로구성도,

제19도는 제17도의 스위치 매트릭스의 회로위치의 레이아웃예를 나타내는 개략배치도,

제20도는 제17도의 스위치 매트릭스의 소자배치의 레이아웃예를 나타내는 개략배치도,

제21도는 스위치 매트릭스의 구체적인 레이아웃(두번째의 금속배선층까지)의 일례를 나타내는 평면도,

제22도는 스위치 매트릭스의 입출력신호선을 포함한 레이아웃의 일례를 나타내는 평면도,

제23도는 스위치 매트릭스의 상공배선을 포함한 레이아웃의 일례를 나타내는 평면도,

제24도는 스위치 매트릭스를 구성하는 메모리셀의 레이아웃의 일례를 나타내는 평면도,

제25도는 본 발명을 적용한 프로그래머블 논리 LSI 에서의 장거리배선 접속방법을 나타내는 개념도,

제26도는 장거리배선 접속방법의 다른 예를 나타내는 개념도,

제27도는 가변논리블록 및 스위치 매트릭스를 구성하는 메모리셀로의 데이터기록회로의 일례를 나타내는 회로도,

제28도는 스위치 매트릭스 형성영역 및 가변논리블록 형성영역의 구체적인 구조의 일례를 나타내는 단면도,

제29도는 종래의 프로그래머블 논리 LSI의 일례를 나타내는 블록도,

Claims

논리기능을 변경할 수 있게 구성된 복수의 가변논리블록과, 배선접속을 변경할 수 있게 구성된 복수의 가변배선회로를 갖는 가변논리집적회로로서,

상기 복수의 가변배선회로 각각은, 반도체 칩상에 이산적으로 배치되고,

상기 복수의 가변배선회로와 상기 복수의 가변논리블록은, 상기 반도체 칩 상에, 제1방향 및, 상기 제1방향에 교차하는 제2방향으로 각각 서로 엇갈리게 되도록 체커판 형태로 배치되고,

상기 가변논리블록 상방에는 가변논리블록간을 접속하기 위한 배선이 형성되고,

상기 배선은, 상기 복수의 이산적으로 배치된 가변배선회로에 접속되고,

상기 가변논리블록간은, 상기 배선 및 상기 복수의 이산적으로 배치된 가변배선회로를 통해 접속되고,

상기 가변배선회로 및 상기 가변논리블록은, 상기 배선보다도 하층의 배선층에서 회로소자간이 결선되어 있는 가변논리집적회로.
제1항에 있어서,

상기 가변 배선회로로서, 인접하는 가변논리블록간을 접속하는 단거리 접속용 가변배선회로와, 이격된 위치에 있는 가변논리블록간을 접속하는 장거리접속용 가변배선회로가 마련되는 가변논리집적회로.
제2항에 있어서,

상기 장거리 접속용 가변배선회로는 가변논리블록이 배치되어야 하는 위치에 마련되어 있는 가변논리집적회로.
제1항에 있어서,

상기 가변배선회로내의 메모리셀 및 상기 가변논리블록내의 메모리셀에 데이터의 기록을 행하기 위한 데이터 기록회로를 구비함과 동시에, 상기 데이터 기록회로의 동작을 유효 또는 무효로 하기 위한 제어신호를 입력할 수 있는 제어단자가 마련되어 있는 가변논리집적회로.
제1항에 있어서,

상기 배선은 세로방향 및 가로방향으로 이루어지는 2층의 배선층을 사용하여 구성되는 가변논리집적회로.
가변논리집적회로에 있어서,

논리기능을 변경할 수 있게 구성된 복수의 가변논리블록과, 배선접속을 변경할 수 있게 구성된 복수의 가변배선회로가 반도체 기판상에 형성되고,

상기 복수의 가변배선회로 각각은, 상기 반도체기판 상에서 이산되어 배치되고,

상기 복수의 가변논리블록과 상기 복수의 가변배선회로는 제1방향 및 상기 제1방향에 직교하는 제2방향으로 배치되고,

상기 가변논리블록과 상기 가변배선회로는, 하층 배선층에서 회로소자간이 결선되고, 상기 하층의 배선층의 상층에 상층 배선층이 형성되며,

상기 상층 배선층은, 상기 제1방향으로 연장하여 있는 제1배선과 상기 제2방향으로 연장하여 있는 제2배선을 가지고,

상기 제2배선은 상기 제1배선과 다른 배선층으로 형성되며,

상기 상층 배선층은, 상기 가변논리블록 및 상기 가변배선회로상에 연장하여 있도록 형성되고,

상기 가변배선회로는 상기 가변논리블록과 상기 상층 배선층으로 전기적으로 접속되며,

상기 가변논리블록간의 접속은, 상기 상층 배선층과 상기 복수의 이산적으로 배치된 가변배선회로에 의해 행해지는, 가변논리집적회로.
제6항에 있어서,

상기 상층 배선층은, 이격된 위치에 있는 가변논리블록간의 접속을 행하기 위한 장거리 접속용 배선을 갖는 가변논리집적회로.
제6항에 있어서,

상기 가변논리블록은, 복수개의 메모리셀과, 상기 메모리셀에 기억된 데이터를 입력신호에 따라 선택적으로 출력단자에 전달하는 신호전달수단을 갖는 가변논리집적회로.
제8항에 있어서,

상기 상층배선층은, 상기 메모리셀을 선택하거나 데이터를 기록하기 위한 신호를 공급하기 위한 배선을 갖는 가변논리집적회로.
제6항에 있어서,

상기 가변배선회로는, 메모리셀과, 상기 메모리셀에 기억된 데이터에 따라임의의 신호선 사이에 설치된 스위치 수단을 선택적으로 ON 시켜 신호를 전달 가능하게 하는 복수의 패스 스위치를 갖는 가변논리집적회로.
제10항에 있어서,

상기 상층배선층은, 상기 메모리셀을 선택하거나 데이터를 기록하기 위한 신호를 공급하기 위한 배선을 갖는 가변논리집적회로.
제10항에 있어서,

상기 신호선은, 접속하는 가변논리블록과의 사이에서 신호를 입출력하기 위한 신호, 또는 다른 가변배선회로와 접속하기 위한 신호를 전달하는 가변논리집적회로.
제6항에 있어서,

상기 가변논리블록 및 가변배선회로는, 동일한 구성의 메모리셀을 갖는 가변논리집적회로.
제6항에 있어서,

상기 가변배선회로로서, 인접하는 가변논리블록간을 접속하는 단거리 접속용 가변배선회로와, 이격된 위치에 있는 가변논리블록간을 접속하는 장거리 접속용 가변배선회로가 설치되는 가변논리집적회로.
제14항에 있어서,

상기 장거리 접속용 가변배선회로는, 가변논리블록이 배치되어야 할 영역에 설치되는 가변논리집적회로.
제6항에 있어서,

상기 가변배선회로 내의 메모리셀 및 가변논리블록 내의 메모리 셀에 데이터의 기록을 행하기 위한 데이터 기록회로를 가지며,

상기 데이터 기록회로의 동작을 유효 또는 무효로 하기 위한 제어신호를 입력할 수 있는 제어단자가 설치되는 가변논리집적회로.
제6항에 있어서,

상기 하층의 배선층은, 제3배선과, 상기 제3배선과 다른 배선층으로 형성된 제4배선을 갖는 가변논리집적회로.
논리기능을 변경할 수 있게 구성된 복수의 가변논리블록과, 배선접속을 변경할 수 있게 구성된 복수의 가변배선회로를 갖는 가변논리집적회로로서,

상기 복수의 가변배선회로 각각은, 상기 반도체기판 상에서 이산적으로 배치되고,

상기 가변논리블록과 상기 가변배선회로는, 하층 배선층에서 회로소자 사이가 결선되고,

상기 하층배선층의 상층에 상층배선층이 형성되며,

상기 상층배선층은, 제1방향으로 연장하여 있는 제1배선과, 상기 제1방향에 직교하는 제2방향으로 연장하여 있는 제2배선을 가지고,

상기 제2배선은 상기 제1배선과 다른 배선층으로 형성되며,

상기 상층배선층은, 상기 가변논리블록 및 상기 가변배선회로상을 연장하여 있도록 형성되고,

상기 가변배선회로는 상기 가변논리블록과 상기 상층배선층에서 전기적으로 접속되며,

상기 가변논리블록간의 접속은, 상기 상층배선층과 상기 복수의 이산적으로 배치된 가변배선회로에 의해 행해지며,

상기 상층배선층은, 이격된 위치에 있는 가변논리블록간을 접속하는 장거리 접속용 배선과, 가까운 위치에 있는 가변논리블록 간을 접속하는 단거리 접속용 배선을 갖는 가변논리집적회로.
제18항에 있어서,

상기 제1배선과 제2배선의 각각은, 장거리 접속용 배선과 단거리 접속용 배선을 갖는 가변논리집적회로.
제19항에 있어서,

상기 하층배선층은, 제3배선과, 상기 제3배선과 다른 배선층으로 형성된 제3배선을 갖는 가변논리집적회로.
논리기능을 변경할 수 있게 구성된 복수의 가변논리수단과, 배선접속을 변경할 수 있게 구성된 복수의 가변배선수단을 갖는 가변논리집적회로로서,

상기 복수의 가변배선수단 각각은, 상기 반도체기판상에서 이산되어 배치되고,

상기 가변논리수단과 상기 가변배선수단은, 하층배선층에서 회로소자간이 결선되고,

상기 하층배선층의 상층에 상층배선층이 형성되며,

상기 상층배선층은, 제1방향으로 연장하여 있는 제1배선과, 상기 제1방향으로 직교하는 제2방향으로 연장하여 있는 제2배선을 가지고,

상기 제2배선은 상기 제1배선과 다른 배선층으로 형성되며,

상기 상층배선층은, 상기 가변논리수단 및 상기 가변배선수단 상에 연장하여 있도록 형성되고,

상기 가변논리수단 간의 접속은, 상기 상층배선층과 상기 복수의 분산되어 배치된 가변배선수단에 의해 행해지고,

상기 상층배선층은, 이격된 위치에 있는 가변논리수단 간을 접속하는 장거리 접속용 배선과, 가까운 위치에 있는 가변논리수단 간을 접속하는 단거리 접속용 배선을 갖는 가변논리집적회로.
제20항에 있어서,

상기 제1배선과 제2배선의 각각은, 장거리 접속용 배선과 단거리 접속용 배선을 갖는 가변논리집적회로.
제21항에 있어서,

상기 하층배선층은, 제3배선과, 상기 제3배선과 다른 배선층으로 형성된 제4배선을 갖는 가변논리집적회로.