KR20170090987A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스 내에서 퓨즈를 형성 및 이용하는 구조 및 방법이 제시된다. 상기 퓨즈는 제3 금속 층 내에 형성될 수 있고, 아래에 있는 반도체 기판 위에 위치하는 활성 기판에 대해 수직하게 배치되도록 형성될 수 있다. 추가적으로, 상기 제3 금속 층 내의 퓨즈는 아래에 있는 제2 금속 층보다 더 두껍게 되도록 형성될 수 있다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR AND METHOD}
우선권 주장 및 상호 참조
본 출원은, 2016년 1월 29일자로 제출되고 발명의 명칭이 “이퓨즈 영역 감소 및 퓨즈 연결 전류 상승”인 미국 가특허 출원 제62/288,799호의 우선권 및 이익을 주장하며, 상기 가특허 출원은 인용함으로써 그 전체 내용이 본 명세서에 포함된다.
기술분야
본 발명은 반도체 디바이스 및 방법에 관한 것이다.
반도체 디바이스가 크기 면에서 축소됨에 따라, 반도체 디바이스 내의 각각의 개별 구성요소도 또한 크기 면에서 축소되어야 하고, 또는 이것이 전체적으로 반도체 디바이스의 추가적인 축소를 위한 장애가 될 위험이 있다. 예를 들어, 트랜지스터 또는 활성 디바이스의 크기가 축소됨에 따라, 활성 영역들에 대한 상호접속을 제공하는 금속화 층 및 유전체 층과 같은 반도체 디바이스의 다른 부분이 또한 크기 면에서 축소되어야 함을 알 수 있다. 그렇지 않으면, 반도체 디바이스의 전체적인 크기는 동일하게 유지될 수 있다.
그러나, 유전체 층 및 금속화 층의 축소는 그 자체의 문제를 내포하고 있다. 예를 들어, 금속화 층 자체가 스케일 다운(scale down)되면, 커패시터, 저항기, 퓨즈 등을 비롯한 패시브 디바이스와 같이 금속화 층 내에 형성되는 임의의 디바이스가 또한 스케일 다운되게 된다. 그러나, 이들 유형의 디바이스의 스케일 다운은 원하는 성능 범위를 넘어서 이들 디바이스의 특징을 변경시킬 수 있다. 이에 따라, 이들 구성요소의 소형화를 향상시키기 위해 금속화 층 및 금속화 층 내의 디바이스를 형성 및 이용하는 새로운 방법이 요구된다.
본 발명의 과제는 반도체 디바이스 및 방법을 제공하는 것이다.
본 발명의 일 실시예에 따르면,
반도체 디바이스를 제조하는 방법으로서,
반도체 기판의 제1 영역 위에 복수 개의 게이트 전극을 형성하는 단계로서, 복수 개의 게이트 전극이 제1 방향으로 연장되는 것인 단계;
상기 제1 영역에서 복수 개의 게이트 전극 위에 제1 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제1 금속 층 내의 각각의 개별 라인은 제1 방향에 대해 수직한 제2 방향으로 연장되고, 제1 금속 층에는 퓨즈가 없는 것인 단계;
상기 제1 영역에서 제1 금속 층 위에 제2 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제2 금속 층 내의 각각의 개별 라인은 제1 방향으로 연장되고, 제2 금속 층에는 퓨즈가 없는 것인 단계;
상기 제1 영역에서 제2 금속 층 위에 제3 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제3 금속 층 내의 각각의 개별 라인은 제2 방향으로 연장되고, 제3 금속 층은 퓨즈를 포함하는 것인 단계
를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 다른 일 실시예에 따르면,
반도체 디바이스를 제조하는 방법으로서,
반도체 기판 상에 일련의 활성 디바이스를 형성하는 단계;
상기 일련의 활성 디바이스 위에 제1 금속 층을 성막하는 단계로서, 제1 금속 층은 탑 다운 도면(top down view)에 있어서 일련의 활성 디바이스에 대해 수직하게 배치되는 것인 단계;
상기 제1 금속 층 위에 제2 금속 층을 성막하는 단계로서, 제2 금속 층은 탑 다운 도면에 있어서 제1 금속 층에 대해 수직하게 배치되는 것인 단계;
상기 제2 금속 층 위에 있는 제3 금속 층 내에 일련의 퓨즈를 성막하는 단계로서, 제3 금속 층은 탑 다운 도면에 있어서 제2 금속 층에 대해 수직하게 배치되는 것인 단계
를 포함하는 반도체 디바이스 제조 방법이 제공된다.
본 발명의 또 다른 일 실시예에 따르면,
반도체 디바이스로서,
반도체 기판의 제1 영역 내의 복수 개의 활성 디바이스로서, 제1 방향으로 연장되는 것인 복수 개의 활성 디바이스;
상기 복수 개의 활성 디바이스 위의 제1 금속 층으로서, 제1 방향에 대해 수직한 제2 방향으로 배치되는, 제1 영역 내의 복수 개의 제1 금속 라인을 포함하는 것인 제1 금속 층;
상기 제1 금속 층 위의 제2 금속 층으로서, 제1 방향으로 배치되는, 제1 영역 내의 복수 개의 제2 금속 라인을 포함하는 것인 제2 금속 층;
상기 제2 금속 층 위에 있고 복수 개의 제3 금속 라인 및 복수 개의 퓨즈를 포함하는 제3 금속 층으로서, 복수 개의 제3 금속 라인은 제2 방향으로 배치되는 것인 제3 금속 층
을 포함하는 반도체 디바이스가 제공된다.
본 발명의 양태는 첨부 도면과 함께 이하의 상세한 설명을 읽으면 가장 잘 이해될 것이다. 산업계에서의 표준 관행에 따라, 다양한 특징부는 축척대로 도시된 것이 아니라는 점에 주의해야 한다. 실제로, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 확대 또는 축소될 수 있다.
도 1a 및 도 1b는 일부 실시예에 따른 제1 금속 층 및 활성 디바이스의 형성을 예시한 것이다.
도 2a 및 도 2b는 일부 실시예에 따른 제2 금속 층의 형성을 예시한 것이다.
도 3a 및 도 3b는 일부 실시예에 따른 제3 금속 층의 형성을 예시한 것이다.
도 4a 및 도 4b는 일부 실시예에 따른 제4 금속 층의 형성을 예시한 것이다.
도 5a 및 도 5b는 일부 실시예에 따른 제5 금속 층의 형성을 예시한 것이다.
이하의 개시내용은 본 발명의 다양한 특징을 실시하기 위한 다수의 다양한 실시예 또는 예를 제시한다. 본 개시내용을 단순화하기 위해 구성요소 및 배치의 구체적인 예가 이하에 설명되어 있다. 물론, 이러한 예는 단시 예시일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 후술하는 설명에서 제2 특징부 상에 또는 제2 특징부 위에 제1 특징부를 형성하는 것은, 제1 특징부 및 제2 특징부가 직접 접촉하도록 형성되는 실시예를 포함할 수도 있고, 또한 제1 특징부 및 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 추가적인 특징부가 형성될 수 있는 실시예를 포함할 수도 있다. 추가적으로, 본 개시내용은 다양한 예에서 참조 번호 및/또는 문자를 반복하여 사용할 수 있다. 이러한 반복은 단순화 및 명확성의 목적을 위한 것이며, 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 자체로 지시하려는 것은 아니다.
또한, 도면에 제시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명함에 있어서 설명의 편의를 위해 “아래”, “하부”, “하위”, “상위”, “상부” 등과 같이 공간적으로 상대적인 용어가 본 명세서에서 사용될 수 있다. 이러한 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 중에 또는 작동 중에 디바이스의 다양한 배향을 포괄하려는 의도이다. 장치는 (90도 회전되거나 또는 다른 배향으로) 달리 배향될 수 있으며, 본 명세서에서 사용되는 공간적으로 상대적인 수식어는 이에 따라 마찬가지로 해석될 수 있다.
이제 도 1b는 도 1a의 라인 B-B’를 따르는 도 1a의 탑 다운 도면(top down view)를 예시하는 것인 도 1a 및 도 1b를 참조하면, 반도체 기판(101), 활성 디바이스(103), ILD(interlayer dielectric; 105), 제1 유전체 층(107), 및 제1 유전체 층(107) 내의 제1 금속 층(109; M1)을 포함하는 반도체 디바이스(100)의 일부가 도시되어 있다. 반도체 기판(101)은, 도핑되거나 도핑되지 않은 벌크 실리콘(bulk silicon), 또는 SOI(silicon-on-insulator) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator) 또는 이들의 조합과 같은 반도체 재료로 된 층을 포함한다. 사용될 수 있는 다른 기판은 다층 기판, 구배 기판, 또는 하이브리드 배향 기판을 포함한다.
반도체 기판(101)은 활성 디바이스(103)를 포함할 수 있다. 당업자라면, 반도체 디바이스(100)에 대한 설계에 관해 원하는 구조적 요건 및 기능적 요건을 생성하기 위해 다양하고 광범위한 활성 디바이스 및 트랜지스터, 커패시터, 저항기, 이들의 조합 등과 같은 패시브 디바이스가 사용될 수 있다는 것을 인식할 것이다. 활성 디바이스(103)는 임의의 적절한 방법을 이용하여 형성될 수 있다.
구체적인 일 실시예에 있어서, 활성 디바이스(103)는 게이트 유전체(도 1a에 별도로 도시되어 있지 않음), 게이트 전극(106), 그리고 채널 영역 위에 있는 스페이서(108)(도 1a에 별도로 도시되어 있지 않음)를 포함할 수 있으며, 이때 소스/드레인 영역(역시 도 1a에 별도로 도시되어 있지 않음)은 게이트 전극(106)의 양측에 있다. 게이트 유전체 및 게이트 전극(106)은 당업계에 알려진 임의의 적절한 프로세스에 의해 반도체 기판(101) 상에 형성 및 패터닝될 수 있다. 게이트 유전체는, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 산화물, 질소 함유 산화물, 알루미늄 산화물, 란탄 산화물, 하프늄 산화물, 지르코늄 산화물, 하프늄 산질화물, 이들의 조합 등과 같은 하이-k(high-k) 유전체 재료로 되어 있을 수 있다. 바람직하게는, 게이트 유전체는 약 4보다 큰 상대 유전율 값을 갖는다.
게이트 유전체가 산화물 층을 포함하는 실시예에 있어서, 게이트 유전체는 산화물, H2O, NO 또는 이들의 조합을 포함하는 분위기에서 습식 열적 산화 또는 건식 열적 산화와 같은 임의의 산화 프로세스에 의해 또는 전구체로서의 산소 및 TEOS(tetra-ethyl-ortho-silicate)를 이용하는 CVD(chemical vapor deposition) 기법에 의해 형성될 수 있다. 일 실시예에 있어서, 게이트 유전체는 두께 면에서 약 8 옹스트롬 내지 약 50 옹스트롬 사이, 예컨대 약 16 옹스트롬의 두께를 나타낼 수 있다.
게이트 전극(106)은 금속(예컨대, 탄탈, 티타늄, 몰리브덴, 텅스텐, 백금, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(예컨대, 티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈 실리사이드), 금속 질화물(예컨대, 티타늄 질화물, 탄탈 질화물), 도핑된 다결정 실리콘과 같은 전도성 재료, 다른 전도성 재료, 또는 이들의 조합을 포함한다. 한 가지 예에 있어서, 무정형 실리콘이 성막되고 재결정되어 다결정 실리콘(폴리 실리콘)을 생성한다. 게이트 전극(106)이 폴리 실리콘인 실시예에 있어서, 게이트 전극(106)은, 약 100 옹스트롬 내지 약 2500 옹스트롬의 범위 내의 두께로, 예컨대 약 1500 옹스트롬의 두께로, LPCVD(low-pressure chemical vapor deposition)에 의해, 도핑된 폴리 실리콘 또는 도핑되지 않은 폴리 실리콘을 성막시킴으로써 형성될 수 있다.
스페이서(108)가 게이트 유전체 및 게이트 전극(106)의 측벽 상에 형성된다. 스페이서(108)는 보통 이전에 형성된 구조 상에 스페이서 층(도시되어 있지 않음)을 블랭킷 성막(blanket deposition)함으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, 산화물 등을 포함하며, CVD, 플라즈마 CVD(plasma enhanced CVD), 스퍼터, 및 당 업계에 공지된 다른 방법과 같이 일반적으로 사용되는 방법에 의해 형성된다. 이때, 스페이서 층은, 구조의 수평방향 표면으로부터 스페이서 층을 제거하기 위해 비등방성 에칭 등에 의해 스페이서(108)를 형성하도록 패터닝된다.
소스/드레인 영역은 게이트 유전체의 대향 측에서 반도체 기판(101)에 형성된다. 반도체 기판(101)이 n-타입 기판인 실시예에 있어서, 소스/드레인 영역은 붕소, 갈륨, 인듐 등과 같은 적절한 p-타입 도펀트를 이식함으로써 형성된다. 대안으로, 반도체 기판(101)이 p-타입 기판인 실시예에 있어서, 소스/드레인 영역은 인, 비소 등과 같은 적절한 n-타입 도펀트를 이식함으로써 형성될 수 있다. 이러한 소스/드레인 영역은, 마스크(mask)로서 게이트 유전체, 게이트 전극(106) 및 스페이서(108)를 이용하여 이식된다.
당업자는, 이러한 소스/드레인 영역을 형성하기 위해 다수의 다른 프로세스, 단계 등이 사용될 수 있다는 것을 인식할 것이라는 점에 주의해야 한다. 예를 들면, 당업자는, 구체적인 목적에 적절한 특정 형상 또는 특징을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 이용하여 복수의 이식이 행해질 수 있다는 것을 인식할 것이다. 이러한 프로세스 중 임의의 프로세스가 소스/드레인 영역을 형성하기 위해 사용될 수 있고, 전술한 설명은 본 실시예를 앞서 제시된 단계로 한정하려는 의도가 아니다.
도 1b를 보면, 일 실시예에서, 제1 영역[도 1b에서 점선 사각형(102)으로 표시됨] 내의 각각의 활성 디바이스(103)의 게이트 전극(106)이 서로 동일한 방향으로 연장되도록 형성될 수 있으며, 특정한 일 실시예에서 제1 영역(102)은 퓨즈 비트 셀 영역(fuse bit cell area)일 수 있다. 일 실시예에 있어서, 제1 영역(102)은, 제3 금속 층(301) 내에 형성되는 퓨즈를 구비하는 반도체 기판(101)의 영역일 수 있다(도 1b에는 도시되어 있지 않지만, 도 3과 관련하여 이하에 예시 및 논의됨). 이에 따라, 제1 영역(102)이 전체 반도체 기판(101)을 포함할 수 있는 한편, 제1 영역(102)은, 약 200 미크론 내지 약 400 미크론, 예컨대 약 300 미크론의 제1 폭(W1) 및 약 100 미크론 내지 약 300 미크론, 예컨대 약 200 미크론의 제1 길이(L1)를 갖는 영역과 같은, 반도체 기판(101)의 하위 섹션을 또한 포함할 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
추가적으로, 도 1b의 탑 다운 도면에서, 활성 디바이스(103)의 적어도 일부가 제1 영역(102) 내에 위치한다. (이러한 탑 다운 도면에서) 제1 영역(102) 내에 위치하는 활성 디바이스(103)는 각각 제1 영역(102) 내의 다른 게이트 전극(106)과 평행한 제1 길이방향 축선[도 1b에서 점선 표시(108)로 표시됨]을 갖는 게이트 전극(106)을 구비한다. 또한, 제1 영역(102) 내에서 각각의 게이트 전극(106)의 제1 길이방향 축선은 제1 방향[도 1b에서 화살표 표시(111)로 표시됨]을 따라 연장된다.
다시 도 1a를 참고하면, 활성 디바이스(103)를 보호하기 위해 그리고 고립시키기 위해 활성 디바이스(103) 위에 ILD 층(105)이 형성된다. 일 실시예에 있어서, ILD 층(105)은 BPSG(boron phosphorous silicate glass)와 같은 재료를 포함할 수 있지만, 임의의 적절한 유전체가 각 층을 위해 사용될 수 있다. ILD 층(105)은 PECVD와 같은 프로세스를 이용하여 형성될 수 있지만, LPCVD와 같은 다른 프로세스가 대안으로 이용될 수 있다. ILD 층(105)은 약 100 옹스트롬 내지 약 3000 옹스트롬의 두께로 형성될 수 있다.
일단 ILD 층(105)이 형성되면, 활성 영역(103)을 위에 있는 제1 금속 층(109)과 전기적으로 연결하기 위해 ILD 층(105)을 통해 접점 플러그(104)가 형성될 수 있다. 일 실시예에 있어서, 우선 활성 디바이스(103)의 게이트 전극(106) 또는 달리 소스/드레인 영역을 노출시키기 위해 ILD 층(105)을 통해 접점 플러그를 형성함으로써, 접점 플러그(104)의 형성이 개시될 수 있다. 일 실시예에 있어서, 접점 플러그 개구는 적절한 포토리소그래피 마스킹 및 에칭 프로세스를 이용하여 형성될 수 있다.
일단 접점 플러그 개구가 형성되면, 제1 접착 층(glue layer)(도 1a에 별도로 도시되어 있지 않음)의 형성이 개시될 수 있다. 일 실시예에 있어서, 제1 접착 층은 아래에 놓이는 구조에 대한 접점 플러그(104)의 나머지의 고착에 도움이 되도록 이용되며, CVD, PECVD(plasma enhanced chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 등과 같은 프로세스를 이용하여 형성되는, 예컨대 텅스텐, 티타늄 질화물, 탄탈 질화물 등일 수 있다.
일단 제1 접착 층이 형성되면, 접점 플러그(104)의 나머지는 접착 층과 접촉하도록 형성된다. 일 실시예에서는, 접점 플러그(104)의 재료가 텅스텐(W)이지만, 알루미늄, 구리, 이들이 조합 등과 같은 임의의 다른 적절한 재료가 대안으로 이용될 수 있다. 접점 플러그(104)의 재료는 CVD와 같은 프로세스를 이용하여 형성될 수 있지만, PECVD, PVD, ALD 등과 같은 임의의 적절한 프로세스가 대안으로 이용될 수 있다.
일단 충전되면, 접점 플러그(104)의 평탄화가 행해지며, 이에 따라 ILD 층(105)의 외부에 있는 접점 플러그(104)의 재료가 제거되고, 이에 따라 접점 플러그(104)가 형성된다[이러한 접점 플러그 중 하나가 도 1a에 예시되어 있음]. 일 실시예에 있어서, 평탄화 프로세스는 CMP(chemical mechanical polish)이며, 여기서 에칭 재료 및 연마 재료의 조합은 접점 플러그(104)의 재료와 접촉하게 되고, 연마 패드(별도로 도시되어 있지 않음)는 제1 유전체 층(105) 위의 접점 플러그(104)의 모든 재료가 제거될 때까지 접점 플러그(104)의 재료를 연마시켜 없애기 위해 사용된다.
제1 유전체 층(107)이 ILD 층(105) 위에 형성될 수 있다. 제1 유전체 층(107)은 탄소 도핑된 산화물과 같은 로우-k(low-k) 유전체, 다공성의 탄소 도핑된 실리콘 이산화물, 실리콘 산화물, 실리콘 질화물과 같은 익스트림 로우-k(extremely low-k) 유전체, 폴리 이미드와 같은 폴리머, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 재료로 제조될 수 있다. 제1 유전체 층(107)은 스핀 온 프로세스(spin-on process) 또는 CVD와 같은 프로세스를 통해 형성될 수 있지만, 임의의 적절한 프로세스가 사용될 수 있으며, 제1 유전체 층은 약 400 옹스트롬 내지 약 1000 옹스트롬, 예컨대 약 600 옹스트롬의 제1 두께(T1)를 나타낼 수 있다.
도 1a 및 도 1b는 추가적으로 제1 유전체 층(107) 내에서의 제1 금속 층(109)의 형성을 예시하고 있다. 일 실시예에 있어서, 제1 금속 층(109)은 예컨대 다마신 프로세스를 이용하여 형성될 수 있으며, 이에 따라 우선 제1 유전체 층(107) 내에 개구가 형성된다. 일 실시예에 있어서, 상기 개구는 우선 제1 유전체 층(107) 위에 포토레지스트 재료를 배치 및 패터닝함으로서 형성될 수 있다. 일단 포토레지스트 재료가 배치 및 패터닝되면, 패터닝된 포토레지스트로부터 아래에 있는 제1 유전체 층(107)까지 패턴이 전사되도록 하기 위해 반응 이온 에칭과 같은 건식 에칭 프로세스가 이용될 수 있다.
일단 원하는 패턴이 전사되면, 제1 유전체 층(107) 내에 제1 금속 층(109)을 형성하기 위해 상기 개구는 전도성 재료로 충전될 수 있다. 일 실시예에 있어서, 전도성 재료의 형성은, 우선 배리어 층(barrier layer)을 성막함으로써 개시될 수 있다(도 1a 및 도 1b에 별도로 도시되어 있지 않음). 배리어 층은, CVD, PVD, ALD 등과 같은 성막 프로세스를 이용하여 성막될 수 있는 티타늄 질화물 또는 탄탈 질화물과 같은 배리어 재료로 되어 있을 수 있다. 그러나, 배리어 층을 형성하기 위해 임의의 적절한 성막 재료 또는 성막 방법이 이용될 수 있다.
일단 배리어 층이 형성되면, 제1 유전체 층(107) 내에서 개구를 충전 및/또는 과충전하기 위해 전도성 재료가 성막될 수 있다. 일 실시예에 있어서, 상기 전도성 재료는, 예컨대 시드 층(seed layer)(도시되어 있지 않음) 및 전기화학적 도금과 같은 도금 프로세스를 이용하여 형성되는 구리, 알루미늄 또는 텅스텐과 같은 재료일 수 있지만, 원하는 재료에 따라 스퍼터링, 기화, 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 대안으로 이용될 수 있다. 일단 제1 금속 층(109)을 위한 개구가 전도성 재료로 충전되면, 제1 금속 층(109)을 위한 개구의 외부에 있는 임의의 과도한 전도성 재료는 제거될 수 있으며, 제1 금속 층(109) 및 제1 유전체 층(107)은 예컨대 화학 기계적 연마 프로세스를 이용하여 평탄화될 수 있다. 추가적으로, 모든 과도한 전도성 재료가 개구의 외부로부터 제거되기 때문에, 제1 금속 층(109)은 제1 두께(T1)를 갖는 등에 의해 또한 제1 유전체 층(107)과 동일한 두께를 갖게 된다.
다시 도 1b를 보면, 제1 금속 층(109)은 [접점 플러그(104)를 통해] 다양한 활성 디바이스(103)를 상호접속시키기 위해 이용되며, 반도체 디바이스(100)를 위한 기능적 요건을 형성하기 위해 필요에 따라 접속부를 라우팅(routing)시킨다. 추가적으로, 제1 영역(102) 내에서 제1 금속 층(109) 내의 개별적인 전도성 라인은 각각 제1 영역(102) 내에서 제1 금속 층(109) 내의 다른 전도성 라인과 평행한 제2 길이방향 축선[도 1b에서 점선 표시(110)로 표시됨]을 갖는다. 추가적으로, 제2 길이방향 축선(110)은 제1 방향(111)에 대해 수직한 제2 방향[도 1b에서 화살표 표시(113)로 표시됨]으로 연장된다. 이에 따라, 제1 금속 층(109)은 활성 디바이스(103)의 게이트 전극(106)에 대해 수직하게 정렬된다.
도 2a 및 도 2b는 각각 단면도 및 탑 다운 도면을 예시하며, 여기서 도 2b는 제2 유전체 층(203) 내에 제2 금속 층(201; M2)을 형성한 이후에 반도체 디바이스(100)의 라인 B-B’를 따라 도 2a의 탑 다운 도면을 예시한 것이다. 일 실시예에 있어서, 제2 유전체 층(203)은 초기에 제2 금속 층(201)에 앞서 형성될 수 있으며, 제2 유전체 층(203)은 제1 유전체 층(107)과 관련하여 앞서 언급된 바와 같이 형성될 수 있다. 예를 들면, 제2 유전체 층(203)은 스핀 온 프로세스를 이용하여 형성되는 로우-k 유전체 재료일 수 있다. 그러나, 이러한 프로세스에 있어서, 제2 유전체 층(203)은 약 1000 옹스트롬 내지 약 2000 옹스트롬, 예컨대 약 1300 옹스트롬인 제2 두께(T2)를 갖도록 형성될 수 있다.
일단 제2 유전체 층(201)이 형성되면, 제2 금속 층(201)이 제2 유전체 층(203) 내에 형성될 수 있다. 일 실시예에 있어서, 제2 금속 층(201)은, 예컨대 하부 비아 부분(lower via portion)뿐만 아니라 상부 트렌치 부분(upper trench portion) 양자 모두를 형성하기 위해, 예컨대 2가지 포토리소그래피 마스크 및 2가지 에칭 프로세스를 이용하는 이중 다마신 프로세스를 이용하여, 제2 유전체 층(203) 내로 제2 금속 층(201)을 위한 개구를 우선 형성함으로써 형성될 수 있다. 일 실시예에 있어서, 제2 금속 층(201)을 위한 개구는, 제2 금속 층(201)의 하부 비아 부분[도 2a에서 제2 금속 층(201)의 상부 부분으로부터 구분되고 점선 표시(205)로 표시됨]의 형상을 형성하기 위해 제1 에칭 프로세스와 함께 제1 마스크를 이용하여 개시될 수 있다.
일 실시예에 있어서, 제1 마스크는 예컨대 스핀 온 프로세스를 이용하여 배치되는 포토레지스트일 수 있다. 일단 적소에 있으면, 이제 상기 포토레지스트는 패턴화된 광원에 노출될 수 있고, 제2 금속 층(201)의 하부 비아 부분에 대해 원하는 패턴으로 패턴화된 포토레지스트를 형성하도록 현상될 수 있다. 그러나, 제1 마스크는 대안으로 실리콘 질화물과 같은 하드 마스크(hard mask)일 수 있다. 임의의 적절한 마스킹 재료 및 마스킹 재료를 패턴화하는 임의의 프로세스가 대안으로 이용될 수 있다.
일단 제1 마스크가 배치 및 패턴화되면, 제1 마스크의 패턴은 제2 유전체 층(203)으로 전사될 수 있다. 일 실시예에 있어서, 에칭 중에 마스크로서 제1 마스크를 이용하는 한편 제2 유전체 층(203)의 재료를 제거하기 위해 반응성 이온 에칭과 같은 지향성 에칭 프로세스가 이용될 수 있다. 이에 따라, 단지 노출되어 보호받지 못한 재료만이 제거되므로, 제1 마스크의 패턴이 제2 유전체 층(203)으로 전사된다.
일단 제1 마스크의 패턴이 제2 유전체 층(203)으로 전사되면, 제1 마스크는 제거될 수 있다. 제1 마스크가 포토레지스트인 실시예에 있어서, 제1 마스크는 예컨대 애슁 프로세스(ashing process)를 이용하여 제거될 수 있고, 이에 따라 제1 마스크의 온도는 열 분해가 발생할 때까지 상승하여, 포토레지스트가 제거될 수 있다. 그러나, 습식 에칭 프로세스와 같은 임의의 적절한 다른 제거 방법이 대안으로 이용될 수 있다.
일단 제2 금속 층(201)의 하부 비아 부분을 위한 개구가 성형되면, 제2 유전체 층(203) 내에 상부 트렌치 부분이 형성됨과 동시에 하부 비아 부분을 위한 개구가 연장될 수 있다. 일 실시예에 있어서, 일단 제2 금속 층(201)의 하부 부분이 제1 마스크 및 에칭에 의해 성형되면, 제2 금속 층(201)을 위한 개구를 제1 금속 층(109)으로 연장시키기 위해서 뿐만 아니라 제2 금속 층(201)의 상부 트렌치 부분을 형성하기 위해 제2 마스크 및 제2 에칭 프로세스가 이용될 수 있으며, 이때 제2 금속 층(201)은 전기 신호, 파워 및 접지 접속을 라우팅하는 데 사용된다.
제2 마스크는 앞서 언급된 바와 같은 제1 마스크와 유사할 수 있다. 예를 들면, 제2 마스크는, 제2 금속 층(201)의 상부 트렌치 부분에 대해 원하는 패턴으로 포토레지스트 조성으로 된 층(개별적으로 도시되어 있지 않음)을 노출시키고 현상함으로써 패턴화된 포토레지스트일 수 있다. 그러나, 제2 마스크는 대안으로 실리콘 질화물과 같은 하드 마스크일 수 있다. 임의의 적절한 마스킹 재료 및 마스킹 재료를 패턴화하는 임의의 프로세스가 대안으로 이용될 수 있다.
일단 제2 마스크가 배치 및 패턴화되면, 제2 마스크의 패턴은 제2 유전체 층(203)으로 전사될 수 있다. 일 실시예에 있어서, 에칭 중에 마스크로서 제2 마스크를 이용하는 한편 제2 유전체 층(203)의 재료를 제거하기 위해 반응성 이온 에칭과 같은 지향성 에칭 프로세스가 이용될 수 있다. 이에 따라, 단지 노출되어 보호받지 못한 재료만이 제거되므로, 제2 마스크의 패턴이 제2 유전체 층(203)으로 전사된다. 이러한 프로세스는 제2 금속 층(201)의 넓은 상부 트렌치 부분을 형성할 뿐만 아니라 제2 유전체 층(203)을 통해 제2 금속 층(201)의 하부 부분의 형상을 연장시켜 제1 금속 층(109)을 노출시키도록 한다.
일단 마무리되면, 제2 마스크는 제거될 수 있고, 제2 금속 층(201)을 형성하기 위해 개구가 충전된다. 제2 마스크가 포토레지스트인 실시예에 있어서, 제2 마스크는 예컨대 애슁 프로세스(ashing process)를 이용하여 제거될 수 있고, 이에 따라 제2 마스크의 재료가 열 분해되어 제거될 수 있을 때까지 제2 마스크의 재료의 온도가 상승하게 된다. 그러나, 에칭 또는 적절한 용매의 적용과 같이 임의의 적절한 제거 프로세스가 대안으로 이용될 수 있다.
제2 마스크가 제거된 이후에, 원하는 재료에 따라 스퍼터링, 기화 또는 PECVD 프로세스와 같은 다른 형성 프로세스가 대안으로 이용될 수도 있지만 전기화학적 도금과 같은 도금 프로세스 및 제1 시드 층(도시되어 있지 않음)을 이용하여 하부 비아 부분뿐만 아니라 상부 트렌치 부분 양자 모두에 제2 금속 층(201)이 형성될 수 있다. 제2 금속 층(201)은 구리를 포함할 수 있지만, 알루미늄 또는 텅스텐과 같은 다른 재료가 대안으로 이용될 수 있다. 일단 제2 금속 층(201)을 위한 개구가 전도성 재료로 충전되면, 제2 금속 층(201)을 위한 개구의 외부에 있는 임의의 과도한 전도성 재료는 제거될 수 있으며, 제2 금속 층(201) 및 제2 유전체 층(203)은 예컨대 화학 기계적 연마 프로세스를 이용하여 평탄화될 수 있다.
일 실시예에 있어서, 제2 금속 층(201)의 하부 비아 부분은 약 400 옹스트롬 내지 약 800 옹스트롬, 예컨대 약 500 옹스트롬인 제3 두께(T3)를 갖도록 형성될 수 있다. 대안으로, 제2 금속 층(201)의 상부 비아 부분은, 약 600 옹스트롬 내지 약 1200 옹스트롬, 예컨대 약 800 옹스트롬과 같이 제1 두께(T1)보다 큰 제4 두께(T4)를 갖도록 형성될 수 있다. 그러나, 제2 금속 층(201)을 형성하기 위해 임의의 적절한 두께가 이용될 수 있다.
도 2b는, 도 2a의 구조의 탑 다운 도면을 예시하는 도면으로서, 제2 금속 층(201)의 제1 영역(102) 내에서, 제2 금속 층(201)의 개별적인 라인들(예컨대, 상부 트렌치 부분)이 서로 평행한 제3 길이방향 축선[도 2b에 점선 표시(207)로 표시됨]을 나타낼 수 있다는 것을 예시하고 있다. 또한, 이러한 제3 길이방향 축선(207)은 제1 방향(111)으로 정렬된다. 이에 따라, 제2 금속 층(201)의 개별적인 라인들은 활성 디바이스(103)의 게이트 전극(106)과 동일한 방향으로 정렬된다.
도 3a 및 도 3b는 제2 금속 층(201) 상의 제3 유전체 층(303) 및 제3 금속 층(301; M3)의 형성을 예시하며, 여기서 도 3b는 라인 B-B’를 따른, 도 3a의 탑 다운 도면을 제시한다. 일 실시예에 있어서, 제3 유전체 층(303)은 제2 유전체 층(203)과 관련하여 앞서 언급된 바와 유사한 방법 및 재료를 이용하여 형성될 수 있다. 예를 들면, 제3 유전체 층(303)은 스핀 온 프로세스를 이용하여 형성되는 로우-k 유전체 재료일 수 있다. 그러나, 제3 유전체 층(303)을 형성하기 위해 임의의 적절한 프로세스가 이용될 수 있다. 제3 유전체 층(303)은 약 800 옹스트롬 내지 약 1400 옹스트롬, 예컨대 약 1100 옹스트롬인 제5 두께(T5)를 갖도록 형성될 수 있다.
일단 제3 유전체 층(303)이 형성되면, 제3 금속 층(301)이 제3 유전체 층(303) 내에 형성될 수 있다. 일 실시예에 있어서, 제3 금속 층(301)은 제2 금속 층(201)과 관련하여 앞서 언급된 바와 유사한 프로세스 및 유사한 재료를 이용하여 형성될 수 있다. 상부 트렌치 개구를 위해 제2 개구를 제3 유전체 층(303) 내에 형성하되 제3 유전체 층(303)을 관통하지는 않도록 하는 동시에, 초기에 제1 개구를 제3 유전체 층(303) 내로 형성하고 이후 하부 비아 개구를 형성하도록 제3 유전체 층(303)을 통해 제1 개구를 연장시키기 위해, 예를 들어 이중 다마신과 같은 2단계 프로세스가 이용될 수 있다. 일단 개구가 형성되면, 개구를 충전 및/또는 과충전하기 위해 구리와 같은 전도성 재료가 성막될 수 있고, 임의의 과도한 전도성 재료는 평탄화 프로세스를 이용하여 개구의 외부로부터 제거될 수 있다. 그러나, 제3 금속 층(301)을 형성하기 위해 임의의 적절한 제조 방법이 이용될 수 있다.
일 실시예에 있어서, 제3 금속 층(301)의 상부 트렌치 부분은 약 400 옹스트롬 내지 약 1000 옹스트롬, 예컨대 약 600 옹스트롬과 같이, [제2 금속 층(201)의] 제4 두께(T4)보다 작은 제6 두께(T6)를 나타낸다. 추가적으로, 제3 금속 층(301)의 하부 비아 부분은 약 400 옹스트롬 내지 약 800 옹스트롬, 예컨대 약 500 옹스트롬인 제7 두께(T7)를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
제4 두께(T4)보다 작은 제6 두께(T6)를 갖도록 제3 금속 층(301)의 상부 트렌치 부분을 형성함으로써, 퓨즈의 프로그래밍 동안에 겪게 되는 전체적인 저항이 감소될 수 있다. 구체적으로, 제2 금속 층(201)이 제3 금속 층(301)보다 두꺼운 실시예에 있어서, 제2 금속 층(201)의 낮은 저항은 제3 금속 층(301) 내의 퓨즈[예컨대, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)]에 대한 제2 금속 층(201)의 연결에 의해 공급될 수 있는 퓨즈 연결 전류의 상승을 유발한다.
도 3b는, 도 3a의 구조의 탑 다운 도면을 예시하는 도면으로서, 제3 금속 층(301)의 제1 영역(102) 내에서, 개별적인 라인들이 서로 모두 평행한 제3 길이방향 축선[도 3b에 점선 표시(305)로 표시됨]을 나타낼 수 있다는 것을 예시하고 있다. 추가적으로, 제3 길이방향 축선(305)은 또한 제2 방향(113)으로 정렬된다. 이에 따라, 제3 금속 층(301)은 제1 금속 층(109)과 정렬되고, 또한 활성 디바이스(103)의 게이트 전극(106)에 대해 수직하게 정렬될 뿐만 아니라 활성 디바이스(103)의 게이트 전극(106) 및 제2 금속 층(201)에 대해 수직하게 정렬된다. 게이트 전극에 대해 수직하게 되도록 제3 길이방향 축선(305)을 형성함으로써, 전술한 구조는 리소그래피 친화적이게 된다.
도 3b는 제3 금속 층(301) 내에서의 퓨즈[예컨대, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)]의 형성을 추가적으로 예시하고 있다. 일 실시예에 있어서, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)는, 제3 금속 층(301)에 대한 개구의 형성 중에 예컨대 마스킹 프로세스 및 에칭 프로세스를 이용하여 제3 금속 층(301)의 개별적인 라인 부분의 두께를 조정함으로써 제3 금속 층(301) 내에 형성된다. 예를 들면, 제1 영역(102) 내에서의 제3 금속 층(301)의 개별적인 라인들이 약 350 옹스트롬 내지 약 550 옹스트롬, 예컨대 약 450 옹스트롬의 제2 폭(W2)을 갖는 구체적인 실시예에 있어서, 제1 퓨즈(307)은, 약 200 옹스트롬 내지 약 400 옹스트롬 사이로, 예컨대 약 300 옹스트롬이며 제2 퓨즈(307) 및 제3 퓨즈(311)보다 작은 제3 폭(W3)을 갖도록 형성될 수 있다. 추가적으로, 제2 퓨즈(309)는, 약 250 옹스트롬 내지 약 450 옹스트롬 사이로, 예컨대 약 350 옹스트롬이며 제1 퓨즈(307)보다는 크고 제3 퓨즈(311)보다는 작은 제4 폭(W4)을 갖도록 형성될 수 있다. 마지막으로, 제3 퓨즈(311)는, 약 300 옹스트롬 내지 약 500 옹스트롬 사이로, 예컨대 약 400 옹스트롬이며 제1 퓨즈(307) 및 제2 퓨즈(309) 양자 모두보다 큰 제5 폭(W5)을 갖도록 형성될 수 있다. 그러나, 임의의 적절한 치수가 이용될 수 있다.
추가적으로, 도 3b에는 단지 3개의 퓨즈만이 제시되어 있지만, 이는 대표적인 것을 의도하는 것이며, 실시예로 한정하려는 의도는 아니다. 오히려, 임의의 적절한 개수의 퓨즈(제시된 개수보다 많거나, 제시된 개수와 동일하거나, 제시된 개수보다 적은 퓨즈)가 이용될 수 있고, 이러한 모든 개수는 완전히 실시예의 범위 내에 포함되도록 의도된다.
추가적인 라우팅 없이 제3 금속 층(301) 내에 퓨즈[예컨대, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)]를 형성함으로써, 그리고 제1 금속 층(109) 내에, 제2 금속 층(201)(라우팅이 행해짐) 내에 또는 위에 있는 금속 층(이하에 추가적으로 설명됨) 내에 퓨즈를 형성하지 않음으로써, (퓨즈에 추가하여) 제2 금속 층(201)에서 필요할 수 있는 라우팅이 제거될 수 있을 때, 퓨즈를 포함하는 제1 영역(102)은 크기 면에서 축소될 수 있다. 예를 들면, 제1 영역(102)은 약 20000 제곱미크론 내지 약 120000 제곱미크론 사이, 예컨대 약 60000 제곱미크론의 면적을 갖도록 크기 면에서(탑 다운 도면에서) 축소될 수 있다. 퓨즈를 포함하는 제1 영역(102)의 크기를 축소시킴으로써, 반도체 디바이스(100)의 전체적인 크기도 또한 축소될 수 있다.
도 4a 및 도 4b는 제4 유전체 층(403) 내에서의 제4 금속 층(401; M4)의 형성을 예시하고 있다. 일 실시예에 있어서, 제4 유전체 층(403)은 제2 유전체 층(203)과 관련하여 앞서 언급된 바와 유사한 방법 및 재료를 이용하여 형성될 수 있다. 예를 들면, 제4 유전체 층(403)은 약 1000 옹스트롬 내지 약 2000 옹스트롬, 예컨대 약 1300 옹스트롬인 제8 두께(T8)로 스핀 온 프로세스를 이용하여 형성되는 로우-k 유전체 재료일 수 있다. 그러나, 제4 금속 층(403)을 형성하기 위해 임의의 적절한 프로세스 및 임의의 적절한 두께가 이용될 수 있다.
일단 제4 유전체 층(403)이 형성되면, 제4 금속 층(401)이 제4 유전체 층(403) 내에 형성될 수 있다. 일 실시예에 있어서, 제4 금속 층(401)은 제2 금속 층(201)과 관련하여 앞서 언급된 바와 유사한 프로세스 및 유사한 재료를 이용하여 형성될 수 있다. 제4 금속 층(401)의 상부 트렌치 부분을 위해 제2 개구를 제4 유전체 층(403) 내에 형성하되 제4 유전체 층(403)을 관통하지는 않도록 하는 동시에, 초기에 제1 개구를 제4 유전체 층(403) 내로 형성하고 이후 제4 유전체 층(303)을 통해 제1 개구를 연장시키기 위해, 예를 들어 이중 다마신과 같은 2단계 프로세스가 이용될 수 있다. 일단 개구가 형성되면, 개구를 충전 및/또는 과충전하기 위해 구리와 같은 전도성 재료가 성막될 수 있고, 임의의 과도한 전도성 재료는 평탄화 프로세스를 이용하여 개구의 외부로부터 제거될 수 있다. 그러나, 제4 금속 층(401)을 형성하기 위해 임의의 적절한 제조 방법이 이용될 수 있다.
일 실시예에 있어서, 제4 금속 층(401)의 상부 트렌치 부분은 약 600 옹스트롬 내지 약 1200 옹스트롬, 예컨대 약 800 옹스트롬인 제9 두께(T9)를 갖도록 형성될 수 있다. 추가적으로, 상기 하부 비아 부분은 약 400 옹스트롬 내지 약 800 옹스트롬, 예컨대 약 500 옹스트롬인 제10 두께(T10)를 나타낼 수 있다. 그러나, 제4 금속 층(401)의 하부 비아 부분 및 제4 금속 층(401)의 상부 트렌치 부분을 형성하기 위해 임의의 적절한 두께가 이용될 수 있다.
도 4b는, [편의상 점선으로 추가적으로 도시된 활성 디바이스(103)와 함께] 라인 B-B'를 따르는 도 4a의 구조의 탑 다운 도면을 예시하는 도면으로서, 제4 금속 층(401) 내에서, 제4 금속 층(401)의 개별적인 라인들[예컨대, 제4 금속 층(401)의 상부 트렌치 부분]이, 서로 정렬되는 제5 길이방향 축선[도 4b에 점선 표시(405)로 표시됨]을 나타낸다는 것을 예시하고 있다. 더욱이, 제5 길이방향 축선(405)은 또한 제1 방향(111)으로 정렬된다. 이에 따라, 제4 금속 층(401)은 활성 디바이스(103)의 게이트 전극(106)뿐만 아니라 제2 금속 층(201)에 대해 평행하게 정렬된다. 추가적으로, 제4 금속 층(401)은 제3 금속 층(301) 및 제1 금속 층(109)에 대해 수직하다.
도 5a 및 도 5b는 제5 유전체 층(503) 내에서의 제5 금속 층(501; M5)의 형성을 예시하며, 여기서 도 5b는 라인 B-B’를 따른, 도 5a의 탑 다운 도면을 제시한다. 일 실시예에 있어서, 제5 유전체 층(503)은 제2 유전체 층(203)과 관련하여 앞서 언급된 바와 유사한 방법 및 재료를 이용하여 형성될 수 있다. 예를 들면, 제5 유전체 층(503)은 약 2000 옹스트롬 내지 약 4000 옹스트롬, 예컨대 약 3000 옹스트롬인 제11 두께(T11)로 스핀 온 프로세스를 이용하여 형성되는 로우-k 유전체 재료일 수 있다. 그러나, 제5 유전체 층(503)을 형성하기 위해 임의의 적절한 프로세스가 이용될 수 있다.
일단 제5 유전체 층(503)이 형성되면, 제5 금속 층(501)이 제5 유전체 층(503) 내에 형성될 수 있다. 일 실시예에 있어서, 제5 금속 층(501)은 제2 금속 층(201)과 관련하여 앞서 언급된 바와 유사한 프로세스 및 유사한 재료를 이용하여 형성될 수 있다. 제5 금속 층(501)의 상부 트렌치 부분을 위해 제2 개구를 제5 유전체 층(501) 내에 형성하되 제5 유전체 층(503)을 관통하지는 않도록 하는 동시에, 초기에 제5 금속 층(501)의 하부 비아 부분을 위해 제1 개구를 제5 유전체 층(503) 내로 형성하고 이후 제5 유전체 층(503)을 통해 제1 개구를 연장시키기 위해, 예를 들어 이중 다마신과 같은 2단계 프로세스가 이용될 수 있다. 일단 개구가 형성되면, 개구를 충전 및/또는 과충전하기 위해 구리와 같은 전도성 재료가 성막될 수 있고, 임의의 과도한 전도성 재료는 평탄화 프로세스를 이용하여 개구의 외부로부터 제거될 수 있다. 그러나, 제5 금속 층(501)을 형성하기 위해 임의의 적절한 제조 방법이 이용될 수 있다.
도 5b는, [편의상 점선으로 추가적으로 도시된 활성 디바이스(103)와 함께] 도 5a의 구조의 탑 다운 도면을 예시하는 도면으로서, 제5 금속 층(501)의 제1 영역(102) 내에서, 제5 금속 층(501)의 개별적인 라인들[예컨대, 제5 금속 층(501)의 상부 트렌치 부분]이, 서로 정렬되는 제6 길이방향 축선[도 5b에 점선 표시(505)로 표시됨]을 나타낸다는 것을 예시하고 있다. 더욱이, 제6 길이방향 축선(505)은 또한 제2 방향(113)으로 정렬된다. 이에 따라, 제5 금속 층(501)은 활성 디바이스(103)의 게이트 전극(106)뿐만 아니라 제2 금속 층(201)애 대해 수직하게 정렬된다. 추가적으로, 제5 금속 층(501)은 제3 금속 층(301) 및 제1 금속 층(109)에 대해 평행하다.
일단 제5 금속 층(501)이 형성되면, 반도체 디바이스(100)는, 접촉 패드, 패시베이션 층 및 반도체 디바이스(100)를 외부 디바이스(이들 모두 도면에는 별도로 도시되어 있지 않음)에 연결시킬 수 있는 외부 커넥터를 형성함으로써 완성될 수 있을 뿐만 아니라 반도체 디바이스(100)는 반도체 디바이스가 형성되어 있는 웨이퍼로부터 단편화된다. 추가적으로, 결과적인 소비자 이용을 위한 반도체 디바이스(100)의 준비를 위해 반도체 디바이스(100)에 임의의 적절한 추가적인 구조, 패키지, 또는 다른 외부 디바이스가 연결되어 이용될 수 있다.
추가적으로, 일단 반도체 디바이스(100)가 이용 가능하게 준비되면, 반도체 디바이스(100)는 반도체 디바이스(100)의 프로그래밍을 위해 퓨즈[예컨대, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)] 중 특정 퓨즈를 블로우(blow)하도록 프로그래밍될 수 있다. 일 실시예에 있어서, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)는 예컨대 EFUSE 프로세스를 이용하여 순차적으로 블로잉될 수 있지만, 임의의 적절한 프로세스가 이용될 수 있다. 예를 들면, EFUSE 프로세스가 이용되는 실시예에 있어서, 약 1.6 V 내지 약 2.0 V, 예컨대 약 1.8 V의 전압이 약 2 마이크로초 내지 약 10 마이크로초, 예컨대 약 6 마이크로초의 시간 동안 [예컨대, 제2 금속 층(201)을 통해] 제3 금속 층(301)에 인가된다. 앞서 언급된 바와 같은 수치로 제3 금속 층(301)에 인가될 때 전술한 전압은 순차적으로 제1 퓨즈(307)(가장 작은 폭을 가짐)를 블로우시키고, 이후 제2 퓨즈(309)(중간 폭을 가짐)를 블로우시키며, 다음으로 최종적으로 제3 퓨즈(311)를 블로우시킨다. 이에 따라, 프로그래밍 전류가 퓨즈에 인가되는 전압뿐만 아니라 시간 길이를 제어함으로써, 하나의 퓨즈[예컨대, 제1 퓨즈(307)], 2개의 퓨즈[예컨대, 제1 퓨즈(307) 및 제2 퓨즈(309)], 또는 3개의 퓨즈 모두[예컨대, 제1 퓨즈(307), 제2 퓨즈(309) 및 제3 퓨즈(311)]를 블로우시키기 위해, 순차적으로 퓨즈를 블로우시키는 제어된 프로그래밍 프로세스가 이용될 수 있다. 이에 따라, 반도체 디바이스(100)는 필요에 따라 프로그래밍될 수 있다.
그러나, 본 명세서에서 언급되는 바와 같이 금속 층 및 퓨즈를 제조함으로써, 제3 금속 층(301)에 프로그래밍 전류를 공급하는 제2 금속 층(201)의 두께 증가를 통한 저항 감소로 인해, 제3 금속 층(301) 내의 퓨즈를 프로그래밍하기 위해 사용되는 전체적인 프로그래밍 전류는 증가할 수 있다. 이에 따라, 제3 금속 층(301)에 공급되는 프로그래밍 전류는 약 20 마이크로 암페어 내지 약 100 마이크로 암페어, 예컨대 약 60 마이크로 암페어일 수 있다. 그러나, 임의의 적절한 프로그래밍 전류가 적용될 수 있다.
일 실시예에 따르면, 반도체 디바이스를 제조하는 방법으로서, 반도체 기판의 제1 영역 위에 복수 개의 게이트 전극을 형성하는 단계로서, 제1 방향으로 연장되는 복수 개의 게이트 전극이 마련되는 것인 단계를 포함하는 방법이 제시된다. 제1 금속 층은 제1 영역에서 복수 개의 게이트 전극 위에 형성되며, 여기서 제1 영역 내에 있는 제1 금속 층 내의 개별적인 라인들은 각각 제1 방향에 대해 수직한 제2 방향으로 연장되고, 제1 금속 층에는 퓨즈가 없다. 제2 금속 층은 제1 영역에서 제1 금속 층 위에 형성되며, 여기서 제1 영역 내에 있는 제2 금속 층 내의 각각의 개별 라인은 제1 방향으로 연장되고, 제2 금속 층에는 퓨즈가 없다. 제3 금속 층은 제1 영역에서 제2 금속 층 위에 형성되며, 여기서 제1 영역 내에 있는 제3 금속 층 내의 각각의 개별 라인은 제2 방향으로 연장되고, 제3 금속 층은 퓨즈를 포함한다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법으로서, 반도체 기판 상에 일련의 활성 디바이스를 형성하는 단계를 포함하는 방법이 제시된다. 제1 금속 층이 일련의 활성 디바이스 위에 성막되고, 제1 금속 층은 탑 다운 도면에 있어서 일련의 활성 디바이스에 대해 수직하게 배치된다. 제2 금속 층이 제1 금속 층 위에 성막되며, 제2 금속 층은 탑 다운 도면에 있어서 제1 금속 층에 대해 수직하게 배치되고, 일련의 퓨즈가 제2 금속 층 위에 있는 제3 금속 층 내에 성막되며, 제3 금속 층은 탑 다운 도면에 있어서 제2 금속 층에 대해 수직하게 배치된다.
또 다른 실시예에 따르면, 반도체 기판의 제1 영역에 있는 복수 개의 활성 디바이스를 포함하는 반도체 디바이스로서, 제1 방향으로 연장되는 복수 개의 활성 디바이스가 마련되는 것인 반도체 디바이스가 제시된다. 제1 금속 층은 복수 개의 활성 디바이스 위에 있고, 제1 영역 내에서 복수 개의 제1 금속 라인을 포함하는 제1 금속 층은 제1 방향에 대해 수직한 제2 방향으로 배치되며, 제2 금속 층이 제1 금속 층 위에 있고, 제2 금속 층은 제1 방향으로 배치되는, 제1 영역 내의 복수 개의 제2 금속 라인을 포함한다. 제3 금속 층은 제2 금속 층 위에 있고, 제3 금속 층은 복수 개의 제3 금속 라인 및 복수 개의 퓨즈를 포함하며, 복수 개의 제3 금속 라인은 제2 방향으로 배치된다.
이상은, 당업자가 본 발명의 양태를 더욱 양호하게 이해할 수 있도록 하기 위해 여러 가지 실시예의 특징들을 개괄한 것이다. 당업자는, 여기에 도입된 실시예와 동일한 목적을 구현하기 위해 및/또는 상기 실시예와 동일한 장점을 달성하기 위해 다른 프로세스 및 구조를 구성 또는 변형하기 위한 기초로서 본 개시내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 또한, 당업자는, 이러한 등가의 구성이 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것, 그리고 당업자가 본 발명의 사상 및 범위로부터 벗어나지 않으면서 본 발명에 대해 다양한 변경, 대체 및 변화를 행할 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    반도체 기판의 제1 영역 위에 복수 개의 게이트 전극을 형성하는 단계로서, 복수 개의 게이트 전극이 제1 방향으로 연장되는 것인 단계;
    상기 제1 영역에서 복수 개의 게이트 전극 위에 제1 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제1 금속 층 내의 각각의 개별 라인은 제1 방향에 대해 수직한 제2 방향으로 연장되고, 제1 금속 층에는 퓨즈가 없는 것인 단계;
    상기 제1 영역에서 제1 금속 층 위에 제2 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제2 금속 층 내의 각각의 개별 라인은 제1 방향으로 연장되고, 제2 금속 층에는 퓨즈가 없는 것인 단계;
    상기 제1 영역에서 제2 금속 층 위에 제3 금속 층을 형성하는 단계로서, 제1 영역 내에 있는 제3 금속 층 내의 각각의 개별 라인은 제2 방향으로 연장되고, 제3 금속 층은 퓨즈를 포함하는 것인 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 제3 금속 층을 형성하는 상기 단계는 적어도 부분적으로 이중 다마신 프로세스를 포함하는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 퓨즈를 프로그래밍하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  4. 반도체 디바이스를 제조하는 방법으로서,
    반도체 기판 상에 일련의 활성 디바이스를 형성하는 단계;
    상기 일련의 활성 디바이스 위에 제1 금속 층을 성막하는 단계로서, 제1 금속 층은 탑 다운 도면(top down view)에 있어서 일련의 활성 디바이스에 대해 수직하게 배치되는 것인 단계;
    상기 제1 금속 층 위에 제2 금속 층을 성막하는 단계로서, 제2 금속 층은 탑 다운 도면에 있어서 제1 금속 층에 대해 수직하게 배치되는 것인 단계;
    상기 제2 금속 층 위에 있는 제3 금속 층 내에 일련의 퓨즈를 성막하는 단계로서, 제3 금속 층은 탑 다운 도면에 있어서 제2 금속 층에 대해 수직하게 배치되는 것인 단계
    를 포함하는 반도체 디바이스 제조 방법.
  5. 반도체 디바이스로서,
    반도체 기판의 제1 영역 내의 복수 개의 활성 디바이스로서, 제1 방향으로 연장되는 것인 복수 개의 활성 디바이스;
    상기 복수 개의 활성 디바이스 위의 제1 금속 층으로서, 제1 방향에 대해 수직한 제2 방향으로 배치되는, 제1 영역 내의 복수 개의 제1 금속 라인을 포함하는 것인 제1 금속 층;
    상기 제1 금속 층 위의 제2 금속 층으로서, 제1 방향으로 배치되는, 제1 영역 내의 복수 개의 제2 금속 라인을 포함하는 것인 제2 금속 층;
    상기 제2 금속 층 위에 있고 복수 개의 제3 금속 라인 및 복수 개의 퓨즈를 포함하는 제3 금속 층으로서, 복수 개의 제3 금속 라인은 제2 방향으로 배치되는 것인 제3 금속 층
    을 포함하는 반도체 디바이스.
  6. 제5항에 있어서, 상기 복수 개의 제3 금속 라인은 제1 두께를 갖고, 제2 금속 층은 제2 두께를 가지며, 제1 두께는 제2 두께보다 작은 것인 반도체 디바이스.
  7. 제5항에 있어서,
    상기 제3 금속 층 위의 제4 금속 층
    을 더 포함하며, 제4 금속 층은 제1 방향으로 배치되는 복수 개의 제4 금속 라인을 포함하는 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제4 금속 층 위의 제5 금속 층
    을 더 포함하며, 제5 금속 층은 제2 방향으로 배치되는 복수 개의 제5 금속 라인을 포함하는 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 금속 층 및 제2 금속 층은 활성 디바이스와 제3 금속 층 사이에 있는 단지 금속화 층일 뿐인 것인 반도체 디바이스.
  10. 제5항에 있어서, 상기 제3 금속 층은 하이-k(high-k) 유전체 재료 내에 매립되는 것인 반도체 디바이스.
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