WO2010087269A1 - 不揮発ロジック回路 - Google Patents

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WO2010087269A1
WO2010087269A1 PCT/JP2010/050708 JP2010050708W WO2010087269A1 WO 2010087269 A1 WO2010087269 A1 WO 2010087269A1 JP 2010050708 W JP2010050708 W JP 2010050708W WO 2010087269 A1 WO2010087269 A1 WO 2010087269A1
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magnetization
layer
logic circuit
input
unit
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PCT/JP2010/050708
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鈴木　哲広
俊輔 深見
聖万 永原
石綿　延行
杉林　直彦
崎村　昇
竜介 根橋
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日本電気株式会社
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a nonvolatile logic circuit, and more particularly to a nonvolatile logic circuit using a magnetoresistive element.
  • Reconfigurable logic which is a rewritable logic device
  • Reconfigurable logic for example, a field programmable gate array (FPGA) in which basic logic blocks are arranged on an array and logic can be reconfigured has been put into practical use.
  • FPGA field programmable gate array
  • variable logic integrated circuit As an example of the FPGA, a variable logic integrated circuit is disclosed in Japanese Patent Laid-Open No. 9-148440 (corresponding US Pat. No. 5,825,203).
  • This variable logic integrated circuit includes a plurality of variable logic blocks configured to change logic functions and a plurality of variable wiring circuits configured to change wiring connections in a vertical direction and a horizontal direction on a semiconductor chip. They are arranged alternately, and wirings used for other purposes are formed above the variable logic block without being connected to the variable logic block.
  • Japanese Patent Application Laid-Open No. 2006-32951 discloses a unipolar resistance variable PCMO register adjusting circuit.
  • This single polarity variable resistance PCMO register adjustment circuit is a circuit that reversibly adjusts the resistance value of the matching register with respect to the resistance value of the reference register.
  • the material of the matching resistor is composed of a programmable resistance material having a single polarity variable resistance characteristic.
  • the circuit comprises a resistor bridge network comprising a reference register and a matching register, and a pulse feedback circuit.
  • the resistive bridge network compares the resistance states of the reference register and the matching register and generates a comparison signal that indicates the difference between the reference register and the matching register.
  • the pulse feedback circuit is connected to the resistor bridge network and supplies a single polarity electrical pulse signal in response to the comparison signal to modify the resistance value of the matching register relative to the resistance value of the reference register.
  • configuration information is stored in an SRAM (Static Random Access Memory). Therefore, in order to retain the configuration information when the power is turned off, it is necessary to separately provide a nonvolatile memory such as a flash memory. Therefore, there is a problem that the area of the element is increased by the amount of the nonvolatile memory.
  • SRAM Static Random Access Memory
  • a method of making a non-volatile logic circuit in which the logic element and the memory are replaced with an element having both the logic element and the memory can be considered. If this method can be realized, the element can be configured more compactly than the above-described method in which the SRAM is replaced with a nonvolatile memory.
  • An example of this method is a single polarity variable resistance PCMO register adjustment circuit disclosed in Japanese Patent Application Laid-Open No. 2006-32951, which is a reconfigurable nonvolatile logic circuit using a Spin MOSFET (Metal-Oxide Semiconductor Field-Effect Transistor). .
  • the Spin MOSFET has a problem that stable operation at room temperature is difficult due to poor spin injection efficiency from the magnetic material to the semiconductor.
  • An object of the present invention is to provide a nonvolatile logic circuit that can operate at room temperature and has both a logic element and a memory.
  • the nonvolatile logic circuit of the present invention includes an input unit, a control unit, and an output unit.
  • the input unit includes a ferromagnetic layer having perpendicular magnetic anisotropy and capable of changing a magnetization state.
  • the control unit includes a ferromagnetic layer.
  • the output unit includes a magnetic tunnel coupling element provided in the vicinity of the input unit and the control unit and capable of changing the magnetization state.
  • the magnetization state of the input unit changes corresponding to the input data.
  • the magnetization state of the magnetic tunnel coupling element of the output unit changes corresponding to the magnetization state of the input unit and the control unit.
  • the non-volatile logic circuit includes an input unit including a ferromagnetic layer having perpendicular magnetic anisotropy and a changeable magnetization state, and a control unit including a ferromagnetic layer. And an output unit provided in the vicinity of the input unit and the control unit and including a magnetic tunnel coupling element capable of changing a magnetization state.
  • the operation method of the non-volatile logic circuit includes the step of inputting control data to the control unit and setting the magnetization state of the ferromagnetic layer of the control unit to correspond to the control data; The step of inputting input data and setting the magnetization state of the ferromagnetic layer of the input unit to correspond to the input data; the magnetization state of the ferromagnetic material of the control unit; and the ferromagnetic state of the ferromagnetic material of the input unit Reading the magnetization state of the magnetic tunnel coupling element of the output section that has changed based on the magnetization state.
  • a nonvolatile logic circuit that can operate at room temperature and has both a logic element and a memory can be provided.
  • FIG. 1 is a schematic diagram showing the principle of a nonvolatile logic circuit according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing another configuration example of the output unit according to the first embodiment of the present invention.
  • FIG. 2C is a plan view schematically showing the structure of the main part of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3C is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3D is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIG. 3E is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3F is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 3G is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIG. 3H is a cross-sectional view showing an example of the magnetization state of the nonvolatile logic circuit according to the first exemplary embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing an example of the relationship between the magnetization direction in the xy plane of the sense layer and the x-direction component of the magnetization according to the first embodiment of the present invention.
  • FIG. 5 is a graph showing the relationship between the x component of the magnetization of the sense layer and the x direction component of the combined magnetic field according to the first embodiment of the invention.
  • FIG. 6 is a graph showing the relationship between the resistance of the magnetic tunnel junction of the output unit and the x-direction component of the combined magnetic field according to the first embodiment of the present invention.
  • FIG. 7A is a table showing the relationship between the magnetization direction of the storage layer A, the magnetization direction of the bias layer, and the combined magnetic field according to the first embodiment of the present invention.
  • FIG. 7B is a table showing the relationship between the magnetization direction of the storage layer B, the magnetization direction of the bias layer, and the combined magnetic field according to the first embodiment of the present invention.
  • FIG. 8 is a graph showing the relationship between the resistance of the magnetic tunnel junction of the output unit and the x-direction component of the combined magnetic field according to the first embodiment of the present invention.
  • FIG. 9A is a table showing the relationship between the magnetization direction of the storage layer A, the magnetization direction of the bias layer, and the input / output data according to the first embodiment of the present invention.
  • FIG. 9B is a table showing the relationship between the magnetization direction of the storage layer B, the magnetization direction of the bias layer, and the input / output data according to the first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view for explaining the data writing principle in the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view for explaining the principle of reading data in the first embodiment of the present invention.
  • FIG. 12 is a block diagram showing an example of the logic gate in the first embodiment of the present invention.
  • FIG. 13 is a cross-sectional view showing another configuration example of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIG. 14 is a cross-sectional view showing a configuration of a nonvolatile logic circuit according to the second embodiment of the present invention.
  • FIG. 15 is a perspective view showing the configuration of a nonvolatile logic circuit according to the third embodiment of the present invention.
  • FIG. 16 is a sectional view showing the configuration and operation of the input unit 3 according to the third embodiment of the present invention.
  • FIG. 17 is a perspective view showing an example of a state of a nonvolatile logic circuit according to the third embodiment of the present invention.
  • FIG. 18 is a perspective view showing the configuration of the nonvolatile logic circuit according to the fourth embodiment of the present invention.
  • FIG. 19 is a cross-sectional view schematically showing the magnetization state of the nonvolatile logic circuit according to the fourth embodiment of the present invention.
  • FIG. 20A is a perspective view showing a configuration of a nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 20B is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 21A is a table showing the relationship between the magnetization directions of the storage layers A and B, the bias layer, and the sense layer according to the fifth embodiment of the present invention.
  • FIG. 21A is a table showing the relationship between the magnetization directions of the storage layers A and B, the bias layer, and the sense layer according to the fifth embodiment of the present invention.
  • FIG. 21B is a table showing the relationship between the magnetization directions of the storage layers A and B, the bias layer, and the sense layer according to the fifth embodiment of the present invention.
  • FIG. 22 is a block diagram showing an example of a logic gate according to the fifth embodiment of the present invention.
  • FIG. 23A is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 23B is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 23C is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 23A is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 23B is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary
  • FIG. 23D is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 24A is a diagram for explaining another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 24B is a diagram describing another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 24C is a diagram illustrating another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 25A is a schematic diagram showing still another modified example of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 25B is a schematic diagram showing still another modification example of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 26 is a schematic diagram showing another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 27 is a schematic diagram showing the principle of the nonvolatile logic circuit according to the embodiment of the present invention.
  • FIG. 28A is a perspective view showing a configuration of a nonvolatile logic circuit according to the sixth exemplary embodiment of the present invention.
  • FIG. 28B is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the sixth exemplary embodiment of the present invention.
  • FIG. 29A is a table showing the relationship between the magnetization directions of the storage layer A, the bias layer, and the sense layer according to the sixth embodiment of the present invention.
  • FIG. 29B is a table showing the relationship between the magnetization directions of the storage layer A, the bias layer, and the sense layer according to the sixth embodiment of the present invention.
  • FIG. 30 is a block diagram showing an example of a logic gate in the sixth embodiment of the present invention.
  • FIG. 31 is a perspective view showing the configuration of the nonvolatile logic circuit according to the seventh embodiment of the present invention.
  • FIG. 32A is a table showing the relationship between the magnetization directions of the memory layers A and B, the bias layer, and the sense layer of each nonvolatile logic circuit according to the seventh embodiment of the present invention.
  • FIG. 32B is a table showing the relationship between the magnetization directions of the memory layers A and B, the bias layer, and the sense layer in each nonvolatile logic circuit according to the seventh embodiment of the present invention.
  • FIG. 33A is a perspective view showing a configuration of a nonvolatile logic circuit according to the eighth exemplary embodiment of the present invention.
  • FIG. 33B is a plan view showing the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 34A is a table showing a relationship between the magnetization switching region and the magnetization direction of the sense layer according to the eighth embodiment of the present invention.
  • FIG. 34B is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the eighth embodiment of the present invention.
  • FIG. 34A is a table showing a relationship between the magnetization switching region and the magnetization direction of the sense layer according to the eighth embodiment of the present invention.
  • FIG. 34B is a table showing the relationship between the magnetization switching region and
  • FIG. 35A is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 35B is a schematic diagram illustrating a modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 35C is a schematic diagram illustrating a modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 35D is a schematic diagram showing a modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 36A is a diagram for explaining another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 36A is a diagram for explaining another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 36B is a diagram for explaining another modified example of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 36C is a diagram for explaining another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 37A is a diagram explaining still another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 37B is a diagram describing still another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 38 is a perspective view showing another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 39 is a schematic diagram showing still another modified example of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • FIG. 40A is a perspective view showing a configuration of a nonvolatile logic circuit according to the ninth exemplary embodiment of the present invention.
  • FIG. 40B is a plan view showing the configuration of the nonvolatile logic circuit according to Embodiment 9 of the present invention.
  • FIG. 41A is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the ninth embodiment of the present invention.
  • FIG. 41B is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the ninth embodiment of the present invention.
  • FIG. 40A is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the ninth embodiment of the present invention.
  • FIG. 41B is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the ninth embodiment of the present
  • FIG. 42 is a perspective view showing the configuration of the nonvolatile logic circuit according to the tenth embodiment of the present invention.
  • FIG. 43A is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer in each nonvolatile logic circuit according to the tenth embodiment of the present invention.
  • FIG. 43B is a table showing the relationship between the magnetization switching region and the magnetization direction of the sense layer in each nonvolatile logic circuit according to the tenth embodiment of the present invention.
  • FIG. 1 is a schematic diagram showing the principle of a nonvolatile logic circuit according to an embodiment of the present invention.
  • the nonvolatile logic circuit includes a plurality of input units, a control unit, and an output unit.
  • the plurality of input units include a ferromagnetic layer having perpendicular magnetic anisotropy and capable of changing the magnetization state.
  • the control unit includes a ferromagnetic layer (in this figure, the case of in-plane magnetic anisotropy is illustrated).
  • the output unit includes a magnetic tunnel coupling element provided in the vicinity of the plurality of input units and the control unit and capable of changing a magnetization state.
  • the magnetization state of each of the plurality of input units changes corresponding to the input data.
  • the magnetization state of the magnetic tunnel coupling element of the output unit changes corresponding to the magnetization states of the plurality of input units and the control unit. That is, the magnetization state of the magnetic tunnel coupling element of the output unit changes due to the leakage magnetic fields (H1, H2, and H0) that change in accordance with the magnetization states of the plurality of input units and the control unit.
  • the control unit, the plurality of input units, and the output unit constitute an element having both a logic element and a memory.
  • the magnetization state of the magnetic tunnel coupling element of the output unit is controlled by the leakage magnetic fields (H1, H2, and H0) of two input units and one control unit. It is not limited. That is, as can be understood from the principle diagram shown in FIG. 1, one input unit is omitted, and even one input unit and one control unit are output by the leakage magnetic field (H1, H0). It is possible to control the magnetization state of the magnetic tunnel coupling element. Furthermore, even if the original control unit in FIG. 1 is omitted and one of the input units is used as the control unit, the magnetization state of the magnetic tunnel coupling element of the output unit can be controlled by their leakage magnetic fields (H1, H2). . In these cases, one control unit, one input unit, and one output unit constitute an element having both a logic element and a memory. Conversely, three or more input units may exist. However, these details will be described later.
  • FIG. 2A is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • the nonvolatile logic circuit 1 includes input units 3 and 4, an output unit 2, and a control unit 5.
  • the input unit 3 is, for example, a spin polarized current writing type GMR (Giant MagnetoResistance) element.
  • the input unit 3 includes a pinned layer 31, an intermediate layer 32, and a storage layer A33 stacked in the + z direction.
  • the pinned layer 31 is provided adjacent to one surface of the intermediate layer 32, and the memory layer A 33 is provided adjacent to the other surface of the intermediate layer 32.
  • the pinned layer 31 is a ferromagnetic layer having perpendicular magnetic anisotropy and having a fixed magnetization direction.
  • the perpendicular magnetic anisotropy means having a magnetic anisotropy in the z direction perpendicular to the xy plane in the example of this figure. The same applies hereinafter.
  • the magnetization direction of the pinned layer 31 is fixed in the ⁇ z direction in the example of this figure.
  • the pinned layer 31 is composed of a plurality of ferromagnetic layers having a laminated ferricouple to firmly fix the magnetization (ferromagnetic layer 31a, nonmagnetic layer 31b, ferromagnetic layer 31c).
  • An antiferromagnetic layer may be adjacent to the ferromagnetic layer to firmly fix the magnetization.
  • the storage layer A33 is a ferromagnetic layer whose magnetization direction can be changed.
  • the memory layer A33 preferably has perpendicular magnetic anisotropy.
  • the magnetization direction of the memory layer A33 can be reversed to either the + z direction or the -z direction in the example of this drawing.
  • Input data is input to the memory layer A33. Specifically, a write current corresponding to input data is supplied.
  • the direction of magnetization of the memory layer A33 is reversed by the interaction with the spin electrons of the pinned layer 31 when the write current passes through the input unit 3 in the z direction. Thereby, input data is stored corresponding to the magnetization direction of the storage layer A33.
  • the storage layer A33 can be said to be a free layer in the GMR element.
  • the storage layer A33 is magnetically coupled to the output unit 2 as will be described later. Therefore, the magnetization direction of the storage layer A33 affects the magnetization state of the output unit 2.
  • the intermediate layer 32 is a nonmagnetic film provided between the pinned layer 31 and the storage layer A33.
  • the input unit 4 is, for example, a spin polarized current writing type GMR element.
  • the input unit 4 includes a pinned layer 41 (ferromagnetic layer 41a, nonmagnetic layer 41b, ferromagnetic layer 41c), an intermediate layer 42, and a storage layer B43 stacked in the + z direction. These are the same as the pinned layer 31 (the ferromagnetic layer 31a, the nonmagnetic layer 31b, and the ferromagnetic layer 31c), the intermediate layer 32, and the storage layer A33 of the input unit 3, respectively, and thus description thereof is omitted.
  • the control unit 5 is a spin polarized current writing type GMR element.
  • the control unit 5 includes a bias layer 53, an intermediate layer 52, and a pinned layer 51 that are stacked in the + z direction.
  • the pinned layer 51 is provided adjacent to one surface of the intermediate layer 52, and the bias layer 53 is provided adjacent to the other surface of the intermediate layer 52.
  • the pinned layer 51 is a ferromagnetic layer having in-plane magnetic anisotropy and a fixed magnetization direction.
  • in-plane magnetic anisotropy means having magnetic anisotropy in a direction parallel to the xy plane in the example of this figure. The same applies hereinafter.
  • the magnetization direction of the pinned layer 51 is fixed in the + x direction in the example of this figure.
  • the pinned layer 51 is composed of a plurality of ferromagnetic layers having a laminated ferri coupling in order to firmly fix the magnetization (ferromagnetic layer 51a, nonmagnetic layer 51b, ferromagnetic layer 51c).
  • An antiferromagnetic layer may be adjacent to the ferromagnetic layer to firmly fix the magnetization.
  • the bias layer 53 is, for example, a ferromagnetic layer having in-plane magnetic anisotropy and capable of changing the magnetization direction.
  • the direction of magnetization of the bias layer 53 can be reversed to either the + x direction or the ⁇ x direction in the example of FIG.
  • Control data is input to the bias layer 53. Specifically, a write current corresponding to the control data is supplied.
  • the magnetization direction of the bias layer 53 is reversed by the interaction with the spin electrons of the pinned layer 51 when the write current passes through the control unit 5 in the z direction. Thereby, control data is stored corresponding to the magnetization direction of the bias layer 53.
  • the bias layer 53 can be referred to as a free layer in the GMR element.
  • the bias layer 53 is magnetically coupled to the output unit 2 as will be described later. Therefore, the magnetization direction of the bias layer 53 affects the magnetization state of the output unit 2.
  • the bias layer 53 may be a ferromagnetic layer whose magnetization is fixed in the sense of realizing a nonvolatile logic circuit that can operate at room temperature and has both a logic element and a memory.
  • a ferromagnetic layer whose magnetization direction can be changed is used.
  • the intermediate layer 52 is a nonmagnetic film provided between the pinned layer 51 and the bias layer 53.
  • the output unit 2 is a TMR (Tunnel MagnetoResistance) element.
  • the output unit 2 includes a sense layer 23, a barrier layer 22, and a reference layer 21 stacked in the + z direction.
  • the reference layer 21 is provided adjacent to one surface of the barrier layer 22, and the sense layer 23 is provided adjacent to the other surface of the barrier layer 22.
  • the sense layer 23, the barrier layer 22, and the reference layer 21 form a magnetic tunnel junction (MTJ: Magnetoresistive Tunneling Junction).
  • MTJ Magnetoresistive Tunneling Junction
  • the reference layer 21 is a ferromagnetic layer having in-plane magnetic anisotropy and having a magnetization direction fixed.
  • the magnetization direction of the reference layer 21 is fixed in the + x direction in the example of FIG.
  • the reference layer 21 may be composed of a plurality of ferromagnetic layers having a laminated ferri coupling (not shown) in order to firmly fix the magnetization, or an antiferromagnetic layer is adjacent to the ferromagnetic layer. It may be configured (not shown).
  • the sense layer 23 is a ferromagnetic layer having in-plane magnetic anisotropy and capable of changing the direction of magnetization.
  • the magnetization direction of the sense layer 23 can be reversed to either the + x direction or the ⁇ x direction in the example of this drawing.
  • the sense layer 23 is magnetically coupled to the storage layer A33, the storage layer B43, and the bias layer 53, as will be described later. Therefore, the magnetization direction of the sense layer 23 is affected by the magnetization state (magnetization direction) of the storage layer A33, the storage layer B43, and the bias layer 53.
  • the sense layer 23 output unit 2 is formed so that the y direction is in the easy axis direction and the x direction is in the hard axis direction.
  • the magnetization of the sense layer 23 is oriented in the y direction and does not have an x direction component unless it is affected by other influences.
  • the direction when affected by the magnetization states of the storage layer A33, the storage layer B43, and the bias layer 53, the direction changes to the magnetization state and has an x-direction component. That is, the direction of magnetization changes due to the combined magnetic field of the storage layer A33, the storage layer B43, and the bias layer 53.
  • output data is stored corresponding to the direction of magnetization of the sense layer 23.
  • the barrier layer 22 is an insulating film provided between the reference layer 21 and the sense layer 23.
  • FIG. 2B is a cross-sectional view showing another configuration example of the output unit according to the first embodiment of the present invention.
  • the output unit 2 includes reference layers 21 on both sides of the input units 3 and 4 and the control unit 5 side, and is laminated with a central sense layer 23 via barrier layers 22 respectively. In this case, since the value of the MTJ resistance is doubled, detection becomes easier.
  • the input units 3 and 4 and the control unit 5 may be TMR elements.
  • the TMR element preferably has a low resistance value.
  • the output unit 2 may be a GMR element.
  • the memory layer A33 and the memory layer B43 having perpendicular magnetic anisotropy include at least one material selected from Fe, Co, and Ni. Furthermore, perpendicular magnetic anisotropy can be stabilized by including Pt and Pd.
  • B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, Sm, and the like can be added so that desired magnetic properties are expressed.
  • Co Co, Co—Pt, Co—Pd, Co—Cr, Co—Pt—Cr, Co—Cr—Ta, Co—Cr—B, Co—Cr—Pt—B, Co—Cr—Ta— B, Co-V, Co-Mo, Co-W, Co-Ti, Co-Ru, Co-Rh, Fe-Pt, Fe-Pd, Fe-Co-Pt, Fe-Co-Pd, Sm-Co, Examples thereof include Gd—Fe—Co, Tb—Fe—Co, and Gd—Tb—Fe—Co.
  • the magnetic anisotropy in the perpendicular direction can also be expressed by alternately stacking layers containing any one material selected from Fe, Co, and Ni and different layers. Specific examples include a laminated film in which Co / Pd, Co / Pt, Co / Ni, and Fe / Au are alternately laminated.
  • the pinned layers 31 and 41 can be made of the above ferromagnetic material or an antiferromagnetic material such as PtMn, NiMn, or FeMn.
  • the sense layer 23 and the bias layer 53 having in-plane magnetic anisotropy are formed of a ferromagnetic material including at least one material selected from Fe, Co, and Ni.
  • B, C, N, O, Al, Si, P, Ti, V, Cr, Mn, Cu, Zn, Zr, Nb, Mo, Tc, Ru, Rh, Ag, Hf, Ta, W , Re, Os, Ir, Au, etc. can be added so that desired magnetic properties can be expressed.
  • Ni—Fe, Co—Fe, Fe—Co—Ni, Ni—Fe—Zr, Co—Fe—B, Co—Fe—Zr—B and the like are exemplified.
  • the reference layer 21 and the pinned layer 51 can use the above-described ferromagnetic materials or antiferromagnetic materials such as PtMn, NiMn, and FeMn.
  • the intermediate layers 32, 42, and 52 can be used for various materials.
  • a conductor such as Al, Cr, or Cu can be used.
  • an insulator such as Mg—O may be used.
  • the intermediate layers 32, 42, and 52 included in the input units 3 and 4 and the control unit 5 where writing is performed exist on the path of the write current as described later. Generally, it is desirable that the resistance of the write current path is low. In this respect, a material having low resistance is preferable.
  • Mg—O is preferable.
  • the barrier layer 22 is preferably formed of an insulating material. Specific examples of the material include Mg—O, Al—O, Al—N, Ni—O, and Hf—O. However, it is also possible to use a semiconductor or a metal as a material.
  • the storage layer A33 of the input unit 3 and the storage layer B43 of the input unit 4 are connected to the lower side of the metal layer 6 extending in the x direction on the upper side (+ z direction side).
  • the sense layer 23 of the output unit 2 is connected to the upper side of the metal layer 6 on the lower side ( ⁇ z direction side).
  • the reference layer 21 of the output unit 2 is connected to the lower side of the metal layer 7 on the upper side.
  • the bias layer 53 of the control layer 5 is connected to the upper side of the metal layer 7 on the lower side thereof.
  • the metal layer 6 is connected to a common terminal (Com) 66.
  • the metal layer 7 is connected to an output terminal (Out) 67.
  • the pinned layer 31 of the input unit 3 is connected to the first input terminal (IN1) 63.
  • the pinned layer 41 of the input unit 4 is connected to the second input terminal (IN2) 64.
  • the pinned layer 51 of the control unit 5 is connected to a control terminal (Control) 65.
  • the metal layer 6, the metal layer 7, the common terminal 66, the output terminal 67, the first input terminal 63, the second input terminal 64, and the control terminal 65 are normal wirings of semiconductor elements exemplified by Cu, Al, and W. And materials used for terminals and vias can be used.
  • FIG. 2C is a plan view schematically showing the structure of the main part of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • This figure includes each of the input units 3, 4 (storage layer A 33, storage layer B 43), control unit 5 (bias layer 53), and output unit 2 (sense layer 23), for example, including the bottom surface of the output unit 2.
  • the positions of the centroids G3, G4, G5, and G2 of the projections of the input units 3, 4, the control unit 5, and the output unit 2 are shown. That is, the positional relationship between the centroids G3, G4, G5, and G2 of the input units 3 and 4, the control unit 5, and the output unit 2 in the xy plane is shown.
  • ⁇ i means the total sum related to i.
  • the center of gravity is the intersection of diagonal lines, and in the case of an ellipse, the center of gravity is the center.
  • the centroids G3 and G4 of the input units 3 and 4 (storage layer A33, storage layer B43) and the centroid G2 of the output unit 2 (sense layer 23) are shifted in the xy plane. That is, on the xy plane, the centroid G3 of the input unit 3 is shifted in the ⁇ x direction from the centroid G2 of the output unit 2, and the centroid G4 of the input unit 4 is shifted in the + x direction from the centroid G2 of the output unit.
  • the input units 3 and 4 and the output unit 2 preferably overlap at least partially in the x direction.
  • the overlaps a1 and a2 are such that 0 ⁇ a1 ⁇ b1 / 2 and 0 ⁇ a2 ⁇ b2 / 2 if the widths of the input units 3 and 4 in the x direction are b1 and b2. Is preferred.
  • the center of gravity G5 of the control unit 5 bias layer 53
  • the center of gravity G2 of the output unit 2 sense layer 23
  • the gravity center G5 of the control part 5 and the gravity center G2 of the output part 2 have overlapped substantially. That is, the distance a3 between the centers of gravity is preferably such that 0 ⁇ a3 ⁇ b3 / 2 if the width in the x direction between the control unit 5 and the output unit 2 is b3.
  • leakage magnetic fields from the input units 3 and 4 (storage layer A33 and storage layer B43) and the control unit 5 (bias layer 53) are output from the output unit 2. It affects the (sense layer 23) and can change its magnetization state.
  • the xy cross-sectional shapes of the input units 3 and 4, the control unit 5, and the output unit 2 are rectangular.
  • the present invention is not limited to this example, and may have other cross-sectional shapes as long as the magnetization state described later can be changed.
  • FIGS. 3A to 3H are cross-sectional views showing examples of magnetization states of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • FIGS. 3A to 3D will be described. However, in the following description, the states shown in FIGS. 3A to 3D are referred to as states ⁇ 1 to ⁇ 4, respectively. In the states ⁇ 1 to ⁇ 4, the magnetization direction of the bias layer 53 of the control unit 5 is the + x direction.
  • the magnetization of the storage layer A33 of the input unit 3 is oriented in the + z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the + z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the + x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the upper portion (the portion on the + z direction side), penetrates the sense layer 23 in the approximately + x direction, and returns to the lower portion (the portion on the ⁇ z direction side).
  • the memory layer B43 generates a leakage magnetic field Hst2 that exits from the upper part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the lower part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the right portion (the + x direction side portion), penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the left portion (the ⁇ x direction side portion). To do.
  • FIG. 4 is a schematic diagram showing an example of the relationship between the magnetization direction in the xy plane of the sense layer and the x-direction component of the magnetization according to the first embodiment of the present invention.
  • the vertical axis indicates the y-axis direction
  • the horizontal axis indicates the x-axis direction.
  • the y direction is the easy axis direction. Therefore, when there is no influence of other magnetic fields, the magnetization M of the sense layer 23 is oriented in the y direction and has no x direction component.
  • the sense layer 23 is affected by the magnetic field Hs obtained by combining the leakage magnetic field Hst1, the leakage magnetic field Hst2, and the leakage magnetic field Hcontrol.
  • the magnetization M of the sense layer 23 rotates from the direction in the y direction according to the direction and magnitude of the synthetic magnetic field Hs.
  • the rotation causes a deviation of the angle ⁇ ( ⁇ ⁇ 90 degrees) from the + x direction
  • the magnetization M of the sense layer 23 has a component in the ⁇ x direction. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is oriented in the + z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the -z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the + x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the upper part, penetrates the sense layer 23 in the + x direction, and returns to the lower part.
  • the memory layer B43 generates a leakage magnetic field Hst2 that exits from the lower part, penetrates the sense layer 23 in the + x direction, and returns to the upper part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the right part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the left part.
  • the magnetization M of the sense layer 23 has a component in the + x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is in the ⁇ z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the + z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the + x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the lower part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the upper part. Further, the memory layer B43 generates a leakage magnetic field Hst2 that exits from the upper part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the lower part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the right part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the left part.
  • the magnetization M of the sense layer 23 has a component in the ⁇ x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is in the ⁇ z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the -z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the + x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the lower part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the upper part.
  • the memory layer B43 generates a leakage magnetic field Hst2 that exits from the lower part, penetrates the sense layer 23 in the + x direction, and returns to the upper part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the right part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the left part.
  • Hcontrol a leakage magnetic field
  • the magnetization M of the sense layer 23 has a component in the ⁇ x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • FIGS. 3E to 3H will be described. However, in the following description, the states shown in FIGS. 3E to 3H are referred to as states ⁇ 1 to ⁇ 4, respectively. In the states ⁇ 1 to ⁇ 4, the magnetization direction of the bias layer 53 of the control unit 5 is the ⁇ x direction.
  • the magnetization of the storage layer A33 of the input unit 3 is oriented in the + z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the + z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the ⁇ x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the upper part, penetrates the sense layer 23 in the + x direction, and returns to the lower part. Further, the memory layer B43 generates a leakage magnetic field Hst2 that exits from the upper part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the lower part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the left portion (the portion on the ⁇ x direction side), penetrates the sense layer 23 substantially in the + x direction, and returns to the right portion (the portion on the + x direction side). .
  • the magnetization of the storage layer A33 has a component in the + x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is oriented in the + z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the -z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the ⁇ x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the upper part, penetrates the sense layer 23 in the + x direction, and returns to the lower part.
  • the memory layer B43 generates a leakage magnetic field Hst2 that exits from the lower part, penetrates the sense layer 23 in the + x direction, and returns to the upper part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the left part, penetrates the sense layer 23 in the + x direction, and returns to the right part.
  • the magnetization of the storage layer A33 has a component in the + x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is in the ⁇ z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the + z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the ⁇ x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the lower part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the upper part. Further, the memory layer B43 generates a leakage magnetic field Hst2 that exits from the upper part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the lower part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the left part, penetrates the sense layer 23 in the + x direction, and returns to the right part.
  • the magnetization of the storage layer A33 has a component in the ⁇ x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the magnetization of the storage layer A33 of the input unit 3 is in the ⁇ z direction.
  • the magnetization of the storage layer B43 of the input unit 4 is in the -z direction.
  • the magnetization of the bias layer 53 of the control unit 5 is in the ⁇ x direction. Therefore, the memory layer A33 generates a leakage magnetic field Hst1 that exits from the lower part, penetrates the sense layer 23 in the approximately ⁇ x direction, and returns to the upper part.
  • the memory layer B43 generates a leakage magnetic field Hst2 that exits from the lower part, penetrates the sense layer 23 in the + x direction, and returns to the upper part.
  • the bias layer 53 generates a leakage magnetic field Hcontrol that exits from the left part, penetrates the sense layer 23 in the + x direction, and returns to the right part.
  • the magnetization of the storage layer A33 has a component in the + x direction due to the combined magnetic field Hs. Its size and the like will be described later.
  • the combined magnetic field Hs obtained by combining the leakage magnetic field Hst1, the leakage magnetic field Hst2, and the leakage magnetic field Hcontrol changes the magnetization direction of the sense layer 23 so that a plurality of types of x-direction components Mx can be obtained. become.
  • the leakage magnetic field Hcontrol from the bias layer 53 in FIGS. 3A to 3D functions as a bias magnetic field in the combined magnetic field Hs.
  • the leakage magnetic field Hcontrol from the bias layer 53 in FIGS. 3E to 3H functions as a bias magnetic field in the combined magnetic field Hs.
  • FIG. 5 is a graph showing the relationship between the x component of the magnetization of the sense layer and the x direction component of the combined magnetic field according to the first embodiment of the invention.
  • the vertical axis represents the x-direction component Mx of the magnetization M of the sense layer 23, and the horizontal axis represents the x-direction component Hsx of the combined magnetic field Hs.
  • the magnetic field ⁇ Hk indicates the saturation magnetic field of the sense layer 23.
  • the magnetization M of the sense layer 23 has the x-direction component Mx according to the combined magnetic field Hs.
  • FIG. 6 is a graph showing the relationship between the resistance of the magnetic tunnel junction of the output unit and the x-direction component of the combined magnetic field according to the first embodiment of the present invention.
  • the vertical axis represents the resistance of the magnetic tunnel junction (MTJ) of the output unit 2
  • the horizontal axis represents the x-direction component Hsx of the combined magnetic field Hs.
  • the MTJ resistance is applied as follows by the magnetic field Hsx applied to the sense layer 23.
  • FIG. 7A and 7B are tables showing the relationship between the magnetization direction of the storage layers A and B, the magnetization direction of the bias layer, and the combined magnetic field Hsx according to the first embodiment of the present invention.
  • FIG. 7A shows a case where the magnetization direction of the bias layer 53 of the control unit 5 is the + x direction.
  • FIG. 7B shows a case where the magnetization direction of the bias layer 53 is the + x direction.
  • Hsx Leakage magnetic field Hst1 from the storage layer A33 + Leakage magnetic field Hst2 from storage layer B43 + Leakage magnetic field Hcontrol from bias layer 53
  • s is the magnitude of the leakage magnetic field (x-direction component) from the storage layer A33 and the storage layer B43
  • b is the magnitude of the leakage magnetic field (x-direction component) from the bias layer 53.
  • FIG. 7A the relationship between the magnetization direction of the storage layer A and the storage layer B43, the magnetization direction of the bias layer 53, and the combined magnetic field Hsx is as shown in FIG. 7A. become.
  • the states ⁇ 1 to ⁇ 4 shown in FIGS. 3E to 3H are as shown in FIG. 7B.
  • the magnetization of the storage layer A33 is in the + z direction
  • the magnetization of the storage layer B43 is in the + z direction
  • the magnetization of the storage layer A33 is in the + z direction
  • the magnetization of the storage layer B43 is in the ⁇ z direction
  • the magnetization of the storage layer A33 is in the ⁇ z direction
  • the magnetization of the storage layer B43 is in the + z direction
  • the magnetization of the storage layer A33 is in the ⁇ z direction
  • the magnetization of the storage layer B43 is in the ⁇ z direction
  • the magnetization of the storage layer A33 is in the + z direction
  • the magnetization of the storage layer B43 is in the + z direction
  • the magnetization of the bias layer 53 is in the ⁇ x direction.
  • the magnetization of the storage layer A33 is in the + z direction
  • the magnetization of the storage layer B43 is in the ⁇ z direction
  • the magnetization of the storage layer A33 is in the ⁇ z direction
  • the magnetization of the storage layer B43 is in the + z direction
  • the magnetization of the storage layer A33 is in the ⁇ z direction
  • the magnetization of the storage layer B43 is in the ⁇ z direction
  • states ⁇ 1 to ⁇ 4 (FIG. 7A) and states ⁇ 1 to ⁇ 4 (FIG. 7B) corresponding to combinations of the magnetization state of the storage layer A33, the magnetization state of the storage layer B43, and the magnetization state of the bias layer 53.
  • a combined magnetic field Hsx of leakage magnetic fields (x-direction components) from each layer can be associated with each.
  • FIG. 8 is a graph showing the relationship between the resistance of the magnetic tunnel junction of the output unit and the x-direction component of the combined magnetic field according to the first embodiment of the present invention.
  • the vertical axis represents the resistance of the magnetic tunnel junction (MTJ) of the output unit 2
  • the horizontal axis represents the x-direction component Hsx of the combined magnetic field Hs.
  • MTJ magnetic tunnel junction
  • Hsx the combined magnetic field Hs.
  • one MTJ resistor is determined for each of the combined magnetic fields Hsx in the states ⁇ 1 to ⁇ 4 and the states ⁇ 1 to ⁇ 4 described with reference to FIGS. 7A to 7B.
  • the states ⁇ 1, ⁇ 3, ⁇ 4, and ⁇ 3 are set to “1”, and the states ⁇ 2, ⁇ 1, ⁇ 2, and ⁇ 4 are set to “0”. Each can be made to correspond.
  • FIG. 9A and 9B are tables showing the relationship between the magnetization directions of the storage layers A and B, the magnetization direction of the bias layer, and the input / output data according to the first embodiment of the present invention.
  • FIG. 9A shows a case where the magnetization direction of the bias layer 53 of the control unit 5 is the + x direction.
  • FIG. 9B shows a case where the magnetization direction of the bias layer 53 is the + x direction.
  • “IN1” indicates the first input data input (stored) in the input unit 3.
  • “IN1” is set so that the + z direction (upward arrow) of the magnetization direction of the storage layer A33 corresponds to data “1”, and the ⁇ z direction (downward arrow) corresponds to data “0”.
  • anti-parallel corresponds to data “1” and parallel corresponds to data “0”.
  • “IN2” indicates the second input data input (stored) in the input unit 4.
  • “IN2” is set such that the + z direction of the magnetization direction of the storage layer B43 corresponds to data “0”, and the ⁇ z direction corresponds to data “1”.
  • antiparallel corresponds to data “0” and parallel corresponds to data “1”.
  • a method of writing (inputting) each data to the input unit 4 will be described later.
  • Control indicates control data input (stored) in the control unit 5.
  • “Control” is set such that the + x direction (right arrow) of the magnetization direction of the bias layer 53 corresponds to data “1”, and the ⁇ x direction (left arrow) corresponds to data “0”.
  • the parallel corresponds to the data “1”
  • the antiparallel corresponds to the data “0”.
  • “State” indicates any of the states ⁇ 1 to ⁇ 4 in FIGS. 3A to 3D and the states ⁇ 1 to ⁇ 4 in FIGS. 3E to 3H.
  • “Storage layer A” indicates the magnetization direction of the storage layer A 33
  • “Storage layer B” indicates the magnetization direction of the storage layer B 43
  • “Bias layer C” indicates the magnetization direction of the bias layer 53.
  • “OUT” indicates the output data written in the output unit 2. When the MTJ resistance of the output unit 2 is larger than the MTJ reference resistance Rref of FIG. 8, the data is “1”, and when it is smaller, the data is “0”. .
  • nonvolatile logic circuit 1 In the nonvolatile logic circuit 1 shown in FIG. 9A, data “1” is assigned to control data (“Control”) of the control unit 5. That is, the bias layer 53 (“bias layer C”) faces the + x direction. In this case, the logical relationship of the output “OUT” with respect to the two inputs “IN1” and “IN2” is NAND. Therefore, the nonvolatile logic circuit 1 functions as a NAND circuit. This is the non-volatile logic circuit 1 of FIGS. 3A to 3D.
  • the nonvolatile logic circuit 1 in the present embodiment can be used as a NAND circuit or a NOR circuit by controlling the magnetization state of the bias layer 53 (bias layer C). Therefore, by configuring the NAND circuit and the NOR circuit with the nonvolatile logic circuit 1 in this embodiment and combining them, another logic circuit can be assembled.
  • FIG. 10 is a cross-sectional view for explaining the data writing principle in the first embodiment of the present invention.
  • control data is written in advance before the operation of the nonvolatile logic circuit 1.
  • the non-volatile logic circuit 1 is turned into one of a NAND circuit (FIGS. 3A to 3D, 7A, and 9A) and a NOR circuit (FIGS. 3E to 3H, 7B, and 9B). Can be set.
  • the input units 3 and 4 are supplied with first input data and second input data, respectively, when the nonvolatile logic circuit 1 operates.
  • the control data is written to the control unit 5 by the following method.
  • the control unit 5 is a spin polarized current writing type GMR element.
  • a write current Iw is applied between a control terminal (Control) 65 and an output terminal (Out) 67.
  • the write current Iw is supplied in a direction corresponding to the control data to be written (the magnetization direction of the bias layer 53). In that case, spin electrons flow in the opposite direction to the write current Iw.
  • the magnetization direction of the bias layer 53 when the magnetization direction of the bias layer 53 is desired to be directed to the right (+ x direction), it is caused to flow from the output terminal 67 to the control terminal 65. In this case, spin electrons flow from the control terminal 65 to the output terminal 67. As a result, the magnetization direction of the bias layer 53 is rightward due to the spin torque effect due to the interaction between the ferromagnetic layer 51 a of the pinned layer 51 and the bias layer 53.
  • the current when it is desired to set the magnetization direction of the bias layer 53 to the left ( ⁇ x direction), the current flows from the control terminal 65 to the output terminal 67. In this case, spin electrons flow from the output terminal 67 to the control terminal 65. As a result, the magnetization direction of the bias layer 53 is leftward due to the spin torque effect due to the interaction between the ferromagnetic layer 51a and the bias layer 53.
  • the input unit 3 is a spin polarized current writing type GMR element.
  • a write current Iw 1 is applied between the first input terminal (IN 1) 63 and the common terminal (Com) 66.
  • the write current Iw1 is supplied in a direction corresponding to the first input data to be written (the magnetization direction of the storage layer A33). In that case, spin electrons flow in the opposite direction to the write current Iw1.
  • the magnetization direction of the storage layer A33 when the magnetization direction of the storage layer A33 is desired to be upward (+ z direction), the first input terminal 63 is passed to the common terminal 66. In this case, spin electrons flow from the common terminal 66 to the first input terminal 63. As a result, the magnetization direction of the memory layer A33 becomes upward due to the spin torque effect caused by the interaction between the ferromagnetic layer 31a of the pinned layer 31 and the memory layer A33.
  • the magnetization direction of the storage layer A33 when the magnetization direction of the storage layer A33 is desired to be downward ( ⁇ z direction), the current flows from the common terminal 66 to the first input terminal 63. In this case, spin electrons flow from the first input terminal 63 to the common terminal 66. As a result, the magnetization direction of the memory layer A33 becomes downward due to the spin torque effect due to the interaction between the ferromagnetic layer 31a and the memory layer A33.
  • the input unit 4 is a spin polarized current writing type GMR element.
  • the write current Iw 2 is applied between the second input terminal (IN 2) 64 and the common terminal (Com) 66.
  • the write current Iw2 is caused to flow in a direction corresponding to the second input data to be written (the magnetization direction of the storage layer B43). In that case, spin electrons flow in the direction opposite to the write current Iw2.
  • the magnetization direction of the storage layer B43 when the magnetization direction of the storage layer B43 is desired to be upward (+ z direction), it is caused to flow from the second input terminal 64 to the common terminal 66. In this case, spin electrons flow from the common terminal 66 to the second input terminal 64. As a result, the magnetization direction of the storage layer B43 becomes upward due to the spin torque effect caused by the interaction between the ferromagnetic layer 41a of the pinned layer 41 and the storage layer B43.
  • the magnetization direction of the memory layer B 43 when the magnetization direction of the memory layer B 43 is desired to be downward ( ⁇ z direction), the current flows from the common terminal 66 to the second input terminal 64. In this case, spin electrons flow from the second input terminal 64 to the common terminal 66. As a result, the magnetization direction of the memory layer B43 is downward due to the spin torque effect caused by the interaction between the ferromagnetic layer 41a and the memory layer B43.
  • FIG. 11 is a cross-sectional view for explaining the principle of reading data in the first embodiment of the present invention.
  • the output unit 2 is a TMR element.
  • the output unit 2 is configured to combine the magnetization states of the input units 3, 4 and the control unit 5 by the leakage magnetic field (synthetic magnetic field Hs) from the input units 3, 4 and the control unit 5. It changes to the magnetized state corresponding to. That is, the magnetization of the sense layer 23 of the output unit 2 changes in a direction corresponding to a combination of control data, first input data, and second input data.
  • the MTJ resistance of the output unit 2 has a value corresponding to a combination of control data, first input data, and second input data.
  • the value of the MTJ resistance can be read by applying a read current IR between the common terminal (Com) 66 and the output terminal (Out) 67.
  • the direction of the read current IR is not particularly limited.
  • the MTJ resistance becomes output data of the nonvolatile logic circuit 1.
  • the output terminal (Out) 67 is different between the write current IW and the read current IR.
  • FIG. 12 is a block diagram showing an example of the logic gate in the first embodiment of the present invention.
  • the logic gate 80 includes a control circuit 81, a nonvolatile logic circuit 1, an MTJ reference element 83, and a comparator 82.
  • the control circuit 81 includes a switch for converting a logic input and a logic control value into a current. In response to the supply of control data, the control circuit 81 generates a write current having a magnitude and direction corresponding to the control data, and controls the control unit 5 (Control) and output terminal (Out) of the nonvolatile logic circuit 1. And supply between. Further, in response to the supply of the first input data, a write current having a magnitude and direction corresponding to the first input data is generated, and the input unit 3 (IN1) of the nonvolatile logic circuit 1 and the common terminal (Com) ) Supply between.
  • a write current having a magnitude and direction corresponding to the second input data is generated, and the input unit 4 (IN2) of the nonvolatile logic circuit 1 and the common terminal ( Com). Further, an output read current is passed between the common terminal (Com) and the output terminal (Out).
  • the nonvolatile logic circuit 1 is as described with reference to FIGS. That is, based on the input of the write current corresponding to the input data by the control circuit 80, the output current (or output voltage) as the output data is output by supplying the read current.
  • the MTJ reference element 83 is a TMR element having an MTJ, for example.
  • the MTJ reference element 83 has the MTJ reference resistance Rref shown in FIG. 8 and outputs a reference current (or reference voltage) corresponding to the MTJ reference resistance Rref under the control of the control circuit 80.
  • the comparator 82 compares the output current (or output voltage) indicating the output data of the nonvolatile logic circuit 1 with the reference current (or reference voltage), and outputs the final output data.
  • control circuit 81 causes a write current to flow between the control terminal (Control) and the output terminal (Out) of the nonvolatile logic circuit 1 in response to the input of the control data.
  • the direction of the write current is set so that the magnetization state (magnetization direction) of the control unit 5 (bias layer 53) becomes the magnetization state (magnetization direction) corresponding to the control data.
  • the control circuit 81 supplies a write current between the first input terminal (IN1) and the common terminal (Com) of the nonvolatile logic circuit 1 in response to the input of the first input data.
  • the direction of the write current is set so that the magnetization state (magnetization direction) of the input unit 3 (storage layer A33) becomes the magnetization state (magnetization direction) corresponding to the first input data.
  • the control circuit 81 causes a write current to flow between the second input terminal (IN2) and the common terminal (Com) of the nonvolatile logic circuit 1 in response to the input of the second input data.
  • the direction of the write current is set so that the magnetization state (magnetization direction) of the input unit 4 (storage layer B43) becomes a magnetization state (magnetization direction) corresponding to the second input data.
  • the control circuit 81 writes control data in the control unit 5 before the operation of the nonvolatile logic circuit 1 (step S1). That is, the write current Iw is applied between the control terminal (Control) 65 and the output terminal (Out) 67. The write current Iw is supplied in a direction corresponding to control data to be written (the direction of magnetization in the bias layer 53).
  • the non-volatile logic circuit 1 can be set as a desired logic circuit (example: NAND circuit, NOR circuit).
  • control circuit 81 writes the first input data to the input unit 3 during the operation of the nonvolatile logic circuit 1 set to a desired logic circuit (step S2). That is, the write current Iw 1 is applied between the first input terminal (IN 1) 63 and the common terminal (Com) 66. The write current Iw1 flows in a direction corresponding to the first input data to be written (the direction of magnetization in the storage layer A33).
  • the control circuit 81 writes the second input data to the input unit 4 (step S3). That is, the write current Iw 2 is applied between the second input terminal (IN 2) 64 and the common terminal (Com) 66. The write current Iw2 is passed in a direction corresponding to the second input data to be written (the direction of magnetization in the storage layer B43).
  • the control circuit 81 causes the read current IR to flow through the output unit 2 and also causes the read current to flow through the MTJ reference element 83 (step S4). That is, for the output unit 2, the read current IR is passed between the common terminal (Com) 66 and the output terminal (Out) 67. On the other hand, for the MTJ reference element 83, a read current is passed through the MTJ. Accordingly, the comparator 82 compares the output current (or output voltage) from the nonvolatile logic circuit 1 with the output current (or output voltage) from the MTJ reference element 83, and outputs the comparison result as final output data. (Step S5).
  • the nonvolatile logic circuit 1 can be set as a desired logic circuit, and input data can be input to the nonvolatile logic circuit 1 and output data from the nonvolatile logic circuit 1 can be output. It becomes.
  • the nonvolatile logic circuit 1 of the present embodiment can reconfigure its logic by changing control data input to the control unit 5. That is, the non-volatile logic circuit 1 of the present embodiment includes a reconfigurable logic circuit using a read / write separation type spin injection device (control unit 5, storage units 3 and 4) and an MTJ (output unit 2). Can be realized.
  • the nonvolatile logic circuit of the present embodiment stores configuration information (control data) in the control unit 5.
  • the control unit 5 can be regarded as a non-volatile memory using a GMR element or a TMR element. By using this nonvolatile memory, it is not necessary to have an SRAM for holding configuration information when the power is turned off. Therefore, it is possible to solve the increase in area due to the non-volatile memory provided as a problem in the FPGA.
  • the control unit 5, the storage units 3, 4 and the output unit 2 use magnetoresistive elements such as GMR elements or TMR elements.
  • the control unit 5, the storage units 3 and 4, and the output unit 2 function as an element having both a logic element and a nonvolatile memory as a whole. Therefore, even if a magnetoresistive element is used, the size of the element can be kept small as a whole. Further, since the magnetoresistive element can operate at room temperature, the nonvolatile logic circuit of this embodiment can operate at room temperature.
  • the present invention can provide a reconfigurable nonvolatile logic circuit element while suppressing an increase in the area of the element.
  • the control unit 5 may have perpendicular magnetic anisotropy similar to the input units 3 and 4 instead of in-plane magnetic anisotropy.
  • FIG. 13 is a cross-sectional view showing another configuration example of the nonvolatile logic circuit according to the first embodiment of the present invention.
  • the nonvolatile logic circuit 1 is different from the nonvolatile logic circuit of FIG. 2A in that the bias layer 53 and the pinned layer 51 of the control unit 5 are formed of a ferromagnetic layer having perpendicular magnetic anisotropy.
  • the configurations of the bias layer 53, the intermediate layer 52, and the pinned layer 51 are the same as those of the storage layer A 33 and the storage layer B 43 of the input units 3 and 4, the intermediate layers 32 and 42, and the pinned layers 31 and 41. have.
  • the relative positional relationship between the control unit 5 and the output unit 2 in the xy plane is different from that of the nonvolatile logic circuit of FIG. 2A in that they are shifted from each other in the + x direction or the ⁇ x direction. That is, the center of gravity G5 of the control unit 5 (bias layer 53) is xy with respect to the center of gravity G2 of the output unit 2 (sense layer 23), similarly to the centers of gravity G3 and G4 of the input units 3 and 4 shown in FIG. 2C. It is displaced in the plane. That is, on the xy plane, the center of gravity G5 of the control unit 5 is shifted from the center of gravity G2 of the output unit 2 in the + x direction or the ⁇ x direction.
  • the control unit 5 and the output unit 2 preferably overlap at least partially in the x direction. That is, the overlap a3 is preferably a condition such that 0 ⁇ a3 ⁇ b3 / 2 when the width b3 of the control unit 5 in the x direction is set.
  • these nonvolatile logic circuits 1 can be used as a ternary input logic circuit.
  • FIG. 14 is a cross-sectional view showing a configuration of a nonvolatile logic circuit according to the second embodiment of the present invention.
  • the nonvolatile logic circuit 1 includes input units 3 and 4, an output unit 2, and a control unit 5.
  • the nonvolatile logic circuit 1 is different from the nonvolatile logic circuit 1 of the first embodiment in that the metal layer 6 is not connected to the input unit 4. Accordingly, another metal layer 8 and a common terminal (Com2) 68 are further provided for the input unit 4.
  • Com2 common terminal
  • the nonvolatile logic circuit 1 of the first embodiment writes the first input data to the input unit 3 (step S2), and writes the second input data to the input unit 4 (step S3). Cannot be performed at the same time.
  • the metal layer 6 is connected to both the input portions 3 and 4.
  • the metal layer 6 (and the common terminal (Com1) 66) is dedicated to the input unit 3
  • the metal layer 8 is dedicated to the common terminal (Com2) 68. It is. Therefore, the operation of writing the first input data to the input unit 3 and the operation of writing the second input data to the input unit 4 can be performed at the same time, so that the operation can be performed at high speed.
  • FIG. 15 is a perspective view showing the configuration of a nonvolatile logic circuit according to the third embodiment of the present invention.
  • the nonvolatile logic circuit 1 includes input units 3 and 4, an output unit 2, and a control unit 5.
  • This non-volatile logic circuit 1 is different from the non-volatile logic circuit 1 of the first embodiment in that the input units 3 and 4 are configured by a domain wall motion type magnetic recording layer extending in the y direction.
  • FIG. 16 is a sectional view showing the configuration and operation of the input unit 3 according to the third embodiment of the present invention.
  • the input unit 3 is a ferromagnetic layer having perpendicular magnetic anisotropy.
  • the input unit 3 includes a first magnetization fixed region 34a, a second magnetization fixed region 34b, and a magnetization switching region 35.
  • the magnetization switching region 35 is sandwiched between the first magnetization fixed region 34a and the second magnetization fixed region 34b.
  • the magnetization direction of the first magnetization fixed region 34a is substantially fixed in the ⁇ z direction by, for example, the hard layer 38a.
  • the magnetization direction of the second magnetization fixed region 34b is substantially fixed in the + z direction by, for example, the hard layer 38b.
  • FIG. 16 shows an aspect in which the hard layers 38a and 38b are in contact with the first magnetization fixed region 34a and the second magnetization fixed region 34b, respectively, but the hard layers 38a and 38b are respectively in the first magnetization fixed region 34a and the second magnetization fixed region 34b. Since it is only necessary to fix the magnetization direction of the fixed region 34b, it may be arranged in the vicinity without being in contact with the first magnetization fixed region 34a and the second magnetization fixed region 34b.
  • the magnetization direction of the magnetization switching region 35 is not fixed and can be switched between the ⁇ z direction and the + z direction.
  • the magnetization state of the input unit 3 is referred to as a “first magnetization state MS1”.
  • the magnetization direction of the magnetization switching region 35 is the ⁇ z direction
  • the domain wall DW is formed in the vicinity of the boundary between the second magnetization fixed region 34 b and the magnetization switching region 35.
  • the magnetization state of the input unit 3 is referred to as a “second magnetization state MS2”.
  • the magnetization state of these input units 3, that is, the magnetization direction of the magnetization switching region 35 can be changed by flowing a write current in the y direction.
  • the write current flows between the first input terminal (IN1a) 63a connected to the first magnetization fixed region 34a and the first input terminal (IN1b) 63b connected to the second magnetization fixed region 34b.
  • the first write current IW1 is changed from the first input terminal (IN1b) 63b to the first input terminal (IN1a). 63a.
  • spin-polarized electrons in the ⁇ z direction are supplied from the first magnetization fixed region 34 a to the magnetization switching region 35. Due to the spin torque effect, the domain wall DW is driven and moves from the first magnetization fixed region 34a side to the second magnetization fixed region 34b side. As a result, the magnetization direction of the magnetization switching region 35 is reversed in the ⁇ z direction, and the second magnetization state MS2 is obtained.
  • the second write current IW2 is passed from the first input terminal (IN1a) 63a to the first input terminal (IN1b) 63b.
  • spin-polarized electrons in the + z direction are supplied from the second magnetization fixed region 34b to the magnetization switching region 35.
  • the domain wall DW is driven by the spin torque effect and moves from the second magnetization fixed region 34b side to the first magnetization fixed region 34a side.
  • the magnetization direction of the magnetization switching region 35 is reversed in the + z direction, and the first magnetization state MS1 is obtained.
  • the domain wall DW is moved by the write current flowing between the first magnetization fixed region 34a and the second magnetization fixed region 34b.
  • the magnetization direction of the magnetization switching region 35 is reversed, and the magnetization state of the input unit 3 is changed. That is, input data is input to the input unit 3.
  • Which of the first magnetization state MS1 and the second magnetization state MS2 is obtained depends on the direction of the write current. In other words, input data to be input to the input unit 3 can be set by controlling the direction of the write current.
  • the first magnetization fixed region 44a, the second magnetization fixed region 44b, the magnetization switching region 45, the second input terminal (IN2a) 64a, the second input terminal (IN2b) 64b, and the hard layers 48a and 48b in the input unit 4 are: This corresponds to the first magnetization fixed region 34a, the second magnetization fixed region 34b, the magnetization switching region 35, the first input terminal (IN1a) 63a, the first input terminal (IN1b) 63b, and the hard layers 38a and 38b in the input unit 3.
  • the same material as the memory layer A33 and the memory layer B43 in the first embodiment can be used for the ferromagnetic layer having perpendicular magnetic anisotropy constituting the input units 3 and 4.
  • the hard layers 38a, 38b, 48a, 48b can be made of an antiferromagnetic material such as PtMn, NiMn, FeMn.
  • FIG. 2C The positional relationship between the input units 3 and 4 and the output unit 2 is shown in FIG. 2C when the magnetization switching regions 35 and 45 in this embodiment are regarded as the memory layer A33 and the memory layer B43 in the first embodiment. It is as follows.
  • FIG. 17 is a perspective view showing an example of the state of the nonvolatile logic circuit according to the third embodiment of the present invention.
  • the description of the control layer 5, the metal layers 6 and 7, the control terminal 65, the common terminal 66, and the output terminal 67 is omitted for easy understanding.
  • This figure shows the state ⁇ 3 shown in FIG. 2C or the state ⁇ 3 shown in FIG. 3C.
  • the input unit 3 is in the second magnetization state MS2, and the input unit 4 is in the first magnetization state MS1.
  • the leakage magnetic field Hst1 from the magnetization switching region 35 and the leakage magnetic field Hst2 from the magnetization switching region 45 affect the magnetization state of the sense layer 23 of the output unit 2.
  • the functions of the magnetization switching regions 35 and 45 are the same as those of the storage layers A33 and 43 in the input units 3 and 4 of the first embodiment.
  • nonvolatile logic 1 of the present embodiment is such that the magnetization switching regions 35 and 45 of the input units 3 and 4 are changed to the storage layers A33 and 43 in the input units 3 and 4 of the first embodiment. Since this is the same as the case where it is considered, the description thereof will be omitted.
  • the metal layer 6 may not be electrically connected to the input units 3 and 4. Further, when the metal layer 6 is connected to at least one of the input units 3 and 4, the common terminal (Com) 66 is not provided, and the input terminals of these input units can be substituted.
  • the terminals for supplying current to the input units 3 and 4 are independent of each other. That is, the operation of writing the first input data to the input unit 3 and the operation of writing the second input data to the input unit 4 can be performed simultaneously. Thereby, the operation can be speeded up.
  • FIG. 18 is a perspective view showing the configuration of the nonvolatile logic circuit according to the fourth embodiment of the present invention.
  • the non-volatile logic circuit 1 includes input units 3 and 4, an output unit 2, and other input units 5 and 9.
  • This non-volatile logic circuit 1 is different from the first embodiment in which the input unit 5 and 9 are provided above the output unit 2 and the control unit 5 is provided above the output unit 2. That is, the non-volatile logic circuit 1 of this embodiment is different from the 2-input non-volatile logic circuit 1 of the first embodiment in that it has four inputs.
  • the configuration of the input units 5 and 9 is the same as the configuration of the input units 3 and 4 inverted upside down. That is, the input unit 5 includes the storage layer C58, the intermediate layer 57, and the pinned layer 56 in this order from the lower side (the ⁇ z direction side).
  • the input unit 9 includes a storage layer D93, an intermediate layer 92, and a pinned layer 91 in this order from the lower side.
  • the input units 3 and 4 are arranged in the x direction on the lower side ( ⁇ z direction side) of the output unit 2, but the input units 5 and 9 are arranged on the upper side of the output unit 2 (+ z direction side) in the y direction. Are lined up.
  • FIG. 19 is a schematic diagram schematically showing the magnetization state of the nonvolatile logic circuit according to the fourth embodiment of the present invention.
  • the magnetization state (magnetization direction) of the output unit 2 (sense layer 23) depends on the combination of leakage magnetic fields from the storage layers A33, B43, C58, and D93 of the output units 3, 4, 5, and 9. Determined.
  • the output is determined by the MTJ resistance value determined by the relative angle between the magnetization direction of the reference layer 21 of the output unit 2 and the magnetization direction of the sense layer 23.
  • FIG. 19 is a schematic diagram schematically showing the magnetization state of the nonvolatile logic circuit according to the fourth embodiment of the present invention.
  • the magnetization state (magnetization direction) of the output unit 2 (sense layer 23) depends on the combination of leakage magnetic fields from the storage layers A33, B43, C58, and D93 of the output units 3, 4, 5, and 9. Determined.
  • the output is determined by the MTJ resistance value determined by the relative angle between the magnetization
  • the direction of the leakage magnetic field exerted on the sense layer 23 by the storage layer C58 and the storage layer D93 is the y direction, and the leakage magnetic field exerted on the sense layer 23 by the storage layer A33 and the storage layer B43.
  • the direction of is the x direction.
  • the input parts 3 and 4 have perpendicular magnetic anisotropy
  • this invention is not limited to this example. That is, as long as a leakage magnetic field component penetrating the sense layer 23 in the + x direction or the ⁇ x direction can be generated, it may have in-plane magnetic anisotropy.
  • FIG. 20A is a perspective view showing a configuration of a nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • FIG. 20B is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • the nonvolatile logic circuit 301 includes input units 303 and 304, output units 302a and 302b, a control unit 305, a conductor layer 306, and a plug 308.
  • the input unit 303 is a spin polarized current writing type GMR element or TMR element.
  • the input unit 303 includes a pinned layer 331, an intermediate layer 332, and a storage layer A333 that are stacked in the + z direction.
  • the pinned layer 331 is provided adjacent to one surface of the intermediate layer 332, and the memory layer A 333 is provided adjacent to the other surface of the intermediate layer 332.
  • the intermediate layer 332 is a nonmagnetic film provided between the pinned layer 331 and the storage layer A333.
  • the pinned layer 331 is a ferromagnetic layer having perpendicular magnetic anisotropy and having a fixed magnetization direction.
  • the magnetization direction of the pinned layer 331 is fixed in the ⁇ z direction in the example of this figure.
  • the pinned layer 331 may be composed of a plurality of ferromagnetic layers having a laminated ferrimagnetic coupling (not shown) in order to firmly fix the magnetization.
  • An antiferromagnetic layer may be adjacent to the ferromagnetic layer to firmly fix the magnetization (not shown).
  • the memory layer A333 is a ferromagnetic layer whose magnetization direction can be changed.
  • the storage layer A333 preferably has perpendicular magnetic anisotropy.
  • the thinner the layer the lower the write current while maintaining the thermal stability. It becomes.
  • the magnetization direction of the memory layer A333 can be reversed to either the + z direction or the ⁇ z direction in the example of this drawing.
  • Input data is input to the memory layer A333. Specifically, a write current corresponding to input data is supplied.
  • the direction of magnetization of the memory layer A333 is reversed by the interaction with the spin electrons of the pinned layer 331 when the write current passes through the input portion 303 in the z direction. Thereby, the input data is stored corresponding to the magnetization direction of the storage layer A333.
  • the memory layer A333 can be said to be a free layer in a GMR element or a TMR element.
  • the storage layer A333 is magnetically coupled to the sensor layer 323a of the output unit 302a. Therefore, the magnetization direction of the memory layer A333 affects the magnetization state of the sensor layer 323a of the output unit 302a.
  • the input unit 304 is a spin polarized current writing type GMR element or TMR element.
  • the input unit 304 includes a pinned layer 341, an intermediate layer 342, and a storage layer B343 stacked in the + z direction. These are the same as the pinned layer 331, the intermediate layer 332, and the storage layer A333 of the input unit 303, respectively, and thus description thereof is omitted.
  • the storage layer B343 is magnetically coupled to the sensor layer 323b of the output unit 302b as will be described later. Therefore, the magnetization direction of the storage layer A343 affects the magnetization state of the sensor layer 323b of the output unit 302b.
  • the input unit 304 is provided in parallel with the input unit 303 in the x direction.
  • the control unit 305 is a spin polarized current writing type GMR element or TMR element.
  • the control unit 305 includes a pinned layer 351, an intermediate layer 352, and a bias layer 353 stacked in the + z direction. These are the same as the pinned layer 331, the intermediate layer 332, and the storage layer A333 of the input unit 303, respectively, and thus description thereof is omitted.
  • the bias layer 353 is magnetically coupled to the sensor layer 323a of the output unit 302a and the sensor layer 323b of the output unit 302b as described later. Therefore, the magnetization direction of the bias layer 353 affects the magnetization states of the sensor layer 323a of the output unit 302a and the sensor layer 323b of the output unit 302b.
  • the control unit 305 is provided between the input unit 303 and the input unit 304 in a straight line parallel to the input unit 303 and the input unit 304 in the x direction.
  • the bias layer 353 may be a ferromagnetic layer whose magnetization is fixed.
  • a logic type ex. NOR, AND
  • a ferromagnetic layer whose magnetization direction can be changed is used. .
  • the output unit 302a is a TMR element.
  • the output unit 302a includes a sense layer 323a, a barrier layer 322a, and a reference layer 321a stacked in the + z direction.
  • the reference layer 321a is provided adjacent to one surface of the barrier layer 322a, and the sense layer 323a is provided adjacent to the other surface of the barrier layer 322a.
  • the sense layer 323a, the barrier layer 322a, and the reference layer 321a of the output unit 302a form a magnetic tunnel junction (MTJ).
  • the barrier layer 322a is an insulating film provided between the reference layer 321a and the sense layer 323a.
  • the reference layer 321a is a ferromagnetic layer having in-plane magnetic anisotropy and a fixed magnetization direction.
  • the magnetization direction of the reference layer 321a is fixed in the + y direction in the example of FIG.
  • the reference layer 321a may be composed of a plurality of ferromagnetic layers having a laminated ferrimagnetic coupling (not shown) in order to firmly fix the magnetization.
  • the antiferromagnetic layer may be adjacent to the ferromagnetic layer (not shown).
  • the sense layer 323a is a ferromagnetic layer having in-plane magnetic anisotropy and capable of changing the direction of magnetization.
  • the magnetization direction of the sense layer 323a can be rotated in any of the + y direction, the + x direction, and the -x direction in the example of this drawing.
  • the sense layer 323a is magnetically coupled to the storage layer A333 and the bias layer 353 as will be described later. Therefore, the magnetization direction of the sense layer 323a is affected by the magnetization states (magnetization directions) of the storage layer A333 and the bias layer 353.
  • the sense layer 323a (output unit 302a) is preferably formed such that the y direction is the easy axis direction and the x direction is the hard axis direction.
  • Magnetic anisotropy can be imparted by shape anisotropy, material anisotropy, a leakage magnetic field from a reference layer, or the like. Therefore, the magnetization of the sense layer 323a is directed to the + y direction when the magnetization directions of the storage layer A333 and the bias layer 353 are the same (example: both are + z directions).
  • the magnetization directions of the memory layer A333 and the bias layer 353 are different (for example, the memory layer A333 is in the + z direction and the bias layer 353 is in the -z direction), it is directed in the + x direction. That is, the direction of the magnetization is changed and stored by the combined magnetic field of the storage layer A333 and the bias layer 353.
  • the output unit 302b is a TMR element.
  • the output unit 302b includes a sense layer 323b, a barrier layer 322b, and a reference layer 321b stacked in the + z direction. These are the same as the sense layer 323a, the barrier layer 322a, and the reference layer 321a of the output unit 302a, respectively, and thus description thereof is omitted.
  • the sense layer 323b is magnetically coupled to the storage layer B343 and the bias layer 353 as described later. Therefore, the magnetization direction of the sense layer 323b is affected by the magnetization states (magnetization directions) of the storage layer B343 and the bias layer 353.
  • the magnetization of the sense layer 323b is directed to the + y direction when the magnetization directions of the storage layer B343 and the bias layer 353 are the same (example: both are + z directions).
  • both are + z directions.
  • the magnetization directions of the memory layer B 343 and the bias layer 353 are different (for example, the memory layer B 343 is in the + z direction and the bias layer 353 is in the ⁇ z direction), it is directed in the ⁇ x direction. That is, the magnetization direction is changed and stored by the combined magnetic field of the storage layer B343 and the bias layer 353.
  • a film used for the memory layer A33 described in the first embodiment can be used.
  • the films of the pinned layers 331, 341, and 351 a film used for the pinned layer 31 described in the first embodiment can be used.
  • the film having in-plane magnetic anisotropy such as the sense layers 323a and 323b
  • a film used for the sense layer 23 described in the first embodiment can be used.
  • the films of the reference layers 321a and 321b a film used for the pinned layer 21 described in the first embodiment can be used.
  • films of the intermediate layers 332, 342, and 352 films as used for the intermediate layers 32, 42, and 52 described in the first embodiment can be used.
  • films of the barrier layers 322a and 322b a film used for the barrier layer 22 described in the first embodiment can be used.
  • the storage layer A333 of the input unit 303, the storage layer B343 of the input unit 304, and the bias layer 353 of the control unit 305 are connected to the lower side of the conductor layer 306 extending in the x direction on the upper side (+ z direction side). Yes.
  • the sense layers 323a and 323b of the output portions 302a and 302b are connected to the upper side of the conductor layer 306 on the lower side ( ⁇ z direction side).
  • the conductor layer 306 is connected to the plug 308 at the end thereof.
  • the pin layer 331 of the input unit 303 is connected to the first input terminal 363.
  • the pin layer 341 of the input unit 304 is connected to the second input terminal 364.
  • the pin layer 351 of the control unit 305 is connected to the control terminal 365. Note that output terminals (not shown) are connected to the reference layers 321a and 321b in the output units 302a and 302b, respectively.
  • the conductor layer 306, the plug 308, the first input terminal 363, the second input terminal 364, the control terminal 365, and the output terminal (not shown) are normal wirings and terminals (not shown) of semiconductor elements exemplified by Cu, Al, and W ( The material used for vias) can be used.
  • the positional relationship of the input unit 303, the input unit 304, the control unit 305, and the output units 302 a and 302 b as viewed in the xy plane is such that the output unit 302 a is arranged between the input unit 303 and the control unit 305. It is preferable that the output part 302b is arrange
  • the center of gravity of the output unit 302a (sense layer 323a) is shifted in the xy plane with respect to the center of gravity of the input unit 303 (memory layer A333) and the center of gravity of the control unit 305 (bias layer 353). That is, in the xy plane, the output unit 302a (sense layer 323a), the input unit 303 (storage layer A333), and the control unit 305 (bias layer 535) are projected onto a plane (xy plane) including the bottom surface of the output unit 302a.
  • the position of the center of gravity of the projection of the output unit 302a is the position of the center of gravity of the projection of the control unit 305 (bias layer 535) in the + x direction from the position of the center of gravity of the projection of the input unit 303 (storage layer A333).
  • the position is deviated in the ⁇ x direction. Note that the definition of the center of gravity is as in the first embodiment (the same applies hereinafter).
  • the center of gravity of the output unit 302b (sense layer 323b) is shifted in the xy plane with respect to the center of gravity of the input unit 304 (memory layer B343) and the center of gravity of the control unit 305 (bias layer 353). That is, in the xy plane, the output unit 302b (sense layer 323b), the input unit 304 (memory layer B343), and the control unit 305 (bias layer 535) are projected onto the plane (xy plane) including the bottom surface of the output unit 302b.
  • the position of the center of gravity of the projection of the output unit 302b is the center of gravity of the projection of the control unit 305 (bias layer 535) in the ⁇ x direction from the position of the center of gravity of the projection of the input unit 304 (storage layer B343) Are shifted from each other in the + x direction.
  • leakage magnetic fields from the input units 303 and 304 (storage layer A333 and storage layer B343) and the control unit 305 (bias layer 353) are output from the output unit 302a. It affects the (sense layers 323a) and 302b (sense layer 323b) and can change the magnetization state thereof.
  • the xy cross-sectional shapes of the input units 303 and 304, the control unit 305, and the output units 302a and 302b are rectangular.
  • the present invention is not limited to this example, and may have other cross-sectional shapes (example: ellipse) as long as the magnetization state described later can be changed.
  • 21A and 21B are tables showing the relationship between the magnetization directions of the memory layers A and B, the bias layer, and the sense layer according to the fifth embodiment of the present invention.
  • “A” indicates input data written to the input unit 303 (storage layer A).
  • “B” indicates input data written to the input unit 304 (storage layer B).
  • “A” indicates the magnetization direction of the memory layer A333.
  • “B” indicates the magnetization direction of the memory layer B343.
  • “L” indicates the magnetization direction of the bias layer 353.
  • P indicates the magnetization direction of the sense layer 323a.
  • Q indicates the magnetization direction of the sense layer 323b.
  • “Out” indicates output data.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction.
  • the left arrow indicates magnetization in the -
  • the input data of the input unit 303 is set to “0”. To do.
  • antiparallel that is, when the magnetization direction of the memory layer A333 is the + z direction
  • the input data of the input unit 303 is set to “1”.
  • FIG. 21A shows a case where the magnetization direction of the bias layer 353 of the control unit 305 is preset in the ⁇ z direction (control data “0”).
  • the direction of magnetization (“p”) of the sense layer 323a of the output unit 302a is the + y direction, which is the easy axis direction, because both magnetic fields almost cancel each other.
  • a magnetic field having a + x direction component (leakage magnetic field) by the input unit 304 and a magnetic field having a ⁇ x direction component (leakage magnetic field) by the control unit 305 are applied to the sense layer 323b of the output unit 302b. Is done.
  • the direction of magnetization (“q”) of the sense layer 323b of the output unit 302b is the + y direction, which is the easy axis direction, because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are parallel, and the MTJ of the output unit 302a has a low resistance.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are parallel, and the MTJ of the output unit 302b has a low resistance.
  • the output data (“out”) when both the output sections are low resistance is set to “1”.
  • the direction of magnetization of the sense layer 323a of the output unit 302a is the + y direction, which is the direction of the easy axis of magnetization, since both magnetic fields cancel each other.
  • a magnetic field having a ⁇ x direction component by the input unit 304 and a magnetic field having a ⁇ x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the magnetization direction of the sense layer 323b of the output section 302b is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are substantially intensified.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are parallel, and the MTJ of the output unit 302a has a low resistance.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are shifted from each other by 90 degrees, and the MTJ of the output unit 302b has a higher resistance than the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the magnetization direction of the sense layer 323a of the output section 302a is in the + x direction, which is substantially parallel to both magnetic fields, since both magnetic fields are generally intensified.
  • a magnetic field having a + x direction component by the input unit 304 and a magnetic field having a ⁇ x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the direction of magnetization of the sense layer 323b of the output unit 302b is the + y direction, which is the direction of the easy axis of magnetization, because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are shifted from each other by 90 degrees, and the MTJ of the output unit 302a has a higher resistance than that of the parallel case.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are parallel, and the MTJ of the output unit 302b has a low resistance.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the magnetization direction of the sense layer 323a of the output section 302a is in the + x direction, which is substantially parallel to both magnetic fields, since both magnetic fields are generally intensified.
  • a magnetic field having a ⁇ x direction component by the input unit 304 and a magnetic field having a ⁇ x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the magnetization direction of the sense layer 323b of the output section 302b is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are substantially intensified.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are shifted from each other by 90 degrees, and the MTJ of the output unit 302a has a higher resistance than that of the parallel case.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are shifted from each other by 90 degrees, and the MTJ of the output unit 302b has a higher resistance than that of the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the non-volatile logic circuit 301 outputs the output data “1”, “0”, “0”, “0” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “0” is set in the control unit 305, the nonvolatile logic circuit 301 can operate as a NOR circuit.
  • FIG. 21B shows a case where the magnetization direction of the bias layer 353 of the control unit 305 is preset in the + z direction (control data “1”).
  • the magnetization direction (“p”) of the sense layer 323a of the output section 302a is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • a magnetic field (leakage magnetic field) having a + x direction component by the input unit 304 and a magnetic field (leakage magnetic field) having a + x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the magnetization direction (“q”) of the sense layer 323b of the output unit 302b is in the + x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are shifted from each other by 90 degrees, and the MTJ of the output unit 302a has a higher resistance than that of the parallel case.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are shifted from each other by 90 degrees, and the MTJ of the output unit 302b has a higher resistance than that of the parallel case.
  • Output data (“out”) when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 323a of the output section 302a is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are substantially intensified.
  • a magnetic field having a ⁇ x direction component by the input unit 304 and a magnetic field having a + x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the direction of magnetization of the sense layer 323b of the output unit 302b is the + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are shifted from each other by 90 degrees, and the MTJ of the output unit 302a has a higher resistance than that of the parallel case.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are parallel, and the MTJ of the output unit 302b has a low resistance.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 323a of the output unit 302a is the + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • a magnetic field having a + x direction component by the input unit 304 and a magnetic field having a + x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the magnetization direction of the sense layer 323b of the output unit 302b is in the + x direction, which is substantially parallel to both magnetic fields, since both magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are parallel, and the MTJ of the output unit 302a has a low resistance.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are shifted from each other by 90 degrees, and the MTJ of the output unit 302b has a higher resistance than the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 323a of the output unit 302a is the + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • a magnetic field having a ⁇ x direction component by the input unit 304 and a magnetic field having a + x direction component by the control unit 305 are applied to the sense layer 323b of the output unit 302b.
  • the direction of magnetization of the sense layer 323b of the output unit 302b is the + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 321a and the sense layer 323a of the output unit 302a are parallel, and the MTJ of the output unit 302a has a low resistance.
  • the magnetization directions of the reference layer 321b and the sense layer 323b of the output unit 302b are parallel, and the MTJ of the output unit 302b has a low resistance.
  • the output data when both the output sections are low resistance is set to “1”.
  • the nonvolatile logic circuit 301 outputs the output data “0”, “0”, “0”, “1” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “1” is set in the control unit 305, the nonvolatile logic circuit 301 can operate as an AND circuit.
  • the nonvolatile logic circuit 301 in this embodiment can be used as a NOR circuit or an AND circuit by controlling the magnetization state of the bias layer 353. Therefore, a NOR circuit and an AND circuit are configured by the nonvolatile logic circuit 301 in this embodiment, and another logic circuit can be assembled by combining them.
  • Data input / output principle of the nonvolatile logic circuit according to the fifth embodiment of the present invention will be described.
  • Data is input to the nonvolatile logic circuit 301 by writing data to the GMR elements (or TMR elements) of the control unit 305 and the input units 303 and 304.
  • data is output from the non-volatile logic circuit 301 by reading data from the TMR elements of the output units 302a and 302b. This will be described in detail below.
  • the control unit 305 is written with control data in advance before the operation of the nonvolatile logic circuit 1.
  • the nonvolatile logic circuit 301 can be set to one of a NOR circuit and an AND circuit.
  • the input units 303 and 304 are supplied with first input data and second input data, respectively, when the nonvolatile logic circuit 301 operates.
  • the control data is written to the control unit 305 by the following method.
  • the control unit 305 is a spin polarized current writing type GMR element.
  • a write current Iw is applied between the control terminal 365 and, for example, the plug 308.
  • the write current Iw is supplied in a direction corresponding to control data to be written (the magnetization direction of the bias layer 353). In that case, spin electrons flow in the opposite direction to the write current Iw.
  • the magnetization direction of the bias layer 353 when it is to be set to the + z direction, it is passed from the control terminal 365 to the plug 308. In this case, spin electrons flow from the plug 308 side to the control terminal 365 side. As a result, the magnetization direction of the bias layer 353 becomes the + z direction due to the spin torque effect caused by the interaction between the pinned layer 351 and the bias layer 353.
  • the current flows from the plug 308 to the control terminal 365. In this case, spin electrons flow from the control terminal 365 side to the plug 308 side. As a result, the magnetization direction of the bias layer 353 becomes the ⁇ z direction due to the spin torque effect due to the interaction between the pinned layer 351 and the bias layer 353.
  • the input data is written to the input units 303 and 304 by the following method.
  • the input units 303 and 304 are spin polarized current writing type GMR elements.
  • a write current Iw 1 is applied between the first input terminal 363 and, for example, the plug 308.
  • the write current Iw1 is supplied in a direction corresponding to the first input data to be written (the magnetization direction of the storage layer A333).
  • a write current Iw2 is applied between the second input terminal 364 and, for example, the plug 308.
  • the write current Iw2 is caused to flow in a direction corresponding to the second input data to be written (the magnetization direction of the storage layer B343). In these cases, spin electrons flow in the direction opposite to the write currents Iw1 and Iw2.
  • the control unit 305 when the magnetization direction of the storage layer A333 is to be set to the + z direction, the first input terminal 363 is passed through the plug 308. On the other hand, when the magnetization direction of the memory layer A333 is to be set to the ⁇ z direction, the current flows from the plug 308 to the first input terminal 363. Similarly, when the magnetization direction of the memory layer B 343 is desired to be in the + z direction, the current flows from the second input terminal 364 to the plug 308. On the other hand, when the magnetization direction of the memory layer B 343 is to be set to the ⁇ z direction, the current flows from the plug 308 to the second input terminal 364.
  • data is input to the nonvolatile logic circuit 301.
  • the control unit 305 and the input units 303 and 304 are in a desired magnetization state reflecting those data.
  • output data is written to the output units 302a and 302b by the leakage magnetic field (synthetic magnetic field) from the control unit 305 and the input units 303 and 304.
  • the paths of the write currents IW, IW1, and IW2 are not limited to the above example, and the magnetization directions of the control unit 305, the bias layer 353 of the input units 303 and 304, the storage layer A333, and the storage layer B343 can be changed. If it is.
  • the output units 302a and 302b are TMR elements.
  • the output unit 302a has a leakage magnetic field (combined magnetic field) from the input unit 303 and the control unit 305
  • the output unit 302b has a magnetization corresponding to the leakage magnetic field by the leakage magnetic field (synthetic magnetic field) from the input unit 304 and the control unit 305. The state has changed.
  • each MTJ resistance of the output units 302a and 302b has a value corresponding to a combination of control data, first input data, and second input data.
  • the resistance values of those MTJs can be read out.
  • the direction of the read current IR is not particularly limited.
  • the output data of the nonvolatile logic circuit 301 is determined based on the resistance of the MTJ (the sum of the output unit 302a and the output unit 302b). Note that the path of the read current IR is not limited to the above example, and it is sufficient that the MTJ resistance value of each output unit can be measured individually or collectively.
  • FIG. 22 is a block diagram showing an example of a logic gate according to the fifth embodiment of the present invention.
  • the logic gate 380 includes a control circuit 381, a nonvolatile logic circuit 301, an MTJ reference element 383, and a comparator 382.
  • the control circuit 381 includes a switch for converting a logic input and a logic control value into a current.
  • the control circuit 381 generates a write current IW having a magnitude and direction corresponding to the control data in response to the supply of the control data.
  • the signal is supplied to the path of the control terminal 365, the control unit 305, the conductor layer 306, and the plug 308 of the nonvolatile logic circuit 301 through the terminal Control and the terminal 392.
  • control data can be set in the control unit 305 (bias layer 353).
  • the non-volatile logic circuit 301 can be set to a desired logic operation circuit (example: NOR circuit).
  • the control circuit 381 first generates a write current IW1 having a magnitude and direction corresponding to the first input data in response to the supply of the first input data. Then, the signal is supplied to the first input terminal 363, the input portion 303, the conductor layer 308, and the plug 308 of the nonvolatile logic circuit 301 through the terminal IN 1 and the terminal 392. Next, in response to the supply of the second input data, a write current IW2 having a magnitude and direction corresponding to the second input data is generated.
  • the signal is supplied to the path of the second input terminal 364, the input unit 304, the conductor layer 306, and the plug 308 of the nonvolatile logic circuit 301 through the terminal IN 2 and the terminal 392.
  • input data first input data, second input data
  • the control circuit 381 generates a read current IR.
  • the current flows through the terminal 391 and the terminal 392 to the path of the output terminal (not shown), the output unit 302a, the conductor layer 306, the output unit 302b, and another output terminal (not shown).
  • a voltage (output voltage) corresponding to the MTJ resistance value of the output unit 302 a and the output unit 302 b is output from the terminal Out to the comparator 382.
  • the comparator 382 compares the output voltage from the non-volatile logic circuit 301 with the reference voltage from the MTJ reference element 383, and outputs final output data. Thereby, the non-volatile logic circuit 301 can output the output data which shows a desired logic operation result with respect to input data.
  • the nonvolatile logic circuit 301 is set to a desired logic circuit, and input data is input to the nonvolatile logic circuit 301 and output data is output from the nonvolatile logic circuit 301. It becomes possible.
  • the nonvolatile logic circuit 301 of this embodiment can reconfigure its logic by changing control data (configuration information) input to the control unit 305. That is, the non-volatile logic circuit 301 of this embodiment includes a reconfigurable logic using a GMR (or TMR) spin injection element (control unit 305, storage unit 303, 304) and MTJ (output units 302a, 302b). A circuit can be realized.
  • GMR or TMR
  • MTJ output units 302a, 302b
  • the nonvolatile logic circuit of the present embodiment stores configuration information (control data) in the control unit 305.
  • the control unit 305 can be regarded as a non-volatile memory using a GMR element or a TMR element. By using this nonvolatile memory, it is not necessary to have an SRAM for holding configuration information when the power is turned off. Therefore, it is possible to solve the increase in area due to the non-volatile memory provided as a problem in the FPGA.
  • the control unit 305, the storage units 303 and 304, and the output units 302a and 302b use magnetoresistive elements such as GMR elements or TMR elements.
  • magnetoresistive elements such as GMR elements or TMR elements.
  • they function as an element having both a logic element and a nonvolatile memory as a whole. Therefore, even if a magnetoresistive element is used, the size of the element can be kept small as a whole. Further, since the magnetoresistive element can operate at room temperature, the nonvolatile logic circuit of this embodiment can operate at room temperature.
  • the present invention can provide a reconfigurable nonvolatile logic circuit element while suppressing an increase in the area of the element.
  • the logic of the nonvolatile logic circuit 301 can be changed by changing the setting of the reference voltage level.
  • the original NAND logic can be changed to NAND logic.
  • “1” is set when the MTJ resistance value of the output units 302a and 302b is maximum, and “0” is set otherwise.
  • FIG. 21B if the output of case ⁇ 1 is set to “0” and the outputs of other cases ⁇ 2 to ⁇ 4 are set to “1”, the original AND logic can be changed to OR logic. In this case, “1” is set when the MTJ resistance value of the output units 302a and 302b is maximum, and “0” is set otherwise.
  • the control unit 305 is provided between the input unit 303 and the input unit 304.
  • the order of arrangement of the input units 303 and 304 and the control unit 305 is arbitrary.
  • the output data is set to “1” when the magnetization directions of the output units 302a and 302b, such as the case ⁇ 1 and the case ⁇ 4, are both in the + y direction. This is because the output data is set to “0”.
  • the relative positional relationship between the input units 303 and 304 and the control unit 305 eventually becomes irrelevant.
  • FIG. 23A to FIG. 23D are schematic diagrams showing modifications of the configuration of the nonvolatile logic circuit according to the fifth exemplary embodiment of the present invention.
  • the sense layers 323a and 323b of the output units 302a and 302b may overlap (overlap) the input units 303 and 304 and the control unit 305.
  • the storage layer A333 of the input unit 303, the storage layer B343 of the input unit 304, and the bias layer 353 of the control unit 305 have the maximum leakage magnetic field at their edges. Therefore, the sensitivity of the sense layers 323a and 323b can be further increased by providing an overlapping (overlapping) arrangement. In this case, the length of each sense layer in the x direction is larger than the interval between each input unit and the control unit.
  • the overlapping (overlapping) portions may be only the sense layers 323a and 323b as shown in FIG. 23B or the entire output units 302a and 302b as shown in FIG. 23C. Good.
  • the sense layers 323a and 323b of the output units 302a and 302b may be arranged in the + y direction with respect to the input units 303 and 304 and the control unit 305. Shifting each output unit in the + y direction has an advantage that the magnetization of the sense layer can be easily directed in the + y direction when the magnetizations of the left and right input units and the control unit are parallel to each other. Also in this case, the arrangement may overlap as shown in FIG. 23B or FIG. 23C.
  • FIG. 24A to FIG. 24C are diagrams for explaining another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • the sense layers of the output units 302a and 302b may be one large sense layer 323.
  • the sense layer 323 has a multi-domain structure.
  • “p” and “q” in FIG. 21A indicate the magnetization directions of magnetic domains corresponding to the respective positions of the output units 302a and 302b (shown by broken lines), as shown in FIG. 24B (corresponding to FIG.
  • the output unit (entire MTJ) including the reference layer may be one large output unit 302.
  • the sense layer 323 has a multi-domain structure as shown in FIG. 24B. By comprising in this way, manufacture of an output part can be made still easier. Even in these cases, two output terminals for supplying / extracting the read current to / from the output unit are provided at the same positions as in FIG. 20A.
  • the pinned layers of the input units 303 and 304 and the control unit 305 may be provided with an initialization magnetization fixed layer (hard layer) adjacent to each other (not shown).
  • an initialization magnetization fixed layer hard layer
  • the positions of the magnetization fixed layers are arbitrary as long as they are adjacent to each other.
  • FIG. 25A and FIG. 25B are schematic views showing still another modified example of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • the input units 303 and 304 and the control unit 305 may be inverted with respect to the xy plane, and the pin layers 331, 341, and 351 may be in contact with the conductor layer 306.
  • the vertical (z-direction) relationship between the input units 303 and 304, the control unit 305, and the output units 302a and 302b may be reversed.
  • FIG. 26 is a schematic diagram showing another modification of the configuration of the nonvolatile logic circuit according to the fifth embodiment of the present invention.
  • FIG. 26 there may be a plurality of input units and output units.
  • input units 307 and 309 are added, and output units 302c and 302d are added.
  • the diagram is As in 21A and FIG. 21B, a NOR operation and an AND operation can be performed.
  • FIG. 27 is a schematic diagram showing the principle of the nonvolatile logic circuit according to the embodiment of the present invention.
  • the nonvolatile logic circuit includes one input unit, a control unit, and an output unit.
  • the input unit and the control unit include a ferromagnetic layer having perpendicular magnetic anisotropy and capable of changing a magnetization state.
  • the output unit includes a magnetic tunnel coupling element provided in the vicinity of the input unit and the control unit and capable of changing the magnetization state. The magnetization state of the input unit changes corresponding to the input data.
  • the magnetization state of the magnetic tunnel coupling element of the output unit changes corresponding to the magnetization state of the input unit and the control unit. That is, the magnetization state of the magnetic tunnel coupling element of the output unit changes due to the leakage magnetic fields (H1, H0) that change in accordance with the magnetization states of the input unit and the control unit. By detecting the resistance value of the magnetic tunnel coupling whose magnetization state has changed, output data corresponding to the input data can be obtained.
  • the control unit, the input unit, and the output unit constitute an element having both a logic element and a memory.
  • FIG. 28A is a perspective view showing a configuration of a nonvolatile logic circuit according to the sixth exemplary embodiment of the present invention.
  • FIG. 28B is a cross-sectional view showing the configuration of the nonvolatile logic circuit according to the sixth exemplary embodiment of the present invention.
  • the nonvolatile logic circuit 401 includes an input unit 403, an output unit 402, a control unit 405, a conductor layer 406, and a plug 408.
  • the non-volatile logic circuit 401 is the same as the non-volatile logic circuit 301 except that the non-volatile logic circuit 301 has fewer input units and one output unit than the non-volatile logic circuit 301 (fifth embodiment). Therefore, the description is omitted.
  • the input unit 403 pinned layer 431, intermediate layer 432, storage layer A433)
  • output unit 402 reference layer 421, barrier layer 422, sense layer 423)
  • control unit 405 pinned layer 451, intermediate layer 452, and bias
  • conductor layer 406, and plug 408 include an input portion 303 (pin layer 331, intermediate layer 332, storage layer A333), output portion 302a (reference layer 321a, barrier layer 322a, sense layer 323a), control portion, respectively.
  • 305 a pin layer 351, an intermediate layer 352, and a bias layer 353
  • a conductor layer 306, and a plug 308 are provided.
  • 29A and 29B are tables showing the relationship between the magnetization directions of the memory layer A, the bias layer, and the sense layer according to the sixth embodiment of the present invention.
  • “A” indicates input data written to the input unit 403.
  • “A” indicates the magnetization direction of the memory layer A433.
  • “L” indicates the magnetization direction of the bias layer 453.
  • “R” indicates the magnetization direction of the sense layer 423.
  • “Out” indicates output data.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction.
  • the left arrow indicates magnetization in the -x direction.
  • FIG. 29A shows a case where the magnetization direction of the bias layer 453 of the control unit 405 is preset in the + z direction (control data “0”).
  • the magnetization direction (“r”) of the sense layer 423 of the output unit 402 is in the ⁇ x direction substantially parallel to both magnetic fields because both magnetic fields strengthen each other.
  • the magnetization directions of the reference layer 421 and the sense layer 423 of the output unit 402 are shifted from each other by 90 degrees, and the MTJ of the output unit 402 has a higher resistance than when parallel.
  • the output data (“out”) when the output unit 402 has a high resistance is set to “0”.
  • the magnetization directions of the reference layer 421 and the sense layer 423 of the output unit 402 are parallel, and the MTJ of the output unit 402 has a low resistance.
  • the output data when the output unit 402 has a low resistance is set to “1”.
  • the nonvolatile logic circuit 401 outputs the output data “0” and “1” for the input data “0” and “1”, respectively. That is, when the control data “0” is set in the control unit 405, the nonvolatile logic circuit 401 outputs the input data as it is.
  • a logic circuit is defined as a Through circuit.
  • FIG. 29B shows a case where the magnetization direction of the bias layer 453 of the control unit 405 is preset in the ⁇ z direction (control data “1”).
  • the direction of magnetization (“r”) of the sense layer 423 of the output unit 402 is the + y direction, which is the direction of the easy axis of magnetization, because the two magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 421 and the sense layer 423 of the output unit 402 are parallel, and the MTJ of the output unit 402 has a low resistance.
  • the output data (“out”) when the output unit 402 has a low resistance is set to “1”.
  • the magnetization directions of the reference layer 421 and the sense layer 423 of the output unit 402 are shifted from each other by 90 degrees, and the MTJ of the output unit 402 has a higher resistance than when parallel.
  • the output data when the output unit 402 has a high resistance is set to “0”.
  • the non-volatile logic circuit 401 outputs the output data “1” and “0” for the input data “0” and “1”, respectively. That is, when the control data “1” is set in the control unit 405, the nonvolatile logic circuit 401 can operate as a NOT circuit.
  • the nonvolatile logic circuit 401 in this embodiment can be used as a Through circuit or a NOT circuit by controlling the magnetization state of the bias layer 353. Therefore, by forming a Through circuit and a NOT circuit with the nonvolatile logic circuit 401 in this embodiment and combining them, another logic circuit can be assembled. Note that if the “1” and “0” are reversed in the output data setting, the Through circuit and the NOT circuit can be reversed.
  • FIG. 30 is a block diagram showing an example of a logic gate in the sixth embodiment of the present invention.
  • the logic gate 480 includes a control circuit 481, a nonvolatile logic circuit 401, an MTJ reference element 483, and a comparator 482.
  • the control circuit 481 includes a switch for converting a logic input and a logic control value into a current. In response to the supply of control data, the control circuit 481 generates a write current IW having a magnitude and direction corresponding to the control data as a pre-setting operation of the nonvolatile logic circuit 401. Then, the signal is supplied to the control terminal 465, the control unit 405, the conductor layer 406, and the plug 408 of the nonvolatile logic circuit 401 through the terminal Control and the terminal 492. Thus, control data can be set in the control unit 405 (bias layer 453). As a result, the nonvolatile logic circuit 401 can be set to a desired logic operation circuit (eg, NOT circuit).
  • a desired logic operation circuit eg, NOT circuit
  • the control circuit 481 first generates a write current IW1 having a magnitude and direction corresponding to the input data in response to the supply of the input data. Then, the signal is supplied to the path of the first input terminal 463, the input unit 403, the conductor layer 406, and the plug 408 of the nonvolatile logic circuit 401 through the terminal IN 1 and the terminal 492. Thereby, input data can be input to the input unit 403. Thereafter, the control circuit 481 generates a read current IR. Then, the current flows through the terminals of the output terminal (not shown), the output portion 402, the conductor layer 406, and the plug 408 through the terminal 491 and the terminal 492.
  • a voltage (output voltage) corresponding to the MTJ resistance value of the output unit 402 is output from the terminal Out to the comparator 482.
  • the comparator 482 compares the output voltage from the non-volatile logic circuit 401 with the reference voltage from the MTJ reference element 483, and outputs final output data. Thereby, the non-volatile logic circuit 401 can output the output data which shows a desired logic operation result with respect to input data.
  • the nonvolatile logic circuit 401 is set to a desired logic circuit, and input data is input to the nonvolatile logic circuit 401 and output data is output from the nonvolatile logic circuit 401. It becomes possible.
  • nonvolatile logic circuit 401 of this embodiment the same effect as that of the nonvolatile logic circuit 301 of the fifth embodiment can be obtained.
  • configuration of the nonvolatile logic circuit 401 of the present embodiment can be modified in the same manner as the nonvolatile logic circuit 301 of the fifth embodiment as long as no technical contradiction occurs.
  • FIG. 31 is a perspective view showing the configuration of the nonvolatile logic circuit according to the seventh embodiment of the present invention.
  • the nonvolatile logic circuit 496 includes a nonvolatile logic circuit 301 according to the fifth embodiment, a nonvolatile logic circuit 401 according to the sixth embodiment, and a signal transmission circuit 497.
  • the nonvolatile logic circuit 496 is a circuit combining the nonvolatile logic circuit 301 (fifth embodiment) and the nonvolatile logic circuit 401 (sixth embodiment). That is, the output data of the nonvolatile logic circuit 301 is used as input data of the nonvolatile logic circuit 401. Specifically, first, the first input data is input to the input unit 303 of the nonvolatile logic circuit 301 and the second input data is input to the input unit 304. Next, the signal transmission circuit 497 detects the magnetization state (output data) of the output units 302a and 302b changed by the input data.
  • the signal transmission circuit 497 detects the resistance values of the output units 302a and 302b and determines whether the output data is “0” or “1”. Then, the signal transmission circuit 497 inputs the determined output data as input data to the input unit 403 of the nonvolatile logic circuit 401.
  • the magnetization state (output data) of the output unit 402 changed by the input data is used as final output data of the nonvolatile logic circuit 496.
  • Others are the same as those of the non-volatile logic circuits 301 and 401. Therefore, the description is omitted.
  • 32A and 32B are tables showing the relationship between the magnetization directions of the memory layers A and B, the bias layer, and the sense layer of each nonvolatile logic circuit according to the seventh embodiment of the present invention.
  • “A” indicates input data written to the input unit 303 (storage layer A).
  • “B” indicates input data written to the input unit 304 (storage layer B).
  • “A” indicates the magnetization direction of the memory layer A333.
  • “B” indicates the magnetization direction of the memory layer B343.
  • “L1” indicates the magnetization direction of the bias layer 353.
  • P indicates the magnetization direction of the sense layer 323a.
  • Q indicates the magnetization direction of the sense layer 323b.
  • “O-1” is output data from the output units 302 a and 302 b and indicates input data written to the input unit 403.
  • “O” indicates the magnetization direction of the memory layer A433.
  • “12” indicates the magnetization direction of the bias layer 453.
  • “R” indicates the magnetization direction of the sense layer 423.
  • “O-2” indicates output data from the output unit 402, that is, output data of the nonvolatile logic circuit 496.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction. The left arrow indicates magnetization in the -x direction.
  • the setting of “0” and “1” for each input data, each control data, and each output data is the same as that of the nonvolatile logic circuits 301 and 401. Therefore, the description is omitted.
  • FIG. 32A will be described.
  • the magnetization direction of the bias layer 353 of the control unit 305 is in the ⁇ z direction (control data “0”)
  • the magnetization direction of the bias layer 453 of the control unit 405 is in the + z direction (control data “0”).
  • the non-volatile logic circuit 301 operates as a NOR circuit as shown in FIG. 21A.
  • the non-volatile logic circuit 401 operates as a Through circuit as shown in FIG. 29A. That is, the nonvolatile logic circuit 496 operates as a NOR circuit as a whole.
  • the nonvolatile logic circuit 496 outputs the output data “1”, “0”, “0”, “0” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “0” and “0” are set in the control units 305 and 405, the nonvolatile logic circuit 496 can operate as a NOR circuit.
  • FIG. 32B the magnetization direction of the bias layer 353 of the control unit 305 is in the + z direction (control data “1”), and the magnetization direction of the bias layer 453 of the control unit 405 is in the ⁇ z direction (control data “1”).
  • the non-volatile logic circuit 301 operates as an AND circuit as shown in FIG. 21B.
  • the non-volatile logic circuit 401 operates as a NOT circuit as shown in FIG. 29B. That is, the nonvolatile logic circuit 496 operates as a NAND circuit as a whole.
  • the nonvolatile logic circuit 496 outputs the output data “1”, “1”, “1”, “0” for the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “1” and “1” are set in the control units 305 and 405, the nonvolatile logic circuit 496 can operate as a NAND circuit.
  • the non-volatile logic circuit 496 in this embodiment can be used as a NOR circuit or a NAND circuit by controlling the magnetization states of the control units 305 and 405 of the non-volatile logic circuits 301 and 401. Therefore, by forming a NOR circuit and a NAND circuit with the nonvolatile logic circuit 496 in this embodiment and combining them, another logic circuit can be assembled.
  • the fifth embodiment (using the nonvolatile logic circuit 301 is used).
  • the logic gate 380 shown in FIG. 22) and the sixth embodiment (logic gate 480 using the non-volatile logic circuit 401: FIG. 30) can be executed, and the description thereof is omitted.
  • the signal transmission circuit 497 can be configured by, for example, the comparator 382 in FIG. 22, the MTJ reference element 383, and a part of the control circuit 381 that controls the comparator 382 and the MTJ reference element 383.
  • nonvolatile logic circuit 496 of this embodiment the same effects as those of the nonvolatile logic circuit 301 of the fifth embodiment and the nonvolatile logic circuit 401 of the sixth embodiment can be obtained. Furthermore, since a NOR circuit and a NAND circuit can be configured, any logic circuit can be assembled by combining them. In addition, in the nonvolatile logic circuit 496 of the present embodiment, as long as no technical contradiction occurs, the nonvolatile logic circuit 301 of the fifth embodiment and the nonvolatile logic circuit 401 of the sixth embodiment are the same. The configuration can be modified.
  • FIG. 33A is a perspective view showing a configuration of a nonvolatile logic circuit according to the eighth exemplary embodiment of the present invention.
  • FIG. 33B is a plan view showing the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • the nonvolatile logic circuit 101 includes input units 103 and 104, output units 102 a and 102 b, a control unit 105, and a conductor layer 106.
  • the input unit 103 is a domain wall motion element extending in the + y direction, and is a ferromagnetic layer having perpendicular magnetic anisotropy.
  • the input unit 103 includes a first magnetization fixed region 134a, a second magnetization fixed region 134b, and a magnetization switching region 135.
  • the magnetization switching region 135 is sandwiched between the first magnetization fixed region 134a and the second magnetization fixed region 134b.
  • the magnetization direction of the first magnetization fixed region 134a is substantially fixed in the + z direction.
  • the magnetization direction of the second magnetization fixed region 134b is substantially fixed in the ⁇ z direction.
  • the magnetization direction of the magnetization switching region 135 is not fixed and can be switched between the ⁇ z direction and the + z direction.
  • the magnetization switching region 135 is magnetically coupled to the sensor layer 123a of the output unit 102a as described later. Therefore, the magnetization direction of the magnetization switching region 135 affects the magnetization state of the sensor layer 123a of the output unit 102a.
  • the magnetization state of the input unit 103 is referred to as a “first magnetization state MS1”.
  • the magnetization direction of the magnetization switching region 135 is the ⁇ z direction
  • the domain wall DW is formed in the vicinity of the boundary between the first magnetization fixed region 134 a and the magnetization switching region 135.
  • the magnetization state of the input unit 103 is referred to as a “second magnetization state MS2”.
  • the magnetization state of these input units 103 that is, the magnetization direction of the magnetization switching region 135 can be changed by flowing a write current in the y direction.
  • the write current flows between the first input terminal 163a connected to the first magnetization fixed region 134a and the second input terminal 163b connected to the second magnetization fixed region 134b.
  • the first write current IW1 is passed from the first input terminal 163a to the second input terminal 163b.
  • spin-polarized electrons in the ⁇ z direction are supplied from the second magnetization fixed region 134b to the magnetization switching region 135. Due to the spin torque effect, the domain wall DW is driven and moves from the second magnetization fixed region 134b side to the first magnetization fixed region 134a side. As a result, the magnetization direction of the magnetization switching region 135 is reversed in the ⁇ z direction, and the second magnetization state MS2 is obtained.
  • the second write current IW2 is passed from the second input terminal 163b to the first input terminal 163a.
  • spin-polarized electrons in the + z direction are supplied from the first magnetization fixed region 134a to the magnetization switching region 135.
  • the domain wall DW is driven by the spin torque effect and moves from the first magnetization fixed region 134a side to the second magnetization fixed region 134b side.
  • the magnetization direction of the magnetization switching region 135 is reversed in the + z direction, and the first magnetization state MS1 is obtained.
  • the domain wall DW is moved by the write current flowing between the first magnetization fixed region 134a and the second magnetization fixed region 134b.
  • the magnetization direction of the magnetization switching region 135 is reversed, and the magnetization state of the input unit 103 changes. That is, input data is input to the input unit 103.
  • Which of the first magnetization state MS1 and the second magnetization state MS2 is obtained depends on the direction of the write current. In other words, the input data to be input to the input unit 103 can be set by controlling the direction of the write current.
  • the input unit 104 is a domain wall motion element extending in the + y direction, and is a ferromagnetic layer having perpendicular magnetic anisotropy.
  • the input unit 104 includes a first magnetization fixed region 144a, a second magnetization fixed region 144b, and a magnetization switching region 145. Since these are the same as the first magnetization fixed region 134a, the second magnetization fixed region 134b, and the magnetization switching region 135 of the input unit 103, description thereof is omitted.
  • the magnetization switching region 145 is magnetically coupled to the sensor layer 123b of the output unit 102b as will be described later. Therefore, the magnetization direction of the magnetization switching region 145 affects the magnetization state of the sensor layer 123b of the output unit 102b.
  • the input unit 104 is provided in parallel with the input unit 103 in the x direction.
  • control unit 105 is a domain wall motion element extending in the + y direction, and is a ferromagnetic layer having perpendicular magnetic anisotropy.
  • the control unit 105 includes a first magnetization fixed region 154a, a second magnetization fixed region 154b, and a magnetization switching region 155. Since these are the same as the first magnetization fixed region 134a, the second magnetization fixed region 134b, and the magnetization switching region 135 of the input unit 103, description thereof is omitted.
  • the magnetization switching region 155 is magnetically coupled to the sensor layer 123a of the output unit 102a and the sensor layer 323b of the output unit 302b as will be described later.
  • the magnetization direction of the magnetization switching region 155 affects the magnetization states of the sensor layer 123a of the output unit 102a and the sensor layer 123b of the output unit 102b.
  • the control unit 105 is provided between the input unit 103 and the input unit 104 in a straight line parallel to the input unit 103 and the input unit 104 in the x direction.
  • the magnetization switching region 155 may be a ferromagnetic layer with fixed magnetization.
  • a logic type ex. NOR, AND
  • a ferromagnetic layer whose magnetization direction can be changed is used. .
  • a film used for the memory layer A33 described in the first embodiment can be used.
  • the output unit 102a is a TMR element, and includes a sense layer 123a, a barrier layer 122a, and a reference layer 121a (MTJ element) stacked in the + z direction.
  • the output unit 102ab is a TMR element, and includes a sense layer 123b, a barrier layer 122b, and a reference layer 121b (MTJ element) stacked in the + z direction. These are the same as the sense layers 323a and 323b barrier layers 322a and 322b and the reference layers 321a and 321b of the output units 302a and 302b in the fifth embodiment, respectively, and thus description thereof is omitted.
  • the magnetization switching regions 135, 145, and 155 are magnetically coupled to the sensor layer 123a of the output unit 102a and the sensor layer 323b of the output unit 302b.
  • the magnetization switching region 135 of the input unit 103, the magnetization switching region 145 of the input unit 104, and the magnetization switching region 155 of the control unit 105 are on the upper side (+ z direction side) below the conductor layer 106 extending in the x direction. It is connected.
  • the sense layers 123a and 123b of the output portions 102a and 102b are connected to the upper side of the conductor layer 106 on the lower side ( ⁇ z direction side).
  • the first magnetization fixed region 134a and the second magnetization fixed region 134b of the input unit 103 are connected to the first input terminal 163a and the second input terminal 163b, respectively.
  • the first magnetization fixed region 144a and the second magnetization fixed region 144b of the input unit 104 are connected to the first input terminal 164a and the second input terminal 164b, respectively.
  • the first magnetization fixed region 154a and the second magnetization fixed region 154b of the control unit 105 are connected to the first control terminal 165a and the second control terminal 165b, respectively.
  • output terminals (not shown) are connected to the reference layers 121a and 121b in the output units 102a and 102b, respectively.
  • the conductor layer 106, the first input terminals 163a, 164a, the second input terminals 163b, 164b, the first control terminal 165a, the second control terminal 165b, and the output terminal are exemplified by Cu, Al, and W.
  • a material used for a normal wiring or a terminal (via) of a semiconductor element can be used.
  • the positional relationship of the input unit 103, the input unit 104, the control unit 105, and the output units 102 a and 302 b viewed in the xy plane is between the magnetization switching region 135 of the input unit 103 and the magnetization switching region 155 of the control unit 105.
  • 102a is disposed, and the output unit 102b is disposed between the magnetization switching region 155 of the control unit 305 and the magnetization switching region 145 of the input unit 104, and they are preferably arranged in a straight line in the x direction.
  • it can be set as follows.
  • the center of gravity of the output unit 102a (sense layer 123a) is shifted in the xy plane with respect to the center of gravity of the magnetization switching region 135 of the input unit 103 and the center of magnetization of the magnetization switching region 155 of the control unit 105. That is, on the xy plane, the output unit 102a (sense layer 123a), the magnetization switching region 135 of the input unit 103, and the magnetization switching region 155 of the control unit 105 are projected onto a plane (xy plane) including the bottom surface of the output unit 102a.
  • the position of the center of gravity of the projection of the output unit 102a is the position of the center of gravity of the projection of the magnetization switching region 155 of the control unit 105 in the + x direction from the position of the projection center of gravity of the magnetization switching region 135 of the input unit 103.
  • the position is deviated in the ⁇ x direction.
  • the centroid of the output unit 102b (sense layer 123b) is shifted in the xy plane with respect to the centroid of the magnetization switching region 145 of the input unit 104 and the centroid of the magnetization switching region 155 of the control unit 105. That is, on the xy plane, the output unit 102b (sense layer 123b), the magnetization switching region 145 of the input unit 104, and the magnetization switching region 155 of the control unit 105 are projected onto a plane (xy plane) including the bottom surface of the output unit 102b.
  • the position of the center of gravity of the projection of the output unit 102b is the center of gravity of the projection of the magnetization switching region 155 of the control unit 105 in the ⁇ x direction from the position of the projection center of gravity of the magnetization switching region 145 of the input unit 104. Are shifted from each other in the + x direction.
  • leakage magnetic fields from the magnetization switching regions 135 and 145 of the input units 103 and 104 and the magnetization switching region 155 of the control unit 105 are output from the output unit 102a (sense.
  • the layers 123a) and 102b are affected, and the magnetization state thereof can be changed.
  • the xy cross-sectional shapes of the input units 103 and 104, the control unit 105, and the output units 102a and 102b are rectangular.
  • the present invention is not limited to this example, and may have other cross-sectional shapes (example: ellipse) as long as the magnetization state described later can be changed.
  • 34A and 34B are tables showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the eighth embodiment of the present invention.
  • “A” indicates input data written to the input unit 103 (magnetization switching region 135).
  • “B” indicates input data written to the input unit 104 (magnetization switching region 145).
  • “A” indicates the magnetization direction of the magnetization switching region 135.
  • “B” indicates the magnetization direction of the magnetization switching region 145.
  • “L” indicates the magnetization direction of the magnetization switching region 155.
  • P indicates the magnetization direction of the sense layer 123a.
  • “Q” indicates the magnetization direction of the sense layer 123b.
  • “Out” indicates output data.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction.
  • the input data of the input unit 103 is set to “0”.
  • the input data is “1”.
  • the input unit 104 (relationship between input data and the magnetization direction of the magnetization switching region 145) and the control unit 105 (relationship between control data and the magnetization direction of the magnetization switching region 155) are the same as those of the input unit 103.
  • FIG. 34A shows a case where the magnetization direction of the magnetization switching region 155 of the control unit 105 is preset in the ⁇ z direction (control data “0”).
  • the magnetization direction (“p”) of the sense layer 123a of the output unit 102a is the + y direction, which is the direction of the easy axis of magnetization, because both magnetic fields almost cancel each other.
  • a magnetic field having a + x direction component (leakage magnetic field) by the input unit 104 and a magnetic field having a ⁇ x direction component (leakage magnetic field) by the control unit 105 are applied to the sense layer 123b of the output unit 102b. Is done.
  • the magnetization direction (“q”) of the sense layer 123b of the output unit 102b is the + y direction, which is the easy axis direction, because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 121a and the sense layer 323a of the output unit 102a are parallel, and the MTJ of the output unit 102a has a low resistance.
  • the magnetization directions of the reference layer 121b and the sense layer 323b of the output unit 102b are parallel, and the MTJ of the output unit 102b has a low resistance.
  • the output data (“out”) when both the output sections are low resistance is set to “1”.
  • the direction of magnetization of the sense layer 123a of the output unit 102a is the + y direction, which is the direction of the easy axis of magnetization, because both magnetic fields almost cancel each other.
  • a magnetic field having a ⁇ x direction component by the input unit 104 and a magnetic field having a ⁇ x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction of the sense layer 123b of the output unit 102b is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are parallel, and the MTJ of the output unit 102a has a low resistance.
  • the magnetization directions of the reference layer 121b and the sense layer 123b of the output unit 102b are shifted from each other by 90 degrees, and the MTJ of the output unit 102b has a higher resistance than the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 123a of the output unit 102a is in the + x direction, which is substantially parallel to both magnetic fields, since both magnetic fields are generally intensified.
  • a magnetic field having a + x direction component by the input unit 104 and a magnetic field having a ⁇ x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the direction of magnetization of the sense layer 123b of the output unit 102b is the + y direction, which is the easy axis direction of magnetization, because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are shifted from each other by 90 degrees, and the MTJ of the output unit 102a has a higher resistance than that in the parallel case.
  • the magnetization directions of the reference layer 121b and the sense layer 123b of the output unit 102b are parallel, and the MTJ of the output unit 102b has a low resistance.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 123a of the output unit 102a is in the + x direction, which is substantially parallel to both magnetic fields, since both magnetic fields are generally intensified.
  • a magnetic field having a ⁇ x direction component by the input unit 104 and a magnetic field having a ⁇ x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction of the sense layer 123b of the output unit 102b is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are shifted from each other by 90 degrees, and the MTJ of the output unit 102a has a higher resistance than that in the parallel case.
  • the magnetization directions of the reference layer 121b and the sense layer 123b in the output unit 102b are shifted from each other by 90 degrees, and the MTJ of the output unit 102b has a higher resistance than in the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the non-volatile logic circuit 301 outputs the output data “1”, “0”, “0”, “0” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “0” is set in the control unit 105, the nonvolatile logic circuit 101 can operate as a NOR circuit.
  • FIG. 34B shows a case where the magnetization direction of the bias layer 153 of the control unit 105 is preset in the + z direction (control data “1”).
  • the magnetization direction (“p”) of the sense layer 123a of the output unit 102a is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • a magnetic field (leakage magnetic field) having a + x direction component by the input unit 104 and a magnetic field (leakage magnetic field) having a + x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction (“q”) of the sense layer 123b of the output unit 102b is in the + x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are shifted from each other by 90 degrees, and the MTJ of the output unit 102a has a higher resistance than that in the parallel case.
  • the magnetization directions of the reference layer 121b and the sense layer 123b in the output unit 102b are shifted from each other by 90 degrees, and the MTJ of the output unit 102b has a higher resistance than in the parallel case.
  • Output data (“out”) when at least one of the two output units is not low resistance is set to “0”.
  • the magnetization direction of the sense layer 123a of the output unit 102a is in the ⁇ x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • a magnetic field having a ⁇ x direction component by the input unit 104 and a magnetic field having a + x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction of the sense layer 123b of the output unit 102b is the + y direction of the easy axis direction because both magnetic fields cancel each other.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are shifted from each other by 90 degrees, and the MTJ of the output unit 102a has a higher resistance than that in the parallel case.
  • the magnetization directions of the reference layer 121b and the sense layer 123b of the output unit 102b are parallel, and the MTJ of the output unit 102b has a low resistance.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 123a of the output unit 102a is + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • a magnetic field having a + x direction component by the input unit 104 and a magnetic field having a + x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction of the sense layer 123b of the output unit 102b is in the + x direction that is substantially parallel to both magnetic fields because the two magnetic fields are generally intensified.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are parallel, and the MTJ of the output unit 102a has a low resistance.
  • the magnetization directions of the reference layer 121b and the sense layer 123b of the output unit 102b are shifted from each other by 90 degrees, and the MTJ of the output unit 102b has a higher resistance than the parallel case.
  • the output data when at least one of the two output units is not low resistance is set to “0”.
  • the direction of magnetization of the sense layer 123a of the output unit 102a is + y direction of the easy axis direction because both magnetic fields almost cancel each other.
  • a magnetic field having a ⁇ x direction component by the input unit 104 and a magnetic field having a + x direction component by the control unit 105 are applied to the sense layer 123b of the output unit 102b.
  • the magnetization direction of the sense layer 123b of the output unit 102b is the + y direction of the easy axis direction because both magnetic fields cancel each other.
  • the magnetization directions of the reference layer 121a and the sense layer 123a of the output unit 102a are parallel, and the MTJ of the output unit 102a has a low resistance.
  • the magnetization directions of the reference layer 121b and the sense layer 123b of the output unit 102b are parallel to each other, and the MTJ of the output unit 102b has a low resistance.
  • the output data when both the output sections are low resistance is set to “1”.
  • the nonvolatile logic circuit 301 outputs the output data “0”, “0”, “0”, “1” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “1” is set in the control unit 105, the nonvolatile logic circuit 101 can operate as an AND circuit.
  • the nonvolatile logic circuit 101 in this embodiment can be used as a NOR circuit or an AND circuit by controlling the magnetization state of the magnetization switching region 155. Therefore, by configuring the NOR circuit and the AND circuit with the nonvolatile logic circuit 101 in this embodiment and combining them, another logic circuit can be assembled.
  • Data input / output principle of the nonvolatile logic circuit according to the eighth embodiment of the present invention will be described with reference to FIGS. 33A and 33B.
  • Data is input to the nonvolatile logic circuit 101 by writing data to the domain wall motion elements of the control unit 105 and the input units 103 and 104.
  • data is output from the nonvolatile logic circuit 101 by reading data from the TMR elements of the output units 102a and 102b.
  • Control data is written to the control unit 105 in advance before the operation of the nonvolatile logic circuit 101 (control data is input to the control unit 105). That is, the writing is performed by setting the domain wall motion element of the control unit 105 to, for example, the first magnetization state MS1 or the second magnetization state MS2 corresponding to “0” or “1” of the control data.
  • the method for setting the first magnetization state MS1 or the second magnetization state MS2 is as described above.
  • the nonvolatile logic circuit 101 can be set to one of a NOR circuit and an AND circuit.
  • input data is written to the input unit 103 during the operation of the nonvolatile logic circuit 101 (input data is input to the input unit 103). That is, the writing is performed by setting the domain wall motion element of the input unit 103 to, for example, the first magnetization state MS1 or the second magnetization state MS2 corresponding to “0” or “1” of the input data.
  • the method for setting the first magnetization state MS1 or the second magnetization state MS2 is as described above.
  • input data is written to the input unit 104 during operation of the nonvolatile logic circuit 101 (input data is input to the input unit 104). That is, the writing is performed by setting the domain wall motion element of the input unit 104 to the first magnetization state MS1 or the second magnetization state MS2 corresponding to, for example, “0” or “1” of the input data.
  • the method for setting the first magnetization state MS1 or the second magnetization state MS2 is as described above.
  • data is input to the nonvolatile logic circuit 101.
  • the control unit 105 and the input units 103 and 104 are in a desired magnetization state reflecting those data.
  • output data is written to the output units 102a and 102b by the leakage magnetic field (synthetic magnetic field) from the control unit 105 and the input units 103 and 104.
  • the control circuit 381 generates a write current IW having a magnitude and a direction corresponding to the control data in response to the supply of the control data as a prior setting operation of the nonvolatile logic circuit 101. Then, the signal is supplied to the path of the first control terminal 165 a, the control unit 105, and the second control terminal 165 b of the nonvolatile logic circuit 101 via the terminal Control and the terminal 392. Thereby, control data can be set in the control unit 105 (magnetization switching region 155). As a result, the nonvolatile logic circuit 101 can be set as a desired logic operation circuit (example: NOR circuit).
  • the control circuit 381 first generates a write current IW1 having a magnitude and direction corresponding to the first input data in response to the supply of the first input data. Then, the signal is supplied to the path of the first input terminal 163a, the input unit 103, and the second input terminal 163b of the nonvolatile logic circuit 101 via the terminal IN1 and the terminal 392. Next, in response to the supply of the second input data, a write current IW2 having a magnitude and direction corresponding to the second input data is generated.
  • the signal is supplied to the path of the first input terminal 164a, the input unit 104, and the second input terminal 164b of the nonvolatile logic circuit 101 via the terminal IN2 and the terminal 392.
  • input data first input data, second input data
  • the control circuit 381 generates a read current IR.
  • the current flows through the terminal 391 and the terminal 392 through the path of the output terminal (not shown), the output unit 102a, the conductor layer 106, the output unit 102b, and another output terminal (not shown).
  • a voltage (output voltage) corresponding to the MTJ resistance value of the output unit 102 a and the output unit 102 b is output from the terminal Out to the comparator 382.
  • the comparator 382 compares the output voltage from the non-volatile logic circuit 101 with the reference voltage from the MTJ reference element 383, and outputs final output data. Thereby, the non-volatile logic circuit 101 can output output data indicating a desired logical operation result for the input data.
  • the nonvolatile logic circuit 101 is set to a desired logic circuit, and input data is input to the nonvolatile logic circuit 101 and output data is output from the nonvolatile logic circuit 101. It becomes possible.
  • the nonvolatile logic circuit 101 of this embodiment can reconfigure its logic by changing control data (configuration information) input to the control unit 105. That is, the non-volatile logic circuit 101 according to the present embodiment uses a read / write separation type domain wall motion element (control unit 105, input units 103, 104) and MTJ (output units 102a, 102b). A circuit can be realized.
  • the nonvolatile logic circuit of the present embodiment stores configuration information (control data) in the control unit 105.
  • the control unit 105 can be regarded as a nonvolatile memory using a domain wall motion element. By using this nonvolatile memory, it is not necessary to have an SRAM for holding configuration information when the power is turned off. Therefore, it is possible to solve the increase in area due to the non-volatile memory provided as a problem in the FPGA.
  • the control unit 105, the storage units 103 and 104, and the output units 102a and 102b use magnetoresistive elements such as domain wall motion elements.
  • magnetoresistive elements such as domain wall motion elements.
  • they function as an element having both a logic element and a nonvolatile memory as a whole. Therefore, even if a magnetoresistive element is used, the size of the element can be kept small as a whole. Further, since the magnetoresistive element can operate at room temperature, the nonvolatile logic circuit of this embodiment can operate at room temperature.
  • the present invention can provide a reconfigurable nonvolatile logic circuit element while suppressing an increase in the area of the element.
  • the logic of the nonvolatile logic circuit 101 can be changed by changing the setting of the reference voltage level.
  • FIG. 34A if the output of case ⁇ 4 is set to “0” and the outputs of the other cases ⁇ 1 to ⁇ 3 are set to “1”, what was originally NOR logic can be changed to NAND logic. In this case, “1” is set when the MTJ resistance value of the output units 102a and 102b is maximum, and “0” is set otherwise.
  • FIG. 34B if the output of case ⁇ 1 is set to “0” and the outputs of other cases ⁇ 2 to ⁇ 4 are set to “1”, the original AND logic can be changed to OR logic. In this case, “1” is set when the MTJ resistance value of the output units 102a and 102b is maximum, and “0” is set otherwise.
  • the control unit 105 is provided between the input unit 103 and the input unit 104.
  • the arrangement order of the input units 103 and 104 and the control unit 105 is arbitrary.
  • the output data is set to “1” when the magnetization directions of the output units 102a and 102b, such as case ⁇ 1 and case ⁇ 4, are both in the + y direction. This is because the output data is set to “0”.
  • the relative positional relationship between the input units 103 and 104 and the control unit 105 is irrelevant.
  • FIGS. 33A and 33B are schematic views showing modifications of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • the sense layers 123a and 123b of the output units 102a and 102b may overlap (overlap) the input units 103 and 104 and the control unit 105.
  • the leakage magnetic field is maximized at the edges. Therefore, the sensitivity of the sense layers 123a and 123b can be further increased by overlapping (overlapping) the arrangement.
  • the length of each sense layer in the x direction is larger than the interval between each input unit and the control unit.
  • the overlapping (overlapping) portions may be only the sense layers 123a and 123b as shown in FIG. 35B or the entire output units 102a and 102b as shown in FIG. 35C. Good.
  • the sense layers 123a and 123b of the output units 102a and 102b may be arranged in the + y direction with respect to the input units 103 and 104 and the control unit 105. Shifting each output unit in the + y direction has an advantage that the magnetization of the sense layer can be easily directed in the + y direction when the magnetizations of the left and right input units and the control unit are parallel to each other. Also in this case, the arrangement may overlap as shown in FIG. 35B or 35C.
  • FIG. 36A to FIG. 36C are diagrams for explaining another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • the sense layers of the output units 102a and 102b may be one large sense layer 123.
  • the sense layer 123 has a multi-domain structure.
  • “p” and “q” in FIG. 34A indicate the magnetization directions of magnetic domains corresponding to the respective positions of the output units 102a and 102b (indicated by broken lines), as shown in FIG.
  • the output unit (entire MTJ) including the reference layer may be one large output unit 102.
  • the sense layer 123 has a multi-domain structure as shown in FIG. 36B. By comprising in this way, manufacture of an output part can be made still easier. Even in these cases, two output terminals for supplying / extracting the read current to / from the output unit are provided at the same positions as in FIG. 33A.
  • a magnetization fixed layer (hard layer) for initialization may be provided in each magnetization fixed region of the input units 103 and 104 and the control unit 105.
  • FIG. 37A to FIG. 37B are diagrams for explaining still another modified example of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • each magnetization fixed layer is provided adjacent to the lower side ( ⁇ z direction) of each magnetization fixed region.
  • the positions of the magnetization fixed layers are arbitrary as long as they are adjacent to each other.
  • the magnetization fixed layer 148a and the magnetization fixed layer 148b of the input unit 104 preferably have different magnetic characteristics.
  • each magnetization fixed layer may be provided adjacent to the upper side (+ z direction) of each magnetization fixed region. The upper side is easier to manufacture because of the direct magnetic coupling.
  • FIG. 38 is a perspective view showing another modification of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention. As shown in FIG. 38, the vertical (z direction) relationship between the input units 103 and 104, the control unit 105, and the output units 102a and 102b may be reversed.
  • the magnetization fixed layer (hard layer) shown in FIGS. 37A and 37B it is preferable in manufacturing that the nonvolatile logic circuit 101 is configured in the order as shown in FIG.
  • FIG. 39 is a schematic diagram showing still another modified example of the configuration of the nonvolatile logic circuit according to the eighth embodiment of the present invention.
  • input units 107 and 108 are added, and output units 102c and 102d are added.
  • output units 102c and 102d are added.
  • the diagram is As in 34A and FIG. 34B, a NOR operation, an AND operation, and the like can be performed.
  • FIG. 40A is a perspective view showing a configuration of a nonvolatile logic circuit according to the ninth exemplary embodiment of the present invention.
  • FIG. 40B is a plan view showing the configuration of the nonvolatile logic circuit according to Embodiment 9 of the present invention.
  • the nonvolatile logic circuit 201 includes an input unit 203, an output unit 202, a control unit 205, and a conductor layer 206.
  • the non-volatile logic circuit 201 is the same as the non-volatile logic circuit 101 except that the non-volatile logic circuit 101 (the eighth embodiment) has one less input unit and one output unit. Therefore, the description is omitted.
  • the input unit 203 first magnetization fixed region 234a, magnetization switching region 235, second magnetization fixed region 234b
  • output unit 202 reference layer 221, barrier layer 222, sense layer 223
  • control unit 205 first magnetization
  • the fixed region 254a, the magnetization switching region 255, the first magnetization fixed region 254b), and the conductor layer 206 are the input unit 103 (first magnetization fixed region 134a, magnetization switching region 135, second magnetization fixed region 134b) and output unit, respectively.
  • 102a reference layer 121a, barrier layer 122a, sense layer 123a
  • control unit 105 first magnetization fixed region 154a, magnetization switching region 155, second magnetization fixed region 154b
  • conductor layer 106 conductor layer 106.
  • 41A and 41B are tables showing the relationship between the magnetization switching region and the magnetization direction of the sense layer according to the ninth embodiment of the present invention.
  • “A” indicates input data written to the input unit 203.
  • “A” indicates the magnetization direction of the magnetization switching region 235.
  • “L” indicates the magnetization direction of the magnetization switching region 255.
  • “R” indicates the magnetization direction of the sense layer 223.
  • “Out” indicates output data.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction.
  • the left arrow indicates magnetization in the -x direction.
  • the input data of the input unit 203 is set to “0”.
  • the magnetization direction of the magnetization switching region 235 is the + z direction
  • the input data of the input unit 203 is “1”.
  • the control data of the control unit 205 is set to “0”.
  • the magnetization direction of the magnetization switching region 255 is ⁇ z
  • the control data of the control unit 205 is set to “1”.
  • FIG. 41A shows a case where the magnetization direction of the magnetization switching region 255 of the control unit 205 is preset in the + z direction (control data “0”).
  • the magnetization direction (“r”) of the sense layer 223 of the output unit 202 is in the ⁇ x direction substantially parallel to both magnetic fields because both magnetic fields strengthen each other.
  • the magnetization directions of the reference layer 221 and the sense layer 223 of the output unit 202 are shifted from each other by 90 degrees, and the MTJ of the output unit 202 has a higher resistance than the parallel case.
  • the output data (“out”) when the output unit 202 has a high resistance is set to “0”.
  • the magnetization directions of the reference layer 221 and the sense layer 223 of the output unit 202 are parallel, and the MTJ of the output unit 202 has a low resistance.
  • the output data when the output unit 202 has a low resistance is set to “1”.
  • the nonvolatile logic circuit 201 outputs the output data “0” and “1” with respect to the input data “0” and “1”, respectively. That is, when the control data “0” is set in the control unit 205, the nonvolatile logic circuit 201 can operate as a Through circuit.
  • FIG. 41B shows a case where the magnetization direction of the bias layer 253 of the control unit 205 is preset in the ⁇ z direction (control data “1”).
  • the direction of magnetization (“r”) of the sense layer 223 of the output unit 202 is the + y direction, which is the direction of the easy axis of magnetization, because both magnetic fields almost cancel each other.
  • the magnetization directions of the reference layer 221 and the sense layer 223 of the output unit 202 are parallel, and the MTJ of the output unit 202 has a low resistance.
  • the output data (“out”) when the output unit 202 has a low resistance is set to “1”.
  • the magnetization directions of the reference layer 221 and the sense layer 223 of the output unit 202 are shifted from each other by 90 degrees, and the MTJ of the output unit 202 has a higher resistance than the parallel case.
  • the output data when the output unit 202 has a high resistance is set to “0”.
  • the nonvolatile logic circuit 201 outputs the output data “1” and “0” with respect to the input data “0” and “1”, respectively. That is, when the control data “1” is set in the control unit 205, the nonvolatile logic circuit 201 can operate as a NOT circuit.
  • the nonvolatile logic circuit 201 in this embodiment can be used as a Through circuit or a NOT circuit by controlling the magnetization state of the magnetization switching region 255. Therefore, by configuring the Through circuit and the NOT circuit with the nonvolatile logic circuit 201 in this embodiment and combining them, another logic circuit can be assembled. Note that if the “1” and “0” are reversed in the output data setting, the Through circuit and the NOT circuit can be reversed.
  • Data input to the nonvolatile logic circuit 201 is performed by writing data to the domain wall motion elements of the control unit 205 and the input unit 203.
  • data is output from the non-volatile logic circuit 201 by reading data from the TMR element of the output unit 202. Since writing and reading of the data in this data input / output principle are the same as those of the nonvolatile logic circuit 101 (eighth embodiment), the description thereof is omitted.
  • the control circuit 481 generates a write current IW having a magnitude and a direction corresponding to the control data in response to the supply of the control data as a prior setting operation of the nonvolatile logic circuit 201. Then, the signal is supplied to the path of the first control terminal 265a, the control unit 205, and the second control terminal 265b of the nonvolatile logic circuit 201 through the terminal Control and the terminal 492. As a result, control data can be set in the control unit 205 (magnetization switching region 255). As a result, the non-volatile logic circuit 201 can be set to a desired logic operation circuit (example: NOT circuit).
  • the control circuit 481 first generates a write current IW1 having a size and direction corresponding to the input data in response to the supply of the input data. Then, the signal is supplied to the path of the first input terminal 263a, the input unit 203, and the second input terminal 263b of the nonvolatile logic circuit 201 through the terminal IN1 and the terminal 492. Thereby, input data can be input to the input unit 203. Thereafter, the control circuit 481 generates a read current IR. Then, the current flows through the terminal 491 and the terminal 492 through an output terminal (not shown), the output unit 202, the conductor layer 206, and the first input terminal 236a.
  • a voltage (output voltage) corresponding to the MTJ resistance value of the output unit 202 is output from the terminal Out to the comparator 482.
  • the comparator 482 compares the output voltage from the non-volatile logic circuit 201 with the reference voltage from the MTJ reference element 483, and outputs final output data. Thereby, the non-volatile logic circuit 201 can output the output data which shows a desired logic operation result with respect to input data.
  • the nonvolatile logic circuit 201 is set as a desired logic circuit, and input data is input to the nonvolatile logic circuit 201 and output data is output from the nonvolatile logic circuit 201. It becomes possible.
  • nonvolatile logic circuit 201 of this embodiment the same effect as that of the nonvolatile logic circuit 101 of the eighth embodiment can be obtained.
  • the configuration of the nonvolatile logic circuit 201 of the present embodiment can be modified in the same manner as the nonvolatile logic circuit 101 of the eighth embodiment as long as no technical contradiction occurs.
  • FIG. 42 is a perspective view showing the configuration of the nonvolatile logic circuit according to the tenth embodiment of the present invention.
  • the nonvolatile logic circuit 296 includes the nonvolatile logic circuit 101 according to the eighth embodiment, the nonvolatile logic circuit 201 according to the ninth embodiment, and a signal transmission circuit 297.
  • the non-volatile logic circuit 296 is a circuit combining the non-volatile logic circuit 101 (eighth embodiment) and the non-volatile logic circuit 201 (ninth embodiment). That is, output data of the nonvolatile logic circuit 101 is used as input data of the nonvolatile logic circuit 201. Specifically, first, first input data is input to the input unit 103 of the nonvolatile logic circuit 101, and second input data is input to the input unit 104. Next, the signal transmission circuit 297 detects the magnetization states (output data) of the output units 102a and 102b that have changed according to the input data.
  • the signal transmission circuit 297 detects the resistance values of the output units 102a and 102b, and determines whether the output data is “0” or “1”. Then, the signal transmission circuit 297 inputs the determined output data as input data to the input unit 203 of the nonvolatile logic circuit 201.
  • the magnetization state (output data) of the output unit 202 changed by the input data is used as final output data of the nonvolatile logic circuit 296.
  • Others are the same as those of the non-volatile logic circuits 101 and 201. Therefore, the description is omitted.
  • 43A and 43B are tables showing the relationship between the magnetization switching region and the magnetization direction of the sense layer of each nonvolatile logic circuit according to the tenth embodiment of the present invention.
  • “A” indicates input data written to the input unit 103 (magnetization switching region 135).
  • “B” indicates input data written to the input unit 104 (magnetization switching region 145).
  • “A” indicates the magnetization direction of the magnetization switching region 135.
  • B” indicates the magnetization direction of the magnetization switching region 145.
  • L1 indicates the magnetization direction of the magnetization switching region 155.
  • P indicates the magnetization direction of the sense layer 123a.
  • “Q” indicates the magnetization direction of the sense layer 123b.
  • “O-1” is output data from the output units 102 a and 102 b and indicates input data written to the input unit 203.
  • “O” indicates the magnetization direction of the magnetization switching region 235.
  • “12” indicates the magnetization direction of the magnetization switching region 255.
  • “R” indicates the magnetization direction of the sense layer 223.
  • “O-2” indicates output data from the output unit 202, that is, output data of the nonvolatile logic circuit 296.
  • a white circle indicates a magnetization in the ⁇ z direction. Black dots on the white circles indicate magnetization in the + z direction.
  • An upward arrow indicates magnetization in the + y direction.
  • a right-pointing arrow indicates magnetization in the + x direction. The left arrow indicates magnetization in the -x direction.
  • the setting of “0” and “1” for each input data, each control data, and each output data is the same as that of the non-volatile logic circuits 101 and 201. Therefore, the description is omitted.
  • FIG. 43A will be described.
  • the magnetization direction of the magnetization switching region 155 of the control unit 105 is in the ⁇ z direction (control data “0”)
  • the magnetization direction of the magnetization switching region 255 of the control unit 205 is in the + z direction (control data “0”).
  • the non-volatile logic circuit 101 operates as a NOR circuit as shown in FIG. 34A.
  • the non-volatile logic circuit 201 operates as a Through circuit as shown in FIG. 41A.
  • the nonvolatile logic circuit 296 operates as a NOR circuit as a whole.
  • the nonvolatile logic circuit 296 outputs the output data “1”, “0”, “0”, “0” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “0” and “0” are set in the control units 105 and 205, respectively, the nonvolatile logic circuit 296 can operate as a NOR circuit.
  • FIG. 43B Shows a case where it is set in advance.
  • the non-volatile logic circuit 101 operates as an AND circuit as shown in FIG. 34B.
  • the non-volatile logic circuit 201 operates as a NOT circuit as shown in FIG. 41B. That is, the nonvolatile logic circuit 296 operates as a NAND circuit as a whole.
  • the non-volatile logic circuit 296 outputs the output data “1”, “1”, “1”, “0” with respect to the input data “00”, “01”, “10”, “11”, respectively. Is output. That is, when the control data “1” and “1” are set in the control units 105 and 205, the nonvolatile logic circuit 296 can operate as a NAND circuit.
  • the nonvolatile logic circuit 296 in this embodiment can be used as a NOR circuit or a NAND circuit by controlling the magnetization states of the control units 105 and 205 of the nonvolatile logic circuits 101 and 201. Therefore, by forming a NOR circuit and a NAND circuit with the nonvolatile logic circuit 296 in this embodiment and combining them, another logic circuit can be assembled.
  • the eighth embodiment using the nonvolatile logic circuit 101 is used.
  • the logic gate 380 shown in FIG. 22) and the ninth embodiment can be executed, and the description thereof is omitted.
  • the signal transmission circuit 297 can be configured by, for example, the comparator 382 in FIG. 22, the MTJ reference element 383, and a part that controls the comparator 382 and the MTJ reference element 383 in the control circuit 381.
  • nonvolatile logic circuit 296 of the present embodiment the same effects as those of the nonvolatile logic circuit 101 of the eighth embodiment and the nonvolatile logic circuit 201 of the ninth embodiment can be obtained. Furthermore, since a NOR circuit and a NAND circuit can be configured, any logic circuit can be assembled by combining them. In addition, in the nonvolatile logic circuit 296 of the present embodiment, as long as no technical contradiction occurs, the nonvolatile logic circuit 101 of the eighth embodiment and the nonvolatile logic circuit 201 of the ninth embodiment are the same. The configuration can be modified.
  • the nonvolatile logic circuit and the logic gate using the nonvolatile logic circuit in each embodiment of the present invention are appropriately selected and combined to be used for a semiconductor device (for example, a semiconductor integrated circuit) that performs a logical operation.
  • a semiconductor device for example, a semiconductor integrated circuit
  • the semiconductor device can be formed.

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Abstract

　不揮発ロジック回路は、入力部と、コントロール部と、出力部とを具備する。入力部は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。コントロール部は、強磁性層を含む。出力部は、入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。入力部の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変化する。

Description

不揮発ロジック回路
　本発明は、不揮発ロジック回路に関し、特に磁気抵抗素子を用いた不揮発ロジック回路に関する。
　書き換え可能な論理デバイスであるリコンフィギャラブルロジック（Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ　Ｌｏｇｉｃ）が知られている。そのようなリコンフィギャラブルロジックとして、例えば、基本論理ブロックをアレイ上に配し、論理の再構成が可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）が実用化されている。
　そのＦＰＧＡの一例として、特開平９－１４８４４０号公報（対応米国特許ＵＳ５８２５２０３）に可変論理集積回路が開示されている。この可変論理集積回路は、論理機能を変更可能に構成された複数の可変論理ブロックと配線接続を変更可能に構成された複数の可変配線回路とを、半導体チップ上にて縦方向および横方向にそれぞれ互い違いに配置するとともに、上記可変論理ブロック上方には該可変論理ブロックには接続されず他の用途に用いられる配線を形成するようにしている。
　関連する技術として特開２００６－３２９５１号公報（対応米国特許ＵＳ７０８４６９１）に単一極性型抵抗可変ＰＣＭＯレジスタ調整回路が開示されている。この単一極性型抵抗可変ＰＣＭＯレジスタ調整回路は、整合レジスタの抵抗値を参照レジスタの抵抗値に対し可逆的に調整する回路である。整合レジスタの材料は、単一極性型抵抗可変特性を有するプログラマブル抵抗材料で構成されている。回路が、参照レジスタと整合レジスタを備える抵抗ブリッジ回路網と、パルス帰還回路とを備えてなる。抵抗ブリッジ回路網は、参照レジスタと整合レジスタの抵抗状態を比較し、参照レジスタと整合レジスタとの間の差を示す比較信号を生成する。パルス帰還回路は、抵抗ブリッジ回路網に接続され、参照レジスタの抵抗値に対し整合レジスタの抵抗値を修正するために、比較信号に応じて単一極性の電気パルス信号を供給する。
特開平９－１４８４４０号公報 特開２００６－３２９５１号公報
　上記特開平９－１４８４４０号公報に記載の可変論理集積回路のようなＦＰＧＡでは、構成情報はＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）に格納される。そのため、電源オフ時にその構成情報を保持しておくために、別途、フラッシュメモリのような不揮発メモリを併せて設けておく必要がある。そのため、不揮発メモリの分だけ素子の面積が大きくなるという問題がある。
　この併設する不揮発メモリによる面積増大の問題を解決する方法として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のような不揮発メモリで、そのＳＲＡＭを置き換えて不揮発ロジック回路とする方法が考えられる。しかし、ＦｅＲＡＭを用いる場合、書き換え回数に制限があるという問題がある。また、ＭＲＡＭを用いる場合、セルサイズが大きいという問題がある。
　また、併設する不揮発メモリによる面積増大の問題を解決する他の方法として、論理素子とメモリとを兼ね備えた素子で、それら論理素子及びメモリを置き換えた不揮発ロジック回路とする方法が考えられる。この方法を実現することができれば、不揮発メモリでＳＲＡＭを置き換える上述の方法よりも素子をコンパクトに構成することが可能になる。
　本方法の一例である特開２００６－３２９５１号公報の単一極性型抵抗可変ＰＣＭＯレジスタ調整回路は、Ｓｐｉｎ　ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）を用いた再構成可能な不揮発ロジック回路である。しかし、Ｓｐｉｎ　ＭＯＳＦＥＴは、磁性体から半導体へのスピン注入効率の悪さから、室温での安定した動作が困難であるという問題がある。
　本発明の目的は、室温で動作可能であり、論理素子とメモリとを兼ね備えた不揮発ロジック回路を提供することにある。
　本発明の不揮発ロジック回路は、入力部と、コントロール部と、出力部とを具備する。入力部は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。コントロール部は、強磁性層を含む。出力部は、入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。入力部の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変化する。
　また、本発明の不揮発ロジック回路の動作方法において、不揮発ロジック回路は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む入力部と、強磁性層を含むコントロール部と、前記入力部及び前記コントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む出力部とを具備する。そして、前記不揮発ロジック回路の動作方法は、前記コントロール部にコントロールデータを入力して、前記コントロール部の強磁性層の磁化状態を前記コントロールデータに対応するように設定するステップと、前記入力部に入力データを入力して、前記入力部の強磁性層の磁化状態を前記入力データに対応するように設定するステップと、前記コントロール部の強磁性体の磁化状態と前記入力部の強磁性体の磁化状態とに基づいて変化した前記出力部の磁気トンネル結合素子の磁化状態を読み出すステップとを具備する。
　本発明により、室温で動作可能であり、論理素子とメモリとを兼ね備えた不揮発ロジック回路を提供することができる。
図１は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。 図２Ａは、本発明の第１の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。 図２Ｂは、本発明の第１の実施の形態に係る出力部の他の構成例を示す断面図である。 図２Ｃは、本発明の第１の実施の形態に係る不揮発ロジック回路における主要部分の構造を模式的に示す平面図である。 図３Ａは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｂは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｃは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｄは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｅは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｆは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｇは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図３Ｈは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。 図４は、本発明の第１の実施の形態に係るセンス層のｘｙ面内での磁化の向きと、磁化のｘ方向成分との関係の一例を示す模式図である。 図５は、本発明の第１の実施の形態に係るセンス層の磁化のｘ成分と合成磁界のｘ方向成分との関係を示すグラフである。 図６は、本発明の第１の実施の形態に係る出力部の磁気トンネル接合の抵抗と合成磁界のｘ方向成分との関係を示すグラフである。 図７Ａは、本発明の第１の実施の形態に係る記憶層Ａの磁化方向とバイアス層の磁化方向と合成磁界との関係を示す表である。 図７Ｂは、本発明の第１の実施の形態に係る記憶層Ｂの磁化方向とバイアス層の磁化方向と合成磁界との関係を示す表である。 図８は、本発明の第１の実施の形態に係る出力部の磁気トンネル接合の抵抗と合成磁界のｘ方向成分との関係を示すグラフである。 図９Ａは、本発明の第１の実施の形態に係る記憶層Ａの磁化方向と、バイアス層の磁化方向と、入出力データとの関係を示す表である。 図９Ｂは、本発明の第１の実施の形態に係る記憶層Ｂの磁化方向と、バイアス層の磁化方向と、入出力データとの関係を示す表である。 図１０は、本発明の第１の実施の形態におけるデータの書き込み原理を説明する断面図である。 図１１は、本発明の第１の実施の形態におけるデータの読み出し原理を説明する断面図である。 図１２は、本発明の第１の実施の形態における論理ゲートの一例を示すブロック図である。 図１３は、本発明の第１の実施の形態に係る不揮発ロジック回路の他の構成例を示す断面図である。 図１４は、本発明の第２の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。 図１５は、本発明の第３の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図１６は、本発明の第３の実施の形態に係る入力部３の構成及び動作を示す断面図である。 図１７は、本発明の第３の実施の形態に係る不揮発ロジック回路の状態の一例を示す斜視図である。 図１８は、本発明の第４の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図１９は、本発明の第４の実施の形態に係る不揮発ロジック回路の磁化状態を模式的に示す断面図である。 図２０Ａは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図２０Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。 図２１Ａは、本発明の第５の実施の形態に係る記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図２１Ｂは、本発明の第５の実施の形態に係る記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図２２は、本発明の第５の実施の形態における論理ゲートの一例を示すブロック図である。 図２３Ａは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図２３Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図２３Ｃは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図２３Ｄは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図２４Ａは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図２４Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図２４Ｃは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図２５Ａは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を示す模式図である。 図２５Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を示す模式図である。 図２６は、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の別の変形例を示す模式図である。 図２７は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。 図２８Ａは、本発明の第６の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図２８Ｂは、本発明の第６の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。 図２９Ａは、本発明の第６の実施の形態に係る記憶層Ａ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図２９Ｂは、本発明の第６の実施の形態に係る記憶層Ａ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図３０は、本発明の第６の実施の形態における論理ゲートの一例を示すブロック図である。 図３１は、本発明の第７の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図３２Ａは、本発明の第７の実施の形態に係る各不揮発ロジック回路の記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図３２Ｂは、本発明の第７の実施の形態に係る各不揮発ロジック回路の記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。 図３３Ａは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図３３Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。 図３４Ａは、本発明の第８の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。 図３４Ｂは、本発明の第８の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。 図３５Ａは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図３５Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図３５Ｃは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図３５Ｄは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。 図３６Ａは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図３６Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図３６Ｃは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。 図３７Ａは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を説明する図である。 図３７Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を説明する図である。 図３８は、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の別の変形例を示す斜視図である。 図３９は、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の更に別の変形例を示す模式図である。 図４０Ａは、本発明の第９の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図４０Ｂは、本発明の第９の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。 図４１Ａは、本発明の第９の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。 図４１Ｂは、本発明の第９の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。 図４２は、本発明の第１０の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。 図４３Ａは、本発明の第１０の実施の形態に係る各不揮発ロジック回路の磁化反転領域、及びセンス層の磁化方向の関係を示す表である。 図４３Ｂは、本発明の第１０の実施の形態に係る各不揮発ロジック回路の磁化反転領域、及びセンス層の磁化方向の関係を示す表である。
　以下、本発明の不揮発ロジック回路の実施の形態に関して、添付図面を参照して説明する。
　図１は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。この不揮発ロジック回路は、複数の入力部と、コントロール部と、出力部とを具備している。複数の入力部（この図では２個の場合を例示）は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。コントロール部は、強磁性層を含む（この図では面内磁気異方性の場合を例示）。出力部は、複数の入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。複数の入力部の各々の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、複数の入力部及びコントロール部の磁化状態に対応して変化する。すなわち、出力部の磁気トンネル結合素子の磁化状態は、複数の入力部及びコントロール部の磁化状態に対応して変動する漏洩磁界（Ｈ１、Ｈ２、Ｈ０）により変化する。この磁化状態の変化した磁気トンネル結合の抵抗値を検知することで、入力データに対応した出力データを得ることができる。この場合、コントロール部、複数の入力部及び出力部が論理素子とメモリとを兼ね備えた素子を構成している。以下、本発明の不揮発ロジック回路の実施の形態について詳細に説明する。
　なお、図１では、２つの入力部及び１つのコントロール部の漏洩磁界（Ｈ１、Ｈ２、Ｈ０）により、出力部の磁気トンネル結合素子の磁化状態を制御しているが、本発明はこの例に限定されるものではない。すなわち、図１に示す原理図から理解されるように、１つの入力部を省略し、１つの入力部及び１つのコントロール部であっても、それらの漏洩磁界（Ｈ１、Ｈ０）により、出力部の磁気トンネル結合素子の磁化状態を制御可能である。更に、図１における元々のコントロール部を省略し、入力部の一つをコントロール部としても、それらの漏洩磁界（Ｈ１、Ｈ２）により、出力部の磁気トンネル結合素子の磁化状態を制御可能である。これらの場合、１つのコントロール部、１つの入力部及び１つの出力部が論理素子とメモリとを兼ね備えた素子を構成している。また、逆に入力部が３つ以上存在していてもよい。ただし、これらの詳細は後述される。
　（第１の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第１の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図２Ａは、本発明の第１の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路１は、入力部３、４と、出力部２と、コントロール部５とを具備している。
　入力部３は、一例としてはスピン偏極電流書き込み型のＧＭＲ（Ｇｉａｎｔ　ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）素子である。入力部３は、＋ｚ方向に積層されたピン層３１、中間層３２、及び記憶層Ａ３３を備えている。ピン層３１は、中間層３２の一方の面に隣接して設けられ、記憶層Ａ３３は、中間層３２の他方の面に隣接して設けられている。
　ピン層３１は、垂直磁気異方性（ｐｅｒｐｅｎｄｉｃｕｌａｒ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ）を有し、磁化の向きが固定された強磁性層である。ここで、垂直磁気異方性とは、この図の例において、ｘｙ平面に対して垂直なｚ方向の磁気異方性を有することをいう。以下、本明細書において同じである。ピン層３１の磁化の向きは、この図の例では－ｚ方向に固定されている。ピン層３１は、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されている（強磁性層３１ａ、非磁性層３１ｂ、強磁性層３１ｃ）。強磁性層に反強磁性層を隣接させて、磁化を強固に固定してもよい。
　記憶層Ａ３３は、磁化の向きが変化可能な強磁性層である。記憶層Ａ３３は、垂直磁気異方性を有することが好ましい。記憶層Ａ３３が垂直磁気異方性を有する強磁性層である場合、層厚が薄いほど、熱安定性を保ちつつ、書き込み電流を低減することが可能となるため、より素子の小型化が可能となる。記憶層Ａ３３の磁化の向きは、この図の例では＋ｚ方向及び－ｚ方向のいずれかの向きに反転可能である。記憶層Ａ３３には入力データが入力される。具体的には、入力データに対応した書き込み電流が供給される。記憶層Ａ３３の磁化の向きは、その書込み電流が入力部３をｚ方向に貫通したとき、ピン層３１のスピン電子との相互作用により反転される。それにより、この記憶層Ａ３３の磁化の向きに対応して入力データが記憶される。記憶層Ａ３３は、ＧＭＲ素子におけるフリー層ということができる。記憶層Ａ３３は、後述されるように出力部２と磁気的に結合している。そのため、記憶層Ａ３３の磁化の向きは、出力部２の磁化状態に影響を与える。
　中間層３２は、ピン層３１と記憶層Ａ３３との間に設けられた非磁性膜である。
　入力部４は、一例としてはスピン偏極電流書き込み型のＧＭＲ素子である。入力部４は、＋ｚ方向に積層されたピン層４１（強磁性層４１ａ、非磁性層４１ｂ、強磁性層４１ｃ）、中間層４２、及び記憶層Ｂ４３を備えている。これらは、それぞれ入力部３のピン層３１（強磁性層３１ａ、非磁性層３１ｂ、強磁性層３１ｃ）、中間層３２、及び記憶層Ａ３３と同じなので、その説明を省略する。
　コントロール部５は、スピン偏極電流書き込み型のＧＭＲ素子である。コントロール部５は、＋ｚ方向に積層されたバイアス層５３、中間層５２、及びピン層５１を備えている。ピン層５１は、中間層５２の一方の面に隣接して設けられ、バイアス層５３は、中間層５２の他方の面に隣接して設けられている。
　ピン層５１は、一例としては面内磁気異方性（ｉｎ－ｐｌａｎｅ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ）を有し、磁化の向きが固定された強磁性層である。ここで、面内磁気異方性とは、この図の例において、ｘｙ面に対して平行な方向の磁気異方性を有していることをいう。以下、本明細書において同じである。ピン層５１の磁化の向きは、この図の例では＋ｘ方向に固定されている。ピン層５１は、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されている（強磁性層５１ａ、非磁性層５１ｂ、強磁性層５１ｃ）。強磁性層に反強磁性層を隣接させて、磁化を強固に固定してもよい。
　バイアス層５３は、一例としては面内磁気異方性を有し、磁化の向きが変化可能な強磁性層である。バイアス層５３の磁化の向きは、この図の例では＋ｘ方向及び－ｘ方向のいずれかの向きに反転可能である。バイアス層５３には制御データが入力される。具体的には、制御データに対応した書き込み電流が供給される。バイアス層５３の磁化の向きは、その書込み電流がコントロール部５をｚ方向に貫通したとき、ピン層５１のスピン電子との相互作用により反転される。それにより、このバイアス層５３の磁化の向きに対応して制御データが記憶される。以下、バイアス層５３は、ＧＭＲ素子におけるフリー層ということができる。バイアス層５３は、後述されるように出力部２と磁気的に結合している。そのため、バイアス層５３の磁化の向きは、出力部２の磁化状態に影響を与える。
　室温で動作可能であり、論理素子とメモリを兼ね備えた不揮発ロジック回路を実現する、という意味では、バイアス層５３は磁化が固定された強磁性層であってもよい。しかしながら、この場合は後述する論理種（ＮＡＮＤ、ＮＯＲ）の変更が不可能であるため、再構成可能な不揮発ロジック回路とするためには、磁化の向きが変更可能な強磁性層とする。
　中間層５２は、ピン層５１とバイアス層５３との間に設けられた非磁性膜である。
　出力部２は、ＴＭＲ（Ｔｕｎｎｅｌ　ＭａｇｎｅｔｏＲｅｓｉｓｔａｎｃｅ）素子である。出力部２は、＋ｚ方向に積層されたセンス層２３、バリア層２２、及びリファレンス層２１を備えている。リファレンス層２１は、バリア層２２の一方の面に隣接して設けられ、センス層２３は、バリア層２２の他方の面に隣接して設けられている。センス層２３、バリア層２２、及びリファレンス層２１は、磁気トンネル接合（ＭＴＪ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｔｕｎｎｅｌｉｎｇ　Ｊｕｎｃｔｉｏｎ）を形成している。
　リファレンス層２１は、面内磁気異方性を有し、磁化の向きが磁化の向きが固定された強磁性層である。リファレンス層２１の磁化の向きは、この図の例では＋ｘ方向に固定されている。リファレンス層２１は、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されていてもよいし（図示されず）、強磁性層に反強磁性層を隣接させて構成されていてもよい（図示されず）。
　センス層２３は、面内磁気異方性を有し、磁化の向きが変化可能な強磁性層である。センス層２３の磁化の向きは、この図の例では＋ｘ方向及び－ｘ方向のいずれかの向きに反転可能である。センス層２３は、後述されるように記憶層Ａ３３、記憶層Ｂ４３、及びバイアス層５３と磁気的に結合している。そのため、センス層２３の磁化の向きは、記憶層Ａ３３、記憶層Ｂ４３、及びバイアス層５３の磁化状態（磁化の向き）により影響を受ける。ここで、センス層２３（出力部２）は、ｙ方向が磁化容易軸方向に、ｘ方向が磁化困難軸方向にそれぞれなるように形成される。そのため、センス層２３の磁化は、他の影響を受けない場合、ｙ方向に向き、ｘ方向成分を有さない。一方、記憶層Ａ３３、記憶層Ｂ４３、及びバイアス層５３の磁化状態の影響を受けた場合、その磁化状態に対応した向きに変化し、ｘ方向成分を有するようになる。すなわち、記憶層Ａ３３、記憶層Ｂ４３、及びバイアス層５３による合成磁場により、その磁化の向きが変化する。それにより、このセンス層２３の磁化の向きに対応して出力データが記憶される。
　バリア層２２は、リファレンス層２１とセンス層２３との間に設けられた絶縁膜である。
　なお、出力部２のセンス層２３とリファレンス層２１との位置関係は、上下方向（ｚ方向）に関して逆であっても良い。すなわち、入力部３、４側にリファレンス層２１、コントロール部５側にセンス層２３をそれぞれ設けても良い。更に、他の構成を有していても良い。例えば、図２Ｂは、本発明の第１の実施の形態に係る出力部の他の構成例を示す断面図である。この出力部２は、入力部３、４側及びコントロール部５側の両側にそれぞれリファレンス層２１を有し、それぞれバリア層２２を介して、中央のセンス層２３と積層されている。この場合、ＭＴＪ抵抗の値が２倍になるので検知がより容易になる。
　ただし、入力部３、４及びコントロール部５は、ＴＭＲ素子であってもよい。この場合、ＴＭＲ素子はその抵抗値が低いものが好ましい。また、出力部２は、ＧＭＲ素子であってもよい。
　垂直磁気異方性を有する記憶層Ａ３３、記憶層Ｂ４３は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含むことが好ましい。さらにＰｔやＰｄを含むことで垂直磁気異方性を安定化することができる。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕ、Ｓｍなどを添加することによって所望の磁気特性が発現されるように調整することができる。具体的にはＣｏ、Ｃｏ－Ｐｔ、Ｃｏ－Ｐｄ、Ｃｏ－Ｃｒ、Ｃｏ－Ｐｔ－Ｃｒ、Ｃｏ－Ｃｒ－Ｔａ、Ｃｏ－Ｃｒ－Ｂ、Ｃｏ－Ｃｒ－Ｐｔ－Ｂ、Ｃｏ－Ｃｒ－Ｔａ－Ｂ、Ｃｏ－Ｖ、Ｃｏ－Ｍｏ、Ｃｏ－Ｗ、Ｃｏ－Ｔｉ、Ｃｏ－Ｒｕ、Ｃｏ－Ｒｈ、Ｆｅ－Ｐｔ、Ｆｅ－Ｐｄ、Ｆｅ－Ｃｏ－Ｐｔ、Ｆｅ－Ｃｏ－Ｐｄ、Ｓｍ－Ｃｏ、Ｇｄ－Ｆｅ－Ｃｏ、Ｔｂ－Ｆｅ－Ｃｏ、Ｇｄ－Ｔｂ－Ｆｅ－Ｃｏなどが例示される。この他、Ｆｅ、Ｃｏ、Ｎｉのうちから選択されるいずれか一つの材料を含む層と、異なる層とを交互に積層させることにより垂直方向の磁気異方性を発現させることもできる。具体的にはＣｏ／Ｐｄ、Ｃｏ／Ｐｔ、Ｃｏ／Ｎｉ、Ｆｅ／Ａｕを交互に積層させた積層膜などが例示される。また、ピン層３１、４１は、上記の強磁性材料や、ＰｔＭｎ、ＮｉＭｎ、ＦｅＭｎのような反強磁性材料を用いることができる。
　面内磁気異方性を有するセンス層２３、バイアス層５３は、Ｆｅ、Ｃｏ、Ｎｉのうちから選択される少なくとも一つの材料を含む強磁性体で形成される。これに加えて、Ｂ、Ｃ、Ｎ、Ｏ、Ａｌ、Ｓｉ、Ｐ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｃｕ、Ｚｎ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ａｕなどを添加することにより、所望の磁気特性が発現されるように調整することができる。具体的にはＮｉ－Ｆｅ、Ｃｏ－Ｆｅ、Ｆｅ－Ｃｏ－Ｎｉ、Ｎｉ－Ｆｅ－Ｚｒ、Ｃｏ－Ｆｅ－Ｂ、Ｃｏ－Ｆｅ－Ｚｒ－Ｂなどが例示される。また、リファレンス層２１、ピン層５１は、上記の強磁性材料や、ＰｔＭｎ、ＮｉＭｎ、ＦｅＭｎのような反強磁性材料を用いることができる。
　中間層３２、４２、５２には、様々な材料を用いることができる。例えばＡｌ、Ｃｒ、Ｃｕなどの導電体を用いることができる。また、Ｍｇ－Ｏのような絶縁体を用いてもよい。書き込みが行われる入力部３、４やコントロール部５に含まれる中間層３２、４２、５２は、後述されるように書き込み電流の経路上に存在する。一般的に、書き込み電流経路の抵抗は低いことが望ましい。この点では、抵抗の低い材料が好ましい。一方、中間層３２、４２、５２が一方のスピン偏極電子を優先的に通過させるようなフィルタリング効果を有していれば、書き込みに要する電流密度は低減される。この点では、Ｍｇ－Ｏが好適である。また、バリア層２２は、絶縁性の材料により形成されることが好ましい。具体的な材料としては、Ｍｇ－Ｏ、Ａｌ－Ｏ、Ａｌ－Ｎ、Ｎｉ－Ｏ、Ｈｆ－Ｏなどが例示される。ただし、半導体や金属を材料として用いることも可能である。
　入力部３の記憶層Ａ３３及び入力部４の記憶層Ｂ４３は、その上側（＋ｚ方向側）において、ｘ方向に延伸するメタル層６の下側に接続されている。出力部２のセンス層２３は、その下側（－ｚ方向側）において、メタル層６の上側に接続されている。出力部２のリファレンス層２１は、その上側において、メタル層７の下側に接続されている。コントロール層５のバイアス層５３は、その下側において、メタル層７の上側に接続されている。メタル層６は、共通端子（Ｃｏｍ）６６に接続されている。メタル層７は、出力端子（Ｏｕｔ）６７に接続されている。入力部３のピン層３１は、第１入力端子（ＩＮ１）６３に接続されている。入力部４のピン層４１は、第２入力端子（ＩＮ２）６４に接続されている。コントロール部５のピン層５１は、制御端子（Ｃｏｎｔｒｏｌ）６５に接続されている。
　なお、メタル層６、メタル層７、共通端子６６、出力端子６７、第１入力端子６３、第２入力端子６４、制御端子６５は、Ｃｕ、Ａｌ、Ｗに例示される半導体素子の通常の配線や端子（ビア）などに用いられる材料を用いることができる。
　図２Ｃは、本発明の第１の実施の形態に係る不揮発ロジック回路における主要部分の構造を模式的に示す平面図である。本図は、入力部３、４（記憶層Ａ３３、記憶層Ｂ４３）、コントロール部５（バイアス層５３）、及び出力部２（センス層２３）の各々を、例えば、出力部２の底面を含むｘｙ平面に射影したとき、入力部３、４、コントロール部５、及び出力部２の各々の射影の重心Ｇ３、Ｇ４、Ｇ５、Ｇ２の位置を示している。すなわち、そのｘｙ平面における、入力部３、４、コントロール部５、及び出力部２のそれぞれの重心Ｇ３、Ｇ４、Ｇ５、Ｇ２の位置関係が示されている。ここでいう重心とは、そのｘｙ平面における幾何学的な意味での重心である。すなわち、幾何学形状の任意の点ｉの位置ベクトルがＲｉ＝（Ｘｉ，Ｙｉ）であるとき、重心の位置ベクトルＲｇ＝（Ｘｇ，Ｙｇ）は、Σｉ（Ｒｉ－Ｒｇ）＝０の関係を満たす。ここでΣｉは、ｉに関する総和を意味する。例えば、長方形や平行四辺形の場合、重心は対角線の交点であり、楕円形の場合、重心はその中心である。
　図に示されるように、入力部３、４（記憶層Ａ３３、記憶層Ｂ４３）の重心Ｇ３、Ｇ４と出力部２（センス層２３）の重心Ｇ２とは、そのｘｙ平面においてずれている。つまり、そのｘｙ平面において、入力部３の重心Ｇ３は出力部２の重心Ｇ２から－ｘ方向に、入力部４の重心Ｇ４は出力部の重心Ｇ２から＋ｘ方向にそれぞれずれている。そして、入力部３、４と出力部２とは、ｘ方向において少なくとも一部がオーバーラップしていることが好ましい。すなわち、そのオーバーラップａ１、ａ２は、入力部３、４のｘ方向の幅をｂ１、ｂ２とすれば、０＜ａ１≦ｂ１／２、０＜ａ２≦ｂ２／２のような条件であることが好ましい。
　また、図に示されるように、コントロール部５（バイアス層５３）の重心Ｇ５と出力部２（センス層２３）の重心Ｇ２とは、そのｘｙ平面において互いに近傍にある。そして、コントロール部５の重心Ｇ５と出力部２の重心Ｇ２とは概ね重なっていることが好ましい。すなわち、両重心間の距離ａ３は、コントロール部５と出力部２のｘ方向の幅をｂ３とすれば、０≦ａ３≦ｂ３／２のような条件であることが好ましい。
　以上のような位置関係を有することにより、後述されるように、入力部３、４（記憶層Ａ３３、記憶層Ｂ４３）、及びコントロール部５（バイアス層５３）からの漏洩磁界が、出力部２（センス層２３）に影響を及ぼし、その磁化状態を変化させることが可能となる。なお、この図の例では、入力部３、４、コントロール部５、及び出力部２のｘｙ断面形状が矩形である。しかし、本発明はこの例に限定されるものではなく、後述される磁化状態の変化が可能であれば、他の断面形状を有していてもよい。
　２．不揮発ロジック回路の磁化状態
　次に、本発明の第１の実施の形態に係る不揮発ロジック回路の取り得る磁化状態について説明する。図３Ａ～図３Ｈは、本発明の第１の実施の形態に係る不揮発ロジック回路の磁化状態の例を示す断面図である。まず、図３Ａ～図３Ｄについて説明する。ただし、以下の説明において、図３Ａ～図３Ｄに示す状態を、それぞれ状態α１～状態α４と呼ぶことにする。状態α１～状態α４は、コントロール部５のバイアス層５３の磁化の向きが＋ｘ方向である。
　図３Ａに示すように、状態α１の場合、入力部３の記憶層Ａ３３の磁化は＋ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は＋ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は＋ｘ方向に向いている。したがって、記憶層Ａ３３は、上部（＋ｚ方向側の部分）から出て、センス層２３内を概ね＋ｘ方向に貫通し、下部（－ｚ方向側の部分）に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、上部から出て、センス層２３内を概ね－ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、右部（＋ｘ方向側の部分）から出て、センス層２３内を概ね－ｘ方向に貫通し、左部（－ｘ方向側の部分）に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。
　図４は、本発明の第１の実施の形態に係るセンス層のｘｙ面内での磁化の向きと、磁化のｘ方向成分との関係の一例を示す模式図である。縦軸はｙ軸方向を示し、横軸はｘ軸方向を示す。センス層２３は、ｙ方向が磁化容易軸方向である。そのため、他の磁界の影響がない場合、センス層２３の磁化Ｍは、ｙ方向に向き、ｘ方向成分を有さない。しかし、センス層２３は、漏洩磁界Ｈｓｔ１と漏洩磁界Ｈｓｔ２と漏洩磁界Ｈｃｏｎｔｒｏｌとを合成した磁界Ｈｓの影響を受ける。このような合成磁界Ｈｓの影響を受ける場合、その合成磁界Ｈｓの向き及び大きさに応じて、センス層２３の磁化Ｍはｙ方向の向きから回転する。図の例では、その回転により、＋ｘ方向から角度θ（θ≠９０度）だけずれて、センス層２３の磁化Ｍ＝（Ｍｘ、Ｍｙ）＝（Ｍ・ｃｏｓθ、Ｍ・ｓｉｎθ）となる。すなわち、その合成磁界Ｈｓの大きさに対応したｘ成分Ｍｘを有するようになる。Ｍｘの範囲は、Ｍｘ１（θ＝０度）からＭｘ０（＝－Ｍｘ１；θ＝１８０度）である。図３Ａの場合、センス層２３の磁化Ｍは、－ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｂに示すように、状態α２の場合、入力部３の記憶層Ａ３３の磁化は＋ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は－ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は＋ｘ方向に向いている。したがって、記憶層Ａ３３は、上部から出て、センス層２３内を概ね＋ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、下部から出て、センス層２３内を概ね＋ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、右部から出て、センス層２３内を概ね－ｘ方向に貫通し、左部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｂの場合、合成磁界Ｈｓにより、センス層２３の磁化Ｍは＋ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｃに示すように、状態α３の場合、入力部３の記憶層Ａ３３の磁化は－ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は＋ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は＋ｘ方向に向いている。したがって、記憶層Ａ３３は、下部から出て、センス層２３内を概ね－ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、上部から出て、センス層２３内を概ね－ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、右部から出て、センス層２３内を概ね－ｘ方向に貫通し、左部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｃの場合、合成磁界Ｈｓにより、センス層２３の磁化Ｍは－ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｄに示すように、状態α４の場合、入力部３の記憶層Ａ３３の磁化は－ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は－ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は＋ｘ方向に向いている。したがって、記憶層Ａ３３は、下部から出て、センス層２３内を概ね－ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、下部から出て、センス層２３内を概ね＋ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、右部から出て、センス層２３内を概ね－ｘ方向に貫通し、左部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｄの場合、合成磁界Ｈｓにより、センス層２３の磁化Ｍは－ｘ方向の成分を有する。その大きさ等については後述される。
　次に、図３Ｅ～図３Ｈについて説明する。ただし、以下の説明において、図３Ｅ～図３Ｈに示す状態を、それぞれ状態β１～状態β４と呼ぶことにする。状態β１～状態β４は、コントロール部５のバイアス層５３の磁化の向きが－ｘ方向である。
　図３Ｅに示すように、状態β１の場合、入力部３の記憶層Ａ３３の磁化は＋ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は＋ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は－ｘ方向に向いている。したがって、記憶層Ａ３３は、上部から出て、センス層２３内を概ね＋ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、上部から出て、センス層２３内を概ね－ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、左部（－ｘ方向側の部分）から出て、センス層２３内を概ね＋ｘ方向に貫通し、右部（＋ｘ方向側の部分）に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｅの場合、合成磁界Ｈｓにより、記憶層Ａ３３の磁化は＋ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｆに示すように、状態β２の場合、入力部３の記憶層Ａ３３の磁化は＋ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は－ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は－ｘ方向に向いている。したがって、記憶層Ａ３３は、上部から出て、センス層２３内を概ね＋ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、下部から出て、センス層２３内を概ね＋ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、左部から出て、センス層２３内を概ね＋ｘ方向に貫通し、右部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｆの場合、合成磁界Ｈｓにより、記憶層Ａ３３の磁化は＋ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｇに示すように、状態β３の場合、入力部３の記憶層Ａ３３の磁化は－ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は＋ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は－ｘ方向に向いている。したがって、記憶層Ａ３３は、下部から出て、センス層２３内を概ね－ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、上部から出て、センス層２３内を概ね－ｘ方向に貫通し、下部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、左部から出て、センス層２３内を概ね＋ｘ方向に貫通し、右部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｇの場合、合成磁界Ｈｓにより、記憶層Ａ３３の磁化は－ｘ方向の成分を有する。その大きさ等については後述される。
　同様に、図３Ｈに示すように、状態β４の場合、入力部３の記憶層Ａ３３の磁化は－ｚ方向に向いている。入力部４の記憶層Ｂ４３の磁化は－ｚ方向に向いている。コントロール部５のバイアス層５３の磁化は－ｘ方向に向いている。したがって、記憶層Ａ３３は、下部から出て、センス層２３内を概ね－ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ１を発生する。また、記憶層Ｂ４３は、下部から出て、センス層２３内を概ね＋ｘ方向に貫通し、上部に戻る漏洩磁界Ｈｓｔ２を発生する。更に、バイアス層５３は、左部から出て、センス層２３内を概ね＋ｘ方向に貫通し、右部に戻る漏洩磁界Ｈｃｏｎｔｒｏｌを発生する。その結果、図４において説明したことと同様にして、図３Ｈの場合、合成磁界Ｈｓにより、記憶層Ａ３３の磁化は＋ｘ方向の成分を有する。その大きさ等については後述される。
　このように、漏洩磁界Ｈｓｔ１と漏洩磁界Ｈｓｔ２と漏洩磁界Ｈｃｏｎｔｒｏｌとを合成した合成磁界Ｈｓにより、センス層２３の磁化の向きが変化し、複数の種類のｘ方向の成分Ｍｘを取ることができるようになる。このとき、図３Ａ～図３Ｄにおけるバイアス層５３からの漏洩磁界Ｈｃｏｎｔｒｏｌは、合成磁界Ｈｓにおけるバイアス的な磁界として機能している。また、図３Ｅ～図３Ｈにおけるバイアス層５３からの漏洩磁界Ｈｃｏｎｔｒｏｌは、合成磁界Ｈｓにおけるバイアス的な磁界として機能している。
　３．不揮発ロジック回路の動作原理
　次に、本発明の第１の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図５は、本発明の第１の実施の形態に係るセンス層の磁化のｘ成分と合成磁界のｘ方向成分との関係を示すグラフである。縦軸はセンス層２３の磁化Ｍのｘ方向成分Ｍｘ、横軸は合成磁界Ｈｓのｘ方向成分Ｈｓｘをそれぞれ示す。磁界±Ｈｋは、センス層２３の飽和磁界を示している。既述のように、合成磁界Ｈｓに応じて、センス層２３の磁化Ｍはｘ方向成分Ｍｘを有するようになる。そのＭｘは、図に示されるように、合成磁界Ｈｓのｘ方向成分Ｈｓｘが－Ｈｋ≦Ｈｓｘ≦＋Ｈｋとなる範囲において、そのＨｓｘに概ね正比例する。そして、Ｍｘは、その範囲において、Ｍｘ０（＝－Ｍｘ１）≦Ｈｓｘ≦Ｍｘ１を取る。したがって、一つのＨｓｘに対応して、一つのＭｘを割り当てることができる。すなわち、印加されるＨｓｘに対応して、一つのデータをセンス層２３に書き込むことができる。
　図６は、本発明の第１の実施の形態に係る出力部の磁気トンネル接合の抵抗と合成磁界のｘ方向成分との関係を示すグラフである。縦軸は出力部２の磁気トンネル接合（ＭＴＪ）の抵抗、横軸は合成磁界Ｈｓのｘ方向成分Ｈｓｘをそれぞれ示す。出力部２のＭＴＪの抵抗は、Ｈｓｘ＝－Ｈｋのとき最大のＲ１となる。ここで、Ｈｓｘ＝－Ｈｋとなるのは、図５からＭｘ＝Ｍｘ０＝－Ｍｘ１であり、図４からセンス層２３の磁化Ｍの向きが－ｘ方向のときである。すなわち、センス層２３の磁化Ｍの向きがリファレンス層２１の磁化の向きとの関係で反平行のときである。一方、ＭＴＪの抵抗は、Ｈｓｘ＝＋Ｈｋのとき最小のＲ０となる。ここで、Ｈｓｘ＝＋Ｈｋとなるのは、図５からＭｘ＝Ｍｘ１であり、図４からセンス層２３の磁化Ｍの向きが＋ｘ方向のときである。すなわち、センス層２３の磁化の向きがリファレンス層２１の磁化の向きとの関係で平行のときである。以上のことを考慮すれば、センス層２３にかかる磁界ＨｓｘによりＭＴＪ抵抗は以下のようにかける。
　ＭＴＪ抵抗＝Ｒ１：　Ｈｓｘ＜－Ｈｋ
　ＭＴＪ抵抗＝（Ｒ０－Ｒ１）・Ｈｓｘ／２Ｈｋ＋（Ｒ０＋Ｒ１）／２：　－Ｈｋ＜Ｈｓｘ＜＋Ｈｋ
　ＭＴＪ抵抗＝Ｒ０：　Ｈｓｘ＞＋Ｈｋ
したがって、Ｈｓｘを－Ｈｋ＜Ｈｓｘ＜＋Ｈｋの範囲に設定することで、一つのＨｓｘに対応して、一つＭＴＪ抵抗を割り当てることができる。それにより、印加されるＨｓｘに対応してセンス層２３に書き込まれたデータを、ＭＴＪ抵抗の値として読み出すことができる。
　図７Ａ及び図７Ｂは、本発明の第１の実施の形態に係る記憶層Ａ、Ｂの磁化方向と、バイアス層の磁化方向と、合成磁界Ｈｓｘとの関係を示す表である。ただし、図７Ａは、コントロール部５のバイアス層５３の磁化の向きが＋ｘ方向の場合を示している。一方、図７Ｂは、バイアス層５３の磁化の向きが＋ｘ方向である場合を示している。
　センス層２３に印加される合成磁界Ｈｓｘは、既述のように以下のように表される。
　Ｈｓｘ＝記憶層Ａ３３からの漏洩磁界Ｈｓｔ１
　　　　＋記憶層Ｂ４３からの漏洩磁界Ｈｓｔ２
　　　　＋バイアス層５３からの漏洩磁界Ｈｃｏｎｔｒｏｌ
ここで、記憶層Ａ３３、記憶層Ｂ４３からの漏洩磁界（ｘ方向成分）の大きさをいずれもｓとし、バイアス層５３からの漏洩磁界（ｘ方向成分）の大きさをｂとする。そのとき、図３Ａ～図３Ｄに示す状態α１～状態α４については、記憶層Ａ及び記憶層Ｂ４３の磁化方向と、バイアス層５３の磁化方向と、合成磁界Ｈｓｘとの関係は図７Ａに示すようになる。図３Ｅ～図３Ｈに示す状態β１～状態β４については図７Ｂのようになる。
　図７Ａに示すように、まず、状態α１については、記憶層Ａ３３の磁化は＋ｚ方向に、記憶層Ｂ４３の磁化は＋ｚ方向に、バイアス層５３の磁化は＋ｘ方向に向いている（図３Ａ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね－ｘ方向に貫通する（＝－ｂ）。したがって、合成磁界Ｈｓｘは、－ｂ（＝＋ｓ－ｓ－ｂ）となる。
　また、状態α２については、記憶層Ａ３３の磁化は＋ｚ方向に、記憶層Ｂ４３の磁化は－ｚ方向に、バイアス層５３の磁化は＋ｘ方向に向いている（図３Ｂ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね－ｘ方向に貫通する（＝－ｂ）。したがって、合成磁界Ｈｓｘは、＋２ｓ－ｂ（＝＋ｓ＋ｓ－ｂ）となる。
　また、状態α３については、記憶層Ａ３３の磁化は－ｚ方向に、記憶層Ｂ４３の磁化は＋ｚ方向に、バイアス層５３の磁化は＋ｘ方向に向いている（図３Ｃ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね－ｘ方向に貫通する（＝－ｂ）。したがって、合成磁界Ｈｓｘは、－２ｓ－ｂ（＝－ｓ－ｓ－ｂ）となる。
　また、状態α４については、記憶層Ａ３３の磁化は－ｚ方向に、記憶層Ｂ４３の磁化は－ｚ方向に、バイアス層５３の磁化は＋ｘ方向に向いている（図３Ｄ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね－ｘ方向に貫通する（＝－ｂ）。したがって、合成磁界Ｈｓｘは、－ｂ（＝－ｓ＋ｓ－ｂ）となる。
　同様にして、図７Ｂに示すように、まず、状態β１については、記憶層Ａ３３の磁化は＋ｚ方向に、記憶層Ｂ４３の磁化は＋ｚ方向に、バイアス層５３の磁化は－ｘ方向に向いている（図３Ｅ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｂ）。したがって、合成磁界Ｈｓｘは、＋ｂ（＝＋ｓ－ｓ＋ｂ）となる。
　また、状態β２については、記憶層Ａ３３の磁化は＋ｚ方向に、記憶層Ｂ４３の磁化は－ｚ方向に、バイアス層５３の磁化は－ｘ方向に向いている（図３Ｆ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｂ）。したがって、合成磁界Ｈｓｘは、＋２ｓ＋ｂ（＝＋ｓ＋ｓ＋ｂ）となる。
　また、状態β３については、記憶層Ａ３３の磁化は－ｚ方向に、記憶層Ｂ４３の磁化は＋ｚ方向に、バイアス層５３の磁化は－ｘ方向に向いている（図３Ｇ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｂ）。したがって、合成磁界Ｈｓｘは、－２ｓ＋ｂ（＝－ｓ－ｓ＋－ｂ）となる。
　また、状態β４については、記憶層Ａ３３の磁化は－ｚ方向に、記憶層Ｂ４３の磁化は－ｚ方向に、バイアス層５３の磁化は－ｘ方向に向いている（図３Ｈ参照）。したがって、記憶層Ａ３３の漏洩磁界Ｈｓｔ１は、センス層２３内を概ね－ｘ方向に貫通する（＝－ｓ）。また、記憶層Ｂ４３の漏洩磁界Ｈｓｔ２は、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｓ）。更に、バイアス層５３の漏洩磁界Ｈｃｏｎｔｒｏｌは、センス層２３内を概ね＋ｘ方向に貫通する（＝＋ｂ）。したがって、合成磁界Ｈｓｘは、＋ｂ（＝－ｓ＋ｓ＋ｂ）となる。
　このように、記憶層Ａ３３の磁化状態、記憶層Ｂ４３の磁化状態、及びバイアス層５３の磁化状態の組み合わせに対応した状態α１～状態α４（図７Ａ）及び状態β１～状態β４（図７Ｂ）の各々に、各層からの漏洩磁界（ｘ方向成分）の合成磁界Ｈｓｘを対応させることができる。
　図８は、本発明の第１の実施の形態に係る出力部の磁気トンネル接合の抵抗と合成磁界のｘ方向成分との関係を示すグラフである。縦軸は出力部２の磁気トンネル接合（ＭＴＪ）の抵抗、横軸は合成磁界Ｈｓのｘ方向成分Ｈｓｘをそれぞれ示す。図７Ａ～図７Ｂで説明した上記状態α１～状態α４及び状態β１～状態β４における合成磁界Ｈｓｘに対して、図５及び図６で示したように、それぞれ一つのＭＴＪ抵抗が決定される。このとき、ＭＴＪ抵抗を読み出すためのＭＴＪ参照抵抗Ｒｒｅｆを図のように設定すれば、状態α１、α３、α４、β３を“１”に、状態α２、β１、β２、β４を“０”に、それぞれ対応させることができる。
　図９Ａ及び図９Ｂは、本発明の第１の実施の形態に係る記憶層Ａ、Ｂの磁化方向と、バイアス層の磁化方向と、入出力データとの関係を示す表である。ただし、図９Ａは、コントロール部５のバイアス層５３の磁化の向きが＋ｘ方向の場合を示している。一方、図９Ｂは、バイアス層５３の磁化の向きが＋ｘ方向である場合を示している。
　また、“ＩＮ１”は入力部３に入力（記憶）された第１入力データを示す。“ＩＮ１”は、記憶層Ａ３３の磁化方向の＋ｚ方向（上向き矢印）がデータ“１”に、－ｚ方向（下向き矢印）がデータ“０”にそれぞれ対応するように設定されている。ピン層３１（の強磁性層３１ａ）の磁化の向き（－ｚ方向）との関係でいえば、反平行がデータ“１”に、平行がデータ“０”にそれぞれ対応している。入力部３に各データを書き込む（入力する）方法については後述される。
　一方、“ＩＮ２”は入力部４に入力（記憶）された第２入力データを示す。“ＩＮ２”は、記憶層Ｂ４３の磁化方向の＋ｚ方向がデータ“０”に、－ｚ方向がデータ“１”にそれぞれ対応するように設定されている。ピン層４１（の強磁性層４１ａ）の磁化の向き（－ｚ方向）との関係でいえば、反平行がデータ“０”に、平行がデータ“１”にそれぞれ対応している。入力部４に各データを書き込む（入力する）方法については後述される。
　“Ｃｏｎｔｒｏｌ”はコントロール部５に入力（記憶）された制御データを示す。“Ｃｏｎｔｒｏｌ”は、バイアス層５３の磁化方向の＋ｘ方向（右向き矢印）がデータ“１”に、－ｘ方向（左向き矢印）がデータ“０”にそれぞれ対応するように設定されている。ピン層５１（の強磁性層５１ａ）の磁化の向きとの関係でいえば、平行がデータ“１”に、反平行がデータ“０”にそれぞれ対応している。入力部４に各データを書き込む（入力する）方法については後述される。
　“状態”は、図３Ａ～図３Ｄの状態α１～状態α４、図３Ｅ～図３Ｈの状態β１～状態β４のいずれかを示す。“記憶層Ａ”は記憶層Ａ３３の磁化方向、“記憶層Ｂ”は記憶層Ｂ４３の磁化方向、“バイアス層Ｃ”はバイアス層５３の磁化方向をそれぞれ示している。“ＯＵＴ”は出力部２に書き込まれた出力データを示し、出力部２のＭＴＪ抵抗が図８のＭＴＪ参照抵抗Ｒｒｅｆより大きい場合にはデータ“１”、小さい場合にはデータ“０”となる。
　図９Ａに示す不揮発ロジック回路１は、コントロール部５の制御データ（“Ｃｏｎｔｒｏｌ”）にデータ“１”が割り当てられている。すなわち、バイアス層５３（“バイアス層Ｃ”）が＋ｘ方向を向いている。この場合、二つの入力“ＩＮ１”及び“ＩＮ２”に対する出力“ＯＵＴ”の論理関係がＮＡＮＤとなっている。したがって、この不揮発ロジック回路１はＮＡＮＤ回路として機能する。これは、図３Ａ～図３Ｄの不揮発ロジック回路１である。
　一方、図９Ｂに示す不揮発ロジック回路１は、コントロール部５の制御データ（“Ｃｏｎｔｒｏｌ”）にデータ“０”が割り当てられている。すなわち、バイアス層５３（“バイアス層Ｃ”）が－ｘ方向を向いている。この場合、二つの入力“ＩＮ１”及び“ＩＮ２”に対する出力“ＯＵＴ”の論理関係がＮＯＲとなっている。したがって、この不揮発ロジック回路１はＮＯＲ回路として機能する。これは、図３Ｅ～図３Ｈの不揮発ロジック回路１である。
　このように、本実施の形態における不揮発ロジック回路１は、バイアス層５３（バイアス層Ｃ）の磁化状態を制御することにより、ＮＡＮＤ回路又はＮＯＲ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路１でＮＡＮＤ回路及びＮＯＲ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。
　４．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第１の実施の形態に係る不揮発ロジック回路１のデータ入出力原理について説明する。不揮発ロジック回路１に対するデータの入力は、コントロール部５、入力部３、４のＧＭＲ素子（又はＴＭＲ素子）に対してデータを書き込むことで行う。一方、不揮発ロジック回路１からのデータの出力は、出力部２のＴＭＲ素子のデータの読み出しにより行う。以下詳細に説明する。
　まず、コントロール部５、入力部３、４へのデータの書き込みについて説明する。
　図１０は、本発明の第１の実施の形態におけるデータの書き込み原理を説明する断面図である。コントロール部５は、不揮発ロジック回路１の動作前に、事前に制御データが書き込まれる。その制御データが書き込まれることにより、不揮発ロジック回路１をＮＡＮＤ回路（図３Ａ～図３Ｄ、図７Ａ、図９Ａ）及びＮＯＲ回路（図３Ｅ～図３Ｈ、図７Ｂ、図９Ｂ）のいずれか一方に設定することができる。一方、入力部３、４は、不揮発ロジック回路１の動作時に、それぞれ第１入力データ及び第２入力データを供給される。
　コントロール部５への制御データの書き込みは以下の方法で行う。既述のように、コントロール部５は、スピン偏極電流書き込み型のＧＭＲ素子である。コントロール部５に制御データを書き込む場合、制御端子（Ｃｏｎｔｒｏｌ）６５と出力端子（Ｏｕｔ）６７との間に書き込み電流Ｉｗを印加する。書き込み電流Ｉｗは、書き込みたい制御データ（バイアス層５３の磁化の向き）に対応した向きに流す。その場合、スピン電子は、書込み電流Ｉｗと逆向きに流れる。
　この図の例では、バイアス層５３の磁化の向きを右向き（＋ｘ方向）にしたい場合、出力端子６７から制御端子６５に流す。この場合、スピン電子は制御端子６５から出力端子６７に流れる。その結果、ピン層５１の強磁性層５１ａとバイアス層５３との間の相互作用によるスピントルク効果により、バイアス層５３の磁化の向きは右向きになる。一方、バイアス層５３の磁化の向きを左向き（－ｘ方向）にしたい場合、制御端子６５から出力端子６７に流す。この場合、スピン電子は出力端子６７から制御端子６５に流れる。その結果、強磁性層５１ａとバイアス層５３との間の相互作用によるスピントルク効果により、バイアス層５３の磁化の向きは左向きになる。
　一方、入力部３、４への入力データの書き込みは以下の方法で行う。入力部３は、スピン偏極電流書き込み型のＧＭＲ素子である。入力部３に第１入力データを書き込む場合、第１入力端子（ＩＮ１）６３と共通端子（Ｃｏｍ）６６との間に書き込み電流Ｉｗ１を印加する。書き込み電流Ｉｗ１は、書き込みたい第１入力データ（記憶層Ａ３３の磁化の向き）に対応した向きに流す。その場合、スピン電子は、書込み電流Ｉｗ１と逆向きに流れる。
　この図の例では、記憶層Ａ３３の磁化の向きを上向き（＋ｚ方向）にしたい場合、第１入力端子６３から共通端子６６に流す。この場合、スピン電子は共通端子６６から第１入力端子６３に流れる。その結果、ピン層３１の強磁性層３１ａと記憶層Ａ３３との間の相互作用によるスピントルク効果により、記憶層Ａ３３の磁化の向きは上向きになる。一方、記憶層Ａ３３の磁化の向きを下向き（－ｚ方向）にしたい場合、共通端子６６から第１入力端子６３に流す。この場合、スピン電子は第１入力端子６３から共通端子６６に流れる。その結果、強磁性層３１ａと記憶層Ａ３３との間の相互作用によるスピントルク効果により、記憶層Ａ３３の磁化の向きは下向きになる。
　更に、入力部４は、スピン偏極電流書き込み型のＧＭＲ素子である。入力部４に第２入力データを書き込む場合、第２入力端子（ＩＮ２）６４と共通端子（Ｃｏｍ）６６との間に書き込み電流Ｉｗ２を印加する。書き込み電流Ｉｗ２は、書き込みたい第２入力データ（記憶層Ｂ４３の磁化の向き）に対応した向きに流す。その場合、スピン電子は、書込み電流Ｉｗ２と逆向きに流れる。
　この図の例では、記憶層Ｂ４３の磁化の向きを上向き（＋ｚ方向）にしたい場合、第２入力端子６４から共通端子６６に流す。この場合、スピン電子は共通端子６６から第２入力端子６４に流れる。その結果、ピン層４１の強磁性層４１ａと記憶層Ｂ４３との間の相互作用によるスピントルク効果により、記憶層Ｂ４３の磁化の向きは上向きになる。一方、記憶層Ｂ４３の磁化の向きを下向き（－ｚ方向）にしたい場合、共通端子６６から第２入力端子６４に流す。この場合、スピン電子は第２入力端子６４から共通端子６６に流れる。その結果、強磁性層４１ａと記憶層Ｂ４３との間の相互作用によるスピントルク効果により、記憶層Ｂ４３の磁化の向きは下向きになる。
　以上のようにして、不揮発ロジック回路１に対するデータの入力が行われる。このデータ入力により、コントロール部５、入力部３、４はそれらのデータを反映した所望の磁化状態となる。その結果、図３Ａ～図３Ｈに示すように、コントロール部５、入力部３、４からの漏洩磁界（合成磁界Ｈｓ）により、出力部２に出力データが書き込まれる。
　次に、出力部２からのデータの読み出しについて説明する。
　図１１は、本発明の第１の実施の形態におけるデータの読み出し原理を説明する断面図である。出力部２は、ＴＭＲ素子である。図３Ａ～図３Ｈで説明したように、出力部２は、入力部３、４及びコントロール部５からの漏洩磁界（合成磁界Ｈｓ）により、入力部３、４及びコントロール部５の磁化状態の組み合わせに対応した磁化状態に変化している。すなわち、出力部２のセンス層２３の磁化は、制御データ、第１入力データ及び第２入力データの組み合わせに対応した向きに変化している。その結果、出力部２のＭＴＪ抵抗は、制御データ、第１入力データ及び第２入力データの組み合わせに対応した値になっている。この状態において、共通端子（Ｃｏｍ）６６と出力端子（Ｏｕｔ）６７との間に読み出し電流ＩＲを印加することにより、そのＭＴＪ抵抗の値を読み出すことができる。読出し電流ＩＲの向きは特に問わない。そのＭＴＪ抵抗は、本不揮発ロジック回路１の出力データとなる。なお、図示されないが、出力端子（Ｏｕｔ）６７の先は、書込み電流ＩＷの場合と読み出し電流ＩＲの場合とで異なる。
　５．不揮発ロジック回路を用いた論理ゲート
　続いて、不揮発ロジック回路を用いた論理ゲートについて説明する。
　図１２は、本発明の第１の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート８０は、制御回路８１、不揮発ロジック回路１、ＭＴＪ参照素子８３、及び比較器８２を備える。
　制御回路８１は、論理入力、論理制御値を電流に変換するためのスイッチを含む。制御回路８１は、制御データの供給に応答して、その制御データに対応する大きさ及び向きを有する書込み電流を生成して、不揮発ロジック回路１のコントロール部５（Ｃｏｎｔｒｏｌ）と出力端子（Ｏｕｔ）と間に供給する。また、第１入力データの供給に応答して、その第１入力データに対応する大きさ及び向きを有する書込み電流を生成して、不揮発ロジック回路１の入力部３（ＩＮ１）と共通端子（Ｃｏｍ）との間に供給する。同様に、第２入力データの供給に応答して、その第２入力データに対応する大きさ及び向きを有する書込み電流を生成して、不揮発ロジック回路１の入力部４（ＩＮ２）と共通端子（Ｃｏｍ）との間に供給する。更に、共通端子（Ｃｏｍ）と出力端子（Ｏｕｔ）と間に出力用の読み出し電流を流す。
　不揮発ロジック回路１は、図１～図１１を参照して説明した通りである。すなわち、制御回路８０による入力データに対応した書き込み電流の入力に基づいて、読み出し電流の供給により、出力データとしての出力電流（又は出力電圧）を出力する。ＭＴＪ参照素子８３は、例えば、ＭＴＪを有するＴＭＲ素子である。ＭＴＪ参照素子８３は、図８に示すＭＴＪ参照抵抗Ｒｒｅｆを有し、制御回路８０の制御によりＭＴＪ参照抵抗Ｒｒｅｆに対応した参照電流（又は参照電圧）を出力する。比較器８２は、不揮発ロジック回路１の出力データを示す出力電流（又は出力電圧）と参照電流（又は参照電圧）とを比較して、最終的な出力データを出力する。
　具体的には、制御回路８１は、制御データの入力に応答して、不揮発ロジック回路１の制御端子（Ｃｏｎｔｒｏｌ）と出力端子（Ｏｕｔ）との間に書き込み電流を流す。その書き込み電流の向きは、コントロール部５（バイアス層５３）の磁化状態（磁化の向き）が、その制御データに対応する磁化状態（磁化の向き）になるような向きとする。同様に、制御回路８１は、第１入力データの入力に応答して、不揮発ロジック回路１の第１入力端子（ＩＮ１）と共通端子（Ｃｏｍ）との間に書き込み電流を流す。その書き込み電流の向きは、入力部３（記憶層Ａ３３）の磁化状態（磁化の向き）が、その第１入力データに対応する磁化状態（磁化の向き）になるような向きとする。また、制御回路８１は、第２入力データの入力に応答して、不揮発ロジック回路１の第２入力端子（ＩＮ２）と共通端子（Ｃｏｍ）との間に書き込み電流を流す。その書き込み電流の向きは、入力部４（記憶層Ｂ４３）の磁化状態（磁化の向き）が、その第２入力データに対応する磁化状態（磁化の向き）になるような向きとする。
　６．不揮発ロジック回路の動作方法
　次に、本発明の第１の実施の形態に係る不揮発ロジック回路の動作方法について説明する。
　制御回路８１は、不揮発ロジック回路１の動作前に、コントロール部５に制御データを書き込む（ステップＳ１）。すなわち、制御端子（Ｃｏｎｔｒｏｌ）６５と出力端子（Ｏｕｔ）６７との間に書き込み電流Ｉｗを印加する。書き込み電流Ｉｗは、書き込みたい制御データ（バイアス層５３に磁化の向き）に対応した向きに流す。この動作により、不揮発ロジック回路１を所望の論理回路（例示：ＮＡＮＤ回路、ＮＯＲ回路）として設定することができる。
　次に、制御回路８１は、所望の論理回路に設定された不揮発ロジック回路１の動作時に、入力部３に第１入力データを書き込む（ステップＳ２）。すなわち、第１入力端子（ＩＮ１）６３と共通端子（Ｃｏｍ）６６との間に書き込み電流Ｉｗ１を印加する。書き込み電流Ｉｗ１は、書き込みたい第１入力データ（記憶層Ａ３３に磁化の向き）に対応した向きに流す。
　続いて、制御回路８１は、入力部４に第２入力データを書き込む（ステップＳ３）。すなわち、第２入力端子（ＩＮ２）６４と共通端子（Ｃｏｍ）６６との間に書き込み電流Ｉｗ２を印加する。書き込み電流Ｉｗ２は、書き込みたい第２入力データ（記憶層Ｂ４３に磁化の向き）に対応した向きに流す。
　その後、制御回路８１は、出力部２に読み出し電流ＩＲを流すと共に、ＭＴＪ参照素子８３にも読み出し電流を流す（ステップＳ４）。すなわち、出力部２については、共通端子（Ｃｏｍ）６６と出力端子（Ｏｕｔ）６７との間に読み出し電流ＩＲを流す。一方、ＭＴＪ参照素子８３については、そのＭＴＪを貫通するように読み出し電流を流す。それらより、比較器８２は、不揮発ロジック回路１からの出力電流（又は出力電圧）とＭＴＪ参照素子８３からの出力電流（又は出力電圧）とを比較し、比較結果を最終的な出力データとして出力する（ステップＳ５）。
　以上のようにして、不揮発ロジック回路１を所望の論理回路に設定すると共に、その不揮発ロジック回路１への入力データの入力、及びその不揮発ロジック回路１からの出力データの出力を実行することが可能となる。
　本実施の形態の不揮発ロジック回路１は、コントロール部５に入力する制御データを変更することで、その論理を再構成することができる。すなわち、本実施の形態の不揮発ロジック回路１は、読書き分離型のスピン注入素子（コントロール部５、記憶部３、４）及びＭＴＪ（出力部２）を用いて、再構成可能な論理回路を実現することができる。
　本実施の形態の不揮発ロジック回路は、構成情報（制御データ）をコントロール部５に格納している。このコントロール部５は、ＧＭＲ素子又はＴＭＲ素子を用いた不揮発メモリとみることができる。この不揮発メモリを用いることで、電源オフ時に構成情報を保持しておくＳＲＡＭを有する必要がない。したがって、ＦＰＧＡで問題となる併設する不揮発メモリによる面積増大を解決することができる。
　また、本実施の形態の不揮発ロジック回路は、コントロール部５、記憶部３、４、出力部２がＧＭＲ素子又はＴＭＲ素子のような磁気抵抗素子を用いている。しかし、コントロール部５、記憶部３、４、及び出力部２は全体として論理素子と不揮発メモリとを兼ね備えた素子として機能している。そのため、磁気抵抗素子を用いていても、全体として素子のサイズを小さく抑えることができる。また、磁気抵抗素子は室温動作が可能であることから、本実施の形態の不揮発ロジック回路は室温で動作可能である。
　以上のように、本発明では、素子の面積増大を抑えつつ、再構成可能な不揮発ロジック回路素子を提供することができる。
　コントロール部５は、面内磁気異方性ではなく、入力部３、４と同様に垂直磁気異方性を有していても良い。図１３は、本発明の第１の実施の形態に係る不揮発ロジック回路の他の構成例を示す断面図である。この不揮発ロジック回路１は、コントロール部５のバイアス層５３及びピン層５１が垂直磁気異方性を有する強磁性層で形成されている点で図２Ａの不揮発ロジック回路と異なる。この場合、このバイアス層５３、中間層５２、及びピン層５１の構成は、入力部３、４の記憶層Ａ３３や記憶層Ｂ４３、中間層３２、４２、及びピン層３１、４１と同様の構成を有している。
　また、コントロール部５と出力部２とのｘｙ面内の相対的な位置関係は、互いに＋ｘ方向又は－ｘ方向にずれている点で、図２Ａの不揮発ロジック回路と異なる。すなわち、コントロール部５（バイアス層５３）の重心Ｇ５は、図２Ｃに示される入力部３、４の重心Ｇ３、Ｇ４と同様に、出力部２（センス層２３）の重心Ｇ２に対して、ｘｙ平面においてずれている。つまり、ｘｙ平面において、コントロール部５の重心Ｇ５は出力部２の重心Ｇ２から＋ｘ方向又は－ｘ方向にずれている。そして、コントロール部５と出力部２とは、ｘ方向において少なくとも一部がオーバーラップしていることが好ましい。すなわち、そのオーバーラップａ３は、コントロール部５のｘ方向の幅ｂ３とすれば、０＜ａ３≦ｂ３／２のような条件であることが好ましい。
　その他は、図２Ａに示す不揮発ロジック回路と同じであるので、その説明を省略する。この場合にも、図２Ａに示す不揮発ロジック回路と同様の効果を得ることが出来る。
　また、図２Ａの構成、及び図１３の構成において、コントロール部５の制御データを第３入力データとすれば、これらの不揮発ロジック回路１は、３値入力の論理回路として用いることが出来る。
　（第２の実施の形態）
　本発明の第２の実施の形態に係る不揮発ロジック回路について説明する。図１４は、本発明の第２の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路１は、入力部３、４と、出力部２と、コントロール部５とを具備している。この不揮発ロジック回路１は、メタル層６が入力部４と接続していない点で第１の実施の形態の不揮発ロジック回路１と異なる。それに伴い、入力部４用に、他のメタル層８及び共通端子（Ｃｏｍ２）６８が更に設けられている。
　第１の実施の形態の不揮発ロジック回路１は、その動作において、入力部３に第１入力データを書き込む動作（ステップＳ２）と、入力部４に第２入力データを書き込む動作（ステップＳ３）とを同時に行うことが出来ない。これは、メタル層６が入力部３、４のいずれにも接続しているためである。しかし、本実施の形態の不揮発ロジック回路１は、メタル層６（及び共通端子（Ｃｏｍ１）６６）が入力部３の専用であり、メタル層８が共通端子（Ｃｏｍ２）６８が入力部４の専用である。そのため、入力部３に第１入力データを書き込む動作と、入力部４に第２入力データを書き込む動作とを同時に行うことが出来るので、その動作を高速にすることが出来る。
　その他は、第１の実施の形態の不揮発ロジック回路と同じであるので、その説明を省略する。この場合にも、第１の実施の形態の不揮発ロジック回路と同様の効果を得ることが出来る。
　（第３の実施の形態）
　本発明の第３の実施の形態に係る不揮発ロジック回路について説明する。図１５は、本発明の第３の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路１は、入力部３、４と、出力部２と、コントロール部５とを具備している。この不揮発ロジック回路１は、入力部３、４がｙ方向に延伸する磁壁移動型の磁気記録層で構成されている点で第１の実施の形態の不揮発ロジック回路１と異なる。
　以下、入力部３、４について説明する。ただし、入力部３、４の構成は同じであるので、以下特に入力部３について説明する。図１６は、本発明の第３の実施の形態に係る入力部３の構成及び動作を示す断面図である。入力部３は、垂直磁気異方性を有する強磁性層である。入力部３は、第１磁化固定領域３４ａ、第２磁化固定領域３４ｂ、及び磁化反転領域３５を有している。磁化反転領域３５は、第１磁化固定領域３４ａと第２磁化固定領域３４ｂとの間に挟まれている。第１磁化固定領域３４ａの磁化方向は、例えばハード層３８ａにより実質的に－ｚ方向に固定されている。第２磁化固定領域３４ｂの磁化方向は、例えばハード層３８ｂにより実質的に＋ｚ方向に固定されている。なお、図１６はハード層３８ａ、３８ｂがそれぞれ第１磁化固定領域３４ａ、第２磁化固定領域３４ｂに接する態様であるが、ハード層３８ａ、３８ｂは、それぞれ第１磁化固定領域３４ａ、第２磁化固定領域３４ｂの磁化方向を固定できればよいため、それぞれ第１磁化固定領域３４ａ、第２磁化固定領域３４ｂと接さずに近傍に配置される態様であってもよい。磁化反転領域３５の磁化方向は固定されておらず、－ｚ方向と＋ｚ方向との間で反転可能である。
　磁化反転領域３５の磁化方向が＋ｚ方向の場合、第１磁化固定領域３４ａと磁化反転領域３５との間の境界近傍に、磁壁ＤＷが形成される。この入力部３の磁化状態は、以下、「第１磁化状態ＭＳ１」と参照される。一方、磁化反転領域３５の磁化方向が－ｚ方向の場合、第２磁化固定領域３４ｂと磁化反転領域３５との間の境界近傍に、磁壁ＤＷが形成される。この入力部３の磁化状態は、以下、「第２磁化状態ＭＳ２」と参照される。これら入力部３の磁化状態、すなわち、磁化反転領域３５の磁化方向は、書き込み電流をｙ方向に流すことにより変化させることができる。書き込み電流は、第１磁化固定領域３４ａに接続された第１入力端子（ＩＮ１ａ）６３ａと、第２磁化固定領域３４ｂに接続された第１入力端子（ＩＮ１ｂ）６３ｂとの間に流す。
　具体的には、例えば、磁化状態を第１磁化状態ＭＳ１から第２磁化状態ＭＳ２に変化させるために、第１書き込み電流ＩＷ１が、第１入力端子（ＩＮ１ｂ）６３ｂから第１入力端子（ＩＮ１ａ）６３ａに流される。この場合、－ｚ方向のスピン偏極電子が、第１磁化固定領域３４ａから磁化反転領域３５に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域３４ａ側から第２磁化固定領域３４ｂ側に移動する。その結果、磁化反転領域３５の磁化方向が－ｚ方向に反転し、第２磁化状態ＭＳ２が得られる。一方、磁化状態を第２磁化状態ＭＳ２から第１磁化状態ＭＳ１に変化させるために、第２書き込み電流ＩＷ２が、第１入力端子（ＩＮ１ａ）６３ａから第１入力端子（ＩＮ１ｂ）６３ｂに流される。この場合、＋ｚ方向のスピン偏極電子が、第２磁化固定領域３４ｂから磁化反転領域３５に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第２磁化固定領域３４ｂ側から第１磁化固定領域３４ａ側に移動する。その結果、磁化反転領域３５の磁化方向が＋ｚ方向に反転し、第１磁化状態ＭＳ１が得られる。
　このように、第１磁化固定領域３４ａと第２磁化固定領域３４ｂとの間を流れる書き込み電流により、磁壁ＤＷが移動する。これにより、磁化反転領域３５の磁化方向が反転し、入力部３の磁化状態が変化する。すなわち、入力部３に入力データが入力される。第１磁化状態ＭＳ１と第２磁化状態ＭＳ２のいずれが得られるかは、その書き込み電流の方向に依存する。言い換えれば、書き込み電流の方向を制御することにより、入力部３に入力する入力データを設定することができる。
　なお、入力部４における第１磁化固定領域４４ａ、第２磁化固定領域４４ｂ、磁化反転領域４５、第２入力端子（ＩＮ２ａ）６４ａ、第２入力端子（ＩＮ２ｂ）６４ｂ、ハード層４８ａ、４８ｂは、入力部３における第１磁化固定領域３４ａ、第２磁化固定領域３４ｂ、磁化反転領域３５、第１入力端子（ＩＮ１ａ）６３ａ、第１入力端子（ＩＮ１ｂ）６３ｂ、ハード層３８ａ、３８ｂに対応する。
　入力部３、４を構成する垂直磁気異方性を有する強磁性層は、第１の実施の形態における記憶層Ａ３３、記憶層Ｂ４３と同じ材料を用いることが出来る。また、ハード層３８ａ、３８ｂ、４８ａ、４８ｂは、ＰｔＭｎ、ＮｉＭｎ、ＦｅＭｎのような反強磁性材料を用いることができる。
　入力部３、４と出力部２との位置関係は、本実施の形態における磁化反転領域３５、４５を第１の実施の形態における記憶層Ａ３３、記憶層Ｂ４３とみなした場合における図２Ｃに示すとおりである。
　図１７は、本発明の第３の実施の形態に係る不揮発ロジック回路の状態の一例を示す斜視図である。ただし、本図において、分かり易さのために、コントロール層５、メタル層６、７、制御端子６５、共通端子６６、出力端子６７の記載は省略している。この図は、図２Ｃに示す状態α３、又は図３Ｃに示す状態β３を示している。このとき、入力部３は第２磁化状態ＭＳ２であり、入力部４は第１磁化状態ＭＳ１である。磁化反転領域３５からの漏洩磁界Ｈｓｔ１、及び磁化反転領域４５からの漏洩磁界Ｈｓｔ２は、出力部２のセンス層２３の磁化状態に影響を与えている。この磁化反転領域３５、４５の機能は、第１の実施の形態の入力部３、４における記憶層Ａ３３、４３と同様である。
　その他の本実施の形態の不揮発性ロジック１の機能及び動作は、その入力部３、４の磁化反転領域３５、４５を、第１の実施の形態の入力部３、４における記憶層Ａ３３、４３とみなした場合と同様であるので、その説明を省略する。
　なお、メタル層６は、入力部３、４と電気的に接続されていなくても良い。また、メタル層６が入力部３、４の少なくとも一方に接続されている場合、共通端子（Ｃｏｍ）６６を設けず、それら入力部の入力端子で代用することも可能である。
　この場合も、第１の実施の形態と同様の効果を得ることが出来る。
　また、この場合も、第２の実施の形態と同様に、入力部３、４に電流を供給する端子が互いに独立している。すなわち、入力部３に第１入力データを書き込む動作と、入力部４に第２入力データを書き込む動作とを同時に行うことが出来る。それにより、その動作を高速にすることが出来る。
　（第４の実施の形態）
　本発明の第４の実施の形態に係る不揮発ロジック回路について説明する。図１８は、本発明の第４の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路１は、入力部３、４と、出力部２と、他の入力部５、９とを具備している。この不揮発ロジック回路１は、出力部２の上部に入力部５、９を有している点で、出力部２の上部にコントロール部５を有している第１の実施の形態と異なる。すなわち、本実施の形態の不揮発ロジック回路１は４入力である点で、第１の実施の形態の２入力の不揮発ロジック回路１と異なる。
　入力部５、９の構成は、上下反転した入力部３、４の構成と同様である。すなわち、入力部５は、記憶層Ｃ５８、中間層５７、ピン層５６を下側（－ｚ方向の側）からこの順で含んでいる。また、入力部９は、記憶層Ｄ９３、中間層９２、ピン層９１を下側からこの順で含んでいる。ただし、入力部３、４は出力部２の下側（－ｚ方向の側）においてｘ方向に並んでいるが、入力部５、９は出力部２の上側（＋ｚ方向の側）においてｙ方向に並んでいる。
　図１９は、本発明の第４の実施の形態に係る不揮発ロジック回路の磁化状態を模式的に示す模式図である。出力部２（センス層２３）の磁化状態（磁化の向き）は、出力部３、４、５、９の記憶層Ａ３３、記憶層Ｂ４３、記憶層Ｃ５８、記憶層Ｄ９３からの漏洩磁界の組み合わせにより決まる。そして、出力は、出力部２のリファレンス層２１の磁化の向きとセンス層２３の磁化の向きとの相対角度により定まるＭＴＪ抵抗の値により決まる。ここで、図１８に示すように、記憶層Ｃ５８と記憶層Ｄ９３とがセンス層２３に及ぼす漏洩磁界の向きはｙ方向であり、記憶層Ａ３３及び記憶層Ｂ４３とがセンス層２３に及ぼす漏洩磁界の向きはｘ方向である。このように、両漏洩磁界の向きが相対的に角度を有することで、センス層２３の磁化をリファレンス層２１に対してより効率的に回転させることができる。
　本実施の形態においても、第１の実施の形態と同様の効果を得ることが出来る。それに加えて、本実施の形態では、４入力素子を実現することが出来る。
　なお、上記各実施の形態において、入力部３、４は垂直磁気異方性を有しているが、本発明はこの例に限定されることは無い。すなわち、センス層２３を＋ｘ方向又は－ｘ方向に貫く漏洩磁界成分を発生可能であれば、面内磁気異方性を有していてもよい。
　（第５の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第５の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図２０Ａは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図２０Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路３０１は、入力部３０３、３０４と、出力部３０２ａ、３０２ｂと、コントロール部３０５と、導体層３０６と、プラグ３０８とを具備している。
　入力部３０３は、スピン偏極電流書き込み型のＧＭＲ素子又はＴＭＲ素子である。入力部３０３は、＋ｚ方向に積層されたピン層３３１、中間層３３２、及び記憶層Ａ３３３を備えている。ピン層３３１は、中間層３３２の一方の面に隣接して設けられ、記憶層Ａ３３３は、中間層３３２の他方の面に隣接して設けられている。中間層３３２は、ピン層３３１と記憶層Ａ３３３との間に設けられた非磁性膜である。
　ピン層３３１は、垂直磁気異方性を有し、磁化の向きが固定された強磁性層である。ピン層３３１の磁化の向きは、この図の例では－ｚ方向に固定されている。ピン層３３１は、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されていてもよい（図示されず）。強磁性層に反強磁性層を隣接させて、磁化を強固に固定してもよい（図示されず）。
　記憶層Ａ３３３は、磁化の向きが変化可能な強磁性層である。記憶層Ａ３３３は、垂直磁気異方性を有することが好ましい。記憶層Ａ３３３が垂直磁気異方性を有する強磁性層である場合、層厚が薄いほど、熱安定性を保ちつつ、書き込み電流を低減することが可能となるため、より素子の小型化が可能となる。記憶層Ａ３３３の磁化の向きは、この図の例では＋ｚ方向及び－ｚ方向のいずれかの向きに反転可能である。記憶層Ａ３３３には入力データが入力される。具体的には、入力データに対応した書き込み電流が供給される。記憶層Ａ３３３の磁化の向きは、その書込み電流が入力部３０３をｚ方向に貫通したとき、ピン層３３１のスピン電子との相互作用により反転される。それにより、この記憶層Ａ３３３の磁化の向きに対応して入力データが記憶される。記憶層Ａ３３３は、ＧＭＲ素子やＴＭＲ素子におけるフリー層ということができる。記憶層Ａ３３３は、後述されるように出力部３０２ａのセンサ層３２３ａと磁気的に結合している。そのため、記憶層Ａ３３３の磁化の向きは、出力部３０２ａのセンサ層３２３ａの磁化状態に影響を与える。
　入力部３０４は、スピン偏極電流書き込み型のＧＭＲ素子又はＴＭＲ素子である。入力部３０４は、＋ｚ方向に積層されたピン層３４１、中間層３４２、及び記憶層Ｂ３４３を備えている。これらは、それぞれ入力部３０３のピン層３３１、中間層３３２、及び記憶層Ａ３３３と同じなので、その説明を省略する。ただし、記憶層Ｂ３４３は、後述されるように出力部３０２ｂのセンサ層３２３ｂと磁気的に結合している。そのため、記憶層Ａ３４３の磁化の向きは、出力部３０２ｂのセンサ層３２３ｂの磁化状態に影響を与える。入力部３０４は、入力部３０３とｘ方向に平行に並んで設けられている。
　コントロール部３０５は、スピン偏極電流書き込み型のＧＭＲ素子又はＴＭＲ素子である。コントロール部３０５は、＋ｚ方向に積層されたピン層３５１、中間層３５２、及びバイアス層３５３を備えている。これらは、それぞれ入力部３０３のピン層３３１、中間層３３２、及び記憶層Ａ３３３と同じなので、その説明を省略する。ただし、バイアス層３５３は、後述されるように出力部３０２ａのセンサ層３２３ａ及び出力部３０２ｂのセンサ層３２３ｂと磁気的に結合している。そのため、バイアス層３５３の磁化の向きは、出力部３０２ａのセンサ層３２３ａ及び出力部３０２ｂのセンサ層３２３ｂの磁化状態に影響を与える。コントロール部３０５は、入力部３０３と入力部３０４との間に、入力部３０３及び入力部３０４とｘ方向に平行に直線状に並んで設けられている。
　コントロール部３０５において、室温で動作可能であり、論理素子とメモリを兼ね備えた不揮発ロジック回路を実現する、という意味では、バイアス層３５３は磁化が固定された強磁性層であってもよい。しかしながら、この場合は後述する論理種（例示：ＮＯＲ、ＡＮＤ）の変更が不可能であるため、再構成可能な不揮発ロジック回路とするためには、磁化の向きが変更可能な強磁性層とする。
　出力部３０２ａは、ＴＭＲ素子である。出力部３０２ａは、＋ｚ方向に積層されたセンス層３２３ａ、バリア層３２２ａ、及びリファレンス層３２１ａを備えている。リファレンス層３２１ａは、バリア層３２２ａの一方の面に隣接して設けられ、センス層３２３ａは、バリア層３２２ａの他方の面に隣接して設けられている。出力部３０２ａのセンス層３２３ａ、バリア層３２２ａ、及びリファレンス層３２１ａは、磁気トンネル接合（ＭＴＪ）を形成している。バリア層３２２ａは、リファレンス層３２１ａ、とセンス層３２３ａとの間に設けられた絶縁膜である。
　リファレンス層３２１ａは、面内磁気異方性を有し、磁化の向きが固定された強磁性層である。リファレンス層３２１ａの磁化の向きは、この図の例では＋ｙ方向に固定されている。リファレンス層３２１ａは、磁化を強固に固定するために、積層フェリ結合を有する複数の強磁性層から構成されていてもよい（図示されず）。強磁性層に反強磁性層を隣接させて構成されていてもよい（図示されず）。
　センス層３２３ａは、面内磁気異方性を有し、磁化の向きが変化可能な強磁性層である。センス層３２３ａの磁化の向きは、この図の例では＋ｙ方向、＋ｘ方向及び－ｘ方向のいずれかの向きに回転可能である。センス層３２３ａは、後述されるように記憶層Ａ３３３及びバイアス層３５３と磁気的に結合している。そのため、センス層３２３ａの磁化の向きは、記憶層Ａ３３３及びバイアス層３５３の磁化状態（磁化の向き）により影響を受ける。
　ここで、センス層３２３ａ（出力部３０２ａ）は、ｙ方向が磁化容易軸方向に、ｘ方向が磁化困難軸方向にそれぞれなるように形成されることが好ましい。磁気異方性は、形状異方性や材料異方性やリファレンス層からの漏洩磁界等により付与することができる。そのため、センス層３２３ａの磁化は、記憶層Ａ３３３及びバイアス層３５３の磁化方向が同じ場合（例示：いずれも＋ｚ方向）、＋ｙ方向に向く。一方、記憶層Ａ３３３及びバイアス層３５３の磁化方向が異なる場合（例示：記憶層Ａ３３３が＋ｚ方向、バイアス層３５３が－ｚ方向）、＋ｘ方向に向く。すなわち、記憶層Ａ３３３及びバイアス層３５３による合成磁場により、その磁化の向きが変化し、記憶される。
　出力部３０２ｂは、ＴＭＲ素子である。出力部３０２ｂは、＋ｚ方向に積層されたセンス層３２３ｂ、バリア層３２２ｂ、及びリファレンス層３２１ｂを備えている。これらは、それぞれ出力部３０２ａのセンス層３２３ａ、バリア層３２２ａ、及びリファレンス層３２１ａと同じなので、その説明を省略する。ただし、センス層３２３ｂは、後述されるように記憶層Ｂ３４３及びバイアス層３５３と磁気的に結合している。そのため、センス層３２３ｂの磁化の向きは、記憶層Ｂ３４３及びバイアス層３５３の磁化状態（磁化の向き）により影響を受ける。センス層３２３ｂの磁化は、記憶層Ｂ３４３及びバイアス層３５３の磁化方向が同じ場合（例示：いずれも＋ｚ方向）、＋ｙ方向に向く。一方、記憶層Ｂ３４３及びバイアス層３５３の磁化方向が異なる場合（例示：記憶層Ｂ３４３が＋ｚ方向、バイアス層３５３が－ｚ方向）、－ｘ方向に向く。すなわち、記憶層Ｂ３４３及びバイアス層３５３による合成磁場により、その磁化の向きが変化し、記憶される。
　記憶層Ａ３３３、記憶層Ｂ３４３、バイアス層３５３のような垂直磁気異方性を有する膜は、第１の実施の形態に記載の記憶層Ａ３３に用いられるような膜を用いることができる。また、ピン層３３１、３４１、３５１の膜は、第１の実施の形態に記載のピン層３１に用いられるような膜を用いることができる。また、センス層３２３ａ、３２３ｂのような面内磁気異方性を有する膜は、第１の実施の形態に記載のセンス層２３に用いられるような膜を用いることができる。また、リファレンス層３２１ａ、３２１ｂの膜は、第１の実施の形態に記載のピン層２１に用いられるような膜を用いることができる。更に、中間層３３２、３４２、３５２の膜は、第１の実施の形態に記載の中間層３２、４２、５２に用いられるような膜を用いることができる。また、バリア層３２２ａ、３２２ｂの膜は、第１の実施の形態に記載のバリア層２２に用いられるような膜を用いることができる。
　入力部３０３の記憶層Ａ３３３、入力部３０４の記憶層Ｂ３４３、及びコントロール部３０５のバイアス層３５３は、その上側（＋ｚ方向側）において、ｘ方向に延伸する導体層３０６の下側に接続されている。出力部３０２ａ、３０２ｂのセンス層３２３ａ、３２３ｂは、その下側（－ｚ方向側）において、導体層３０６の上側に接続されている。導体層３０６は、その端部において、プラグ３０８に接続されている。入力部３０３のピン層３３１は、第１入力端子３６３に接続されている。入力部３０４のピン層３４１は、第２入力端子３６４に接続されている。コントロール部３０５のピン層３５１は、制御端子３６５に接続されている。なお、出力部３０２ａ、３０２ｂにおけるリファレンス層３２１ａ、３２１ｂには、それぞれ出力端子（図示されず）が接続されている。
　導体層３０６、プラグ３０８、第１入力端子３６３、第２入力端子３６４、制御端子３６５、出力端子（図示されず）は、Ｃｕ、Ａｌ、Ｗに例示される半導体素子の通常の配線や端子（ビア）などに用いられる材料を用いることができる。
　入力部３０３と入力部３０４とコントロール部３０５と出力部３０２ａ、３０２ｂのｘｙ平面で見た位置関係は、入力部３０３とコントロール部３０５との間に出力部３０２ａが配置され、コントロール部３０５と入力部３０４との間に出力部３０２ｂが配置され、それらがｘ方向に一直線上に並んでいることが好ましい。あるいは、以下のように設定することができる。
　ここで、出力部３０２ａ（センス層３２３ａ）の重心は、入力部３０３（記憶層Ａ３３３）の重心及びコントロール部３０５（バイアス層３５３）の重心に対して、そのｘｙ平面においてずれている。つまり、そのｘｙ平面において、出力部３０２ａ（センス層３２３ａ）と入力部３０３（記憶層Ａ３３３）及びコントロール部３０５（バイアス層５３５）とを出力部３０２ａの底面を含む平面（ｘｙ平面）に射影したとき、出力部３０２ａ（センス層３２３ａ）の射影の重心の位置は、入力部３０３（記憶層Ａ３３３）の射影の重心の位置から＋ｘ方向に、コントロール部３０５（バイアス層５３５）の射影の重心の位置から－ｘ方向に、それぞれずれている。なお、重心の定義は第１の実施の形態の通りである（以下同じ）。
　同様に、出力部３０２ｂ（センス層３２３ｂ）の重心は、入力部３０４（記憶層Ｂ３４３）の重心及びコントロール部３０５（バイアス層３５３）の重心に対して、そのｘｙ平面においてずれている。つまり、そのｘｙ平面において、出力部３０２ｂ（センス層３２３ｂ）と入力部３０４（記憶層Ｂ３４３）及びコントロール部３０５（バイアス層５３５）とを出力部３０２ｂの底面を含む平面（ｘｙ平面）に射影したとき、出力部３０２ｂ（センス層３２３ｂ）の射影の重心の位置は、入力部３０４（記憶層Ｂ３４３）の射影の重心の位置から－ｘ方向に、コントロール部３０５（バイアス層５３５）の射影の重心の位置から＋ｘ方向に、それぞれずれている。
　以上のような位置関係を有することにより、後述されるように、入力部３０３、３０４（記憶層Ａ３３３、記憶層Ｂ３４３）、及びコントロール部３０５（バイアス層３５３）からの漏洩磁界が、出力部３０２ａ（センス層３２３ａ）、３０２ｂ（センス層３２３ｂ）に影響を及ぼし、その磁化状態を変化させることが可能となる。なお、図の例では、入力部３０３、３０４、コントロール部３０５、及び出力部３０２ａ、３０２ｂのｘｙ断面形状が矩形である。しかし、本発明はこの例に限定されるものではなく、後述される磁化状態の変化が可能であれば、他の断面形状（例示：楕円）を有していてもよい。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第５の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図２１Ａ及び図２１Ｂは、本発明の第５の実施の形態に係る記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部３０３（記憶層Ａ）に書き込まれる入力データを示す。「Ｂ」は入力部３０４（記憶層Ｂ）に書き込まれる入力データを示す。「ａ」は記憶層Ａ３３３の磁化方向を示す。「ｂ」は記憶層Ｂ３４３の磁化方向を示す。「ｌ」はバイアス層３５３の磁化方向を示す。「ｐ」はセンス層３２３ａの磁化方向を示す。「ｑ」はセンス層３２３ｂの磁化方向を示す。「ｏｕｔ」は出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。
　また、この図において、入力部３０３のピン層３３１と記憶層Ａ３３３の磁化方向が平行な場合、すなわち記憶層Ａ３３３の磁化方向が－ｚ方向の場合、入力部３０３の入力データを「０」とする。一方、反平行な場合、すなわち記憶層Ａ３３３の磁化方向が＋ｚ方向の場合、入力部３０３の入力データを「１」とする。入力部３０４（入力データとピン層３４１／記憶層Ｂ３４３の磁化方向との関係）、コントロール部３０５（制御データとピン層３５１／バイアス層３５３の磁化方向との関係）についても、入力部３０３と同様である。
　図２１Ａについて説明する。図２１Ａは、コントロール部３０５のバイアス層３５３の磁化の向きが－ｚ方向（制御データ「０」）に予め設定されている場合を示している。
（１）ケースγ１
　入力部３０３の入力データ（「Ａ」）は「０」であり、記憶層Ａ３３３の磁化の向き（「ａ」）は、－ｚ方向である。入力部３０４の入力データ（「Ｂ」）は「０」であり、記憶層Ｂ３４３の磁化の向き（「ｂ」）は、－ｚ方向である。コントロール部３０５の制御データは「０」であり、バイアス層３５３の磁化の向き（「ｌ」）は－ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部３０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向き（「ｐ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。同様に、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による＋ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部３０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向き（「ｑ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は平行になり、出力部３０２ａのＭＴＪは低抵抗となる。同様に、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は平行になり、出力部３０２ｂのＭＴＪは低抵抗となる。この両出力部が低抵抗である場合の出力データ（「ｏｕｔ」）を「１」と設定する。
（２）ケースγ２
　入力部３０３の入力データは「０」であり、記憶層Ａ３３３の磁化の向きは、－ｚ方向である。入力部３０４の入力データは「１」であり、記憶層Ｂ３４３の磁化の向きは、＋ｚ方向である。コントロール部３０５の制御データは「０」であり、バイアス層３５３の磁化の向きは－ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による－ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。一方、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による－ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は平行になり、出力部３０２ａのＭＴＪは低抵抗となる。一方、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部３０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（３）ケースγ３
　入力部３０３の入力データは「１」であり、記憶層Ａ３３３の磁化の向きは、＋ｚ方向である。入力部３０４の入力データは「０」であり、記憶層Ｂ３４３の磁化の向きは、－ｚ方向である。コントロール部３０５の制御データは「０」であり、バイアス層３５３の磁化の向きは－ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による＋ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。一方、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による＋ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は互いに９０度ずれた状態になり、出力部３０２ａのＭＴＪは平行な場合と比較して高抵抗となる。一方、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は平行になり、出力部３０２ｂのＭＴＪは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（４）ケースγ４
　入力部３０３の入力データは「１」であり、記憶層Ａ３３３の磁化の向きは、＋ｚ方向である。入力部３０４の入力データは「１」であり、記憶層Ｂ３４３の磁化の向きは、－ｚ方向である。コントロール部３０５の制御データは「０」であり、バイアス層３５３の磁化の向きは－ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による＋ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。同様に、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による－ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は互いに９０度ずれた状態になり、出力部３０２ａのＭＴＪは平行な場合と比較して高抵抗となる。同様に、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部３０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
　以上のように、不揮発ロジック回路３０１は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「０」、「０」、「０」を出力する。すなわち、コントロール部３０５に制御データ「０」が設定されている場合、不揮発ロジック回路３０１は、ＮＯＲ回路として動作することができる。
　次に、図２１Ｂについて説明する。図２１Ｂは、コントロール部３０５のバイアス層３５３の磁化の向きが＋ｚ方向（制御データ「１」）に予め設定されている場合を示している。
（１）ケースδ１
　入力部３０３の入力データ（「Ａ」）は「０」であり、記憶層Ａ３３３の磁化の向き（「ａ」）は、－ｚ方向である。入力部３０４の入力データ（「Ｂ」）は「０」であり、記憶層Ｂ３４３の磁化の向き（「ｂ」）は、－ｚ方向である。コントロール部３０５の制御データは「１」であり、バイアス層３５３の磁化の向き（「ｌ」）は＋ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部３０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向き（「ｐ」）は、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。同様に、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による＋ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部３０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向き（「ｑ」）は、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は互いに９０度ずれた状態になり、出力部３０２ａのＭＴＪは平行な場合と比較して高抵抗となる。同様に、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部３０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データ（「ｏｕｔ」）を「０」と設定する。
（２）ケースδ２
　入力部３０３の入力データは「０」であり、記憶層Ａ３３３の磁化の向きは、－ｚ方向である。入力部３０４の入力データは「１」であり、記憶層Ｂ３４３の磁化の向きは、＋ｚ方向である。コントロール部３０５の制御データは「１」であり、バイアス層３５３の磁化の向きは＋ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による－ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。一方、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による－ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は互いに９０度ずれた状態になり、出力部３０２ａのＭＴＪは平行な場合と比較して高抵抗となる。一方、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は平行になり、出力部３０２ｂのＭＴＪは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（３）ケースδ３
　入力部３０３の入力データは「１」であり、記憶層Ａ３３３の磁化の向きは＋ｚ方向である。入力部３０４の入力データは「０」であり、記憶層Ｂ３４３の磁化の向きは、－ｚ方向である。コントロール部３０５の制御データは「１」であり、バイアス層３５３の磁化の向きは＋ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による＋ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。一方、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による＋ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は平行になり、出力部３０２ａのＭＴＪは低抵抗となる。一方、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部３０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（４）ケースδ４
　入力部３０３の入力データは「１」であり、記憶層Ａ３３３の磁化の向きは＋ｚ方向である。入力部３０４の入力データは「１」であり、記憶層Ｂ３４３の磁化の向きは、＋ｚ方向である。コントロール部３０５の制御データは「１」であり、バイアス層３５３の磁化の向きは＋ｚ方向である。このとき、出力部３０２ａのセンス層３２３ａには、入力部３０３による＋ｘ方向成分を有する磁界と、コントロール部３０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ａのセンス層３２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。同様に、このとき、出力部３０２ｂのセンス層３２３ｂには、入力部３０４による－ｘ方向成分を有する磁界と、コントロール部３０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部３０２ｂのセンス層３２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部３０２ａのリファレンス層３２１ａとセンス層３２３ａの磁化方向は平行になり、出力部３０２ａのＭＴＪは低抵抗となる。同様に、出力部３０２ｂのリファレンス層３２１ｂとセンス層３２３ｂの磁化方向は平行になり、出力部３０２ｂのＭＴＪは低抵抗となる。この両出力部が低抵抗である場合の出力データを「１」と設定する。
　以上のように、不揮発ロジック回路３０１は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「０」、「０」、「０」、「１」を出力する。すなわち、コントロール部３０５に制御データ「１」が設定されている場合、不揮発ロジック回路３０１は、ＡＮＤ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路３０１は、バイアス層３５３の磁化状態を制御することにより、ＮＯＲ回路又はＡＮＤ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路３０１でＮＯＲ回路及びＡＮＤ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第５の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路３０１に対するデータの入力は、コントロール部３０５、入力部３０３、３０４のＧＭＲ素子（又はＴＭＲ素子）に対してデータを書き込むことで行う。一方、不揮発ロジック回路３０１からのデータの出力は、出力部３０２ａ、３０２ｂのＴＭＲ素子のデータの読み出しにより行う。以下詳細に説明する。
　まず、コントロール部３０５、入力部３０３、３０４へのデータの書き込みについて図２０Ａ、図２０Ｂを参照して説明する。コントロール部３０５は、不揮発ロジック回路１の動作前に、事前に制御データが書き込まれる。その制御データが書き込まれることにより、不揮発ロジック回路３０１をＮＯＲ回路及びＡＮＤ回路のいずれか一方に設定することができる。一方、入力部３０３、３０４は、不揮発ロジック回路３０１の動作時に、それぞれ第１入力データ及び第２入力データを供給される。
　コントロール部３０５への制御データの書き込みは以下の方法で行う。既述のように、コントロール部３０５は、スピン偏極電流書き込み型のＧＭＲ素子である。コントロール部３０５に制御データを書き込む場合、制御端子３６５と例えばプラグ３０８との間に書き込み電流Ｉｗを印加する。書き込み電流Ｉｗは、書き込みたい制御データ（バイアス層３５３の磁化の向き）に対応した向きに流す。その場合、スピン電子は、書込み電流Ｉｗと逆向きに流れる。
　この図の例では、バイアス層３５３の磁化の向きを＋ｚ方向にしたい場合、制御端子３６５からプラグ３０８に流す。この場合、スピン電子はプラグ３０８側から制御端子３６５側に流れる。その結果、ピン層３５１とバイアス層３５３との間の相互作用によるスピントルク効果により、バイアス層３５３の磁化の向きは＋ｚ方向になる。一方、バイアス層３５３の磁化の向きを－ｚ方向にしたい場合、プラグ３０８から制御端子３６５に流す。この場合、スピン電子は制御端子３６５側からプラグ３０８側に流れる。その結果、ピン層３５１とバイアス層３５３との間の相互作用によるスピントルク効果により、バイアス層３５３の磁化の向きは－ｚ方向になる。
　一方、入力部３０３、３０４への入力データの書き込みは以下の方法で行う。入力部３０３、３０４は、スピン偏極電流書き込み型のＧＭＲ素子である。入力部３０３に第１入力データを書き込む場合、第１入力端子３６３と例えばプラグ３０８との間に書き込み電流Ｉｗ１を印加する。書き込み電流Ｉｗ１は、書き込みたい第１入力データ（記憶層Ａ３３３の磁化の向き）に対応した向きに流す。同様に、入力部３０４に第２入力データを書き込む場合、第２入力端子３６４と例えばプラグ３０８との間に書き込み電流Ｉｗ２を印加する。書き込み電流Ｉｗ２は、書き込みたい第２入力データ（記憶層Ｂ３４３の磁化の向き）に対応した向きに流す。これらの場合、スピン電子は、書込み電流Ｉｗ１、Ｉｗ２と逆向きに流れる。
　具体的には、コントロール部３０５の場合と同様である。すなわち、この図の例では、記憶層Ａ３３３の磁化の向きを＋ｚ方向にしたい場合、第１入力端子３６３からプラグ３０８に流す。一方、記憶層Ａ３３３の磁化の向きを－ｚ方向にしたい場合、プラグ３０８から第１入力端子３６３に流す。同様に、記憶層Ｂ３４３の磁化の向きを＋ｚ方向にしたい場合、第２入力端子３６４からプラグ３０８に流す。一方、記憶層Ｂ３４３の磁化の向きを－ｚ方向にしたい場合、プラグ３０８から第２入力端子３６４に流す。
　以上のようにして、不揮発ロジック回路３０１に対するデータの入力が行われる。このデータ入力により、コントロール部３０５、入力部３０３、３０４はそれらのデータを反映した所望の磁化状態となる。その結果、図２１Ａ～図２１Ｂに示すように、コントロール部３０５、入力部３０３、３０４からの漏洩磁界（合成磁界）により、出力部３０２ａ、３０２ｂに出力データが書き込まれる。なお、書き込み電流ＩＷ、ＩＷ１、ＩＷ２の経路は、上記例に限定されるものではなく、コントロール部３０５、入力部３０３、３０４のバイアス層３５３、記憶層Ａ３３３、記憶層Ｂ３４３の磁化方向を変更可能であればよい。
　次に、出力部３０２ａ、３０２ｂからのデータの読み出しについて図２０Ａ、図２０Ｂを参照して説明する。出力部３０２ａ、３０２ｂは、ＴＭＲ素子である。出力部３０２ａは入力部３０３及びコントロール部３０５からの漏洩磁界（合成磁界）により、出力部３０２ｂは入力部３０４及びコントロール部３０５からの漏洩磁界（合成磁界）により、それぞれその漏洩磁界に対応した磁化状態に変化している。すなわち、出力部３０２ａのセンス層３２３ａの磁化は制御データ及び第１入力データの組み合わせに対応した向き、出力部３０２ｂのセンス層３２３ｂの磁化は制御データ及び第２入力データの組み合わせに対応した向きに、それぞれ変化している。その結果、出力部３０２ａ、３０２ｂのそれぞれのＭＴＪの抵抗は、制御データ、第１入力データ及び第２入力データの組み合わせに対応した値になっている。この状態において、例えば、一方の出力端子（図示されず）と出力部３０２ａと導体層３０８と出力部３０２ｂと他の出力端子（図示されず）を通る経路で読み出し電流ＩＲを印加することにより、それらのＭＴＪの抵抗値を読み出すことができる。読出し電流ＩＲの向きは特に問わない。そのそれらＭＴＪの抵抗（出力部３０２ａと出力部３０２ｂの合計）に基づいて、本不揮発ロジック回路３０１の出力データが判定される。なお、読み出し電流ＩＲの経路は、上記例に限定されるものではなく、各出力部のＭＴＪの抵抗値が個別に又はまとめて計測できればよい。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第５の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について説明する。図２２は、本発明の第５の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート３８０は、制御回路３８１、不揮発ロジック回路３０１、ＭＴＪ参照素子３８３、及び比較器３８２を備える。
　制御回路３８１は、論理入力、論理制御値を電流に変換するためのスイッチを含む。制御回路３８１は、不揮発ロジック回路３０１の事前の設定動作として、制御データの供給に応答して、その制御データに対応する大きさ及び向きを有する書込み電流ＩＷを生成する。そして、端子Ｃｏｎｔｒｏｌ及び端子３９２を介して、不揮発ロジック回路３０１の制御端子３６５とコントロール部３０５と導体層３０６とプラグ３０８の経路に供給する。これにより、コントロール部３０５（バイアス層３５３）へ制御データを設定できる。その結果、不揮発ロジック回路３０１を所望の論理演算回路（例示：ＮＯＲ回路）に設定できる。
　また、制御回路３８１は、不揮発ロジック回路３０１の動作として、まず、第１入力データの供給に応答して、その第１入力データに対応する大きさ及び向きを有する書込み電流ＩＷ１を生成する。そして、端子ＩＮ１及び端子３９２を介して、不揮発ロジック回路３０１の第１入力端子３６３と入力部３０３と導体層３０８とプラグ３０８の経路に供給する。次に、第２入力データの供給に応答して、その第２入力データに対応する大きさ及び向きを有する書込み電流ＩＷ２を生成する。そして、端子ＩＮ２及び端子３９２を介して、不揮発ロジック回路３０１の第２入力端子３６４と入力部３０４と導体層３０６とプラグ３０８の経路に供給する。これらにより、入力部３０３、３０４へ入力データ（第１入力データ、第２入力データ）を入力できる。その後、制御回路３８１は、読み出し電流ＩＲを生成する。そして、端子３９１及び端子３９２を介して、出力端子（図示されず）と出力部３０２ａと導体層３０６と出力部３０２ｂと他の出力端子（図示されず）の経路に流す。そのとき、出力部３０２ａ及び出力部３０２ｂのＭＴＪの抵抗値に対応する電圧（出力電圧）が端子Ｏｕｔから比較器３８２へ出力される。比較器３８２は、不揮発ロジック回路３０１からの出力電圧と、ＭＴＪ参照素子３８３からの参照電圧とを比較して、最終的な出力データを出力する。これにより、不揮発ロジック回路３０１は、入力データに対して所望の論理演算結果を示す出力データを出力することができる。
　以上の構成及び動作により、不揮発ロジック回路３０１を所望の論理回路に設定すると共に、その不揮発ロジック回路３０１への入力データの入力、及びその不揮発ロジック回路３０１からの出力データの出力を実行することが可能となる。
　本実施の形態の不揮発ロジック回路３０１は、コントロール部３０５に入力する制御データ（構成情報）を変更することで、その論理を再構成することができる。すなわち、本実施の形態の不揮発ロジック回路３０１は、ＧＭＲ（又はＴＭＲ）スピン注入素子（コントロール部３０５、記憶部３０３、３０４）及びＭＴＪ（出力部３０２ａ、３０２ｂ）を用いて、再構成可能な論理回路を実現することができる。
　本実施の形態の不揮発ロジック回路は、構成情報（制御データ）をコントロール部３０５に格納している。このコントロール部３０５は、ＧＭＲ素子又はＴＭＲ素子を用いた不揮発メモリとみることができる。この不揮発メモリを用いることで、電源オフ時に構成情報を保持しておくＳＲＡＭを有する必要がない。したがって、ＦＰＧＡで問題となる併設する不揮発メモリによる面積増大を解決することができる。
　また、本実施の形態の不揮発ロジック回路は、コントロール部３０５、記憶部３０３、３０４、出力部３０２ａ、３０２ｂがＧＭＲ素子又はＴＭＲ素子のような磁気抵抗素子を用いている。しかし、それらは全体として論理素子と不揮発メモリとを兼ね備えた素子として機能している。そのため、磁気抵抗素子を用いていても、全体として素子のサイズを小さく抑えることができる。また、磁気抵抗素子は室温動作が可能であることから、本実施の形態の不揮発ロジック回路は室温で動作可能である。
　以上のように、本発明では、素子の面積増大を抑えつつ、再構成可能な不揮発ロジック回路素子を提供することができる。
　本実施の形態において、参照電圧のレベルの設定を変更することで、不揮発ロジック回路３０１のロジックを変更することができる。例えば、図２１Ａにおいて、ケースγ４の出力を「０」とし、他のケースγ１～γ３の出力を「１」と設定すれば、元々ＮＯＲ論理だったものをＮＡＮＤ論理とすることができる。この場合、出力部３０２ａ、３０２ｂのＭＴＪの抵抗値が最大の場合を「１」と設定し、それ以外を「０」と設定する。同様に、図２１Ｂにおいて、ケースδ１の出力を「０」とし、他のケースδ２～δ４の出力を「１」と設定すれば、元々ＡＮＤ論理だったものをＯＲ論理とすることができる。この場合、出力部３０２ａ、３０２ｂのＭＴＪの抵抗値が最大の場合を「１」と設定し、それ以外を「０」と設定する。
　本実施の形態において、コントロール部３０５は、入力部３０３と入力部３０４との間に設けられている。しかし、本実施の形態において、これら入力部３０３、３０４、コントロール部３０５の配列順序は自由である。それは、図２１Ａや図２１Ｂに示されるように、ケースγ１やケースδ４のような出力部３０２ａ、３０２ｂの磁化方向がいずれも＋ｙ方向の場合に出力データを「１」とし、他のケースの場合に出力データを「０」としているためである。その結果、結局、入力部３０３、３０４、コントロール部３０５の相対的な位置関係は関係なくなる。
　また、本実施の形態において、出力部３０２ａ、３０２ｂと入力部３０３、３０４、コントロール部３０５との関係は、図２０Ａ及び図２０Ｂの場合に限定されるものではない。図２３Ａ～図２３Ｄは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。
　例えば、図２３Ａに示すように、出力部３０２ａ、３０２ｂのセンス層３２３ａ、３２３ｂは、入力部３０３、３０４、コントロール部３０５に対して重なる（オーバーラップする）配置となってもよい。入力部３０３の記憶層Ａ３３３や入力部３０４の記憶層Ｂ３４３やコントロール部３０５のバイアス層３５３は、それらのエッジにおいて漏洩磁界が最大となる。そのため、重なる（オーバーラップする）配置とすることで、センス層３２３ａ、３２３ｂの感度をより高めることができる。この場合、各センス層のｘ方向の長さは、各入力部とコントロール部との間隔よりも大きくなっている。このとき、重なる（オーバーラップする）配置となる部分は、図２３Ｂに示すようにセンス層３２３ａ、３２３ｂだけであってもよいし、図２３Ｃに示すように出力部３０２ａ、３０２ｂ全体であってもよい。
　また、図２３Ｄに示すように、出力部３０２ａ、３０２ｂのセンス層３２３ａ、３２３ｂは、入力部３０３、３０４、コントロール部３０５に対して＋ｙ方向にずれる配置となってもよい。各出力部を＋ｙ方向にずらすと、左右にある入力部及びコントロール部の磁化が互いに平行になった場合に、センス層の磁化を＋ｙ方向に向かせ易くなるというメリットがある。この場合にも、図２３Ｂや図２３Ｃのように重なる配置となっていてもよい。
　また、本実施の形態において、出力部３０２ａ、３０２ｂのセンス層３２２ａ、３２２ｂの形状は、図２０Ａ及び図２０Ｂの場合に限定されるものではない。図２４Ａ～図２４Ｃは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。図２４Ａに示すように、出力部３０２ａ、３０２ｂのセンス層は大きい１つのセンス層３２３であっても良い。この場合、センス層３２３は多磁区構造となる。そして、例えば図２１Ａにおける「ｐ」及び「ｑ」は、図２４Ｂ（図２１Ａに対応）に示すように、出力部３０２ａ、３０２ｂのそれぞれの位置に対応する磁区の磁化方向（破線の囲みで示す「ｐ」及び「ｑ」）となる。このように構成することで、出力部の製造を容易にすることができる。更に、図２４Ｃに示すように、リファレンス層も含めて出力部（ＭＴＪ全体）は大きい一つの出力部３０２であってもよい。この場合も、センス層３２３は図２４Ｂのような多磁区構造となる。このように構成することで、出力部の製造を更に容易にすることができる。これらの場合でも、出力部に対して読み出し電流を供給する／引き出す出力端子は、図２０Ａの場合と同様の箇所に２か所設ける。
　また、本実施の形態において、入力部３０３、３０４、コントロール部３０５の各ピン層には、初期化用の磁化固定層（ハード層）が隣接して設けられていてもよい（図示されず）。ただし、磁化固定層の位置は、隣接されていれば任意である。
　更に、本実施の形態において、不揮発ロジック回路３０１における各部の位置関係は、図２０Ａ及び図２０Ｂの場合に限定されるものではない。図２５Ａ及び図２５Ｂは、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を示す模式図である。図２５Ａに示すように、不揮発ロジック回路３０１において、入力部３０３、３０４、コントロール部３０５は、ｘｙ平面に対して反転し、ピン層３３１、３４１、３５１が導体層３０６に接していてもよい。また、図２５Ｂに示すように、入力部３０３、３０４、コントロール部３０５と出力部３０２ａ、３０２ｂとの上下（ｚ方向）関係は逆でもよい。
　更に、本実施の形態において、不揮発ロジック回路３０１における各部の数は、図２０Ａ及び図２０Ｂの場合に限定されるものではない。図２６は、本発明の第５の実施の形態に係る不揮発ロジック回路の構成の別の変形例を示す模式図である。図２６に示されるように、入力部及び出力部は複数であってもよい。この図の例では、入力部３０７、３０９が追加され、出力部３０２ｃ、３０２ｄが追加されている。このとき、例えば、全ての入力部の記憶層とコントロール部のバイアス層とが＋ｚ方向（又は－ｚ方向）のとき、出力データが「１」で、それ以外は「０」とすれば、図２１Ａや図２１Ｂと同様に、ＮＯＲ演算やＡＮＤ演算などを実施することができる。
　（第６の実施の形態）
　以下、本発明の第６の実施の形態に係る不揮発ロジック回路について説明する。図２７は、本発明の実施の形態に係る不揮発ロジック回路の原理を示す模式図である。この不揮発ロジック回路は、一つの入力部と、コントロール部と、出力部とを具備している。入力部及びコントロール部は、垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む。出力部は、入力部及びコントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む。入力部の磁化状態は、入力データに対応して変化する。出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変化する。すなわち、出力部の磁気トンネル結合素子の磁化状態は、入力部及びコントロール部の磁化状態に対応して変動する漏洩磁界（Ｈ１、Ｈ０）により変化する。この磁化状態の変化した磁気トンネル結合の抵抗値を検知することで、入力データに対応した出力データを得ることができる。この場合、コントロール部、入力部及び出力部が論理素子とメモリとを兼ね備えた素子を構成している。
　１．不揮発ロジック回路の基本構成
　以下、本発明の第６の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図２８Ａは、本発明の第６の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図２８Ｂは、本発明の第６の実施の形態に係る不揮発ロジック回路の構成を示す断面図である。不揮発ロジック回路４０１は、入力部４０３と、出力部４０２と、コントロール部４０５と、導体層４０６と、プラグ４０８とを具備している。
　不揮発ロジック回路４０１は、不揮発ロジック回路３０１（第５の実施の形態）と比較して、入力部及び出力部が１つずつ少ない他は、不揮発ロジック回路３０１と同様である。したがって、その説明を省略する。ただし、入力部４０３（ピン層４３１、中間層４３２、記憶層Ａ４３３）、出力部４０２（リファレンス層４２１、バリア層４２２、センス層４２３）、コントロール部４０５（ピン層４５１、中間層４５２、及びバイアス層３５３）、導体層４０６、及びプラグ４０８は、それぞれ入力部３０３（ピン層３３１、中間層３３２、記憶層Ａ３３３）、出力部３０２ａ（リファレンス層３２１ａ、バリア層３２２ａ、センス層３２３ａ）、コントロール部３０５（ピン層３５１、中間層３５２、及びバイアス層３５３）、導体層３０６、及びプラグ３０８に対応する。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第６の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図２９Ａ及び図２９Ｂは、本発明の第６の実施の形態に係る記憶層Ａ、バイアス層、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部４０３に書き込まれる入力データを示す。「ａ」は記憶層Ａ４３３の磁化方向を示す。「ｌ」はバイアス層４５３の磁化方向を示す。「ｒ」はセンス層４２３の磁化方向を示す。「ｏｕｔ」は出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。
　また、この図において、入力部４０３のピン層４３１と記憶層Ａ４３３の磁化方向が平行な場合、すなわち記憶層Ａ４３３の磁化方向が－ｚ方向の場合、入力部４０３の入力データを「０」とする。一方、反平行な場合、すなわち記憶層Ａ４３３の磁化方向が＋ｚ方向の場合、入力部４０３の入力データを「１」とする。逆に、コントロール部４０５のピン層４５１とバイアス層４５３の磁化方向が反平行な場合、すなわちバイアス層４５３の磁化方向が＋ｚの場合、コントロール部４０５の制御データを「０」とする。一方、平行な場合、すなわちバイアス層４５３の磁化方向が－ｚの場合、コントロール部４０５の制御データを「１」とする。
　図２９Ａについて説明する。図２９Ａは、コントロール部４０５のバイアス層４５３の磁化の向きが＋ｚ方向（制御データ「０」）に予め設定されている場合を示している。
（１）ケースε１
　入力部４０３の入力データ（「Ａ」）は「０」であり、記憶層Ａ４３３の磁化の向き（「ａ」）は、－ｚ方向である。コントロール部４０５の制御データは「０」であり、バイアス層４５３の磁化の向き（「ｌ」）は＋ｚ方向である。このとき、出力部４０２のセンス層４２３には、入力部４０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部４０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部４０２のセンス層４２３の磁化の向き（「ｒ」）は、両磁界が強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部４０２のリファレンス層４２１とセンス層４２３の磁化方向は互いに９０度ずれた状態になり、出力部４０２のＭＴＪは平行な場合と比較して高抵抗となる。この出力部４０２が高抵抗である場合の出力データ（「ｏｕｔ」）を「０」と設定する。
（２）ケースε２
　入力部４０３の入力データは「１」であり、記憶層Ａ４３３の磁化の向きは、＋ｚ方向である。コントロール部４０５の制御データは「０」であり、バイアス層４５３の磁化の向きは＋ｚ方向である。このとき、出力部４０２のセンス層４２３には、入力部４０３による＋ｘ方向成分を有する磁界と、コントロール部４０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部４０２のセンス層４２３の磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部４０２のリファレンス層４２１とセンス層４２３の磁化方向は平行になり、出力部４０２のＭＴＪは低抵抗となる。この出力部４０２が低抵抗である場合の出力データを「１」と設定する。
　以上のように、不揮発ロジック回路４０１は、入力データ「０」、「１」に対して、それぞれ出力データ「０」、「１」を出力する。すなわち、コントロール部４０５に制御データ「０」が設定されている場合、不揮発ロジック回路４０１は、入力データをそのまま出力する。以下、このようなロジック回路をＴｈｒｏｕｇｈ回路と定義する。
　次に、図２９Ｂについて説明する。図２９Ｂは、コントロール部４０５のバイアス層４５３の磁化の向きが－ｚ方向（制御データ「１」）に予め設定されている場合を示している。
（１）ケースζ１
　入力部４０３の入力データ（「Ａ」）は「０」であり、記憶層Ａ４３３の磁化の向き（「ａ」）は、－ｚ方向である。コントロール部４０５の制御データは「１」であり、バイアス層４５３の磁化の向き（「ｌ」）は－ｚ方向である。このとき、出力部４０２のセンス層４２３には、入力部４０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部４０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部４０２のセンス層４２３の磁化の向き（「ｒ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部４０２のリファレンス層４２１とセンス層４２３の磁化方向は平行になり、出力部４０２のＭＴＪは低抵抗となる。この出力部４０２が低抵抗である場合の出力データ（「ｏｕｔ」）を「１」と設定する。
（２）ケースζ２
　入力部４０３の入力データは「１」であり、記憶層Ａ４３３の磁化の向きは、＋ｚ方向である。コントロール部４０５の制御データは「１」であり、バイアス層４５３の磁化の向きは－ｚ方向である。このとき、出力部４０２のセンス層４２３には、入力部４０３による＋ｘ方向成分を有する磁界と、コントロール部４０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部４０２のセンス層４２３の磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部４０２のリファレンス層４２１とセンス層４２３の磁化方向は互いに９０度ずれた状態になり、出力部４０２のＭＴＪは平行な場合と比較して高抵抗となる。この出力部４０２が高抵抗である場合の出力データを「０」と設定する。
　以上のように、不揮発ロジック回路４０１は、入力データ「０」、「１」に対して、それぞれ出力データ「１」、「０」を出力する。すなわち、コントロール部４０５に制御データ「１」が設定されている場合、不揮発ロジック回路４０１は、ＮＯＴ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路４０１は、バイアス層３５３の磁化状態を制御することにより、Ｔｈｒｏｕｇｈ回路又はＮＯＴ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路４０１でＴｈｒｏｕｇｈ回路及びＮＯＴ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。なお、出力データの設定において「１」と「０」とを逆にすれば、Ｔｈｒｏｕｇｈ回路及びＮＯＴ回路を上記とは逆にすることが出来る。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第６の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路４０１に対するデータの入力は、コントロール部４０５、入力部４０３のＧＭＲ素子（又はＴＭＲ素子）に対してデータを書き込むことで行う。一方、不揮発ロジック回路４０１からのデータの出力は、出力部４０２のＴＭＲ素子のデータの読み出しにより行う。本データ入出力原理における、それらデータの書き込み及び読み出しについては、不揮発ロジック回路３０１（第５の実施の形態）と同様であるので、その説明を省略する。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第６の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について説明する。図３０は、本発明の第６の実施の形態における論理ゲートの一例を示すブロック図である。論理ゲート４８０は、制御回路４８１、不揮発ロジック回路４０１、ＭＴＪ参照素子４８３、及び比較器４８２を備える。
　制御回路４８１は、論理入力、論理制御値を電流に変換するためのスイッチを含む。制御回路４８１は、不揮発ロジック回路４０１の事前の設定動作として、制御データの供給に応答して、その制御データに対応する大きさ及び向きを有する書込み電流ＩＷを生成する。そして、端子Ｃｏｎｔｒｏｌ及び端子４９２を介して、不揮発ロジック回路４０１の制御端子４６５とコントロール部４０５と導体層４０６とプラグ４０８の経路に供給する。これにより、コントロール部４０５（バイアス層４５３）へ制御データを設定できる。その結果、不揮発ロジック回路４０１を所望の論理演算回路（例示：ＮＯＴ回路）に設定できる。
　また、制御回路４８１は、不揮発ロジック回路４０１の動作として、まず、入力データの供給に応答して、その入力データに対応する大きさ及び向きを有する書込み電流ＩＷ１を生成する。そして、端子ＩＮ１及び端子４９２を介して、不揮発ロジック回路４０１の第１入力端子４６３と入力部４０３と導体層４０６とプラグ４０８の経路に供給する。これにより、入力部４０３へ入力データを入力できる。その後、制御回路４８１は、読み出し電流ＩＲを生成する。そして、端子４９１及び端子４９２を介して、出力端子（図示されず）と出力部４０２と導体層４０６とプラグ４０８の経路に流す。そのとき、出力部４０２のＭＴＪの抵抗値に対応する電圧（出力電圧）が端子Ｏｕｔから比較器４８２へ出力される。比較器４８２は、不揮発ロジック回路４０１からの出力電圧と、ＭＴＪ参照素子４８３からの参照電圧とを比較して、最終的な出力データを出力する。これにより、不揮発ロジック回路４０１は、入力データに対して所望の論理演算結果を示す出力データを出力することができる。
　以上の構成及び動作により、不揮発ロジック回路４０１を所望の論理回路に設定すると共に、その不揮発ロジック回路４０１への入力データの入力、及びその不揮発ロジック回路４０１からの出力データの出力を実行することが可能となる。
　本実施の形態の不揮発ロジック回路４０１においても、第５の実施の形態の不揮発ロジック回路３０１と同様の効果を得ることが出来る。加えて、本実施の形態の不揮発ロジック回路４０１においても、技術的矛盾の発生しない限り、第５の実施の形態の不揮発ロジック回路３０１と同様に構成を変形することが出来る。
　（第７の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第７の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図３１は、本発明の第７の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路４９６は、第５の実施の形態に係る不揮発ロジック回路３０１と、第６の実施の形態に係る不揮発ロジック回路４０１と、信号伝達回路４９７とを具備している。
　不揮発ロジック回路４９６は、不揮発ロジック回路３０１（第５の実施の形態）と不揮発ロジック回路４０１（第６の実施の形態）とを組み合わせた回路である。すなわち、不揮発ロジック回路３０１の出力データを不揮発ロジック回路４０１の入力データとしている。具体的には、まず、第１入力データを不揮発ロジック回路３０１の入力部３０３に、第２入力データを入力部３０４に入力する。次に、それら入力データにより変化した出力部３０２ａ、３０２ｂの磁化状態（出力データ）を信号伝達回路４９７で検出する。すなわち、信号伝達回路４９７は、出力部３０２ａ、３０２ｂの抵抗値を検出し、出力データが「０」か「１」かを判定する。そして、信号伝達回路４９７は、その判定された出力データを入力データとして、不揮発ロジック回路４０１の入力部４０３に入力する。その入力データにより変化した出力部４０２の磁化状態（出力データ）を不揮発ロジック回路４９６の最終的な出力データとする。その他については、不揮発ロジック回路３０１、４０１と同様である。したがって、その説明を省略する。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第７の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図３２Ａ及び図３２Ｂは、本発明の第７の実施の形態に係る各不揮発ロジック回路の記憶層Ａ、Ｂ、バイアス層、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部３０３（記憶層Ａ）に書き込まれる入力データを示す。「Ｂ」は入力部３０４（記憶層Ｂ）に書き込まれる入力データを示す。「ａ」は記憶層Ａ３３３の磁化方向を示す。「ｂ」は記憶層Ｂ３４３の磁化方向を示す。「ｌ１」はバイアス層３５３の磁化方向を示す。「ｐ」はセンス層３２３ａの磁化方向を示す。「ｑ」はセンス層３２３ｂの磁化方向を示す。「Ｏ－１」は出力部３０２ａ、３０２ｂからの出力データであり、かつ、入力部４０３に書き込まれる入力データを示す。「ｏ」は記憶層Ａ４３３の磁化方向を示す。「ｌ２」はバイアス層４５３の磁化方向を示す。「ｒ」はセンス層４２３の磁化方向を示す。「Ｏ－２」は出力部４０２からの出力データ、すなわち、不揮発ロジック回路４９６の出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。各入力データや各制御データや各出力データの「０」、「１」の設定は、不揮発ロジック回路３０１、４０１と同様である。したがって、その説明を省略する。
　図３２Ａについて説明する。図３２Ａは、コントロール部３０５のバイアス層３５３の磁化の向きが－ｚ方向（制御データ「０」）に、コントロール部４０５のバイアス層４５３の磁化の向きが＋ｚ方向（制御データ「０」）に予め設定されている場合を示している。これにより、不揮発ロジック回路３０１は、図２１Ａに示されるようにＮＯＲ回路として動作する。一方、不揮発ロジック回路４０１は、図２９Ａに示されるようにＴｈｒｏｕｇｈ回路として動作する。すなわち、不揮発ロジック回路４９６は、全体としてＮＯＲ回路として動作する。
（１）ケースη１
　入力部３０３の入力データ（「Ａ」）は「０」、入力部３０４の入力データ（「Ｂ」）は「０」である。これは、図２１Ａにおけるケースγ１である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「１」である。従って、入力部４０３の入力データ（「Ｏ－１」）は「１」である。これは、図２９Ａにおけるケースε２である。従って、出力部４０２からの出力データ（「Ｏ－２」）は「１」である。
（２）ケースη２
　入力部３０３の入力データは「０」、入力部３０４の入力データは「１」である。これは、図２１Ａにおけるケースγ２である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データは「０」である。これは、図２９Ａにおけるケースε１である。従って、出力部４０２からの出力データは「０」である。
（３）ケースη３
　入力部３０３の入力データは「１」、入力部３０４の入力データは「０」である。これは、図２１Ａにおけるケースγ３である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データは「０」である。これは、図２９Ａにおけるケースε１である。従って、出力部４０２からの出力データは「０」である。
（４）ケースη４
　入力部３０３の入力データは「１」、入力部３０４の入力データは「１」である。これは、図２１Ａにおけるケースγ４である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データは「０」である。これは、図２９Ａにおけるケースε１である。従って、出力部４０２からの出力データは「０」である。
　以上のように、不揮発ロジック回路４９６は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「０」、「０」、「０」を出力する。すなわち、コントロール部３０５、４０５にそれぞれ制御データ「０」、「０」が設定されている場合、不揮発ロジック回路４９６は、ＮＯＲ回路として動作することができる。
　次に、図３２Ｂについて説明する。図３２Ｂは、コントロール部３０５のバイアス層３５３の磁化の向きが＋ｚ方向（制御データ「１」）に、コントロール部４０５のバイアス層４５３の磁化の向きが－ｚ方向（制御データ「１」）に予め設定されている場合を示している。これにより、不揮発ロジック回路３０１は、図２１Ｂに示されるようにＡＮＤ回路として動作する。一方、不揮発ロジック回路４０１は、図２９Ｂに示されるようにＮＯＴ回路として動作する。すなわち、不揮発ロジック回路４９６は、全体としてＮＡＮＤ回路として動作する。
（１）ケースθ１
　入力部３０３の入力データ（「Ａ」）は「０」、入力部３０４の入力データ（「Ｂ」）は「０」である。これは、図２１Ｂにおけるケースδ１である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データ（「Ｏ－１」）は「０」である。これは、図２９Ｂにおけるケースζ１である。従って、出力部４０２からの出力データ（「Ｏ－２」）は「１」である。
（２）ケースθ２
　入力部３０３の入力データは「０」、入力部３０４の入力データは「１」である。これは、図２１Ｂにおけるケースδ２である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データは「０」である。これは、図２９Ｂにおけるケースζ１である。従って、出力部４０２からの出力データは「１」である。
（３）ケースθ３
　入力部３０３の入力データは「１」、入力部３０４の入力データは「０」である。これは、図２１Ｂにおけるケースδ３である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部４０３の入力データは「０」である。これは、図２９Ｂにおけるケースζ１である。従って、出力部４０２からの出力データは「１」である。
（４）ケースθ４
　入力部３０３の入力データは「１」、入力部３０４の入力データは「１」である。これは、図２１Ｂにおけるケースδ４である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「１」である。従って、入力部４０３の入力データは「１」である。これは、図２９Ｂにおけるケースζ２である。従って、出力部４０２からの出力データは「０」である。
　以上のように、不揮発ロジック回路４９６は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「１」、「１」、「０」を出力する。すなわち、コントロール部３０５、４０５にそれぞれ制御データ「１」、「１」が設定されている場合、不揮発ロジック回路４９６は、ＮＡＮＤ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路４９６は、不揮発ロジック回路３０１、４０１のコントロール部３０５、４０５の磁化状態を制御することにより、ＮＯＲ回路又はＮＡＮＤ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路４９６でＮＯＲ回路及びＮＡＮＤ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第７の実施の形態に係る不揮発ロジック回路のデータ入出力原理については、第５の実施の形態（不揮発ロジック回路３０１）及び第６の実施の形態（不揮発ロジック回路４０１）と同様であるので、その説明を省略する。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第７の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作については、第５の実施の形態（不揮発ロジック回路３０１を用いた論理ゲート３８０：図２２）と第６の実施の形態（不揮発ロジック回路４０１を用いた論理ゲート４８０：図３０）とを組み合わせたもので実行可能であるので、その説明を省略する。ただし、信号伝達回路４９７は、例えば、図２２における比較器３８２と、ＭＴＪ参照素子３８３と、制御回路３８１のうちの比較器３８２とＭＴＪ参照素子３８３を制御する部分とで構成することができる。
　本実施の形態の不揮発ロジック回路４９６においても、第５の実施の形態の不揮発ロジック回路３０１や、第６の実施の形態の不揮発ロジック回路４０１と同様の効果を得ることが出来る。更に、ＮＯＲ回路及びＮＡＮＤ回路を構成できるので、それらを組み合わせることにより、あらゆる論理回路を組むことができる。加えて、本実施の形態の不揮発ロジック回路４９６においても、技術的矛盾の発生しない限り、第５の実施の形態の不揮発ロジック回路３０１や、第６の実施の形態の不揮発ロジック回路４０１と同様に構成を変形することが出来る。
　（第８の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第８の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図３３Ａは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図３３Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。不揮発ロジック回路１０１は、入力部１０３、１０４と、出力部１０２ａ、１０２ｂと、コントロール部１０５と、導体層１０６とを具備している。
　入力部１０３は、＋ｙ方向に延在する磁壁移動素子であり、垂直磁気異方性を有する強磁性層である。入力部１０３は、第１磁化固定領域１３４ａ、第２磁化固定領域１３４ｂ、及び磁化反転領域１３５を有している。磁化反転領域１３５は、第１磁化固定領域１３４ａと第２磁化固定領域１３４ｂとの間に挟まれている。第１磁化固定領域１３４ａの磁化方向は、実質的に＋ｚ方向に固定されている。第２磁化固定領域１３４ｂの磁化方向は、実質的に－ｚ方向に固定されている。磁化反転領域１３５の磁化方向は固定されておらず、－ｚ方向と＋ｚ方向との間で反転可能である。
　ただし、磁化反転領域１３５は、後述されるように出力部１０２ａのセンサ層１２３ａと磁気的に結合している。そのため、磁化反転領域１３５の磁化の向きは、出力部１０２ａのセンサ層１２３ａの磁化状態に影響を与える。
　磁化反転領域１３５の磁化方向が＋ｚ方向の場合、第２磁化固定領域１３４ｂと磁化反転領域１３５との間の境界近傍に、磁壁ＤＷが形成される。この入力部１０３の磁化状態は、以下、「第１磁化状態ＭＳ１」と参照される。一方、磁化反転領域１３５の磁化方向が－ｚ方向の場合、第１磁化固定領域１３４ａと磁化反転領域１３５との間の境界近傍に、磁壁ＤＷが形成される。この入力部１０３の磁化状態は、以下、「第２磁化状態ＭＳ２」と参照される。これら入力部１０３の磁化状態、すなわち、磁化反転領域１３５の磁化方向は、書き込み電流をｙ方向に流すことにより変化させることができる。書き込み電流は、第１磁化固定領域１３４ａに接続された第１入力端子１６３ａと、第２磁化固定領域１３４ｂに接続された第２入力端子１６３ｂとの間に流される。
　具体的には、例えば、磁化状態を第１磁化状態ＭＳ１から第２磁化状態ＭＳ２に変化させるために、第１書き込み電流ＩＷ１が、第１入力端子１６３ａから第２入力端子１６３ｂに流される。この場合、－ｚ方向のスピン偏極電子が、第２磁化固定領域１３４ｂから磁化反転領域１３５に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第２磁化固定領域１３４ｂ側から第１磁化固定領域１３４ａ側に移動する。その結果、磁化反転領域１３５の磁化方向が－ｚ方向に反転し、第２磁化状態ＭＳ２が得られる。一方、磁化状態を第２磁化状態ＭＳ２から第１磁化状態ＭＳ１に変化させるために、第２書き込み電流ＩＷ２が、第２入力端子１６３ｂから第１入力端子１６３ａに流される。この場合、＋ｚ方向のスピン偏極電子が、第１磁化固定領域１３４ａから磁化反転領域１３５に供給される。スピントルク効果により、磁壁ＤＷが駆動され、第１磁化固定領域１３４ａ側から第２磁化固定領域１３４ｂ側に移動する。その結果、磁化反転領域１３５の磁化方向が＋ｚ方向に反転し、第１磁化状態ＭＳ１が得られる。
　このように、第１磁化固定領域１３４ａと第２磁化固定領域１３４ｂとの間を流れる書き込み電流により、磁壁ＤＷが移動する。これにより、磁化反転領域１３５の磁化方向が反転し、入力部１０３の磁化状態が変化する。すなわち、入力部１０３に入力データが入力される。第１磁化状態ＭＳ１と第２磁化状態ＭＳ２のいずれが得られるかは、その書き込み電流の方向に依存する。言い換えれば、書き込み電流の方向を制御することにより、入力部１０３に入力する入力データを設定することができる。
　同様に、入力部１０４は、＋ｙ方向に延在する磁壁移動素子であり、垂直磁気異方性を有する強磁性層である。入力部１０４は、第１磁化固定領域１４４ａ、第２磁化固定領域１４４ｂ、及び磁化反転領域１４５を有している。これらは、それぞれ入力部１０３の第１磁化固定領域１３４ａ、第２磁化固定領域１３４ｂ、及び磁化反転領域１３５と同じなので、その説明を省略する。ただし、磁化反転領域１４５は、後述されるように出力部１０２ｂのセンサ層１２３ｂと磁気的に結合している。そのため、磁化反転領域１４５の磁化の向きは、出力部１０２ｂのセンサ層１２３ｂの磁化状態に影響を与える。入力部１０４は、入力部１０３とｘ方向に平行に並んで設けられている。
　同様に、コントロール部１０５は、＋ｙ方向に延在する磁壁移動素子であり、垂直磁気異方性を有する強磁性層である。コントロール部１０５は、第１磁化固定領域１５４ａ、第２磁化固定領域１５４ｂ、及び磁化反転領域１５５を有している。これらは、それぞれ入力部１０３の第１磁化固定領域１３４ａ、第２磁化固定領域１３４ｂ、及び磁化反転領域１３５と同じなので、その説明を省略する。ただし、磁化反転領域１５５は、後述されるように出力部１０２ａのセンサ層１２３ａ、及び出力部３０２ｂのセンサ層３２３ｂと磁気的に結合している。そのため、磁化反転領域１５５の磁化の向きは、出力部１０２ａのセンサ層１２３ａ及び出力部１０２ｂのセンサ層１２３ｂの磁化状態に影響を与える。コントロール部１０５は、入力部１０３と入力部１０４との間に、入力部１０３及び入力部１０４とｘ方向に平行に直線状に並んで設けられている。
　コントロール部１０５において、室温で動作可能であり、論理素子とメモリを兼ね備えた不揮発ロジック回路を実現する、という意味では、磁化反転領域１５５は磁化が固定された強磁性層であってもよい。しかしながら、この場合は後述する論理種（例示：ＮＯＲ、ＡＮＤ）の変更が不可能であるため、再構成可能な不揮発ロジック回路とするためには、磁化の向きが変更可能な強磁性層とする。
　入力部１０３、１０４、コントロール部１０５を構成する垂直磁気異方性を有する膜は、第１の実施の形態に記載の記憶層Ａ３３に用いられるような膜を用いることができる。
　出力部１０２ａは、ＴＭＲ素子であり、＋ｚ方向に積層されたセンス層１２３ａ、バリア層１２２ａ、及びリファレンス層１２１ａ（ＭＴＪ素子）を備えている。出力部１０２ａｂは、ＴＭＲ素子であり、＋ｚ方向に積層されたセンス層１２３ｂ、バリア層１２２ｂ、及びリファレンス層１２１ｂ（ＭＴＪ素子）を備えている。これらは、それぞれ第５の実施の形態における出力部３０２ａ、３０２ｂのセンス層３２３ａ、３２３ｂバリア層３２２ａ、３２２ｂ、及びリファレンス層３２１ａ、３２１ｂと同じなので、その説明を省略する。ただし、磁化反転領域１３５、１４５、１５５は、出力部１０２ａのセンサ層１２３ａ、及び出力部３０２ｂのセンサ層３２３ｂと磁気的に結合している。
　入力部１０３の磁化反転領域１３５、入力部１０４の磁化反転領域１４５、及びコントロール部１０５の磁化反転領域１５５は、その上側（＋ｚ方向側）において、ｘ方向に延伸する導体層１０６の下側に接続されている。出力部１０２ａ、１０２ｂのセンス層１２３ａ、１２３ｂは、その下側（－ｚ方向側）において、導体層１０６の上側に接続されている。入力部１０３の第１磁化固定領域１３４ａ、第２磁化固定領域１３４ｂは、それぞれ第１入力端子１６３ａ、第２入力端子１６３ｂに接続されている。入力部１０４の第１磁化固定領域１４４ａ、第２磁化固定領域１４４ｂは、それぞれ第１入力端子１６４ａ、第２入力端子１６４ｂに接続されている。コントロール部１０５の第１磁化固定領域１５４ａ、第２磁化固定領域１５４ｂは、それぞれ第１制御端子１６５ａ、第２制御端子１６５ｂに接続されている。なお、出力部１０２ａ、１０２ｂにおけるリファレンス層１２１ａ、１２１ｂには、それぞれ出力端子（図示されず）が接続されている。
　導体層１０６、第１入力端子１６３ａ、１６４ａ、第２入力端子１６３ｂ、１６４ｂ、第１制御端子１６５ａ、第２制御端子１６５ｂ、出力端子（図示されず）は、Ｃｕ、Ａｌ、Ｗに例示される半導体素子の通常の配線や端子（ビア）などに用いられる材料を用いることができる。
　入力部１０３と入力部１０４とコントロール部１０５と出力部１０２ａ、３０２ｂのｘｙ平面で見た位置関係は、入力部１０３の磁化反転領域１３５とコントロール部１０５の磁化反転領域１５５との間に出力部１０２ａが配置され、コントロール部３０５の磁化反転領域１５５と入力部１０４の磁化反転領域１４５との間に出力部１０２ｂが配置され、それらがｘ方向に一直線上に並んでいることが好ましい。あるいは、以下のように設定することができる。
　ここで、出力部１０２ａ（センス層１２３ａ）の重心は、入力部１０３の磁化反転領域１３５の重心及びコントロール部１０５の磁化反転領域１５５の重心に対して、そのｘｙ平面においてずれている。つまり、そのｘｙ平面において、出力部１０２ａ（センス層１２３ａ）と入力部１０３の磁化反転領域１３５及びコントロール部１０５の磁化反転領域１５５とを出力部１０２ａの底面を含む平面（ｘｙ平面）に射影したとき、出力部１０２ａ（センス層１２３ａ）の射影の重心の位置は、入力部１０３の磁化反転領域１３５の射影の重心の位置から＋ｘ方向に、コントロール部１０５の磁化反転領域１５５の射影の重心の位置から－ｘ方向に、それぞれずれている。
　同様に、出力部１０２ｂ（センス層１２３ｂ）の重心は、入力部１０４の磁化反転領域１４５の重心及びコントロール部１０５の磁化反転領域１５５の重心に対して、そのｘｙ平面においてずれている。つまり、そのｘｙ平面において、出力部１０２ｂ（センス層１２３ｂ）と入力部１０４の磁化反転領域１４５及びコントロール部１０５の磁化反転領域１５５とを出力部１０２ｂの底面を含む平面（ｘｙ平面）に射影したとき、出力部１０２ｂ（センス層１２３ｂ）の射影の重心の位置は、入力部１０４の磁化反転領域１４５の射影の重心の位置から－ｘ方向に、コントロール部１０５の磁化反転領域１５５の射影の重心の位置から＋ｘ方向に、それぞれずれている。
　以上のような位置関係を有することにより、後述されるように、入力部１０３、１０４の磁化反転領域１３５、１４５、及びコントロール部１０５の磁化反転領域１５５からの漏洩磁界が、出力部１０２ａ（センス層１２３ａ）、１０２ｂ（センス層１２３ｂ）に影響を及ぼし、その磁化状態を変化させることが可能となる。なお、図の例では、入力部１０３、１０４、コントロール部１０５、及び出力部１０２ａ、１０２ｂのｘｙ断面形状が矩形である。しかし、本発明はこの例に限定されるものではなく、後述される磁化状態の変化が可能であれば、他の断面形状（例示：楕円）を有していてもよい。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第８の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図３４Ａ及び図３４Ｂは、本発明の第８の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部１０３（磁化反転領域１３５）に書き込まれる入力データを示す。「Ｂ」は入力部１０４（磁化反転領域１４５）に書き込まれる入力データを示す。「ａ」は磁化反転領域１３５の磁化方向を示す。「ｂ」は磁化反転領域１４５の磁化方向を示す。「ｌ」は磁化反転領域１５５の磁化方向を示す。「ｐ」はセンス層１２３ａの磁化方向を示す。「ｑ」はセンス層１２３ｂの磁化方向を示す。「ｏｕｔ」は出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。
　また、この図において、入力部１０３の磁化反転領域１３５の磁化方向が－ｚ方向の場合、入力部１０３の入力データを「０」とする。一方、＋ｚ方向の場合、入力データを「１」とする。入力部１０４（入力データと磁化反転領域１４５の磁化方向との関係）、コントロール部１０５（制御データと磁化反転領域１５５の磁化方向との関係）についても、入力部１０３と同様である。
　図３４Ａについて説明する。図３４Ａは、コントロール部１０５の磁化反転領域１５５の磁化の向きが－ｚ方向（制御データ「０」）に予め設定されている場合を示している。
（１）ケースκ１
　入力部１０３の入力データ（「Ａ」）は「０」であり、磁化反転領域１３５の磁化の向き（「ａ」）は、－ｚ方向である。入力部１０４の入力データ（「Ｂ」）は「０」であり、磁化反転領域１４５の磁化の向き（「ｂ」）は、－ｚ方向である。コントロール部１０５の制御データは「０」であり、磁化反転領域１５５の磁化の向き（「ｌ」）は－ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部１０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向き（「ｐ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。同様に、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による＋ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部１０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向き（「ｑ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層３２３ａの磁化方向は平行になり、出力部１０２ａのＭＴＪは低抵抗となる。同様に、出力部１０２ｂのリファレンス層１２１ｂとセンス層３２３ｂの磁化方向は平行になり、出力部１０２ｂのＭＴＪは低抵抗となる。この両出力部が低抵抗である場合の出力データ（「ｏｕｔ」）を「１」と設定する。
（２）ケースκ２
　入力部１０３の入力データは「０」であり、磁化反転領域１３５の磁化の向きは、－ｚ方向である。入力部１０４の入力データは「１」であり、磁化反転領域１４５の磁化の向きは、＋ｚ方向である。コントロール部１０５の制御データは「０」であり、磁化反転領域１５５の磁化の向きは－ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による－ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。一方、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による－ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は平行になり、出力部１０２ａのＭＴＪは低抵抗となる。一方、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部１０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（３）ケースκ３
　入力部１０３の入力データは「１」であり、磁化反転領域１３５の磁化の向きは、＋ｚ方向である。入力部１０４の入力データは「０」であり、磁化反転領域１４５の磁化の向きは、－ｚ方向である。コントロール部１０５の制御データは「０」であり、磁化反転領域１５５の磁化の向きは－ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による＋ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。一方、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による＋ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は互いに９０度ずれた状態になり、出力部１０２ａのＭＴＪは平行な場合と比較して高抵抗となる。一方、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は平行になり、出力部１０２ｂのＭＴＪは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（４）ケースκ４
　入力部１０３の入力データは「１」であり、磁化反転領域１３５の磁化の向きは、＋ｚ方向である。入力部１０４の入力データは「１」であり、磁化反転領域１４５の磁化の向きは、－ｚ方向である。コントロール部１０５の制御データは「０」であり、磁化反転領域１５５の磁化の向きは－ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による＋ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。同様に、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による－ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は互いに９０度ずれた状態になり、出力部１０２ａのＭＴＪは平行な場合と比較して高抵抗となる。同様に、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部１０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
　以上のように、不揮発ロジック回路３０１は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「０」、「０」、「０」を出力する。すなわち、コントロール部１０５に制御データ「０」が設定されている場合、不揮発ロジック回路１０１は、ＮＯＲ回路として動作することができる。
　次に、図３４Ｂについて説明する。図３４Ｂは、コントロール部１０５のバイアス層１５３の磁化の向きが＋ｚ方向（制御データ「１」）に予め設定されている場合を示している。
（１）ケースλ１
　入力部１０３の入力データ（「Ａ」）は「０」であり、磁化反転領域１３５の磁化の向き（「ａ」）は、－ｚ方向である。入力部１０４の入力データ（「Ｂ」）は「０」であり、磁化反転領域１４５の磁化の向き（「ｂ」）は、－ｚ方向である。コントロール部１０５の制御データは「１」であり、磁化反転領域１５５の磁化の向き（「ｌ」）は＋ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部１０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向き（「ｐ」）は、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。同様に、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による＋ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部１０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向き（「ｑ」）は、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は互いに９０度ずれた状態になり、出力部１０２ａのＭＴＪは平行な場合と比較して高抵抗となる。同様に、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部１０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データ（「ｏｕｔ」）を「０」と設定する。
（２）ケースλ２
　入力部１０３の入力データは「０」であり、磁化反転領域１３５の磁化の向きは、－ｚ方向である。入力部１０４の入力データは「１」であり、磁化反転領域１４５の磁化の向きは、＋ｚ方向である。コントロール部１０５の制御データは「１」であり、磁化反転領域１５５の磁化の向きは＋ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による－ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な－ｘ方向になる。一方、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による－ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は互いに９０度ずれた状態になり、出力部１０２ａのＭＴＪは平行な場合と比較して高抵抗となる。一方、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は平行になり、出力部１０２ｂのＭＴＪは低抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（３）ケースλ３
　入力部１０３の入力データは「１」であり、磁化反転領域１３５の磁化の向きは＋ｚ方向である。入力部１０４の入力データは「０」であり、磁化反転領域１４５の磁化の向きは、－ｚ方向である。コントロール部１０５の制御データは「１」であり、磁化反転領域１５５の磁化の向きは＋ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による＋ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。一方、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による＋ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は平行になり、出力部１０２ａのＭＴＪは低抵抗となる。一方、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は互いに９０度ずれた状態になり、出力部１０２ｂのＭＴＪは平行な場合と比較して高抵抗となる。この両出力部の少なくとも一方が低抵抗でない場合の出力データを「０」と設定する。
（４）ケースλ４
　入力部１０３の入力データは「１」であり、磁化反転領域１３５の磁化の向きは＋ｚ方向である。入力部１０４の入力データは「１」であり、磁化反転領域１４５の磁化の向きは、＋ｚ方向である。コントロール部１０５の制御データは「１」であり、磁化反転領域１５５の磁化の向きは＋ｚ方向である。このとき、出力部１０２ａのセンス層１２３ａには、入力部１０３による＋ｘ方向成分を有する磁界と、コントロール部１０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ａのセンス層１２３ａの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。同様に、このとき、出力部１０２ｂのセンス層１２３ｂには、入力部１０４による－ｘ方向成分を有する磁界と、コントロール部１０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部１０２ｂのセンス層１２３ｂの磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部１０２ａのリファレンス層１２１ａとセンス層１２３ａの磁化方向は平行になり、出力部１０２ａのＭＴＪは低抵抗となる。同様に、出力部１０２ｂのリファレンス層１２１ｂとセンス層１２３ｂの磁化方向は平行になり、出力部１０２ｂのＭＴＪは低抵抗となる。この両出力部が低抵抗である場合の出力データを「１」と設定する。
　以上のように、不揮発ロジック回路３０１は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「０」、「０」、「０」、「１」を出力する。すなわち、コントロール部１０５に制御データ「１」が設定されている場合、不揮発ロジック回路１０１は、ＡＮＤ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路１０１は、磁化反転領域１５５の磁化状態を制御することにより、ＮＯＲ回路又はＡＮＤ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路１０１でＮＯＲ回路及びＡＮＤ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第８の実施の形態に係る不揮発ロジック回路のデータ入出力原理について図３３Ａ、図３３Ｂを参照して説明する。不揮発ロジック回路１０１に対するデータの入力は、コントロール部１０５、入力部１０３、１０４の磁壁移動素子に対してデータを書き込むことで行う。一方、不揮発ロジック回路１０１からのデータの出力は、出力部１０２ａ、１０２ｂのＴＭＲ素子のデータの読み出しにより行う。
　まず、コントロール部１０５について説明する。コントロール部１０５は、不揮発ロジック回路１０１の動作前に、事前に制御データが書き込まれる（コントロール部１０５に制御データが入力される）。すなわち、コントロール部１０５の磁壁移動素子を、例えば、制御データの「０」又は「１」に対応して、第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２にすることで、その書き込みを行う。第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２する方法については、既述の通りである。その制御データが書き込まれることにより、不揮発ロジック回路１０１をＮＯＲ回路及びＡＮＤ回路のいずれか一方に設定することができる。
　次に、入力部１０３、１０４について説明する。まず、入力部１０３は、不揮発ロジック回路１０１の動作中に、入力データが書き込まれる（入力部１０３に入力データが入力される）。すなわち、入力部１０３の磁壁移動素子を、例えば、入力データの「０」又は「１」に対応して、第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２にすることで、その書き込みを行う。第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２する方法については、既述の通りである。
　更に、入力部１０４は、不揮発ロジック回路１０１の動作中に、入力データが書き込まれる（入力部１０４に入力データが入力される）。すなわち、入力部１０４の磁壁移動素子を、例えば、入力データの「０」又は「１」に対応して、第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２にすることで、その書き込みを行う。第１磁化状態ＭＳ１又は第２磁化状態ＭＳ２する方法については、既述の通りである。
　以上のようにして、不揮発ロジック回路１０１に対するデータの入力が行われる。このデータ入力により、コントロール部１０５、入力部１０３、１０４はそれらのデータを反映した所望の磁化状態となる。その結果、図３４Ａ～図３４Ｂに示すように、コントロール部１０５、入力部１０３、１０４からの漏洩磁界（合成磁界）により、出力部１０２ａ、１０２ｂに出力データが書き込まれる。
　次に、出力部１０２ａ、１０２ｂからのデータの読み出しについては、第５の実施の形態と同様であるので、その説明を省略する。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第８の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について図２２を参照して説明する。本実施の形態においても、不揮発ロジック回路１０１を用いた論理ゲートの一例として図２２の構成を用いることができる。
　制御回路３８１は、不揮発ロジック回路１０１の事前の設定動作として、制御データの供給に応答して、その制御データに対応する大きさ及び向きを有する書込み電流ＩＷを生成する。そして、端子Ｃｏｎｔｒｏｌ及び端子３９２を介して、不揮発ロジック回路１０１の第１制御端子１６５ａとコントロール部１０５と第２制御端子１６５ｂの経路に供給する。これにより、コントロール部１０５（磁化反転領域１５５）へ制御データを設定できる。その結果、不揮発ロジック回路１０１を所望の論理演算回路（例示：ＮＯＲ回路）に設定できる。
　また、制御回路３８１は、不揮発ロジック回路１０１の動作として、まず、第１入力データの供給に応答して、その第１入力データに対応する大きさ及び向きを有する書込み電流ＩＷ１を生成する。そして、端子ＩＮ１及び端子３９２を介して、不揮発ロジック回路１０１の第１入力端子１６３ａと入力部１０３と第２入力端子１６３ｂの経路に供給する。次に、第２入力データの供給に応答して、その第２入力データに対応する大きさ及び向きを有する書込み電流ＩＷ２を生成する。そして、端子ＩＮ２及び端子３９２を介して、不揮発ロジック回路１０１の第１入力端子１６４ａと入力部１０４と第２入力端子１６４ｂの経路に供給する。これらにより、入力部１０３、１０４へ入力データ（第１入力データ、第２入力データ）を入力できる。その後、制御回路３８１は、読み出し電流ＩＲを生成する。そして、端子３９１及び端子３９２を介して、出力端子（図示されず）と出力部１０２ａと導体層１０６と出力部１０２ｂと他の出力端子（図示されず）の経路に流す。そのとき、出力部１０２ａ及び出力部１０２ｂのＭＴＪの抵抗値に対応する電圧（出力電圧）が端子Ｏｕｔから比較器３８２へ出力される。比較器３８２は、不揮発ロジック回路１０１からの出力電圧と、ＭＴＪ参照素子３８３からの参照電圧とを比較して、最終的な出力データを出力する。これにより、不揮発ロジック回路１０１は、入力データに対して所望の論理演算結果を示す出力データを出力することができる。
　以上の構成及び動作により、不揮発ロジック回路１０１を所望の論理回路に設定すると共に、その不揮発ロジック回路１０１への入力データの入力、及びその不揮発ロジック回路１０１からの出力データの出力を実行することが可能となる。
　本実施の形態の不揮発ロジック回路１０１は、コントロール部１０５に入力する制御データ（構成情報）を変更することで、その論理を再構成することができる。すなわち、本実施の形態の不揮発ロジック回路１０１は、読書き分離型の磁壁移動素子（コントロール部１０５、入力部１０３、１０４）及びＭＴＪ（出力部１０２ａ、１０２ｂ）を用いて、再構成可能な論理回路を実現することができる。
　本実施の形態の不揮発ロジック回路は、構成情報（制御データ）をコントロール部１０５に格納している。このコントロール部１０５は、磁壁移動素子を用いた不揮発メモリとみることができる。この不揮発メモリを用いることで、電源オフ時に構成情報を保持しておくＳＲＡＭを有する必要がない。したがって、ＦＰＧＡで問題となる併設する不揮発メモリによる面積増大を解決することができる。
　また、本実施の形態の不揮発ロジック回路は、コントロール部１０５、記憶部１０３、１０４、出力部１０２ａ、１０２ｂが磁壁移動素子のような磁気抵抗素子を用いている。しかし、それらは全体として論理素子と不揮発メモリとを兼ね備えた素子として機能している。そのため、磁気抵抗素子を用いていても、全体として素子のサイズを小さく抑えることができる。また、磁気抵抗素子は室温動作が可能であることから、本実施の形態の不揮発ロジック回路は室温で動作可能である。
　以上のように、本発明では、素子の面積増大を抑えつつ、再構成可能な不揮発ロジック回路素子を提供することができる。
　本実施の形態において、参照電圧のレベルの設定を変更することで、不揮発ロジック回路１０１のロジックを変更することができる。例えば、図３４Ａにおいて、ケースκ４の出力を「０」とし、他のケースκ１～κ３の出力を「１」と設定すれば、元々ＮＯＲ論理だったものをＮＡＮＤ論理とすることができる。この場合、出力部１０２ａ、１０２ｂのＭＴＪの抵抗値が最大の場合を「１」と設定し、それ以外を「０」と設定する。同様に、図３４Ｂにおいて、ケースλ１の出力を「０」とし、他のケースλ２～λ４の出力を「１」と設定すれば、元々ＡＮＤ論理だったものをＯＲ論理とすることができる。この場合、出力部１０２ａ、１０２ｂのＭＴＪの抵抗値が最大の場合を「１」と設定し、それ以外を「０」と設定する。
　本実施の形態において、コントロール部１０５は、入力部１０３と入力部１０４との間に設けられている。しかし、本実施の形態において、これら入力部１０３、１０４、コントロール部１０５の配列順序は自由である。それは、図３４Ａや図３４Ｂに示されるように、ケースκ１やケースλ４のような出力部１０２ａ、１０２ｂの磁化方向がいずれも＋ｙ方向の場合に出力データを「１」とし、他のケースの場合に出力データを「０」としているためである。その結果、結局、入力部１０３、１０４、コントロール部１０５の相対的な位置関係は関係なくなる。
　また、本実施の形態において、出力部１０２ａ、１０２ｂと入力部１０３、１０４、コントロール部１０５との関係は、図３３Ａ及び図３３Ｂの場合に限定されるものではない。図３５Ａ～図３５Ｄは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の変形例を示す模式図である。
　例えば、図３５Ａに示すように、出力部１０２ａ、１０２ｂのセンス層１２３ａ、１２３ｂは、入力部１０３、１０４、コントロール部１０５に対して重なる（オーバーラップする）配置となってもよい。入力部１０３の磁化反転領域１３５や入力部１０４の磁化反転領域１４５やコントロール部１０５の磁化反転領域１５５は、それらのエッジにおいて漏洩磁界が最大となる。そのため、重なる（オーバーラップする）配置とすることで、センス層１２３ａ、１２３ｂの感度をより高めることができる。この場合、各センス層のｘ方向の長さは、各入力部とコントロール部との間隔よりも大きくなっている。このとき、重なる（オーバーラップする）配置となる部分は、図３５Ｂに示すようにセンス層１２３ａ、１２３ｂだけであってもよいし、図３５Ｃに示すように出力部１０２ａ、１０２ｂ全体であってもよい。
　また、図３５Ｄに示すように、出力部１０２ａ、１０２ｂのセンス層１２３ａ、１２３ｂは、入力部１０３、１０４、コントロール部１０５に対して＋ｙ方向にずれる配置となってもよい。各出力部を＋ｙ方向にずらすと、左右にある入力部及びコントロール部の磁化が互いに平行になった場合に、センス層の磁化を＋ｙ方向に向かせ易くなるというメリットがある。この場合にも、図３５Ｂや図３５Ｃのように重なる配置となっていてもよい。
　また、本実施の形態において、出力部１０２ａ、１０２ｂのセンス層１２２ａ、１２２ｂの形状は、図３３Ａ及び図３３Ｂの場合に限定されるものではない。図３６Ａ～図３６Ｃは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の他の変形例を説明する図である。図３６Ａに示すように、出力部１０２ａ、１０２ｂのセンス層は大きい１つのセンス層１２３であっても良い。この場合、センス層１２３は多磁区構造となる。そして、例えば図３４Ａにおける「ｐ」及び「ｑ」は、図３６Ｂ（図３４Ａに対応）に示すように、出力部１０２ａ、１０２ｂのそれぞれの位置に対応する磁区の磁化方向（破線の囲みで示す「ｐ」及び「ｑ」）となる。このように構成することで、出力部の製造を容易にすることができる。更に、図３６Ｃに示すように、リファレンス層も含めて出力部（ＭＴＪ全体）は大きい一つの出力部１０２であってもよい。この場合も、センス層１２３は図３６Ｂのような多磁区構造となる。このように構成することで、出力部の製造を更に容易にすることができる。これらの場合でも、出力部に対して読み出し電流を供給する／引き出す出力端子は、図３３Ａの場合と同様の箇所に２か所設ける。
　また、本実施の形態において、入力部１０３、１０４、コントロール部１０５の各磁化固定領域には、初期化用の磁化固定層（ハード層）が設けられていてもよい。図３７Ａ～図３７Ｂは、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の更に他の変形例を説明する図である。図３７Ａでは、各磁化固定層が各磁化固定領域の下側（－ｚ方向）に隣接して設けられていている。ただし、磁化固定層の位置は、隣接されていれば任意である。このとき、例えば入力部１０４の磁化固定層１４８ａと磁化固定層１４８ｂとは、磁気特性が異なることが好ましい。磁化固定層の作用は反平行初期化を可能にし、かつ磁壁のピンサイトを形成するためである。なお、一方の磁化固定層が非磁性体であってもよい（図示されず）。更に、図３７Ｂに示すように、各磁化固定層が各磁化固定領域の上側（＋ｚ方向）に隣接して設けられていてもよい。上側に来る方が、直接の磁気結合ができる分、製造が容易である。
　更に、本実施の形態において、不揮発ロジック回路１０１における各部の位置関係は、図３３Ａ及び図３３Ｂの場合に限定されるものではない。図３８は、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の別の変形例を示す斜視図である。図３８に示すように、入力部１０３、１０４、コントロール部１０５と出力部１０２ａ、１０２ｂとの上下（ｚ方向）関係は逆でもよい。図３７Ａや図３７Ｂで示す磁化固定層（ハード層）を設ける場合、図３８のような順番で不揮発ロジック回路１０１を構成することが製造上好ましい。
　更に、本実施の形態において、不揮発ロジック回路１０１における各部の数は、図３３Ａ及び図３３Ｂの場合に限定されるものではない。図３９は、本発明の第８の実施の形態に係る不揮発ロジック回路の構成の更に別の変形例を示す模式図である。図３９に示されるように、入力部及び出力部は複数であってもよい。この図の例では、入力部１０７、１０８が追加され、出力部１０２ｃ、１０２ｄが追加されている。このとき、例えば、全ての入力部の記憶層とコントロール部のバイアス層とが＋ｚ方向（又は－ｚ方向）のとき、出力データが「１」で、それ以外は「０」とすれば、図３４Ａや図３４Ｂと同様に、ＮＯＲ演算やＡＮＤ演算などを実施することができる。
　（第９の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第９の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図４０Ａは、本発明の第９の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。図４０Ｂは、本発明の第９の実施の形態に係る不揮発ロジック回路の構成を示す平面図である。不揮発ロジック回路２０１は、入力部２０３と、出力部２０２と、コントロール部２０５と、導体層２０６とを具備している。
　不揮発ロジック回路２０１は、不揮発ロジック回路１０１（第８の実施の形態）と比較して、入力部及び出力部が１つずつ少ない他は、不揮発ロジック回路１０１と同様である。したがって、その説明を省略する。ただし、入力部２０３（第１磁化固定領域２３４ａ、磁化反転領域２３５、第２磁化固定領域２３４ｂ）、出力部２０２（リファレンス層２２１、バリア層２２２、センス層２２３）、コントロール部２０５（第１磁化固定領域２５４ａ、磁化反転領域２５５、第１磁化固定領域２５４ｂ）、及び導体層２０６は、それぞれ入力部１０３（第１磁化固定領域１３４ａ、磁化反転領域１３５、第２磁化固定領域１３４ｂ）、出力部１０２ａ（リファレンス層１２１ａ、バリア層１２２ａ、センス層１２３ａ）、コントロール部１０５（第１磁化固定領域１５４ａ、磁化反転領域１５５、第２磁化固定領域１５４ｂ）、及び導体層１０６に対応する。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第９の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図４１Ａ及び図４１Ｂは、本発明の第９の実施の形態に係る磁化反転領域、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部２０３に書き込まれる入力データを示す。「ａ」は磁化反転領域２３５の磁化方向を示す。「ｌ」は磁化反転領域２５５の磁化方向を示す。「ｒ」はセンス層２２３の磁化方向を示す。「ｏｕｔ」は出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。
　また、この図において、入力部２０３の磁化反転領域２３５の磁化方向が－ｚ方向の場合、入力部２０３の入力データを「０」とする。一方、磁化反転領域２３５の磁化方向が＋ｚ方向の場合、入力部２０３の入力データを「１」とする。逆に、コントロール部２０５の磁化反転領域２５５の磁化方向が＋ｚの場合、コントロール部２０５の制御データを「０」とする。一方、磁化反転領域２５５の磁化方向が－ｚの場合、コントロール部２０５の制御データを「１」とする。
　図４１Ａについて説明する。図４１Ａは、コントロール部２０５の磁化反転領域２５５の磁化の向きが＋ｚ方向（制御データ「０」）に予め設定されている場合を示している。
（１）ケースμ１
　入力部２０３の入力データ（「Ａ」）は「０」であり、磁化反転領域２３５の磁化の向き（「ａ」）は、－ｚ方向である。コントロール部２０５の制御データは「０」であり、磁化反転領域２５５の磁化の向き（「ｌ」）は＋ｚ方向である。このとき、出力部２０２のセンス層２２３には、入力部２０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部２０５による－ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部２０２のセンス層２２３の磁化の向き（「ｒ」）は、両磁界が強め合うため、両磁界と略平行な－ｘ方向になる。その結果、出力部２０２のリファレンス層２２１とセンス層２２３の磁化方向は互いに９０度ずれた状態になり、出力部２０２のＭＴＪは平行な場合と比較して高抵抗となる。この出力部２０２が高抵抗である場合の出力データ（「ｏｕｔ」）を「０」と設定する。
（２）ケースμ２
　入力部２０３の入力データは「１」であり、磁化反転領域２３５の磁化の向きは、＋ｚ方向である。コントロール部２０５の制御データは「０」であり、磁化反転領域２５５の磁化の向きは＋ｚ方向である。このとき、出力部２０２のセンス層２２３には、入力部２０３による＋ｘ方向成分を有する磁界と、コントロール部２０５による－ｘ方向成分を有する磁界とが印加される。その結果、出力部２０２のセンス層２２３の磁化の向きは、両磁界が概ね打ち消し合うため、磁化容易軸方向である＋ｙ方向になる。その結果、出力部２０２のリファレンス層２２１とセンス層２２３の磁化方向は平行になり、出力部２０２のＭＴＪは低抵抗となる。この出力部２０２が低抵抗である場合の出力データを「１」と設定する。
　以上のように、不揮発ロジック回路２０１は、入力データ「０」、「１」に対して、それぞれ出力データ「０」、「１」を出力する。すなわち、コントロール部２０５に制御データ「０」が設定されている場合、不揮発ロジック回路２０１は、Ｔｈｒｏｕｇｈ回路として動作することができる。
　次に、図４１Ｂについて説明する。図４１Ｂは、コントロール部２０５のバイアス層２５３の磁化の向きが－ｚ方向（制御データ「１」）に予め設定されている場合を示している。
（１）ケースν１
　入力部２０３の入力データ（「Ａ」）は「０」であり、磁化反転領域２３５の磁化の向き（「ａ」）は、－ｚ方向である。コントロール部２０５の制御データは「１」であり、磁化反転領域２５５の磁化の向き（「ｌ」）は－ｚ方向である。このとき、出力部２０２のセンス層２２３には、入力部２０３による－ｘ方向成分を有する磁界（漏洩磁界）と、コントロール部２０５による＋ｘ方向成分を有する磁界（漏洩磁界）とが印加される。その結果、出力部２０２のセンス層２２３の磁化の向き（「ｒ」）は、両磁界が概ね打ち消し合うため、磁化容易軸方向の＋ｙ方向になる。その結果、出力部２０２のリファレンス層２２１とセンス層２２３の磁化方向は平行になり、出力部２０２のＭＴＪは低抵抗となる。この出力部２０２が低抵抗である場合の出力データ（「ｏｕｔ」）を「１」と設定する。
（２）ケースν２
　入力部２０３の入力データは「１」であり、磁化反転領域２３５の磁化の向きは、＋ｚ方向である。コントロール部２０５の制御データは「１」であり、磁化反転領域２５５の磁化の向きは－ｚ方向である。このとき、出力部２０２のセンス層２２３には、入力部２０３による＋ｘ方向成分を有する磁界と、コントロール部２０５による＋ｘ方向成分を有する磁界とが印加される。その結果、出力部２０２のセンス層２２３の磁化の向きは、両磁界が概ね強め合うため、両磁界と略平行な＋ｘ方向になる。その結果、出力部２０２のリファレンス層２２１とセンス層２２３の磁化方向は互いに９０度ずれた状態になり、出力部２０２のＭＴＪは平行な場合と比較して高抵抗となる。この出力部２０２が高抵抗である場合の出力データを「０」と設定する。
　以上のように、不揮発ロジック回路２０１は、入力データ「０」、「１」に対して、それぞれ出力データ「１」、「０」を出力する。すなわち、コントロール部２０５に制御データ「１」が設定されている場合、不揮発ロジック回路２０１は、ＮＯＴ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路２０１は、磁化反転領域２５５の磁化状態を制御することにより、Ｔｈｒｏｕｇｈ回路又はＮＯＴ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路２０１でＴｈｒｏｕｇｈ回路及びＮＯＴ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。なお、出力データの設定において「１」と「０」とを逆にすれば、Ｔｈｒｏｕｇｈ回路及びＮＯＴ回路を上記とは逆にすることが出来る。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第９の実施の形態に係る不揮発ロジック回路のデータ入出力原理について説明する。不揮発ロジック回路２０１に対するデータの入力は、コントロール部２０５、入力部２０３の磁壁移動素子に対してデータを書き込むことで行う。一方、不揮発ロジック回路２０１からのデータの出力は、出力部２０２のＴＭＲ素子のデータの読み出しにより行う。本データ入出力原理における、それらデータの書き込み及び読み出しについては、不揮発ロジック回路１０１（第８の実施の形態）と同様であるので、その説明を省略する。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第９の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作について図３０を用いて説明する。本実施の形態においても、不揮発ロジック回路２０１ヲ用いた論理ゲートの一例として図３０の構成を用いることができる。
　制御回路４８１は、不揮発ロジック回路２０１の事前の設定動作として、制御データの供給に応答して、その制御データに対応する大きさ及び向きを有する書込み電流ＩＷを生成する。そして、端子Ｃｏｎｔｒｏｌ及び端子４９２を介して、不揮発ロジック回路２０１の第１制御端子２６５ａとコントロール部２０５と第２制御端子２６５ｂの経路に供給する。これにより、コントロール部２０５（磁化反転領域２５５）へ制御データを設定できる。その結果、不揮発ロジック回路２０１を所望の論理演算回路（例示：ＮＯＴ回路）に設定できる。
　また、制御回路４８１は、不揮発ロジック回路２０１の動作として、まず、入力データの供給に応答して、その入力データに対応する大きさ及び向きを有する書込み電流ＩＷ１を生成する。そして、端子ＩＮ１及び端子４９２を介して、不揮発ロジック回路２０１の第１入力端子２６３ａと入力部２０３と第２入力端子２６３ｂの経路に供給する。これにより、入力部２０３へ入力データを入力できる。その後、制御回路４８１は、読み出し電流ＩＲを生成する。そして、端子４９１及び端子４９２を介して、出力端子（図示されず）と出力部２０２と導体層２０６と第１入力端子２３６ａの経路に流す。そのとき、出力部２０２のＭＴＪの抵抗値に対応する電圧（出力電圧）が端子Ｏｕｔから比較器４８２へ出力される。比較器４８２は、不揮発ロジック回路２０１からの出力電圧と、ＭＴＪ参照素子４８３からの参照電圧とを比較して、最終的な出力データを出力する。これにより、不揮発ロジック回路２０１は、入力データに対して所望の論理演算結果を示す出力データを出力することができる。
　以上の構成及び動作により、不揮発ロジック回路２０１を所望の論理回路に設定すると共に、その不揮発ロジック回路２０１への入力データの入力、及びその不揮発ロジック回路２０１からの出力データの出力を実行することが可能となる。
　本実施の形態の不揮発ロジック回路２０１においても、第８の実施の形態の不揮発ロジック回路１０１と同様の効果を得ることが出来る。加えて、本実施の形態の不揮発ロジック回路２０１においても、技術的矛盾の発生しない限り、第８の実施の形態の不揮発ロジック回路１０１と同様に構成を変形することが出来る。
　（第１０の実施の形態）
　１．不揮発ロジック回路の基本構成
　以下、本発明の第１０の実施の形態に係る不揮発ロジック回路の基本構成について説明する。図４２は、本発明の第１０の実施の形態に係る不揮発ロジック回路の構成を示す斜視図である。不揮発ロジック回路２９６は、第８の実施の形態に係る不揮発ロジック回路１０１と、第９の実施の形態に係る不揮発ロジック回路２０１と、信号伝達回路２９７とを具備している。
　不揮発ロジック回路２９６は、不揮発ロジック回路１０１（第８の実施の形態）と不揮発ロジック回路２０１（第９の実施の形態）とを組み合わせた回路である。すなわち、不揮発ロジック回路１０１の出力データを不揮発ロジック回路２０１の入力データとしている。具体的には、まず、第１入力データを不揮発ロジック回路１０１の入力部１０３に、第２入力データを入力部１０４に入力する。次に、それら入力データにより変化した出力部１０２ａ、１０２ｂの磁化状態（出力データ）を信号伝達回路２９７で検出する。すなわち、信号伝達回路２９７は、出力部１０２ａ、１０２ｂの抵抗値を検出し、出力データが「０」か「１」かを判定する。そして、信号伝達回路２９７は、その判定された出力データを入力データとして、不揮発ロジック回路２０１の入力部２０３に入力する。その入力データにより変化した出力部２０２の磁化状態（出力データ）を不揮発ロジック回路２９６の最終的な出力データとする。その他については、不揮発ロジック回路１０１、２０１と同様である。したがって、その説明を省略する。
　２．不揮発ロジック回路の動作原理
　次に、本発明の第１０の実施の形態に係る不揮発ロジック回路の動作原理について説明する。
　図４３Ａ及び図４３Ｂは、本発明の第１０の実施の形態に係る各不揮発ロジック回路の磁化反転領域、及びセンス層の磁化方向の関係を示す表である。ただし、「Ａ」は入力部１０３（磁化反転領域１３５）に書き込まれる入力データを示す。「Ｂ」は入力部１０４（磁化反転領域１４５）に書き込まれる入力データを示す。「ａ」は磁化反転領域１３５の磁化方向を示す。「ｂ」は磁化反転領域１４５の磁化方向を示す。「ｌ１」は磁化反転領域１５５の磁化方向を示す。「ｐ」はセンス層１２３ａの磁化方向を示す。「ｑ」はセンス層１２３ｂの磁化方向を示す。「Ｏ－１」は出力部１０２ａ、１０２ｂからの出力データであり、かつ、入力部２０３に書き込まれる入力データを示す。「ｏ」は磁化反転領域２３５の磁化方向を示す。「ｌ２」は磁化反転領域２５５の磁化方向を示す。「ｒ」はセンス層２２３の磁化方向を示す。「Ｏ－２」は出力部２０２からの出力データ、すなわち、不揮発ロジック回路２９６の出力データを示す。また、白丸にバツ印は－ｚ方向の磁化を示す。白丸に黒点印は＋ｚ方向の磁化を示す。上向き矢印は＋ｙ方向の磁化を示す。右向き矢印は＋ｘ方向の磁化を示す。左向き矢印は－ｘ方向の磁化を示す。各入力データや各制御データや各出力データの「０」、「１」の設定は、不揮発ロジック回路１０１、２０１と同様である。したがって、その説明を省略する。
　図４３Ａについて説明する。図４３Ａは、コントロール部１０５の磁化反転領域１５５の磁化の向きが－ｚ方向（制御データ「０」）に、コントロール部２０５の磁化反転領域２５５の磁化の向きが＋ｚ方向（制御データ「０」）に予め設定されている場合を示している。これにより、不揮発ロジック回路１０１は、図３４Ａに示されるようにＮＯＲ回路として動作する。一方、不揮発ロジック回路２０１は、図４１Ａに示されるようにＴｈｒｏｕｇｈ回路として動作する。すなわち、不揮発ロジック回路２９６は、全体としてＮＯＲ回路として動作する。
（１）ケースξ１
　入力部１０３の入力データ（「Ａ」）は「０」、入力部１０４の入力データ（「Ｂ」）は「０」である。これは、図３４Ａにおけるケースκ１である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「１」である。従って、入力部２０３の入力データ（「Ｏ－１」）は「１」である。これは、図４１Ａにおけるケースμ２である。従って、出力部２０２からの出力データ（「Ｏ－２」）は「１」である。
（２）ケースξ２
　入力部１０３の入力データは「０」、入力部１０４の入力データは「１」である。これは、図３４Ａにおけるケースκ２である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「０」である。従って、入力部２０３の入力データは「０」である。これは、図４１Ａにおけるケースμ１である。従って、出力部２０２からの出力データは「０」である。
（３）ケースξ３
　入力部１０３の入力データは「１」、入力部１０４の入力データは「０」である。これは、図３４Ａにおけるケースκ３である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「０」である。従って、入力部２０３の入力データは「０」である。これは、図４１Ａにおけるケースμ１である。従って、出力部２０２からの出力データは「０」である。
（４）ケースξ４
　入力部１０３の入力データは「１」、入力部１０４の入力データは「１」である。これは、図３４Ａにおけるケースκ４である。この場合、不揮発ロジック回路３０１の出力部３０２ａ、３０２ｂからの出力データは「０」である。従って、入力部２０３の入力データは「０」である。これは、図４１Ａにおけるケースμ１である。従って、出力部２０２からの出力データは「０」である。
　以上のように、不揮発ロジック回路２９６は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「０」、「０」、「０」を出力する。すなわち、コントロール部１０５、２０５にそれぞれ制御データ「０」、「０」が設定されている場合、不揮発ロジック回路２９６は、ＮＯＲ回路として動作することができる。
　次に、図４３Ｂについて説明する。図４３Ｂは、コントロール部１０５の磁化反転領域１５５の磁化の向きが＋ｚ方向（制御データ「１」）に、コントロール部２０５の磁化反転領域２５５の磁化の向きが－ｚ方向（制御データ「１」）に予め設定されている場合を示している。これにより、不揮発ロジック回路１０１は、図３４Ｂに示されるようにＡＮＤ回路として動作する。一方、不揮発ロジック回路２０１は、図４１Ｂに示されるようにＮＯＴ回路として動作する。すなわち、不揮発ロジック回路２９６は、全体としてＮＡＮＤ回路として動作する。
（１）ケースπ１
　入力部１０３の入力データ（「Ａ」）は「０」、入力部１０４の入力データ（「Ｂ」）は「０」である。これは、図３４Ｂにおけるケースλ１である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「０」である。従って、入力部２０３の入力データ（「Ｏ－１」）は「０」である。これは、図４１Ｂにおけるケースν１である。従って、出力部２０２からの出力データ（「Ｏ－２」）は「１」である。
（２）ケースπ２
　入力部１０３の入力データは「０」、入力部１０４の入力データは「１」である。これは、図３４Ｂにおけるケースλ２である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「０」である。従って、入力部２０３の入力データは「０」である。これは、図４１Ｂにおけるケースν１である。従って、出力部２０２からの出力データは「１」である。
（３）ケースπ３
　入力部１０３の入力データは「１」、入力部１０４の入力データは「０」である。これは、図３４Ｂにおけるケースλ３である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「０」である。従って、入力部２０３の入力データは「０」である。これは、図４１Ｂにおけるケースν１である。従って、出力部２０２からの出力データは「１」である。
（４）ケースπ４
　入力部１０３の入力データは「１」、入力部１０４の入力データは「１」である。これは、図３４Ｂにおけるケースλ４である。この場合、不揮発ロジック回路１０１の出力部１０２ａ、１０２ｂからの出力データは「１」である。従って、入力部２０３の入力データは「１」である。これは、図４１Ｂにおけるケースν２である。従って、出力部２０２からの出力データは「０」である。
　以上のように、不揮発ロジック回路２９６は、入力データ「００」、「０１」、「１０」、「１１」に対して、それぞれ出力データ「１」、「１」、「１」、「０」を出力する。すなわち、コントロール部１０５、２０５にそれぞれ制御データ「１」、「１」が設定されている場合、不揮発ロジック回路２９６は、ＮＡＮＤ回路として動作することができる。
　このように、本実施の形態における不揮発ロジック回路２９６は、不揮発ロジック回路１０１、２０１のコントロール部１０５、２０５の磁化状態を制御することにより、ＮＯＲ回路又はＮＡＮＤ回路として用いることができる。したがって、本実施の形態における不揮発ロジック回路２９６でＮＯＲ回路及びＮＡＮＤ回路を構成し、それらを組み合わせることにより、他の論理回路を組むことができる。
　３．不揮発ロジック回路のデータ入出力原理
　次に、本発明の第１０の実施の形態に係る不揮発ロジック回路のデータ入出力原理については、第８の実施の形態（不揮発ロジック回路１０１）及び第９の実施の形態（不揮発ロジック回路２０１）と同様であるので、その説明を省略する。
　４．不揮発ロジック回路を用いた論理ゲート
　続いて、本発明の第１０の実施の形態に係る不揮発ロジック回路を用いた論理ゲートの構成及び動作については、第８の実施の形態（不揮発ロジック回路１０１を用いた論理ゲート３８０：図２２）と第９の実施の形態（不揮発ロジック回路２０１を用いた論理ゲート４８０：図３０）とを組み合わせたもので実行可能であるので、その説明を省略する。ただし、信号伝達回路２９７は、例えば、図２２における比較器３８２と、ＭＴＪ参照素子３８３と、制御回路３８１のうちの比較器３８２とＭＴＪ参照素子３８３を制御する部分とで構成することができる。
　本実施の形態の不揮発ロジック回路２９６においても、第８の実施の形態の不揮発ロジック回路１０１や、第９の実施の形態の不揮発ロジック回路２０１と同様の効果を得ることが出来る。更に、ＮＯＲ回路及びＮＡＮＤ回路を構成できるので、それらを組み合わせることにより、あらゆる論理回路を組むことができる。加えて、本実施の形態の不揮発ロジック回路２９６においても、技術低矛盾の発生しない限り、第８の実施の形態の不揮発ロジック回路１０１や、第９の実施の形態の不揮発ロジック回路２０１と同様に構成を変形することが出来る。
　上述されたように、本発明の各実施の形態における不揮発ロジック回路やそれを用いた論理ゲートを適宜選択し組み合わせて、論理演算を行う半導体装置（例示：半導体集積回路）に対して使用することで、当該半導体装置を形成することが可能となる。
　以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。また、各実施の形態に用いられる技術は、技術的矛盾の発生しない限り互いに利用することが可能である。
　この出願は、２００９年１月２７日に出願された特許出願番号２００９－０１５４３４号の日本特許出願及び２００９年９月２５日に出願された特許出願番号２００９－２２０７２５号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。

Claims (28)

  1. 　垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む入力部と、
    　強磁性層を含むコントロール部と、
    　前記入力部及び前記コントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む出力部と
    　を具備し、
    　前記入力部の磁化状態は、入力データに対応して変化し、
    　前記出力部の前記磁気トンネル結合素子の磁化状態は、前記入力部及び前記コントロール部の磁化状態に対応して変化する
    　不揮発ロジック回路。
  2. 　請求項１に記載の不揮発ロジック回路であって、
    　前記出力部の前記磁気トンネル接合素子は、
    　　反転可能な磁化を有し、面内磁気異方性を有する強磁性層であるセンス層と、
    　　磁化の向きが固定され、面内磁気異方性を有する強磁性層であるリファレンス層と、
    　　前記センス層と前記リファレンス層との間に設けられた絶縁層と
    　　を備える
    　不揮発ロジック回路。
  3. 　請求項２に記載の不揮発ロジック回路であって、
    　前記入力部は、
    　　反転可能な磁化を有し、垂直磁気異方性を有する強磁性層であるフリー層と、
    　　磁化の向きが固定され、垂直磁気異方性を有する強磁性層である固定層と、
    　　前記フリー層と前記固定層との間に設けられた非磁性層と
    　　を備える
    　不揮発ロジック回路。
  4. 　請求項３に記載の不揮発ロジック回路であって、
    　前記入力部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記入力部の射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  5. 　請求項４に記載の不揮発ロジック回路であって、
    　前記コントロール部は、垂直磁気異方性を有し、
    　前記入力部は複数あり、
    　前記コントロール部と前記複数の入力部とは、直線状に並んで設けられている
    　不揮発ロジック回路。
  6. 　請求項４に記載の不揮発ロジック回路であって、
    　前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向の磁気異方性を有する
    　不揮発ロジック回路。
  7. 　請求項６に記載の不揮発ロジック回路であって、
    　前記リファレンス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向に磁化が固定されている
    　不揮発ロジック回路。
  8. 　請求項４に記載の不揮発ロジック回路であって、
    　前記コントロール部は、面内磁気異方性を有し、
    　前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置と重なる
    　不揮発ロジック回路。
  9. 　請求項４に記載の不揮発ロジック回路であって、
    　前記コントロール部は、垂直磁気異方性を有し、
    　前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  10. 　請求項４に記載の不揮発ロジック回路であって、
    　前記出力部の近傍に設けられた強磁性層を含む第２コントロール部を更に具備し、
    　前記コントロール部及び前記第２コントロール部は、垂直磁気異方性を有し、
    　前記コントロール部及び前記第２コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部及び前記第２コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  11. 　請求項５に記載の不揮発ロジック回路であって、
    　単入力素子を更に具備し、
    　前記複数の入力部と、前記コントロール部と、前記出力部とは多入力素子を構成し、
    　前記単入力素子は、
    　　垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む第２入力部と、
    　　強磁性層を含む第２コントロール部と、
    　　前記第２入力部及び前記第２コントロール部の近傍に設けられ、磁化状態が変化可能な第２磁気トンネル結合素子を含む第２出力部と
    　　を備え、
    　　前記第２入力部の磁化状態は、前記出力部の出力に応じた伝達信号が入力され、前記伝達データに対応して変化し、
    　　前記第２出力部の前記第２磁気トンネル結合素子の磁化状態は、前記第２入力部及び前記第２コントロール部の磁化状態に対応して変化する
    　不揮発ロジック回路。
  12. 　請求項１１に記載の不揮発ロジック回路であって、
    　前記出力部に電気的に接続され、前記出力部の出力に応じた前記伝達信号を前記第２入力部へ出力する信号伝達回路をさらに具備する
    　不揮発ロジック回路。
  13. 　請求項２に記載の不揮発ロジック回路であって、
    　前記入力部は、
    　　磁化の向きが第１方向に固定され、垂直磁気異方性を有する強磁性層である第１磁化固定領域と、
    　　磁化の向きが前記第１方向と反対の第２方向に固定され、垂直磁気異方性を有する強磁性層である第２磁化固定領域と、
    　前記前記第１磁化固定領域と前記第２磁化固定領域との間に設けられ、反転可能な磁化を有し、垂直磁気異方性を有する強磁性層である磁化反転領域と
    　　を備える
    　不揮発ロジック回路。
  14. 　請求項１３に記載の不揮発ロジック回路であって、
    　前記入力部は、
    　前記第１磁化固定領域の近傍に設けられ前記第１磁化固定領域の磁化を固定する第１ハード層、及び、前記第２磁化固定領域の近傍に設けられ前記第２磁化固定領域の磁化を固定する第２ハード層、の少なくとも一方をさらに備える
    　不揮発ロジック回路。
  15. 　請求項１３に記載の不揮発ロジック回路であって、
    　前記入力部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記入力部の射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  16. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記コントロール部が延在する方向と前記入力部が延在する方向とは平行である
    　不揮発ロジック回路。
  17. 　請求項１６に記載の不揮発ロジック回路であって、
    　前記入力部は複数あり、
    　前記複数の入力部が延在する方向は互いに平行である
    　不揮発ロジック回路。
  18. 　請求項１７に記載の不揮発ロジック回路であって、
    　前記コントロール部は、垂直磁気異方性を有し、
    　前記コントロール部と前記複数の入力部とは、直線状に並んで設けられている
    　不揮発ロジック回路。
  19. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向の磁気異方性を有する
    　不揮発ロジック回路。
  20. 　請求項１９に記載の不揮発ロジック回路であって、
    　前記リファレンス層は、前記入力部と前記コントロール部とが並ぶ方向に対して垂直な方向に磁化が固定されている
    　不揮発ロジック回路。
  21. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記センス層は、前記入力部と前記コントロール部とが並ぶ方向に対して平行な方向の磁気異方性を有する
    　不揮発ロジック回路。
  22. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記コントロール部は、面内磁気異方性を有し、
    　前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置と重なる
    　不揮発ロジック回路。
  23. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記コントロール部は、垂直磁気異方性を有し、
    　前記コントロール部と前記出力部とを前記出力部の底面を含む平面へ射影したとき、前記コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  24. 　請求項１５に記載の不揮発ロジック回路であって、
    　前記出力部の近傍に設けられた強磁性層を含む第２コントロール部を更に具備し、
    　前記コントロール部及び前記第２コントロール部は、垂直磁気異方性を有し、
    　前記コントロール部及び前記第２コントロール部と前記出力部とを前記出力部の底面をむ平面へ射影したとき、前記コントロール部及び前記第２コントロール部の前記射影の重心の位置は、前記出力部の重心の位置とずれている
    　不揮発ロジック回路。
  25. 　請求項１７に記載の不揮発ロジック回路であって、
    　単入力素子を更に具備し、
    　前記複数の入力部と、前記コントロール部と、前記出力部とは多入力素子を構成し、
    　前記単入力素子は、
    　　垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む第２入力部と、
    　　強磁性層を含む第２コントロール部と、
    　　前記第２入力部及び前記第２コントロール部の近傍に設けられ、磁化状態が変化可能な第２磁気トンネル結合素子を含む第２出力部と
    　　を備え、
    　　前記第２入力部の磁化状態は、前記出力部の出力に応じた伝達信号が入力され、前記伝達データに対応して変化し、
    　　前記第２出力部の前記第２磁気トンネル結合素子の磁化状態は、前記第２入力部及び前記第２コントロール部の磁化状態に対応して変化する
    　不揮発ロジック回路。
  26. 　請求項２５に記載の不揮発ロジック回路であって、
    　前記出力部に電気的に接続され、前記出力部の出力に応じた前記伝達信号を前記第２入力部へ出力する信号伝達回路をさらに具備する
    　不揮発ロジック回路。
  27. 　請求項１に記載の不揮発ロジック回路であって、
    　前記コントロール部は、コントロールデータを入力されて、前記コントロール部の強磁性層の磁化状態を前記コントロールデータに対応するように設定され、
    　前記入力部は、入力データを入力されて、前記入力部の強磁性層の磁化状態を前記入力データに対応するように設定され、
    　前記出力部の磁気トンネル結合素子は、前記コントロール部の強磁性体の磁化状態と前記入力部の強磁性体の磁化状態と基づいて変化した磁化状態が読み出される
    　不揮発ロジック回路。
  28. 　不揮発ロジック回路の動作方法であって、
    　ここで、不揮発ロジック回路は、
    　　垂直磁気異方性を有し、磁化状態が変化可能な強磁性層を含む入力部と、
    　　強磁性層を含むコントロール部と、
    　　前記入力部及び前記コントロール部の近傍に設けられ、磁化状態が変化可能な磁気トンネル結合素子を含む出力部と
    　　を具備し、
    　前記不揮発ロジック回路の動作方法は、
    　前記コントロール部にコントロールデータを入力して、前記コントロール部の強磁性層の磁化状態を前記コントロールデータに対応するように設定するステップと、
    　前記入力部に入力データを入力して、前記入力部の強磁性層の磁化状態を前記入力データに対応するように設定するステップと、
    　前記コントロール部の強磁性体の磁化状態と前記入力部の強磁性体の磁化状態と基づいて変化した前記出力部の磁気トンネル結合素子の磁化状態を読み出すステップと
    　を具備する
    　不揮発ロジック回路の動作方法。
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