JP2007299992A

JP2007299992A - スピンｆｅｔ

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Publication number: JP2007299992A
Application number: JP2006127772A
Authority: JP
Inventors: Tomoaki Iguchi; 智明井口; Hideyuki Sugiyama; 英行杉山; Yoshiaki Saito; 好昭斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-05-01
Filing date: 2006-05-01
Publication date: 2007-11-15
Anticipated expiration: 2026-05-01
Also published as: JP4764246B2

Abstract

【課題】スピンＦＥＴのスピン注入書き込み時に消費する電流を低減する。
【解決手段】本発明の例に関わるスピンＦＥＴは、磁化方向が固定される第１強磁性層１３と、スピン注入電流により磁化方向が変化する第２強磁性層１４と、第１及び第２強磁性層１３，１４の間のチャネルと、チャネル上にゲート絶縁層１７を介して形成されるゲート電極１８と、スピン注入電流を第２強磁性層１４に供給する経路になると共に、スピン注入電流により発生する磁場Ｈａが第２強磁性層１４の磁化困難軸方向に作用するようにレイアウトされる導電線２６とを備える。
【選択図】図１

Description

本発明は、磁気抵抗効果(magneto-resistive)を利用するスピンＦＥＴ(spin field effect transistor)に関する。

近年、電子の電荷とスピンを同時に利用した新しいデバイスの研究が盛んである。スピンＦＥＴは、その一つであり、ソース／ドレイン領域が磁性体から構成される。スピンＦＥＴの特徴は、例えば、ソース領域とドレイン領域の磁性体の相対的な磁化方向を制御することでその出力特性を制御できる点にある(例えば、特許文献１及び非特許文献１参照)。

ここで、ソース領域とドレイン領域の磁性体の相対的な磁化方向を制御するには、両者のうちの一方の磁化方向を変化させるメカニズムが必要になる。現在、そのメカニズムの主なものとして、書き込み線に流れる電流により発生する磁場を利用するもの(磁場書き込み)、及び、スピン偏極電子によるスピントルクを利用するもの(スピン注入書き込み)の２つが知られている。

しかし、磁場書き込みでは、書き込み線を必要とするためにトランジスタ構造が複雑になる。また、磁場書き込み及びスピン注入書き込み共に、磁性体の磁化を反転させるために必要な電流の値が大きくなる、という問題がある。
米国特許第6,256,223号明細書 S. Sugahara and M. Tanaka, Appl. Phys. Lett. 84(2004)2307

本発明の例では、スピンＦＥＴのソース領域とドレイン領域の磁性体の一方の磁化方向を従来よりも小さな電流密度で変化させる技術を提案する。

本発明の例に関わるスピンＦＥＴは、磁化方向が固定される第１強磁性層と、スピン注入電流により磁化方向が変化する第２強磁性層と、第１及び第２強磁性層の間のチャネルと、チャネル上にゲート絶縁層を介して形成されるゲート電極と、スピン注入電流を第２強磁性層に供給する経路になると共に、スピン注入電流により発生する磁場が第２強磁性層の磁化困難軸方向に作用するようにレイアウトされる導電線とを備える。

本発明の例によれば、スピンＦＥＴのソース領域とドレイン領域の磁性体の一方の磁化方向を従来よりも小さな電流密度で変化させることができる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１．概要
本発明の例では、スピン注入書き込みにより、スピンＦＥＴのソース領域とドレイン領域の磁性体の一方の磁化方向を変化させると共に、さらに、磁化方向を変化させるに当たって、磁場を磁化反転のアシストとして使用する。

磁化反転のアシストとして使用する磁場は、磁化方向を変化させる磁性体の磁化困難軸方向(direction of hard magnetization)に作用させる。

また、この磁場は、磁場書き込みのように、書き込み線に電流を流すことにより発生させるのではなく、スピン偏極電子を発生させるためのスピン注入電流により発生する磁場を利用する。

これにより、トランジスタ構造を複雑にすることなく、ソース領域とドレイン領域の磁性体の相対的な磁化方向を小さな電流密度で制御できる。

２．実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。

(1) 第１実施の形態
図１は、第１実施の形態のスピンＦＥＴを示している。

半導体基板１１内には、例えば、ＳＴＩ(shallow trench isolation)構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２に取り囲まれた素子領域内にスピンＦＥＴが形成される。

スピンＦＥＴは、半導体基板１１の凹部に埋め込まれたソース／ドレイン領域としての強磁性層１３，１４を有する。強磁性層１４上には、非磁性層１５が形成され、非磁性層１５上には、強磁性層１６が形成される。

強磁性層１３，１６は、その磁化方向が固定され、ピンド層(磁気固着層)として機能する。本例では、強磁性層１３，１６の磁化は、共に、紙面を表から裏に突き抜ける方向に固定されるが、その反対方向に固定されてもよいし、強磁性層１３，１６の磁化が互いに異なる方向に固定されてもよい。

強磁性層１４は、その磁化方向が可変であり、フリー層(磁気記録層)として機能する。強磁性層１４の残留磁化の磁化方向は、紙面に垂直な方向である。

強磁性層１４の残留磁化が紙面を表から裏に突き抜ける方向を向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに同じ向きとなる。この状態が平行(parallel)であり、平行状態のときのスピンＦＥＴのオン抵抗は、低くなる。

強磁性層１４の残留磁化が紙面を裏から表に突き抜ける方向を向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに反対向きとなる。この状態が反平行(anti-parallel)であり、反平行状態のときのスピンＦＥＴのオン抵抗は、高くなる。

強磁性層１３，１４間のチャネル上には、ゲート絶縁層１７が形成され、ゲート絶縁層１７上には、ゲート電極１８が形成される。ゲート電極１８の側壁(side-wall)上には、スペーサとしての絶縁層１９が形成される。

強磁性層１３，１４上及びゲート電極１８上には、それぞれ、保護層としての機能を備えた導電層２０，２１，２２が形成される。

導電層２０上には、コンタクトプラグ２３が形成され、コンタクトプラグ２３上には、導電線２４が形成される。また、導電層２１上には、コンタクトプラグ２５が形成され、コンタクトプラグ２５上には、導電線２６が形成される。導電線２６の上面及び側面は、磁力線を収束する機能を有するヨーク(yoke)層２７に覆われる。

ここで、本例では、強磁性層１４の磁化容易軸(axis of easy magnetization)は、紙面に垂直な方向であるため、導電線２６は、強磁性層１４の磁化容易軸方向(direction of easy magnetization)に延ばす。これにより、強磁性層１４の磁化を反転させるときに導電線２６に流れるスピン注入電流により発生する磁場Ｈａは、チャネル長方向、即ち、強磁性層１４の磁化困難軸方向(紙面に平行な方向)に作用する。

このような構造によれば、導電線２６に流れるスピン注入電流により発生する磁場Ｈａがスピン注入書き込みをアシストするため、スイッチング(磁化反転)に必要なスピン注入電流の値を低減できる。

尚、ヨーク層２７は、省略してもよい。但し、ヨーク層２７が存在する場合のほうが存在しない場合よりもスピン注入電流の低電流化には有効である。

次に、スピン注入電流の経路について検討する。

図２は、スピンＦＥＴのチャネルにスピン注入電流を流す例である。

この場合、強磁性層１４の磁化方向を制御するために、スピンＦＥＴのチャネルに流れるスピン注入電流Ｉｓの向きを可変としなければならない。

従って、スピンＦＥＴに、書き込みのためのドライバ／シンカーを接続する必要がある。

本例では、導電線２４に、直列接続されたＰチャネルＭＯＳＦＥＴＰＢ及びＮチャネルＭＯＳＦＥＴＮＡからなるドライバ／シンカーを接続し、導電線２６に、直列接続されたＰチャネルＭＯＳＦＥＴＰＡ及びＮチャネルＭＯＳＦＥＴＮＢからなるドライバ／シンカーを接続する。

また、強磁性層１３の磁化方向と強磁性層１６の磁化方向とは、互いに反対向きとなるように固定する。

本例では、強磁性層１３の磁化は、紙面を表から裏に突き抜ける方向に固定し、強磁性層１６の磁化は、紙面を裏から表に突き抜ける方向に固定する。

そして、強磁性層１４の磁化方向を強磁性層１３の磁化方向に対して平行にする場合、制御信号Ａ，ｂＢを“Ｈ”にし、制御信号ｂＡ，Ｂを“Ｌ”にする。この時、スピン注入電流Ｉｓは、ＰチャネルＭＯＳＦＥＴＰＡからスピンＦＥＴのチャネルを経由してＮチャネルＭＯＳＦＥＴＮＡに向かって流れる。

このため、強磁性層１３において紙面を表から裏に突き抜ける方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。また、紙面を表から裏に突き抜ける方向にスピン偏極された電子は、強磁性層１６において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

これと同時に、導電線２６を流れるスピン注入電流Ｉｓは、強磁性層１４の磁化困難軸方向(紙面上を左から右に向かう方向)の磁場Ｈａを発生する。

従って、強磁性層１４の磁化方向は、強磁性層１３の磁化方向に対して同じ向き(平行状態)になる。

また、強磁性層１４の磁化方向を強磁性層１３の磁化方向に対して反平行にする場合、制御信号ｂＡ，Ｂを“Ｈ”にし、制御信号Ａ，ｂＢを“Ｌ”にする。この時、スピン注入電流Ｉｓは、ＰチャネルＭＯＳＦＥＴＰＢからスピンＦＥＴのチャネルを経由してＮチャネルＭＯＳＦＥＴＮＢに向かって流れる。

このため、強磁性層１６において紙面を裏から表に突き抜ける方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。また、紙面を裏から表に突き抜ける方向にスピン偏極された電子は、強磁性層１３において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

これと同時に、導電線２６を流れるスピン注入電流Ｉｓは、強磁性層１４の磁化困難軸方向(紙面上を右から左に向かう方向)の磁場Ｈａを発生する。

従って、強磁性層１４の磁化方向は、強磁性層１３の磁化方向に対して反対向き(反平行状態)になる。

図３は、スピンＦＥＴのチャネルにスピン注入電流を流さない例である。

スピンＦＥＴをロジック回路に使用する場合、通常、スピンＦＥＴのチャネルに流れる電流の向きは固定される。例えば、インバータの“Ｈ”を出力するトランジスタについてみると、チャネルを流れる電流の向きは、常に、電源端子から出力端子に向かう方向となる。

そこで、スピンＦＥＴのチャネルをスピン注入電流の経路から外し、スピンＦＥＴのチャネルを流れる電流の向きを固定する。

この場合、強磁性層１４の磁化方向を制御するためのドライバ／シンカーは、強磁性層１４と導電線２６とにそれぞれ接続する。

本例では、強磁性層１４に、直列接続されたＰチャネルＭＯＳＦＥＴＰＢ及びＮチャネルＭＯＳＦＥＴＮＡからなるドライバ／シンカーを接続し、導電線２６に、直列接続されたＰチャネルＭＯＳＦＥＴＰＡ及びＮチャネルＭＯＳＦＥＴＮＢからなるドライバ／シンカーを接続する。

また、強磁性層１６の磁化は、例えば、紙面を表から裏に突き抜ける方向に固定する。

本例では、スピン注入電流ＩｓがスピンＦＥＴのチャネルを流れないため、強磁性層１３，１６の相対的な磁化方向に制限はない。

本例では、強磁性層１３，１６の磁化は、共に、紙面を表から裏に突き抜ける方向に固定しているが、強磁性層１３の磁化方向は、強磁性層１６の磁化方向と同じであっても、異なっていても、どちらでも構わない。

そして、強磁性層１４の磁化方向を強磁性層１３の磁化方向に対して平行にする場合、制御信号ｂＡ，Ｂを“Ｈ”にし、制御信号Ａ，ｂＢを“Ｌ”にする。この時、スピン注入電流Ｉｓは、ＰチャネルＭＯＳＦＥＴＰＢから強磁性層１４を経由してＮチャネルＭＯＳＦＥＴＮＢに向かって流れる。

このため、強磁性層１６において紙面を表から裏に突き抜ける方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。

従って、強磁性層１４の磁化方向は、強磁性層１６の磁化方向に対して同じ向きになる。つまり、強磁性層１４の磁化方向は、強磁性層１３の磁化方向に対しても同じ向き(平行)になる。

また、強磁性層１４の磁化方向を強磁性層１３の磁化方向に対して反平行にする場合、制御信号Ａ，ｂＢを“Ｈ”にし、制御信号ｂＡ，Ｂを“Ｌ”にする。この時、スピン注入電流Ｉｓは、ＰチャネルＭＯＳＦＥＴＰＡから強磁性層１４を経由してＮチャネルＭＯＳＦＥＴＮＡに向かって流れる。

このため、紙面を裏から表に突き抜ける方向にスピン偏極された電子は、強磁性層１６において反射され、強磁性層１４内の電子にスピントルクを与える。

従って、強磁性層１４の磁化方向は、強磁性層１６の磁化方向に対して反対向きになる。つまり、強磁性層１４の磁化方向は、強磁性層１３の磁化方向に対しても反対向き(反平行)になる。

次に、図１のスピンＦＥＴの製造方法を説明する。

まず、半導体基板１１に対して不純物のイオン注入(チャネルインプラ)とアニールを行い、スピンＦＥＴのチャネルを形成する。チャネルは、イオン注入に代えて、変調ドープを用いたヘテロ界面成長プロセスにより形成してもよい。また、チャネルは、超格子構造を利用してもよい。

チャネルタイプとしては、エンハンスメント及びデプリーションのいずれであっても構わない。

次に、ゲート絶縁層１７及びゲート電極１８を形成する。また、半導体基板１をエッチングして凹部を形成し、この凹部内にソース／ドレイン領域としての強磁性層１３，１４を形成する。さらに、強磁性層１４上に、非磁性層１５及び強磁性層１６を形成する。

次に、ゲート電極１８の側壁上に絶縁層１９を形成する。また、強磁性層１３，１４上及びゲート電極１８上に、それぞれ、保護層としての機能を備えた導電層２０，２１，２２を形成する。

この後、層間絶縁層を形成し、この層間絶縁層にコンタクトホールを形成し、続けて、コンタクトホール内にコンタクトプラグ２３，２５及びその上に導電線２４，２６，２７を形成する。

最後に、約1T (tesla)の一様な磁場中で、約270℃、約1時間のアニールを行い、強磁性層１３，１４，１６に磁気異方性を付与する。

(2) 第２実施の形態
図４及び図５は、第２実施の形態のスピンＦＥＴを示している。

半導体基板１１内には、例えば、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２に取り囲まれた素子領域内にスピンＦＥＴが形成される。

強磁性層１３，１６は、その磁化方向が固定され、ピンド層(磁気固着層)として機能する。本例では、強磁性層１３，１６の磁化は、共に、紙面上を左から右に向かう方向に固定されるが、その反対方向に固定されてもよいし、強磁性層１３，１６の磁化が互いに異なる方向に固定されてもよい。

強磁性層１４は、その磁化方向が可変であり、フリー層(磁気記録層)として機能する。強磁性層１４の残留磁化の磁化方向は、紙面に平行な方向である。

強磁性層１４の残留磁化が紙面上を左から右に向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに同じ向き(平行)となる。平行状態のときのスピンＦＥＴのオン抵抗は、低くなる。

強磁性層１４の残留磁化が紙面上を右から左に向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに反対向き(反平行)となる。反平行状態のときのスピンＦＥＴのオン抵抗は、高くなる。

強磁性層１３，１４間のチャネル上には、ゲート絶縁層１７が形成され、ゲート絶縁層１７上には、ゲート電極１８が形成される。ゲート電極１８の側壁上には、スペーサとしての絶縁層１９が形成される。

導電層２１上には、コンタクトプラグ２５が形成され、コンタクトプラグ２５上には、導電線２６が形成される。導電線２６の上面及び側面は、磁力線を収束する機能を有するヨーク層２７に覆われる。導電線２６上には、さらに、コンタクトプラグ２８及び導電線２９が形成される。

ここで、本例では、強磁性層１４の磁化容易軸は、紙面に平行な方向であるため、導電線２６は、強磁性層１４の磁化容易軸方向(チャネル長方向)に延ばす。これにより、強磁性層１４の磁化を反転させるときに導電線２６に流れるスピン注入電流により発生する磁場Ｈａは、チャネル幅方向、即ち、強磁性層１４の磁化困難軸方向(紙面に垂直な方向)に作用する。

次に、スピン注入電流の経路について検討する。

図６は、スピンＦＥＴのチャネルにスピン注入電流を流す例である。

この場合、第１実施の形態と同様に、強磁性層１４の磁化方向を制御するために、スピンＦＥＴのチャネルに流れるスピン注入電流Ｉｓの向きを可変としなければならない。

そこで、本例では、導電層２０に、直列接続されたＰチャネルＭＯＳＦＥＴＰＢ及びＮチャネルＭＯＳＦＥＴＮＡからなるドライバ／シンカーを接続し、導電線２６に、直列接続されたＰチャネルＭＯＳＦＥＴＰＡ及びＮチャネルＭＯＳＦＥＴＮＢからなるドライバ／シンカーを接続する。

本例では、強磁性層１３の磁化は、紙面上を左から右に向かう方向に固定し、強磁性層１６の磁化は、紙面上を右から左に向かう方向に固定する。

このため、強磁性層１３において紙面上を左から右に向かう方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。また、紙面上を左から右に向かう方向にスピン偏極された電子は、強磁性層１６において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

これと同時に、導電線２６を流れるスピン注入電流Ｉｓは、強磁性層１４の磁化困難軸方向(紙面を表から裏に突き抜ける方向)の磁場Ｈａを発生する。

このため、強磁性層１６において紙面上を右から左に向かう方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。また、紙面上を右から左に向かう方向にスピン偏極された電子は、強磁性層１３において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

これと同時に、導電線２６を流れるスピン注入電流Ｉｓは、強磁性層１４の磁化困難軸方向(紙面を裏から表に突き抜ける方向)の磁場Ｈａを発生する。

図７は、スピンＦＥＴのチャネルにスピン注入電流を流さない例である。

第１実施の形態で説明したように、スピンＦＥＴをロジック回路に使用する場合、通常、スピンＦＥＴのチャネルに流れる電流の向きは固定される。

また、強磁性層１６の磁化は、例えば、紙面上を左から右に向かう方向に固定する。

本例では、強磁性層１３，１６の磁化は、共に、紙面上を左から右に向かう方向に固定しているが、強磁性層１３の磁化方向は、強磁性層１６の磁化方向と同じであっても、異なっていても、どちらでも構わない。

このため、強磁性層１６において紙面上を左から右に向かう方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。

このため、紙面上を右から左に向かう方向にスピン偏極された電子は、強磁性層１６において反射され、強磁性層１４内の電子にスピントルクを与える。

第２実施の形態のスピンＦＥＴのソース／ドレイン領域の残留磁化の磁化方向を第１実施の形態のそれと比べると、図８に示すようになる。

同図(a)は、第１実施の形態の構造に相当し、磁化容易軸は、チャネル幅方向を向くように設定される。また、同図(b)は、第２実施の形態の構造に相当し、磁化容易軸は、チャネル長方向を向くように設定される。

尚、図５及び図６のスピンＦＥＴの製造方法については、図１のスピンＦＥＴの製造方法と同じであるため、ここでは、その説明を省略する。

(3) 第３実施の形態
図９は、第３実施の形態のスピンＦＥＴを示している。

このスピンＦＥＴは、第１実施の形態のスピンＦＥＴの変形例であるため、図１と同一部分には同じ符号を付してある。

図１のスピンＦＥＴと異なる点は、フリー層としての強磁性層１４とピンド層としての強磁性層１６との間に配置される非磁性層がトンネルバリア層３０であることである。

このような構造においても、スイッチング(磁化反転)に必要なスピン注入電流の値を低減できる。

(4) 第４実施の形態
図１０は、第４実施の形態のスピンＦＥＴを示している。

このスピンＦＥＴは、第２実施の形態のスピンＦＥＴの変形例であるため、図５と同一部分には同じ符号を付してある。

図５のスピンＦＥＴと異なる点は、フリー層としての強磁性層１４とピンド層としての強磁性層１６との間に配置される非磁性層がトンネルバリア層３０であることである。

(5) 第５実施の形態
図１１は、第５実施の形態のスピンＦＥＴを示している。

図１のスピンＦＥＴと異なる点は、半導体基板１１と、ソース／ドレイン領域としての強磁性層１３，１４との間に、トンネルバリア層３１，３２が配置されていることである。

トンネルバリア層３１，３２は、半導体基板１１と強磁性層１３，１４との間に生じる反応を防止する役割を果たすため、半導体基板１１と強磁性層１３，１４との接合が良好になり、スピンＦＥＴの製造歩留まりが向上する。

また、トンネルバリア層３１，３２は、高いスピン偏極率で、キャリアをチャネルに移動させる機能を有するため、強磁性層１３，１４の相対的な磁化方向の変化に伴うコンダクタンスの変化率が大きくなる。

尚、本例では、トンネルバリア層３１，３２が強磁性層１３，１４側にそれぞれ配置されるが、実現すべきトランジスタの性能に応じて、いずれか一方のトンネルバリア層を省略してもよい。

(6) 第６実施の形態
図１２は、第６実施の形態のスピンＦＥＴを示している。

図５のスピンＦＥＴと異なる点は、半導体基板１１と、ソース／ドレイン領域としての強磁性層１３，１４との間に、トンネルバリア層３１，３２が配置されていることである。

(7) 第７実施の形態
図１３は、第７実施の形態のスピンＦＥＴを示している。

図１のスピンＦＥＴと異なる点は、ピンド層としての強磁性層１３，１６の磁化方向を安定に固定する反強磁性層(anti-ferromagnetic layer: AF1, AF2)３３，３４が配置されていることである。

本例では、反強磁性層３３，３４は、それぞれ、強磁性層１３，１６直上に配置される。

反強磁性層３３，３４は、強磁性層１３，１６の磁化安定性を向上させる機能を有するため、スピンＦＥＴの安定動作が実現される。

尚、本例では、反強磁性層３３，３４が強磁性層１３，１４側にそれぞれ配置されるが、実現すべきトランジスタの性能に応じて、いずれか一方の反強磁性層を省略してもよい。

(8) 第８実施の形態
図１４は、第８実施の形態のスピンＦＥＴを示している。

図５のスピンＦＥＴと異なる点は、ピンド層としての強磁性層１３，１６の磁化方向を安定に固定する反強磁性層(anti-ferromagnetic layer: AF1, AF2)３３，３４が配置されていることである。

(9) 第９実施の形態
図１５は、第９実施の形態のスピンＦＥＴを示している。

半導体基板１１内には、例えば、ＳＴＩ構造の素子分離絶縁層１２が形成される。素子分離絶縁層１２に取り囲まれた素子領域内にスピンＦＥＴが形成される。スピンＦＥＴは、半導体基板１１の凹部に埋め込まれたソース／ドレイン領域としての強磁性層１３，１４を有する。

強磁性層１３は、その磁化方向が固定され、ピンド層(磁気固着層)として機能する。本例では、強磁性層１３の磁化は、紙面を裏から表に突き抜ける方向に固定されるが、その反対方向に固定されてもよい。

強磁性層１４の残留磁化が紙面を裏から表に突き抜ける方向を向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに同じ向き(平行)となり、スピンＦＥＴのオン抵抗は、低くなる。

強磁性層１４の残留磁化が紙面を表から裏に突き抜ける方向を向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに反対向き(反平行)となり、スピンＦＥＴのオン抵抗は、高くなる。

導電層２０上には、コンタクトプラグ２３が形成され、コンタクトプラグ２３上には、導電線２４が形成される。また、導電層２１上には、コンタクトプラグ２５が形成され、コンタクトプラグ２５上には、導電線２６が形成される。導電線２６の上面及び側面は、磁力線を収束する機能を有するヨーク層２７に覆われる。

ここで、本例では、強磁性層１４の磁化容易軸は、紙面に垂直な方向であるため、導電線２６は、強磁性層１４の磁化容易軸方向に延ばす。これにより、強磁性層１４の磁化を反転させるときに導電線２６に流れるスピン注入電流により発生する磁場Ｈａは、強磁性層１４の磁化困難軸方向(紙面に平行な方向)に作用する。

次に、スピン注入電流の経路について検討する。

図１５に示す構造の場合、図１６に示すように、スピン注入電流Ｉｓは、スピンＦＥＴのチャネルを経由する経路を流す。

この場合、強磁性層１４の磁化方向を制御するために、スピン注入電流Ｉｓの向きを可変としなければならない。

そこで、本例では、図１６に示すように、導電線２４に、直列接続されたＰチャネルＭＯＳＦＥＴＰＢ及びＮチャネルＭＯＳＦＥＴＮＡからなるドライバ／シンカーを接続し、導電線２６に、直列接続されたＰチャネルＭＯＳＦＥＴＰＡ及びＮチャネルＭＯＳＦＥＴＮＢからなるドライバ／シンカーを接続する。

このため、強磁性層１３において紙面を裏から表に突き抜ける方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。

このため、紙面を表から裏に突き抜ける方向にスピン偏極された電子は、強磁性層１３において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

尚、図１５のスピンＦＥＴの製造方法については、図１のスピンＦＥＴの製造方法と同じであるため、ここでは、その説明を省略する。

(10) 第１０実施の形態
図１７は、第１０実施の形態のスピンＦＥＴを示している。

強磁性層１３は、その磁化方向が固定され、ピンド層(磁気固着層)として機能する。本例では、強磁性層１３の磁化は、紙面上を右から左に向かう方向に固定されるが、その反対方向に固定されてもよい。

強磁性層１４の残留磁化が紙面上を右から左に向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに同じ向き(平行)となり、スピンＦＥＴのオン抵抗は、低くなる。

強磁性層１４の残留磁化が紙面上を左から右に向く場合、ソース／ドレイン領域としての強磁性層１３，１４の相対的な磁化方向は、互いに反対向き(反平行)となり、スピンＦＥＴのオン抵抗は、高くなる。

ここで、本例では、強磁性層１４の磁化容易軸は、紙面に平行な方向であるため、導電線２６は、強磁性層１４の磁化容易軸方向(チャネル長方向)に延ばす。これにより、強磁性層１４の磁化を反転させるときに導電線２６に流れるスピン注入電流により発生する磁場Ｈａは、強磁性層１４の磁化困難軸方向(紙面に垂直な方向)に作用する。

次に、スピン注入電流の経路について検討する。

図１７に示す構造の場合、図１８に示すように、スピン注入電流Ｉｓは、スピンＦＥＴのチャネルを経由する経路を流す。

そこで、本例では、図１８に示すように、導電層２０に、直列接続されたＰチャネルＭＯＳＦＥＴＰＢ及びＮチャネルＭＯＳＦＥＴＮＡからなるドライバ／シンカーを接続し、導電線２６に、直列接続されたＰチャネルＭＯＳＦＥＴＰＡ及びＮチャネルＭＯＳＦＥＴＮＢからなるドライバ／シンカーを接続する。

このため、強磁性層１３において紙面上を右から左に向かう方向にスピン偏極された電子は、強磁性層１４内の電子にスピントルクを与える。

このため、紙面上を左から右に向かう方向にスピン偏極された電子は、強磁性層１３において反射され、さらに、強磁性層１４内の電子にスピントルクを与える。

尚、図１７のスピンＦＥＴの製造方法については、図１のスピンＦＥＴの製造方法と同じであるため、ここでは、その説明を省略する。

(11) 第１１実施の形態
図１９は、第１１実施の形態のスピンＦＥＴを示している。

このスピンＦＥＴは、第９実施の形態のスピンＦＥＴの変形例であるため、図１５と同一部分には同じ符号を付してある。

図１５のスピンＦＥＴと異なる点は、半導体基板１１と、ソース／ドレイン領域としての強磁性層１３，１４との間に、トンネルバリア層３１，３２が配置されていることである。

(12) 第１２実施の形態
図２０は、第１２実施の形態のスピンＦＥＴを示している。

このスピンＦＥＴは、第１０実施の形態のスピンＦＥＴの変形例であるため、図１７と同一部分には同じ符号を付してある。

図１７のスピンＦＥＴと異なる点は、半導体基板１１と、ソース／ドレイン領域としての強磁性層１３，１４との間に、トンネルバリア層３１，３２が配置されていることである。

(13) 第１３実施の形態
図２１は、第１３実施の形態のスピンＦＥＴを示している。

図１５のスピンＦＥＴと異なる点は、ピンド層としての強磁性層１３の磁化方向を安定に固定する反強磁性層(AF1)３３が配置されていることである。

本例では、反強磁性層３３は、強磁性層１３の直上に配置される。

反強磁性層３３は、強磁性層１３の磁化安定性を向上させる機能を有するため、スピンＦＥＴの安定動作が実現される。

(14) 第１４実施の形態
図２２は、第１４実施の形態のスピンＦＥＴを示している。

図１７のスピンＦＥＴと異なる点は、ピンド層としての強磁性層１３の磁化方向を安定に固定する反強磁性層(AF1)３３が配置されていることである。

(15) その他
第１乃至第１４実施の形態の特徴点に関し、これら特徴点のいくつかを互いに組み合わせてスピンＦＥＴを構成してもよい。例えば、半導体基板及び強磁性層の間のトンネルバリア層と、ピンド層の磁化を安定的に固定する反強磁性層とを組み合わせて使用しても、スピン注入電流の低減を実現できる。

３．材料例
第１乃至第１４実施の形態のスピンＦＥＴを実現するための材料例について説明する。

半導体基板は、例えば、シリコン、ゲルマニウム、Si_xGe_1-x (0<x<1)、III-V族又はII-VI族の化合物半導体、磁性半導体からなるグループから選択する。半導体基板は、ｐ型、ｎ型のいずれであってもよく、また、半導体基板には、半導体基板内に形成されるウェル領域を含む。

ゲート電極については、例えば、ポリシリコン、メタル、及び、これらの積層構造のうちの１つとする。

ピンド層としての強磁性層及びフリー層としての強磁性層は、一方向異方性を有し、その厚さは、0.1nm〜100nmの範囲内の値であることが好ましい。また、強磁性層の厚さを0.4nm未満にすると、超常磁性となる可能性があるため、その厚さは、0.4nm〜100nmの範囲内の値にすることがさらに好ましい。

強磁性層は、例えば、i) Co、Fe、Ni及びこれらの合金、ii) Co-Pt、Co-Fe-Pt、Fe-Pt、Co-Fe-Cr-Pt、C0-Cr-Pt、NiMnSb、Co₂MnGe、Co₂MnAl、Co₂MnSi、CoCrFeAlなどの合金、iii) GeMn、SiCNi、SiCMn、SiCFe、ZnMnTe、ZnCrTe、BeMnTe、ZnVO、ZnMnO、ZnCoO、GaMnAs、InMnAs、InMnAb、GaMnP、GaMnN、GaCrN、AlCrN、BiFeTe、SbVTe、PbSnMnTe、GeMnTe、CdMnGeP、ZnSiNMn、ZnGeSiNMn、BeTiFeO、CdMnTe、ZnMnS、TiCoO、SiMn、SiGeMnなどの磁性半導体からなるグループから選択される少なくとも１つとする。

強磁性層については、上記磁性材料に、Ag（銀）、Cu（銅）、Au（金）、Al（アルミニウム）、Ru（ルテニウム）、Os（オスニウム）、Re（レニウム）、Ta（タンタル）、B（ボロン）、C（炭素）、O（酸素）、N（窒素）、Pd（パラジウム）、Pt（白金）、Zr（ジルコニウム）、Ir（イリジウム）、W（タングステン）、Mo（モリブデン）、Nb（ニオブ）などの非磁性元素を添加して、磁気特性、結晶性、機械的特性、化学的特性などの各種物性を調節してもよい。

反強磁性層は、例えば、Fe-Mn（鉄−マンガン）、Pt-Mn（白金−マンガン）、Pt-Cr-Mn（白金−クロム−マンガン）、Ni-Mn（ニッケル−マンガン）、Ir-Mn（イリジウム−マンガン）、NiO（酸化ニッケル）、Fe₂O₃（酸化鉄）のグループから選択される１つとする。

トンネルバリア層は、例えば、Si、Ge、Al、Ga、Mg、Tiなどの酸化物若しくは窒化物、SrTiO、又は、NdGaOから構成する。

非磁性層は、例えば、i) Cu、Cr、Au、Ag、Hf、Zr、Rh、Pt、Ir、Alのグループから選択される少なくとも１つの元素を含む材料及びその合金、ii) Si、Ge、Al、Ga、Mg、Tiなどの酸化物及び窒化物、iii) SrTiO、NdGaO、Si_xGe_1-x (0<x<1)、III-V族及びII-VI族の化合物半導体、及び、磁性半導体のグループから選択される１つとする。

４．実施例
次に、本発明の実施例を説明する。

サンプルとしてのスピンＦＥＴを以下の手順により製造する。

まず、図２３に示すように、ＣＭＯＳプロセスにより、半導体基板１１上に、素子分離絶縁層１２及び超格子構造のチャネル層３５を形成する。また、熱酸化法により、SiO₂から構成されるゲート絶縁層１７を形成し、ＣＶＤ法により、ゲート絶縁層１７上にゲート電極１８となるポリシリコン層を形成する。

イオン注入法により、ポリシリコン層に不純物を注入し、アニールを行った後に、フォトリソグラフィー及びエッチングによってポリシリコン層を加工し、ゲート電極１８を形成する。また、セルフアラインプロセスにより、SiO₂から構成される側壁絶縁層１９を形成する。

この後、ゲート電極１８及び側壁絶縁層１９をマスクにして、反応性イオンエッチングにより、ゲート絶縁層１７、チャネル層３５をエッチングし、ソース／ドレイン領域となる凹部を形成する。

次に、図２４に示すように、熱酸化法により、ソース／ドレイン領域となる凹部の内面を覆うSiO₂から構成されるトンネルバリア層３１，３２を形成する。続けて、指向性の良いスパッタ装置を用いて、凹部内に、(Co₅₀Fe₅₀)₈₀B₂₀(3nm)/Ta(5nm)の積層から構成される強磁性層１３，１４を形成する。

また、強磁性層１３の上部に開口を有するレジストを形成した後に、強磁性層１３のTaを除去すると共に、指向性の良いスパッタ装置を用いて、強磁性層１３の(Co₅₀Fe₅₀)₈₀B₂₀上に、PtMn(20nm)から構成される反強磁性層(AF1)３３を形成する。

尚、Taを除去するチャンバーからPtMnを形成するチャンバー(指向性の良いスパッタ装置)へのウェハ(サンプル)の移動は、搬送室を介して行うことにより、ウェハの環境を常に真空を保った状態とすることができる。

この後、強磁性層１４の上部に開口を有するレジストを形成した後に、指向性の良いスパッタ装置を用いて、強磁性層１４上に、Cuから構成される非磁性層１５、Co₉₀Fe₁₀から構成される強磁性層１６及びPtMn(20nm)/Ta(5nm)の積層から構成される反強磁性層(AF2)３４を形成する。

また、反強磁性層３３，３４上及びゲート電極１８上に、それぞれ、Alから構成される導電層２０，２１，２２を形成する。

最後に、1T(tesla)の一様な磁場中で、270℃、1時間のアニールを行い、ピンド層としての強磁性層１３，１６の磁化方向を固定する。

このようなプロセスにより製造されたスピンＦＥＴに対して、書き込み(強磁性層１４の磁化反転)に必要とされるスピン注入電流の値を測定する。

測定の手順は、次の通りである。

まず、図２５に示すように、電流経路Ｐ１により、強磁性層１４にスピン注入電流Ｉｓを供給する。この時、書き込みに必要なスピン注入電流Ｉｓは5.0mAであった。次に、図２６に示すように、電流経路Ｐ２により、強磁性層１４にスピン注入電流Ｉｓを供給する。この時、書き込みに必要なスピン注入電流Ｉｓは4.6mAであった。

この結果から明らかなように、スピン注入電流Ｉｓの経路を工夫し、スピン注入電流Ｉｓにより発生する磁場を磁化反転のアシストとして利用すれば、スピン注入書き込みにおける書き込み時の低電流化を実現できる。

５．適用例
次に、本発明の例に関わるスピンＦＥＴの適用例について説明する。

(1) リコンフィギャブルなロジック回路に適用する場合
リコンフィギャブル(re-configurable)なロジック回路とは、プログラムデータに基づいて、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる回路のことである。

ここで、プログラムデータとは、同一チップ内若しくは別チップ内のＦｅＲＡＭやＭＲＡＭなどの不揮発性メモリに記憶されたデータ、又は、制御データのことである。

従来のロジック回路では、ＦＥＴの接続関係によりロジックの種類（ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，Ｅｘ−ＯＲなど）が決定されるため、ロジックが変更されると、再設計によりＦＥＴの接続関係も変えなければならない。

そこで、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できるリコンフィギャブルなロジック回路の実現が望まれる。

本発明の例に関わるスピンＦＥＴを用いれば、リコンフィギャブルなロジック回路の実現が可能になる。

実際に、スピンＦＥＴを用いてリコンフィギャブルなロジック回路を構成する場合、ＡＮＤとＯＲが実現できれば、その他のロジックは、ＡＮＤとＯＲの組み合わせにより実現できるため、以下では、ＡＮＤとＯＲを選択的に実現できるリコンフィギャブルなロジック回路の例を説明する。

図２７は、リコンフィギャブルなロジック回路の例を示している。
本例では、２つのスピンＦＥＴが電源端子Ｖｄｄ，Ｖｓｓの間に直列に接続される。

スピンＦＥＴＳＰは、Ｐチャネルタイプであり、ゲートには、入力信号Ａが入力される。スピンＦＥＴＳＰの特性は、フリー層としての強磁性層の磁化状態により決定される。スピンＦＥＴＳＰのコンダクタンスＧｍは、平行状態のときの値と反平行状態のときの値との比が“１００：１”になるように設定される。

スピンＦＥＴＳＮは、Ｎチャネルタイプであり、ゲートには、入力信号Ｂが入力される。スピンＦＥＴＳＮについては、平行状態に固定される。スピンＦＥＴＳＮのコンダクタンスＧｍは、“１０”に設定される。

スピンＦＥＴＳＰ，ＳＮに関して、例えば、共通のフローティングゲートを設けてもよい。この場合、フローティングゲートの電圧Ｖｆｇとして（Ａ＋Ｂ）／２を生成できるため、このようにすることは、安定したロジックを構成するに当たって好ましい。

スピンＦＥＴＳＰ，ＳＮの接続点の信号Ｖ１は、インバータを経由すると出力信号Ｖｏｕｔとなる。

図２７のリコンフィギャブルなロジック回路において、スピンＦＥＴＳＰのフリー層としての強磁性層の磁化方向を変化させ、そのコンダクタンスＧｍを“１００”にすると、表１に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＡＮＤ（Ｙ＝Ａ・Ｂ）となる。

但し、表１において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。

即ち、入力信号Ａ，Ｂの双方が“１”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“１”となる。この時、スピンＦＥＴＳＰはオフ、スピンＦＥＴＳＮはオンとなるため、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。

また、入力信号Ａ，Ｂの双方が“０”のときは、共通のフローティングゲートの電圧Ｖｆｇは、“０”となる。この時、スピンＦＥＴＳＰはオン、スピンＦＥＴＳＮはオフとなるため、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。

さらに、入力信号Ａ，Ｂの一方が“１”、他方が“０”であるときは、共通のフローティングゲートの電圧Ｖｆｇは、“１／２”となる。この時、スピンＦＥＴＳＰ，ＳＮは、共に、オンとなる。

但し、スピンＦＥＴＳＰのコンダクタンスＧｍは“１００”に設定され、スピンＦＥＴＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴＳＰ、ＳＮに流れる電流の比は、“１００：１０”＝“１０：１”になる。

従って、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力が、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力よりも勝り、Ｖ１は“１”となり、出力信号Ｖｏｕｔは“０”となる。

また、図２７のリコンフィギャブルなロジック回路において、スピンＦＥＴＳＰのフリー層としての強磁性層の磁化方向を変化させ、そのコンダクタンスＧｍを“１”にすると、表２に示すように、出力信号Ｖｏｕｔは、入力信号Ａ，ＢのＯＲ（Ｙ＝Ａ＋Ｂ）となる。

但し、表２において、ロジック値“１”は、“Ｈ(high)”に相当し、ロジック値“０”は“Ｌ(low)”に相当する。ロジック値“１／２”は、“Ｈ”と“Ｌ”の中間の電圧であることを意味する。

但し、スピンＦＥＴＳＰのコンダクタンスＧｍは“１”に設定され、スピンＦＥＴＳＮのコンダクタンスＧｍは“１０”に設定されているため、この時、スピンＦＥＴＳＰ、ＳＮに流れる電流の比は、“１：１０”になる。

従って、Ｖ１をＶｓｓ（＝“０”）にプルダウンする能力が、Ｖ１をＶｄｄ（＝“１”）にプルアップする能力よりも勝り、Ｖ１は“０”となり、出力信号Ｖｏｕｔは“１”となる。

このように、本発明の例に関わるスピンＦＥＴが適用されたリコンフィギャブルなロジック回路によれば、例えば、プログラムデータに基づいて、スピンＦＥＴＳＰの状態（平行／反平行）を制御し、そのコンダクタンスＧｍを変えることにより、再設計することなく、１つのロジック回路で複数のロジックのうちの１つを選択的に実現できる。

尚、本例のリコンフィギャブルなロジック回路では、ＮチャネルスピンＦＥＴＳＮをパラレル状態に固定して、そのコンダクタンスＧｍを“１０”に固定する。つまり、スピンＦＥＴＳＮについては、そのコンダクタンスＧｍが“１０”に固定されていればよいので、例えば、図２８に示すように、通常のＮチャネルＭＩＳトランジスタＳＮを使用してもよく、さらに、図２９に示すように、反平行状態のＮチャネルスピンＦＥＴＳＮを使用してもよい。

図３０は、図２７乃至図２９のリコンフィギャブルなロジック回路において、共通のフローティングゲートの電圧Ｖｆｇと出力電圧Ｖｏｕｔとの関係を示したものである。

その特徴は、共通のフローティングゲートの電圧Ｖｆｇが“１／２”のときに、スピンＦＥＴＳＰの状態（平行／反平行）に応じて、出力電圧Ｖｏｕｔが変化する点にある。

図３１は、スピンＦＥＴにより構成したインバータのデバイス構造の例を示している。図３２は、図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図である。

このデバイスの特徴は、第一に、スピンＦＥＴＳＰ，ＳＮのフローティングゲートＦＧが電気的に接続される点、第二に、スピンＦＥＴＳＰ，ＳＮのドレイン領域となる強磁性層１３が共有される点にある。

半導体基板１１内には、例えば、ＳＴＩ構造の素子分離絶縁層１２が形成される。また、素子分離絶縁層１２により取り囲まれた素子領域内には、Ｎ型ウェル領域３６及びＰ型ウェル領域３７が形成される。

Ｎ型ウェル領域３６とＰ型ウェル領域３７との境界に設けられた凹部内には、磁化方向が固定されたピンド層としての強磁性層１３が形成される。強磁性層１３は、スピンＦＥＴＳＰ，ＳＮのドレインとなる。

強磁性層１３上には、反強磁性層２０が形成される。半導体基板１１と強磁性層１３との間には、トンネルバリア層３１が形成される。

Ｎ型ウェル領域３６に設けられた凹部内には、磁化方向が変化するフリー層としての強磁性層１４が形成される。強磁性層１４は、スピンＦＥＴＳＰのソースとなる。Ｐ型ウェル領域３７に設けられた凹部内には、磁化方向が固定される強磁性層１３’が形成される。強磁性層１３’は、スピンＦＥＴＳＮのソースとなる。

強磁性層１３’上には、反強磁性層２０’が形成される。半導体基板１１と強磁性層１３’との間には、トンネルバリア層３１が形成され、半導体基板１１と強磁性層１４との間には、トンネルバリア層３２が形成される。

強磁性層１３，１４の間のチャネル上には、ゲート絶縁層１７を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯ(oxide/nitride/oxide)からなる絶縁層を介して、入力信号Ａが供給されるゲート電極１８が形成される。

同様に、強磁性体１３，１３’の間のチャネル上には、ゲート絶縁層１７を介してフローティングゲートＦＧが形成される。フローティングゲートＦＧ上には、例えば、ＯＮＯからなる絶縁層を介して、入力信号Ｂが供給されるゲート電極１８が形成される。

反強磁性層２０上には、コンタクトプラグ２３を介して導電線２４が形成される。また、フリー層としての強磁性層１４上には、コンタクトプラグ２５を介して導電線２６が形成される。導電線２６の上面及び側面は、それぞれ、ヨーク層２７により覆われる。

以上、説明したように、本発明の例に関わるスピンＦＥＴを用いてリコンフィギャブルなロジック回路を実現できる。

(2) 磁気ランダムアクセスメモリに適用する場合
次に、本発明の例に関わるスピンＦＥＴを磁気ランダムアクセスメモリに適用した場合の例について説明する。

図３３は、磁気ランダムアクセスメモリの例を示している。

メモリセルアレイは、アレイ状に配置された複数のスピンＦＥＴから構成される。そして、例えば、１つのスピンＦＥＴにより１つのメモリセルが構成される。スピンＦＥＴのソース／ドレイン領域の一方は、ビット線ＢＬ（Ｌ）に接続され、他方は、ビット線ＢＬ（Ｒ）に接続される。ビット線ＢＬ（Ｌ），ＢＬ（Ｒ）は、同じ方向、本例では、共に、カラム方向に延びている。

ビット線ＢＬ（Ｌ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ１が接続される。ドライバ／シンカーＤＳ１は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＢ及びＮチャネルＭＩＳトランジスタＮＡから構成される。

そして、ビット線ＢＬ（Ｌ）の一端は、ＭＩＳトランジスタＰＢ，ＮＡの接続点に接続され、制御信号ｂＢｊは、ＰチャネルＭＩＳトランジスタＰＢのゲートに入力され、制御信号Ａｊは、ＮチャネルＭＩＳトランジスタＮＡのゲートに入力される。

ビット線ＢＬ（Ｌ）の他端には、カラム選択スイッチとしてのＮチャネルＭＩＳトランジスタＮＦを経由して、センスアンプＳ／Ａが接続される。センスアンプＳ／Ａは、例えば、差動増幅器から構成され、リファレンス電圧ＲＥＦに基づいて、スピンＦＥＴに記憶されたデータの値を判定する。

センスアンプＳ／Ａの出力信号は、選択されたスピンＦＥＴの読み出しデータＲｏｕｔとなる。

制御信号Ｆｊは、カラムｊを選択するカラム選択信号であり、ＮチャネルＭＩＳトランジスタＮＦのゲートに入力される。

ビット線ＢＬ（Ｒ）の一端には、ＣＭＯＳタイプドライバ／シンカーＤＳ２が接続される。ドライバ／シンカーＤＳ２は、電源端子Ｖｄｄ，Ｖｓｓ間に直列接続され、スピン注入電流Ｉｓの発生／遮断を制御するＰチャネルＭＩＳトランジスタＰＡ及びＮチャネルＭＩＳトランジスタＮＢを有する。

そして、ビット線ＢＬ（Ｒ）の一端は、ＭＩＳトランジスタＰＡ，ＮＢの接続点に接続され、制御信号ｂＡｊは、ＰチャネルＭＩＳトランジスタＰＡのゲートに入力され、制御信号Ｂｊは、ＮチャネルＭＩＳトランジスタＮＢのゲートに入力される。

このような磁気ランダムアクセスメモリにおいて、例えば、メモリセルとしてのスピンＦＥＴがＮチャネルタイプである場合、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｌ”、制御信号ｂＡｊ，Ｂｊが“Ｈ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ１からドライバ／シンカーＤＳ２に向かって流れる。

また、制御信号Ｗｉが“Ｈ”、制御信号ｂＢｊ，Ａｊが“Ｈ”、制御信号ｂＡｊ，Ｂｊが“Ｌ”になると、スピン注入電流Ｉｓは、ドライバ／シンカーＤＳ２からドライバ／シンカーＤＳ１に向かって流れる。

以上、説明したように、本発明の例に関わるスピンＦＥＴを用いて磁気ランダムアクセスメモリを実現できる。

(3) その他
本発明の例に関わるスピンＦＥＴは、ロジック回路、磁気ランダムアクセスメモリの他にも、様々な半導体集積回路に適用できる。

例えば、スピンＦＥＴと誘電体キャパシタとを組み合わせてＤＲＡＭ（dynamic random access memory）とすることもできるし、スピンＦＥＴと強誘電体キャパシタとを組み合わせてＦｅＲＡＭ（ferroelectric random access memory）とすることもできる。

また、スピンＦＥＴを、フラッシュメモリなどのＥＥＰＲＯＭのメモリセルトランジスタや周辺回路として利用することも可能である。

さらに、スピンＦＥＴを、システムＬＳＩ(マイコンを含む)に搭載するＲＯＭ又はＲＡＭとして使用することもできる。

６．まとめ
本発明の例によれば、スピンＦＥＴのソース領域とドレイン領域の磁性体の一方の磁化方向を従来よりも小さな電流密度で変化させることができる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

第１実施の形態のスピンＦＥＴを示す断面図。第１実施の形態のスピンＦＥＴを示す斜視図。第１実施の形態のスピンＦＥＴを示す斜視図。第２実施の形態のスピンＦＥＴを示す平面図。図４のＶ−Ｖ線に沿う断面図。第２実施の形態のスピンＦＥＴを示す斜視図。第２実施の形態のスピンＦＥＴを示す斜視図。第１及び２実施の形態を比較する平面図。第３実施の形態のスピンＦＥＴを示す断面図。第４実施の形態のスピンＦＥＴを示す断面図。第５実施の形態のスピンＦＥＴを示す断面図。第６実施の形態のスピンＦＥＴを示す断面図。第７実施の形態のスピンＦＥＴを示す断面図。第８実施の形態のスピンＦＥＴを示す断面図。第９実施の形態のスピンＦＥＴを示す断面図。第９実施の形態のスピンＦＥＴを示す斜視図。第１０実施の形態のスピンＦＥＴを示す断面図。第１０実施の形態のスピンＦＥＴを示す斜視図。第１１実施の形態のスピンＦＥＴを示す断面図。第１２実施の形態のスピンＦＥＴを示す断面図。第１３実施の形態のスピンＦＥＴを示す断面図。第１４実施の形態のスピンＦＥＴを示す断面図。実施例のサンプルの製造方法を示す断面図。実施例のサンプルの製造方法を示す断面図。比較例としての電流経路を示す断面図。実施例としての電流経路を示す断面図。スピンＦＥＴを用いたロジック回路の例を示す回路図。スピンＦＥＴを用いたロジック回路の例を示す回路図。スピンＦＥＴを用いたロジック回路の例を示す回路図。図２７乃至図２９のロジック回路の特性を示す図。スピンＦＥＴを用いたロジック回路のレイアウトを示す平面図。図３１のＸＸＸＩＩ−ＸＸＸＩＩ線に沿う断面図。スピンＦＥＴを用いた磁気ランダムアクセスメモリの例を示す回路図。

符号の説明

１１：半導体基板、１２：素子分離絶縁層、１３，１４，１６：強磁性層、１５：非磁性層、１７：ゲート絶縁層、１８：ゲート電極、１９：側壁絶縁層、２０，２１，２２：導電層、２３，２５，２８：コンタクトプラグ、２４，２６，２９：導電線、２７：ヨーク層、３０，３１，３２：トンネルバリア層、３３，３４：反強磁性層。

Claims

磁化方向が固定される第１強磁性層と、
スピン注入電流により磁化方向が変化する第２強磁性層と、
前記第１及び第２強磁性層の間のチャネルと、
前記チャネル上にゲート絶縁層を介して形成されるゲート電極と、
前記スピン注入電流を前記第２強磁性層に供給する経路になると共に、前記スピン注入電流により発生する磁場が前記第２強磁性層の磁化困難軸方向に作用するようにレイアウトされる導電線と
を具備することを特徴とするスピンＦＥＴ。
請求項１に記載のスピンＦＥＴにおいて、さらに、
磁化方向が固定される第３強磁性層と、
前記第２及び第３強磁性層の間に配置される非磁性層と
を具備することを特徴とするスピンＦＥＴ。
請求項１に記載のスピンＦＥＴにおいて、さらに、
磁化方向が固定される第３強磁性層と、
前記第２及び第３強磁性層の間に配置されるトンネルバリア層と
を具備することを特徴とするスピンＦＥＴ。
前記スピン注入電流の電流経路に前記チャネルを含むことを特徴とする請求項１乃至３のいずれか１項に記載のスピンＦＥＴ。
前記スピン注入電流の電流経路に前記チャネルを含まないことを特徴とする請求項１乃至３のいずれか１項に記載のスピンＦＥＴ。
前記導電線は、前記第２強磁性層の磁化容易軸方向に延びることを特徴とする請求項１乃至５のいずれか１項に記載のスピンＦＥＴ。
前記第１及び第２強磁性層の磁化容易軸方向は、チャネル長方向に垂直な方向であることを特徴とする請求項１乃至６のいずれか１項に記載のスピンＦＥＴ。
前記第１及び第２強磁性層の磁化容易軸方向は、チャネル長方向であることを特徴とする請求項１乃至６のいずれか１項に記載のスピンＦＥＴ。
前記導電線は、前記第２強磁性層の上部から前記チャネルの上部まで延びることを特徴とする請求項８に記載のスピンＦＥＴ。
前記導電線は、ヨーク層により覆われていることを特徴とする請求項１乃至９のいずれか１項に記載のスピンＦＥＴ。
前記第１強磁性層と前記チャネルとの間及び前記第２強磁性層と前記チャネルとの間の少なくとも１つにトンネルバリア層が配置されることを特徴とする請求項１乃至１０のいずれか１項に記載のスピンＦＥＴ。
前記第１強磁性層の磁化方向を固定する反強磁性層をさらに具備することを特徴とする請求項１乃至１１のいずれか１項に記載のスピンＦＥＴ。
前記第３強磁性層の磁化方向を固定する反強磁性層をさらに具備することを特徴とする請求項２乃至１２のいずれか１項に記載のスピンＦＥＴ。
請求項１乃至１３のいずれか１項に記載のスピンＦＥＴにより構成される集積回路。
請求項１乃至１３のいずれか１項に記載のスピンＦＥＴをメモリセルとするメモリ回路。
請求項１乃至１３のいずれか１項に記載のスピンＦＥＴと記憶素子とによりメモリセルが構成されるメモリ回路。