JP2006032915A - スピントランジスタ、プログラマブル論理回路および磁気メモリ - Google Patents
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Abstract
【解決手段】スピントランジスタ100は、半導体基板10と、半導体基板10上において第1方向に磁化された強磁性体で形成される第1導電層12と、半導体基板10上において第1方向とその第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成された第2導電層14と、第1導電層12と第2導電層14の間に位置し、第1導電層12と第2導電層14との間で電子スピンを導くチャネル部と、チャネル部の上方に位置するゲート電極40と、第1導電層12および第2導電層14の少なくとも一方とチャネル部との間に位置するトンネルバリア膜11a,11bと、を備える。
【選択図】 図1
Description
実施の形態1にかかるスピントランジスタは、ソースとドレインを磁性体で形成した、MOS構造のトランジスタであって、チャネルとソースおよび/またはドレインとの間にトンネルバリア膜が形成されていることを特徴とする。
i)NiFe合金,CoFe合金, CoFeNi合金
ii)(Co, Fe, Ni)−(Si, B)系合金、(Co, Fe, Ni)
−(Si, B)−(P, Al, Mo, Nb, Mn)系合金
iii)Co−(Zr, Hf, Nb, Ta, Ti)膜などのアモルファス材料
iv)Co2(CrxFe1-x)Al系やCo2MnAl, Co2MnSi
系などのホイスラー合金(ハーフメタル)
v)SiMn, GeMnなどの希薄磁性半導体材料
からなる群より選ばれる少なくとも1種の強磁性薄膜またはそれら多層膜で形成することができる。
実施の形態2にかかるスピントランジスタは、図1に示した第2導電層14の磁化方向を電流磁場によって制御する構造を有することを特徴としている。図7は、実施の形態2にかかるスピントランジスタの模式的な断面図である。このスピントランジスタ110において、反強磁性層16、ゲート電極40、および半導体基板層10の表面とゲート絶縁膜30の側面とが絶縁層60で覆われている。スピントランジスタ110の図1と異なる点は、絶縁層60の上に第1ワード線111aが形成される点と、半導体層10と酸化シリコン層50とがSOI(Silicon On Insulator)基板の一部として提供され、酸化シリコン層50内に第2ワード線111bが形成される点である。なお、酸化シリコン層50の下には、Si等の支持基板(図示しない)が設けられている。
実施の形態3にかかるスピントランジスタは、実施の形態2にかかるスピントランジスタの第1ワード線および/または第2ワード線の表面の一部に、磁性体からなる磁気被覆層が形成されていることを特徴としている。図8−1は、実施の形態3にかかるスピントランジスタの模式的な断面図である。このスピントランジスタ120において、図7と異なる点は、絶縁層60上の第1ワード線121aの上面および側面に磁気被覆層(Yoke)122aが形成されている点と、酸化シリコン層50内の第2ワード線121bの下面および側面に磁気被覆層(Yoke)122bが形成されている点である。磁気被覆層122a,122bは、例えば、パーマロイで形成される。図8−2は、図8−1のX−X線断面図である。図8−1および図8−2に示すように、磁気被覆層122a,122bの断面はU字状であり、第1ワード線121aおよび第2ワード線121bの表面のうち、第2導電層14の方向に向いた面には磁気被覆層は形成されない。
実施の形態4にかかるスピントランジスタは、実施の形態1にかかるスピントランジスタの第2導電層14の磁化方向をスピン注入によって制御する構造を有することを特徴としている。図11−1は、実施の形態4にかかるスピントランジスタの模式的な断面図である。また、図11−2は、図11−1に示すスピントランジスタの平面図である。このスピントランジスタ130において、図1と異なる点は、第2導電層14の上に、互いに所定の距離だけ離間した第1多層膜と第2多層膜が形成されている点である。
IC AP=e・α・M・At[H+Hk+2πM]/(h・g(0))
と表わされる。ここで、α はGilbert damping parameter、Mは磁化、Atは第2導電層14の体積、Hは磁場、Hkは異方性定数、hはプランク定数である。また、g(0)の一般式g(π)は、磁気固着層132aと非磁性層131aの界面および磁気固着層132bと非磁性層131bの界面でのスピン依存性を示しており、
g(θ)=1/[−4+(1+p)3・(3+cosθ)/4p3/2]
と表わされる。ここで、pはスピン偏極率である。
Ic P=e・α・M・At[H−Hk−2πM]/(h・g(π))
と表わされる。なお、g(π)>g(0)であるため、一般に、電流Ic Pの方が、電流Ic APに比べて小さい。
実施の形態5にかかるスピントランジスタは、実施の形態4にかかるスピントランジスタにおいて、少なくとも一方の磁気多層膜の磁気固着層を、磁性層/非磁性層/磁性層の3層構造によって形成することを特徴としている。
実施の形態6にかかるスピントランジスタは、実施の形態4にかかるスピントランジスタにおいて、第1多層膜を構成する磁気固着層の磁化方向と第2多層膜を構成する磁気固着層の磁化方向とが同一であることを特徴としている。特に、スピン注入によって、第2導電層14に還流磁区が生成されることを特徴とする。図17−1は、実施の形態6にかかるスピントランジスタの模式的な断面図である。また、図17−2は、図17−1に示すスピントランジスタの平面図である。
上述した実施の形態1〜6にかかるスピントランジスタを用いて、プログラマブル論理回路を構成することができる。図20は、実施の形態7にかかるプログラマブル論理回路を構成するスピントランジスタの模式的な断面図である。図20に示すスピントランジスタ170において、図1と異なる点は、ゲート電極40とゲート絶縁膜30に代えて、ゲート電極41とフローティングゲート31が設けられた点である。なお、第2導電層14の磁化方向は、実施の形態2および3に示した電流磁場や実施の形態4〜6に示したスピン注入によって制御することができ、図20では、それら制御のための構造の図示を省略している。
以下に、実施の形態8として、実施の形態1にかかるスピントランジスタ(図1に示したスピントランジスタと等価)の製造工程を説明する。図27−1〜図27−3は、このスピントランジスタの製造工程を、その断面図で示した図である。まず、シリコン基板181上に、素子領域を規定するためのフィールド酸化膜183a,183bを形成し、周知のリソグラフィ工程、エッチング工程、および成膜工程によって、第1導電層埋め込み領域191a、第2導電層埋め込み領域191b、ゲート絶縁膜186、およびゲート電極187を作成する(図27−1)。ゲート絶縁膜186およびゲート電極187は、実施の形態1で説明した材料を用いて形成される。
実施の形態4〜6にかかるスピントランジスタのスピン注入構造は、MRAMのような磁気メモリのメモリ機能を担う構造としても有用である。ここでは、実施の形態6にかかるスピントランジスタのスピン注入構造、すなわち還流磁区の生成によって記憶保持および記憶状態の切替えを可能にした構造を用いた磁気メモリについて説明する。図28は、実施の形態9にかかる磁気メモリの模式的な断面図である。
11a,11b,185a,185b トンネルバリア膜
12,182 第1導電層
14,184 第2導電層
16,285,385,485,585 反強磁性層
30,186 ゲート絶縁膜
31 フローティングゲート
40,41,187,291 ゲート電極
42a,42b 絶縁膜
50 酸化シリコン層
60 絶縁層
100,110,120,130,140,150,160,170,180,1100,1130,1140,1150,1160 スピントランジスタ
111a,121a 第1ワード線
111b,121b 第2ワード線
122a,122b 磁気被覆層
131a,131b,141a,151a,152b,153a,161a,161b,261a,261b,492,561a,561b 非磁性層
132a,132b,142a,142b,162a,162b,286,262a,262b,386,486,562a,562b,586 磁気固着層
20a,20b,133a,133b,143a,143b,154b,155a,163a,163b,263a,263b,563a,563b 電極
152a,153b,154a,491 磁性層
183a,183b フィールド酸化膜
181 シリコン基板
191a 第1導電層埋め込み領域
191b 第2導電層埋め込み領域
200,300 磁気メモリ
214,514 磁気記録層
264a,564a 電極引出層
270 ビット線
284,384,484,584 導電層
287,387,487,588 トンネルバリア層
288 下部磁気記録層
292 ソース領域
293 ドレイン領域
294 ソース電極引出層
295 ドレイン電極引出層
296,396,496 下地電極層
490 スピン反射層
1012a,1014a N型拡散領域
1012b,1014b P型拡散領域
Claims (19)
- 第1方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第1導電層と、
前記第1方向と該第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第2導電層と、
前記第1導電層と前記第2導電層の間に位置し、前記第1導電層と前記第2導電層との間で電子スピンを導くチャネル部と、
前記チャネル部の上方に位置するゲート電極と、
前記第1導電層および前記第2導電層の少なくとも一方と前記チャネル部との間に位置するトンネルバリア膜と、
を備えたことを特徴とするスピントランジスタ。 - 前記ゲート電極には、前記チャネル部のエネルギー準位を制御するための電圧が印加されることを特徴とする請求項1に記載のスピントランジスタ。
- 前記第1導電層に接触する反強磁性層をさらに備えたことを特徴とする請求項1または2に記載のスピントランジスタ。
- 前記第2導電層を挟み且つ互いに略直交した第1ワード線および第2ワード線をさらに備え、
前記第2導電層の磁化方向は、前記第1ワード線と第2ワード線に流れる電流によって生成される合成磁場の向きに応じて制御されることを特徴とする請求項1〜3のいずれか一つに記載のスピントランジスタ。 - 前記第1ワード線は、SOI(Silicon On Insulator)基板内に形成されることを特徴とする請求項4に記載のスピントランジスタ。
- 前記第1ワード線と前記第2ワード線の少なくとも一方は、少なくとも側面が磁気被覆層で覆われていることを特徴とする請求項4または5に記載のスピントランジスタ。
- 第1方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第1導電層と、
前記第1方向と該第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第2導電層と、
前記第1導電層と前記第2導電層の間に位置し、前記第1導電層と前記第2導電層との間で電子スピンを導くチャネル部と、
前記チャネル部の上方に位置するゲート電極と、
前記第2導電層上に位置する第1多層膜と、
前記第2導電層上に位置し、前記第1多層膜と離間した第2多層膜と、
を備え、
前記第1多層膜は、前記第2導電層上に位置する第1非磁性層と、該第1非磁性層上に位置し且つ第3方向に磁化された第1磁性層と、を有し、
前記第2多層膜は、前記第2導電層上に位置する第2非磁性層と、該第2非磁性層上に位置し且つ第4方向に磁化された第2磁性層と、を有し、
前記第2導電層の磁化方向は、該第2導電層を介して前記第1多層膜と前記第2多層膜との間に流す電流の向きによって制御されることを特徴とするスピントランジスタ。 - 前記第3方向は前記第1方向または前記第2方向に一致し、
前記第3方向と前記第4方向は互いに反対向きであることを特徴とする請求項7に記載のスピントランジスタ。 - 前記第3方向は前記第1方向または前記第2方向に一致し、
前記第3方向と前記第4方向は一致し、
前記第2導電層には、該第2導電層を介して前記第1多層膜と前記第2多層膜との間に流す電流の向きに応じて異なる向きの還流磁区が生成されることを特徴とする請求項7に記載のスピントランジスタ。 - 前記第1多層膜は、前記第1磁性層上に位置する第3非磁性層と、該第3非磁性層上に位置し且つ前記第3方向に対して反平行の第5方向に磁化された第3磁性層と、を有することを特徴とする請求項7〜9のいずれか一つに記載のスピントランジスタ。
- 前記第1導電層および前記第2導電層の少なくとも一方と前記チャネル部との間に位置するトンネルバリア膜をさらに備えたことを特徴とする請求項7〜10のいずれか一つに記載のスピントランジスタ。
- 前記チャネル部と前記ゲート電極との間に位置するフローティングゲートをさらに備えたことを特徴とする請求項1〜11のいずれか一つに記載のスピントランジスタ。
- 第1方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第1導電層と、前記第1方向と該第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第2導電層と、前記第1導電層と前記第2導電層の間に位置し、前記第1導電層と前記第2導電層との間で電子スピンを導く第1チャネル部と、前記第1チャネル部の上方に位置する第1ゲート電極と、前記第1チャネル部と前記第1ゲート電極との間に位置する第1フローティングゲートと、前記第1導電層および前記第2導電層の少なくとも一方と前記第1チャネル部との間に位置する第1トンネルバリア膜と、を有する第1スピントランジスタと、
第3方向に磁化された強磁性体で形成され、前記第1導電層または前記第2導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか一方として機能する第3導電層と、前記第3方向と該第3方向に対して反平行の第4方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第4導電層と、前記第3導電層と前記第4導電層の間に位置し、前記第3導電層と前記第4導電層との間で電子スピンを導く第2チャネル部と、前記第2チャネル部の上方に位置する第2ゲート電極と、前記第2チャネル部と前記第2ゲート電極との間に位置し前記第1フローティングゲートと電気的に接続される第2フローティングゲートと、前記第3導電層および前記第4導電層の少なくとも一方と前記第2チャネル部との間に位置する第2トンネルバリア膜と、を有する第2スピントランジスタと、
を備え、
前記第1ゲート電極は第1入力端子と電気的に接続され、
前記第2ゲート電極は第2入力端子と電気的に接続され、
前記第3導電層は出力端子と電気的に接続され、
前記第2導電層および前記第4導電層の磁化方向に応じて、AND回路またはOR回路として機能する論理回路を少なくとも含んだことを特徴するプログラマブル論理回路。 - 第1方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第1導電層と、前記第1方向と該第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成され、ソースまたはドレインのいずれか他方として機能する第2導電層と、前記第1導電層と前記第2導電層の間に位置し、前記第1導電層と前記第2導電層との間で電子スピンを導く第1チャネル部と、前記第1チャネル部の上方に位置する第1ゲート電極と、前記第1チャネル部と前記第1ゲート電極との間に位置する第1フローティングゲートと、前記第1導電層および前記第2導電層の少なくとも一方と前記第1チャネル部との間に位置する第1トンネルバリア膜と、を有する第1スピントランジスタと、
第3方向に磁化された強磁性体で形成され、ソースまたはドレインのいずれか一方として機能する第3導電層と、前記第3方向と該第3方向に対して反平行の第4方向とのいずれか一方に磁化される強磁性体で形成され、前記第1導電層または第2導電層のいずれか一方と電気的に接続されソースまたはドレインのいずれか他方として機能する第4導電層と、前記第3導電層と前記第4導電層の間に位置し、前記第3導電層と前記第4導電層との間で電子スピンを導く第2チャネル部と、前記第2チャネル部の上方に位置する第2ゲート電極と、前記第2チャネル部と前記第2ゲート電極との間に位置し前記第1フローティングゲートと電気的に接続される第2フローティングゲートと、前記第3導電層および前記第4導電層の少なくとも一方と前記第2チャネル部との間に位置する第2トンネルバリア膜と、を有する第2スピントランジスタと、
を備え、
前記第1ゲート電極は第1入力端子と電気的に接続され、
前記第2ゲート電極は第2入力端子と電気的に接続され、
前記第4導電層は出力端子と電気的に接続され、
前記第2導電層および前記第4導電層の磁化方向に応じて、AND回路またはOR回路として機能する論理回路を少なくとも含んだことを特徴とするプログラマブル論理回路。 - 第1方向に磁化された強磁性体で形成される磁気固着層と、
前記第1方向と該第1方向に対して反平行の第2方向とのいずれか一方に磁化される強磁性体で形成された磁気記録層と、
前記磁気記録層上に位置する第1多層膜と、
前記磁気記録層上に位置し、前記第1多層膜と離間した第2多層膜と、
を備え、
前記第1多層膜は、前記磁気記録層上に位置する第1非磁性層と、該第1非磁性層上に位置し且つ第3方向に磁化された第1磁性層と、を有し、
前記第2多層膜は、前記磁気記録層上に位置する第2非磁性層と、該第2非磁性層上に位置し且つ第4方向に磁化された第2磁性層と、を有し、
前記磁気記録層の磁化方向は、該磁気記録層を介して前記第1多層膜と前記第2多層膜との間に流す電流の向きによって制御されることを特徴とする磁気メモリ。 - 前記第3方向は前記第1方向または前記第2方向に一致し、
前記第3方向と前記第4方向は互いに反対向きであることを特徴とする請求項15に記載の磁気メモリ。 - 前記第3方向は前記第1方向または前記第2方向に一致し、
前記第3方向と前記第4方向は一致し、
前記第2導電層には、該第2導電層を介して前記第1多層膜と前記第2多層膜との間に流す電流の向きに応じて異なる向きの還流磁区が生成されることを特徴とする請求項15に記載の磁気メモリ。 - 前記磁気固着層と前記磁気記録層との間に位置するトンネルバリア層をさらに備えたことを特徴とする請求項15〜17のいずれか一つに記載の磁気メモリ。
- 前記磁気固着層と前記磁気記録層との間に位置するスピン反射層をさらに備えたことを特徴とする請求項15〜18のいずれか一つに記載の磁気メモリ。
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