KR100686682B1 - 스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리 - Google Patents

스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리 Download PDF

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Abstract

스핀 트랜지스터(spin transistor)는 제1 방향으로 자화된 강자성체(ferromagnetic material)로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제1 전도층과, 상기 제1 방향과 반평행한(antiparallel) 제2 방향과 제1 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 다른 하나로서 기능하는 제2 전도층을 포함한다. 또한, 스핀 트랜지스터는 제1 전도층과 제2 전도층 사이에 위치하며 제1 전도층과 제2 전도층 사이에 전자 스핀을 도입하는 채널 영역과, 이 채널 영역 위에 위치한 게이트 전극과, 제1 전도층과 제2 전도층 중의 한 전도층과 채널 영역 사이에 위치한 터널 장벽막을 포함한다.
스핀, 자화, 강자성, 반강자성, 평행, 반평행, 전도층, 터널 장벽막,

Description

스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리{SPIN TRANSISTOR, PROGRAMMABLE LOGIC CIRCUIT, AND MAGNETIC MEMORY}
도 1은 본 발명의 제1 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 2a는 제2 전도층의 자화 방향이 "평행" 상태인 경우에 스핀 트랜지스터의 개략적인 단면도.
도 2b는 제2 전도층의 자화 방향이 "평행" 상태인 경우에 스핀 트랜지스터의 에너지 대를 도시하는 도면.
도 3a는 제2 전도층의 자화 방향이 "반평행" 상태인 경우에 스핀 트랜지스터의 개략적인 단면도.
도 3b는 제2 전도층의 자화 방향이 "반평행" 상태인 경우에 스핀 트랜지스터의 에너지 대를 도시하는 도면.
도 4는 제1 실시예에 따르는 스핀 트랜지스터의 다른 예를 개략적으로 도시하는 단면도.
도 5는 제1 실시예에 따르는 스핀 트랜지스터의 또 다른 예를 개략적으로 도시하는 단면도.
도 6은 제1 실시예에 따르는 스핀 트랜지스터의 또 다른 예를 개략적으로 도시하는 단면도.
도 7은 본 발명의 제2 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 8a는 본 발명의 제3 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 8b는 도 8a의 선 X-X를 따라 취한 구조의 단면을 도시한 도면.
도 9는 제3 실시예에 따르는 스핀 트랜지스터의 드레인 전류 특성을 도시하는 그래프.
도 10은 제3 실시예에 따르는 스핀 트랜지스터의 다른 예의 드레인 전류 특성을 도시하는 그래프.
도 11a는 본 발명의 제4 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 11b는 도 11a에 도시된 스핀 트랜지스터의 평면도.
도 12는 제4 실시예에 따르는 스핀 트랜지스터의 다른 예의 개략적인 단면도.
도 13a는 제4 실시예에 따르는 스핀 트랜지스터의 또 다른 예의 개략적인 단면도.
도 13b는 도 13a에 도시된 스핀 트랜지스터의 평면도.
도 14는 제4 실시예에 따르는 스핀 트랜지스터의 또 다른 예의 개략적인 단면도.
도 15a는 본 발명의 제5 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 15b는 도 15a에 도시된 스핀 트랜지스터의 평면도.
도 15c는 도 15b의 선 X1-X1을 따라 취한 스핀 트랜지스터의 단면도.
도 16은 제5 실시예에 따르는 스핀 트랜지스터의 다른 예의 개략적인 단면도.
도 17a는 본 발명의 제6 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도.
도 17b는 도 17a에 도시된 스핀 트랜지스터의 평면도.
도 18a는 "반평행" 상태인 자화 방향을 가진 제2 전도층의 리플럭스 자구를 도시하는 도면.
도 18b는 "평행" 상태인 자화 방향을 가진 제2 전도층의 리플럭스 자구를 도시하는 도면.
도 19는 제6 실시예에 따르는 스핀 트랜지스터의 다른 예의 개략적인 단면도.
도 20은 본 발명의 제7 실시예에 따른 프로그램가능 논리회로를 구성하는 스핀 트랜지스터의 개략적인 단면도.
도 21은 도 20에 도시된 스핀 트랜지스터로써 형성된 프로그램가능 논리회로의 예를 도시하는 도면.
도 22는 도 21에 도시된 프로그램가능 논리회로의 배치 예를 도시하는 도면.
도 23은 도 20에 도시된 프로그램가능 논리회로의 출력 특성을 도시하는 그래프.
도 24a는 도 21의 프로그램가능 논리회로가 "평행" 상태인 경우에 진리표를 도시하는 도면.
도 24b는 도 21의 프로그램가능 논리회로가 "반평행" 상태인 경우에 진리표를 도시하는 도면.
도 25는 도 20에 도시된 스핀 트랜지스터로써 형성된 프로그램가능 논리회로의 다른 예를 도시하는 도면.
도 26a는 도 25의 프로그램가능 논리회로가 "평행" 상태인 경우에 진리표를 도시하는 도면.
도 26b는 도 25의 프로그램가능 논리회로가 "반평행" 상태인 경우에 진리표를 도시하는 도면.
도 27a는 본 발명의 제8 실시예에 따르는 스핀 트랜지스터를 제조하기 위한 절차들 중에서 제1 전도층 매립영역 및 제2 전도층 매립영역을 형성하는 절차를 도시하는 단면도.
도 27b는 제8 실시예에 따르는 스핀 트랜지스터를 제조하기 위한 절차들 중에서 터널 장벽막을 형성하는 절차를 도시하는 단면도.
도 27c는 제8 실시예에 따르는 스핀 트랜지스터를 제조하기 위한 절차들 중에서 제1 전도층 및 제2 전도층을 형성하는 절차를 도시하는 단면도.
도 28은 본 발명의 제9 실시예에 따르는 자기 메모리의 개략적인 단면도.
도 29a는 자기 기록층상에 형성된 리플럭스 자구를 도시하는 도면.
도 29b는 자기 기록층상에 형성된 리플럭스 자구의 다른 예를 도시하는 도 면.
도 30은 도 28의 자기 메모리의 변형을 도시하는 도면.
도 31은 도 30의 자기 메모리의 변형을 도시하는 도면.
도 32는 도 28의 자기 메모리의 다른 변형을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
100: 스핀 트랜지스터
10: 반도체 기판
11a, 11b: 터널 장벽막
12, 14: 전도층
16: 반강자성층
20a, 20b: 전극
30: 게이트 절연막
40: 게이트 전극
[문헌 1] M. Johnson등, Phys. Rev. B37, 5326(1998)
[문헌 2] D. Datta등, Appl. Phys. Lett. 56, 665(1990)
[문헌 3] D. J. Monsma등, Phys. Rev. Lett. 74, 5260(1995)
[문헌 4] K. Mizushima등, Phys. Rev. B58, 4660(1998)
[문헌 5] K. Ono 등, J. Phys. Soc. Jpn 66, 1261(1997)
[문헌 6] N. Akiba등, Physica B256-258, 561(1998)
[문헌 7] 일본특허 공개번호 제2003-92412호
본 발명은 MOS 구조를 가진 스핀 트랜지스터(spin transistor), 이 스핀 트랜지스터를 포함한 프로그램가능 논리회로, 그리고 터널 자기저항 효과(tunnel magnetroresistive effect)를 사용하는 자기 메모리(magnetic memory)에 관한 것으로, 특히 평면 방향으로의 스핀 주입(spin injection)을 통하여 기록 상태를 제어할 수 있는 자기 메모리 및, 증폭 효과를 가지는 스핀 트랜지스터에 관한 것이다.
최근에, 전자의 스핀 자유도를 활용한 스핀 전자 장치가 널리 개발되고 연구되어 왔다. 또한, 자기 임의접근 메모리(MRAM), 자기 재생 헤드 등에 터널 자기저항 효과(TMR)를 적용하는 데에도 더욱 많은 연구가 행해지고 있다. 특히, 반도체 및 자성체가 결합된 스핀 트랜지스터가 관심을 끌고 있다.
이러한 스핀 트랜지스터의 전형적인 예는 확산형 스핀 트랜지스터(Mark Johnson형: M. Johnson등, Phys. Rev. B37, 5326(1998)에 개시됨), 슈프리오-닷타(Supriyo-Datta) 스핀 트랜지스터(스핀 궤도 제어형: D. Datta등, Appl. Phys. Lett. 56, 665(1990)에 개시됨), 스핀 밸브 트랜지스터(D. J. Monsma등, Phys. Rev. Lett. 74, 5260(1995) 및, K. Mizushima등, Phys. Rev. B58, 4660(1998)에 개시됨), 단일-전자 스핀 트랜지스터(K. Ono 등, J. Phys. Soc. Jpn 66, 1261(1997)), 그리고 공진 스핀 트랜지스터(N. Akiba등, Physica B256-258, 561(1998)에 개시됨)를 포함한다.
또한, 자성체로 만들어진 소스(source)와 드레인(drain)을 가지며, 채널과 드레인 사이에 점 접촉(point contact)을 가지는 MOS 구조를 구비한 스핀 트랜지스터가 개발되었다(일본특허 공개번호 제2003-92412호에 개시됨). 이 점 접촉은 스핀 분극 전자에 양자 효과를 일으키기 위한 크기이며, 채널 저항보다 상당히 높은 저항을 가진다. 채널과 드레인 간의 계면 저항은 드레인 전류의 자화 의존성을 결정하는 데 주된 요소이다. 따라서, 이 스핀 트랜지스터에 의해 보다 높은 자기저항비(MR 비)를 얻을 수 있다.
또한, MRAM 및 MOSFET가 AND 게이트 및 OR 게이트와 같은 기본 논리 게이트를 형성하기 위해 결합된 프로그램가능 논리회로가 개발되고 있다. 이러한 프로그램가능 논리회로에서, MRAM의 메모리 상태는 이들 논리 게이트를 온(on) 또는 오프(off) 전환시키도록 변경된다.
그러나 전술한 스핀 트랜지스터의 어느 것도 증폭 기능을 가지지 않으며, 단지 트랜지스터 기능 중에 전환 기능만을 유지한다.
JP-A 제2003-92412호에 개시된 스핀 트랜지스터는 점 접촉의 저항 증가로 인하여 장치 응답 속도가 감소되는 문제점을 가진다. 점 접촉을 가진 스핀 트랜지스터 상에 수행되는 실험에 대한 보고서들 중에는 높은 MR 비가 얻어지는 경우와 그렇지 못한 경우가 있다. 다수의 장치를 포함한 논리회로에 이러한 스핀 트랜지스터를 적용하는 것은 어려운 일이다.
점 접촉을 가지지 않는 스핀 트랜지스터의 경우에는 반도체 기판과 같은 진 성 반도체와, 자성체와 같은 자기 반도체를 소스 및 드레인에 사용함으로써 높은 MR 비를 얻을 수 있다. 특히, 쇼트키 장벽(Schottky barrier)이 채널과 소스 및 드레인 사이의 계면에 형성되며, 스핀 주입은 쇼트키 장벽을 통해 수행된다. 자기 반도체는 반도체 바디의 원자 부분을 Mn과 같은 자성체로 대체함으로써 얻어질 수 있다. 그러나 자기 반도체는 현재, 실온에서 바람직한 각 비(angle ratio)를 보여줄 수 없으며, 저온에서 제한된 운용성만을 가진다.
또한, 프로그램가능 논리회로가 MRAM와 MOSFET를 결합하여 형성될 때, 자성층으로써 형성된 MRAM과 반도체층으로써 구성된 MOSFET 사이의 배선 구조가 복잡해진다.
본 발명의 일 양상에 따라서, 스핀 트랜지스터는 제1 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제1 전도층과; 제1 방향 및, 이 제1 방향과 반평행한(antiparallel) 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 다른 하나로서 기능하는 제2 전도층과; 제1 전도층과 제2 전도층 사이에 위치하며 제1 전도층과 제2 전도층 사이의 전자 스핀을 도입하는 채널 영역과; 이 채널 영역 위에 위치한 게이트 전극과; 제1 전도층과 제2 전도층 중의 적어도 한 층과 채널 영역 사이에 위치한 터널 장벽막(tunnel barrier film)을 포함한다.
본 발명의 다른 양상에 따라서, 스핀 트랜지스터는 제1 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제1 전도층과; 제1 방 향 및, 이 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제2 전도층과; 제1 전도층과 제2 전도층 사이에 위치하며 제1 전도층과 제2 전도층 사이에 전자 스핀을 도입하는 채널 영역과; 이 채널 영역 위에 위치한 게이트 전극과; 제2 전도층 상에 위치한 제1 다층막과; 제2 전도층 상에 위치하며 제1 다층막으로부터 떨어져 위치한 제2 다층막을 포함한다. 제1 다층막은 제2 전도층 상에 위치한 제1 비자성층과, 이 제1 비자성층상에 위치하여 제3 방향으로 자화된 제1 자성층을 포함한다. 제2 다층막은 제2 전도층 상에 위치한 제2 비자성층과, 이 제2 비자성층상에 위치하며 제4 방향으로 자화된 제2 자성층을 포함한다. 제2 전도층의 자화 방향은 제2 전도층을 통하여 제1 다층막과 제2 다층막 사이에 흐르는 전류 방향에 의해 제어된다.
본 발명의 또 다른 양상에 따라서, 프로그램가능 논리회로는 제1 스핀 트랜지스터와 제2 스핀 트랜지스터를 포함한다. 제1 스핀 트랜지스터는 제1 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제1 전도층과; 제1 방향 및, 이 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 다른 하나로서 기능하는 제2 전도층과; 제1 전도층과 제2 전도층 사이에 위치하며 제1 전도층과 제2 전도층 사이에 전자 스핀을 도입하는 제1 채널 영역과; 이 제1 채널 영역 위에 위치한 제1 게이트 전극과; 제1 채널 영역과 제1 게이트 전극 사이에 위치한 제1 부동 게이트(floating gate)와; 제1 전도층 및 제2 전도층 중의 적어도 한 층과 제1 채널 영역 사이에 위치하는 제1 터널 장벽막을 포함한다. 제2 스핀 트랜지스터는 제3 방향으로 자화된 강 자성체로 만들어지며 제1 전도층과 제2 전도층 중의 한 층에 전기 접속되며 소스와 드레인 중의 하나로서 기능하는 제3 전도층과; 제3 방향과 반평행한 제4 방향과 제3 방향 중 한 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 다른 하나로서 기능하는 제4 전도층과; 제3 전도층과 제4 전도층 사이에 위치하며 제3 전도층과 제4 전도층 사이에 전자 스핀을 도입하는 제2 채널 영역과; 이 제2 채널 영역 위에 위치하는 제2 게이트 전극과; 제2 채널 영역과 제2 게이트 전극 사이에 위치하며 제1 부동 게이트에 전기 접속된 제2 부동 게이트와; 제3 전도층 및 제4 전도층 중의 적어도 한 층과 제2 채널 영역 사이에 위치한 제2 터널 장벽막을 포함한다. 제1 게이트 전극은 제1 입력단자에 전기 접속된다. 제2 게이트 전극은 제2 입력단자에 전기 접속된다. 제3 전도층은 출력단자에 전기 접속된다. 프로그램가능 논리회로는 제2 전도층 및 제4 전도층의 자화 방향에 따라, AND 회로 또는 OR 회로로서 기능하는 적어도 한 논리회로를 포함한다.
본 발명의 또 다른 양상에 따라서, 프로그램가능 논리회로는 제1 스핀 트랜지스터 및 제2 스핀 트랜지스터를 포함한다. 제1 스핀 트랜지스터는 제1 방향으로 자화된 강자성체로 만들어지며 소스와 드레인 중의 하나로서 기능하는 제1 전도층과; 제1 방향 및, 이 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 소스 및 드레인 중의 다른 하나로서 기능하는 제2 전도층과; 제1 전도층과 제2 전도층 사이에 위치하며 제1 전도층과 제2 전도층 사이에 전자 스핀을 도입하는 제1 채널 영역과; 이 제1 채널 영역 위에 위치한 제1 게이트 전극과; 제1 채널 영역과 제1 게이트 전극 사이에 위치한 제1 부동 게이트와; 제1 전도 층 및 제2 전도층 중의 적어도 한 층과 제1 채널 영역 사이에 위치한 제1 터널 장벽막을 포함한다. 제2 스핀 트랜지스터는 제3 방향으로 자화된 강자성체로 만들어지며 제1 전도층과 제2 전도층 중의 한 층에 전기 접속되어 소스와 드레인 중의 하나로서 기능하는 제3 전도층과; 제3 방향과 반평행한 제4 방향과 제3 방향 중의 한 방향으로 자화된 강자성체로 만들어지며 제1 전도층과 제2 전도층 중의 한 층에 전기 접속되어 소스와 드레인 중의 다른 하나로서 기능하는 제4 전도층과; 제3 전도층과 제4 전도층 사이에 위치하며 제3 전도층과 제4 전도층 사이에 전자 스핀을 도입하는 제2 채널 영역과; 이 제2 채널 영역 위에 위치한 제2 게이트 전극과; 제2 채널 영역과 제2 게이트 전극 사이에 위치하며 제1 부동 게이트에 전기 접속된 제2 부동 게이트와; 제3 전도층과 제4 전도층 중의 적어도 한 층과 제2 채널 영역 사이에 위치한 제2 터널 장벽막을 포함한다. 제1 게이트 전극은 제1 입력단자에 전기 접속된다. 제2 게이트 전극은 제2 입력단자에 전기 접속된다. 제4 전도층은 출력단자에 전기 접속된다. 프로그램가능 논리회로는 제2 전도층 및 제4 전도층의 자화 방향에 따라서 AND 회로 또는 OR 회로로서 기능하는 적어도 하나의 논리회로를 포함한다.
본 발명의 또 다른 양상에 따라서, 프로그램가능 논리회로는 제1 방향으로 자화된 강자성체로 만들어진 자성 고정층(magnetism fixing layer)과; 제1 방향 및, 이 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어진 자기 기록층과; 자기 기록층상에 위치한 제1 다층막과; 자기 기록층상에 위치하며 제1 다층막과 떨어져 위치한 제2 다층막을 포함한다. 제1 다층막은 자기 기록층상 에 위치한 제1 비자성층과, 제1 비자성층상에 위치하며 제3 방향으로 자화된 제1 자성층을 포함한다. 제2 다층막은 자기 기록층상에 위치한 제2 비자성층과, 제2 비자성층상에 위치하며 제4 방향으로 자화된 제2 자성층을 포함한다. 자기 기록층의 자화 방향은 자기 기록층을 통하여 제1 다층막과 제2 다층막 사이에 흐르는 전류 방향에 의해 제어된다.
첨부 도면을 참조하여 본 발명에 따르는 스핀 트랜지스터, 자기 메모리 및 프로그램가능 논리회로의 실시예를 도시한다. 단지 개략적인 면만을 도시한다는 점에 주목해야 한다. 따라서, 각 구성요소의 두께와 폭간의 관계, 구성요소 간의 크기 비는 실제 크기와 맞지 않을 수 있다. 또한, 동일한 구조가 둘 이상의 도면에 도시되었지만, 크기 및 크기 비는 변경될 수 있다.
제1 실시예
본 발명의 제1 실시예에 따른 스핀 트랜지스터는 자성체에 의해 형성된 소스 및 드레인을 가지는 MOS 구조를 갖춘 트랜지스터이다. 또한, 이러한 스핀 트랜지스터는 특성상 채널과, 소스 및/또는 드레인 사이에 발견되는 터널 장벽막을 가진다.
도 1은 제1 실시예의 스핀 트랜지스터의 개략적인 단면을 도시한다. 도 1에서, 스핀 트랜지스터(100)는 반도체 기판(10), 이 반도체 기판(10)상에 형성된 제1 전도층(12) 및 제2 전도층(14), 제1 전도층(12)과 반도체 기판(10) 사이에 형성된 터널 장벽막(11a), 제2 전도층(14)과 반도체 기판(10) 사이에 형성된 터널 장벽막 (11b), 제1 전도층(12)과 제2 전도층(14) 사이에 위치한 반도체 기판(10) 부분 상에 형성된 게이트 절연막(30), 게이트 절연막(30) 상에 형성된 게이트 전극(40), 제1 전도층(12) 상에 형성된 반강자성층(antiferromagnetic layer)(16), 반강자성층(16) 상에 형성된 전극(20a), 그리고 제2 전도층(14) 상에 형성된 전극(20b)을 포함한다. 제1 전도층(12)은 MOS 트랜지스터의 소스 또는 드레인으로서 기능하는 층이다. 제2 전도층(14)은 MOS 트랜지스터의 소스와 드레인 중의 다른 하나로서 기능하는 층이다. 이 스핀 트랜지스터(100)는 강자성체가 소스 및 드레인으로 사용되고, 터널 장벽막(11a, 11b)이 형성된다는 것을 제외하고는 종래의 MOS 트랜지스터와 동일한 구조를 가진다. 따라서, 게이트 절연막(30) 바로 아래에 위치하며 제1 전도층(12)과 제2 전도층(14) 사이에 삽입된 반도체 기판(10) 영역은 채널로서 기능한다.
반도체 기판(10)은 Si 또는 Ge로 만들어진 진성 반도체, GaAs 또는 ZnSe로 만들어진 화합물 반도체, 또는 도핑(doping)을 위해 진성 반도체 또는 화합물 반도체를 주입함으로써 형성된 고전도 반도체일 수 있다. 제1 전도층(12)은 자성이 사전결정된 방향으로 고정된 자성 고정층으로 동작하는 강자성체이다. 환언하면, 제1 전도층(12)에 포함된 대부분의 전자는 사전결정된 스핀 방향으로 분극된다. 도 1에서, 제1 전도층(12)에서 전자 스핀 방향은 도면에 대해 들어가는 방향(forward direction)이다. 예를 들면, 제1 전도층(12)은 다음의 그룹으로부터 선택된 적어도 하나의 재료로 만들어진 강자성 박막으로써 형성될 수 있다:
1) NiFe 합금, CoFe 합금 또는 CoFeNi 합금,
2) (Co, Fe, Ni)-(Si, B) 기반 합금 또는 (Co, Fe, Ni)-(Si, B)-(P, Al, Mo, Nb, Mn) 기반 합금,
3) Co-(Zr, Hf, Nb, Ta, Ti) 막과 같은 비결정성 재료,
4) Co2(CrxFe1-x)Al 기반 또는 Co2MnAl, Co2MnSi 기반 휴슬러 합금(Heusler's alloy)(절반금속(half metal)),
5) SiMn 또는 GeMn과 같은 희석 자기 반도체(diluted magnetic semiconductor).
또한, 제1 전도층(12)은 상기 그룹으로부터 선택된 적어도 하나의 재료로 만들어진 다층막으로서 형성될 수 있다.
제1 전도층(12)은 바람직하게 단방향 이방성(unidirectional anisotropy)을 가져야 한다. 제1 전도층(12)의 두께는 바람직하게 0.1 nm 내지 100 nm, 보다 바람직하게는 0.4 nm 이상으로, 이는 초상자성(super paramagnetism)을 방지하는 두께이다.
반강자성층(16)은 제1 전도층(12)의 자화를 확고하고 안정되게 고정시키기 위해 형성된 박막이다. 반강자성층(16)은 예를 들면, FeMn, PtMn, PtCrMn, NiMn, IrMn, NiO 또는 Fe2O3로 만들어질 수 있다.
제2 전도층(14)은 자기 기록층으로서 동작하는 강자성체이고, 그의 자화 방향은 외부로부터 주어지는 스핀 주입 또는 자기장에 의해 변한다. 특히, 제2 전도층(14)의 자화 방향은 제1 전도층(12)의 자화 방향에 대하여 "평행" 또는 "반평행" 이도록 제어될 수 있다. 여기서, "자화 방향에 평행한"이라는 말은 두 자화 방향이 사실상 동일하다는 것을 의미하고, "자화 방향에 반평행한"이라는 말은 사실상 서로 반대 방향이라는 것을 의미한다. 명세서에서 "평행한" 및 "반평행한" 이라는 말은 이러한 정의에 사용될 것이다. 도 1에서, 제2 전도층(14)의 자화는 도면의 면에 대하여 들어가거나 혹은 나오는 방향이다. 제2 전도층(14)은 제1 전도층(12)에서와 같이 강자성 박막으로 형성될 수 있다. 또한, 제2 전도층(14)은 바람직하게 단일축 이방성(uniaxial anisotropy)을 가지며, 제1 전도층(12)과 동일한 두께를 가진다. 제2 전도층(14)에는 연자성층(soft magnetic layer)과 강자성층으로 구성된 이중층 구조, 또는 강자성층, 연자성층 및 강자성층으로 구성된 3층 구조가 사용될 수 있다.
자기 특성, 결정 특성, 기계적 특성 및 화학적 특성을 포함한 다양한 속성을 제어하기 위하여 제1 전도층(12) 및 제2 전도층(14)을 형성하는 자성체에 Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo, Ru, Re, Os, Nb 또는 B와 같은 비자성 성분을 추가할 수 있다.
터널 장벽막(11a, 11b)은 Si, Ge, Al, Ga, Mg, Ti 또는 Ta와 같은 산화물 또는 질화물로써 형성될 수 있다. 게이트 절연막(30)은 SiO2와 같은 종래의 MOS 트랜지스터의 게이트 절연막과 동일한 재료로써 형성될 수 있다.
게이트 전극(40), 전극(20a) 및 전극(20b)은 종래의 MOS 트랜지스터에 사용된 전극 재료에 의해 형성될 수 있다. 게이트 전극(40)은 예를 들면, 다결정 실리 콘으로 만들어질 수 있다. 전극(20a, 20b) 및 게이트 확장 전극(도시되지 않음)은 예를 들면, 알루미늄 또는 다결정 실리콘으로 만들어질 수 있다.
도 2a는 제2 전도층(14)이 제1 전도층(12)의 자화 방향과 "평행한" 경우에 스핀 트랜지스터를 개략적으로 도시한다. 도 2b는 이 경우의 제1 전도층(12), 제2 전도층(14) 및 터널 장벽막(11a, 11b)의 에너지대를 보여준다. 도 2b에 도시된 경우에서, 제1 전도층(12) 및 제2 전도층(14)은 휴슬러 합금과 같은 절반금속으로 만들어진다.
동일한 자화 방향의 두 영역들 사이에서, 자화 방향과 동일한 방향으로 분극된 전자 스핀은 쉽게 흐른다. 따라서, 두 자화 방향이 서로 "평행"할 때, 스핀 트랜지스터(100)는 종래의 MOS 트랜지스터와 동일한 전환 기능을 가진다. 따라서, 게이트 전극(40)에 인가될 전압을 조정하여 전극(20a)과 전극(20b) 간의 전도(conduction)를 제어한다.
특히, 전극(20a)과 전극(20b) 사이에 인가되는 전압은 전도대에서 제1 전도층(12)의 전자를 여기시킨다. 전자는 터널 장벽막(11a)의 에너지 장벽으로 침투하여, 게이트 전압으로 낮아진 채널 영역과 터널 장벽막(11b)의 에너지 장벽을 통하여 제2 전도층(14)의 전도대에 도달한다. 도 2b에 도시된 바와 같이 두 자화 방향이 서로 "평행"할 때, 제1 전도층(12)의 에너지대 구조는 스핀업 전자(spin up electrons) 및 스핀다운 전자(spin down electrons)에 관하여 제2 전도층(14)의 에너지대 구조와 동일하다. 스핀업 전자는 스핀다운 대역으로 이동하고, 스핀다운 전자는 스핀업 대역으로 이동한다. 따라서, 여기된 전자는 제1 전도층(12)으로부 터 제2 전도층(14)으로 쉽게 이동할 수 있다.
도 3a는 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 "반평행"할 때에 스핀 트랜지스터를 개략적으로 도시한다. 도 3b는 이 경우에 제1 전도층(12), 제2 전도층(14) 및 터널 장벽막(11a, 11b)의 에너지를 보여준다. 도 3b에 도시된 경우에서, 제1 전도층(12) 및 제2 전도층(14)은 절반금속으로써 만들어진다.
상이한 자화 방향의 두 영역들 사이에서, 자화 방향의 영역으로 분극된 전자 스핀은 자화 방향 중 다른 방향으로 거의 흐르지 않는다. 따라서, 두 자화 방향이 서로 "반평행"일 때, 스핀 트랜지스터(100)는 OFF 상태인 MOS 트랜지스터와 등가이다. 임계치보다 높은 전압이 게이트 전극(40)에 인가된다고 할지라도, 전류는 전극(20a)과 전극(20b) 사이에 거의 흐르지 않는다.
두 자화 방향이 서로 "반평행"일 때, 제1 전도층(12)의 에너지대 구조와 제2 전도층(14)의 에너지대 구조는 스핀업 전자 및 스핀다운 전자에 관하여 동일하지 않다. 따라서, 여기된 전자를 제1 전도층(12)으로부터 제2 전도층(14)으로 이동시키는 것은 어렵다.
임계치보다 높은 게이트 전압이 전극(20a)과 전극(20b) 사이에 인가되는 경우에, 전극(20a)과 전극(20b) 사이에 흐르는 전류를 측정함으로써 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향과 "평행"인지 "반평행"인지를 판정할 수 있다. 이것은 스핀 트랜지스터(100)가 메모리 기능을 갖추고 있다는 것을 의미한다. 특히, 외부 에너지가 현 자기장 또는 스핀 주입을 통하여 주어질 때를 제외 하고는 제2 전도층(14)은 그의 자화 방향을 유지한다. 따라서, 비휘발성 메모리 기능이 구현된다.
또한, 스핀 트랜지스터(100)는 종래의 MOS 트랜지스터와 동일한 증폭 기능을 가진다. 임계치보다 높은 게이트 전압이 인가될 때, 채널 영역에 위치한 반도체의 가전자대(valence band)의 경계가 상향된다(반면에, 전도대의 경계는 이에 따라 낮아진다). 그러면, 제1 전도층(12)을 통해 채널로 주입된 전자는 쉽게 채널을 통하여 제2 전도층(14)으로 이동한다. 환언하면, 채널 영역에서의 전자의 투자율(permeability), 또는 채널 영역을 침투할 수 있는 전자량은 게이트 전압에 의존한다. 이것은 제1 전도층(12)과 제2 전도층(14) 사이에 흐르는 전류가 게이트 전압을 조정함으로써 증폭될 수 있다는 것을 의미한다.
종래의 MOS형 스핀 트랜지스터인 경우에는 쇼트키 장벽을 형성하기 위해 반도체 기판으로서 진성 반도체를 사용한다. 그러나 스핀 트랜지스터(100)에서는 쇼트키 장벽 대신에 터널 장벽을 형성한다. 따라서, 화합물 반도체 또는 도핑 반도체가 반도체 기판으로 사용될 수 있다. 이것은 재료에 관해 스핀 트랜지스터(100)에게 높은 선택성을 부여한다.
전술한 바와 같이 제1 실시예의 스핀 트랜지스터(100)에 의해, 제1 전도층(12)과 제2 전도층(14)은 자성체 또는 자기 반도체로써 형성된 MOS 트랜지스터를 형성한다. 또한, 터널 장벽막(11a, 11b)이 제1 전도층(12)과 제2 전도층(14) 사이에 형성된다. 따라서, 종래의 MOS 트랜지스터의 전환 기능 및 증폭 기능 뿐만 아니라, 제2 전도층(14)에서 자화 방향을 조정함으로써 메모리 기능을 제공할 수 있 다.
터널 장벽막이 제1 전도층(12)과 채널 사이에, 혹은 제2 전도층(14)과 채널 사이에만 형성될지라도 전술한 효과를 얻을 수 있다.
도 1에서, 게이트 절연막(30) 및 게이트 전극(40)의 측면 상에는 아무것도 형성되지 않는다. 그러나 도 4에 도시된 스핀 트랜지스터(100')에서와 같이, 게이트 절연막(30)과 게이트 전극(40)의 측면 상에는 절연막(42a, 42b)을 형성하는 것이 가능하다. 예를 들면, 절연막(42a, 42b)은 CVD(Chemical Vapor Deposition) 또는 스퍼터링(sputtering)을 수행한 후에 RIE(Reactive Ion Etching)와 같은 선택적 에칭을 수행함으로써 형성된다.
도 1에 도시된 구조에서, 제1 전도층(12)과 제2 전도층(14)은 반도체 기판(10)에 매립된다. 그러나 이들 전도층은 도 5에 도시된 바와 같이 반도체 기판의 주 표면상에 형성될 수 있다(이후로부터, 이러한 유형의 구조를 표면 적층 MOS 구조로 언급할 것이다). 도 5에 도시된 스핀 트랜지스터(1100)에서, 터널 장벽막(11a, 11b)이 반도체 기판(1110)의 표면상에 형성된다. 제1 전도층(12)은 터널 장벽막(11a) 상에 형성되고, 제2 전도층(14)은 터널 장벽막(11b) 상에 형성된다. 도 1에 도시된 구조의 구성요소와 동일한 도 5의 구성요소는 도 1에 도시된 참조번호와 동일한 참조번호에 의해 표기된다. 채널은 게이트 절연막(30)의 바로 아래에 형성된다. 이러한 방식으로, 제1 전도층(12) 및 제2 전도층(14)이 반도체 기판(1110)의 주 표면상에 형성되는 표면 적층 MOS 구조의 스핀 트랜지스터를 가질지라도 도 1에 도시된 구조의 효과를 얻을 수 있다. 또한, 도 6에 도시된 스핀 트랜지 스터(1100')에서와 같이 제1 전도층(12)과 게이트 절연막(30) 및 게이트 전극(40)의 측면 사이에, 그리고 제2 전도층(14)과 게이트 절연막(30) 및 게이트 전극(40)의 측면 사이에 각각 절연막(42a, 42b)을 형성하는 것이 가능하다.
제2 실시예
본 발명의 제2 실시예에 따르는 스핀 트랜지스터는 특성상 도 1에 도시된 제2 전도층(14)의 자화 방향을 제어하기 위하여 전류 자기장을 사용하는 구조를 가진다. 도 7은 제2 실시예에 따른 스핀 트랜지스터의 개략적인 단면도이다. 이 스핀 트랜지스터(110)는 반강자성층(16), 게이트 전극(40), 반도체 기판층(10)의 상부면 및 게이트 절연막(30)의 측면을 덮는 절연막(60)을 가진다. 스핀 트랜지스터(110)는 제1 워드선(111a)이 절연층(60) 상에 형성되고, 반도체 기판층(10) 및 실리콘 산화물층(50)이 SOI(Silicon On Insulator)의 부분을 형성하도록 제공되고, 제2 워드선(111b)이 실리콘 산화물층(50)하에 형성된다는 점에서 도 1의 스핀 트랜지스터(100)와 상이하다. 비록 도 7에는 도시되진 않았지만, Si와 같은 재료로 만들어진 지지 기판이 실리콘 산화물층(50)하에 형성된다.
제1 워드선(111a)과 제2 워드선(111b)은 제2 전도층(14)을 사이에 두고(sandwich), 사실상 서로 수직이다. 제1 워드선(111a)과 제2 워드선(111b)은 예를 들면, Al 또는 Cu로 만들어진다. 도 7에 도시된 구조에서, 제1 워드선(111a)은 제1 전도층(12) 및 제2 전도층(14)과 교차하는 방향으로 연장되는 반면에, 제2 워드선(111b)은 제2 전도층(14)을 따라 연장된다.
제1 워드선(111a)과 제2 워드선(111b)의 사이에 끼워진 영역에, 혹은 제2 전 도층(14)이 위치하는 영역에 합성 자기장(synthetic magnetic field)을 발생하기 위하여, 전류 펄스가 제1 워드선(111a) 및 제2 워드선(111b)의 각각에 인가된다. 합성 자기장의 방향은 전류 펄스의 방향을 조정함으로써 제어될 수 있다. 이렇게 함으로써, 제2 전도층(14)의 자화 방향은 제어될 수 있다.
따라서, 제1 실시예에 따르는 스핀 트랜지스터(100)의 제2 전도층(14)과 동일한, 제2 실시예에 따른 스핀 트랜지스터의 제2 전도층(14)의 자화 방향은 전류 자기장을 조정함으로써 제어될 수 있다.
전류 자기장 제어 메커니즘은 도 5에 도시된 표면 적층된 MOS형 스핀 트랜지스터에 적용될 수 있다.
제3 실시예
본 발명의 제3 실시예에 따르는 스핀 트랜지스터는 자기 커버층(magnetic cover layer)이 제1 워드선 및/또는 제2 워드선의 표면 부분 상에 형성된다는 것을 제외하고는 제2 실시예에 따르는 스핀 트랜지스터와 동일하다. 자기 커버층은 자성체로 만들어진다. 도 8a는 제3 실시예에 따르는 스핀 트랜지스터의 개략적인 단면도이다. 이 스핀 트랜지스터(120)는 자기 커버층(요크(Yoke))(122a)이 절연층(60) 상에 형성된 제1 워드선(121a)의 상부면 및 측면 상에 형성되고, 자기 커버층(요크)(122b)이 실리콘 산화물층(50) 내에 형성된 제2 워드선(121b)의 하부면 및 측면 상에 형성된다는 점에서 도 7에 도시된 구조와 상이하다. 자기 커버층(122a, 122b)은 예를 들면, 퍼멀로이(permalloy)로 만들어진다. 도 8b는 도 8a의 선 X-X을 따라 취한 단면이다. 도 8a 및 도 8b에 도시된 바와 같이, 각 자기 커버층 (122a, 122b)의 단면은 U자 형태를 가진다. 자기 커버층(122a, 122b)은 제1 워드선(121a) 및 제2 워드선(121b)의 표면들 중에 제2 전도층(14)과 대면하는 표면상에는 형성되지 않는다.
제3 실시예에 따르는 스핀 트랜지스터(120)와 함께, 제1 워드선(121a, 121b) 위에 형성된 자기 커버층(122a, 122b)은 제2 전도층(14)에 국부적으로 전류 자기장을 제공한다. 환언하면, 제2 전도층(14)의 자화 방향을 제어하는 데 필요한 전류 펄스가 보다 작아질 수 있다. 따라서, EM(Electro Migration)과 같은 전류 펄스가 증가하고, 전류 펄스 발생회로 영역에서의 증가로 인해 야기되는 문제가 방지될 수 있다.
도 9는 제3 실시예에 따르는 스핀 트랜지스터의 드레인 전류 특성을 보여주는 그래프이다. 그래프를 준비하는 데 사용되는 스핀 트랜지스터의 제1 전도층(12)은 (Co90Fe10)85B15/PtMn/Ta/Poly-Si의 강자성 다층막이지만, 제2 전도층(14)은 (Co90Fe10)85B15/Ta/Poly-Si의 강자성 다층막이다. 도 9에서, 실선은 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 "평행"인 경우를 나타낸다. 점선은 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 "반평행"인 경우를 나타낸다. 도 9에 도시된 그래프는 두 자화 방향이 서로 "평행" 또는 "반평행"이고, 게이트 전압 Vg가 0.2V, 0.6V, 0.9V 및 1.4V로 변하는 경우를 보여준다. 도 9에서 알 수 있는 바와 같이, 두 자화 방향이 서로 "평행"인 경우에는 두 자화 방향이 서로 "반평행"인 경우보다 낮은 소스-드레인 전압을 인가함으로써 충분한 드레 인 전류를 얻을 수 있다. 요약하면, "평행" 상태 및 "반평행" 상태는 상이한 전류 특성을 보여주므로 메모리 기능을 구현한다. 또한, 게이트 전압이 증가함에 따라 드레인 전류도 증가한다. 이것은 스핀 트랜지스터(120)가 증폭 기능을 가진다는 것을 의미한다.
도 10은 제3 실시예에 따르는 스핀 트랜지스터의 다른 예의 드레인 전류 특성을 보여주는 그래프이다. 그래프를 준비하는 데 사용된 스핀 트랜지스터의 제1 전도층(12) 및 제2 전도층(14)은 Co2MnAl로 만들어진 다층막으로, 절반금속 재료이다. 특히, 제1 전도층(12)은 Co2MnAl/(Co90Fe10)85B15/PtMn/Ta/Poly-Si의 강자성 다층막이고, 제2 전도층(14)은 Co2MnAl/(Co90Fe10)85B15/Cu/(Co90Fe10)85B15/PtMn/Ta/Poly-Si의 강자성 다층막이다. 도 10에 도시된 그래프는 두 자화 방향이 서로 "평행" 또는 "반평행"이고, 게이트 전압 Vg가 0.4V, 0.8V, 1.2V 및 1.5V로 변하는 경우를 도시한다. 도 10은 도 9에 도시된 경우와 동일한 드레인 전류 특성을 보인다. 그러나 도 10에서 알 수 있는 바와 같이, 두 자화 방향이 서로 "반평행"인 경우에 충분한 드레인 전류를 얻는다. 따라서, 도 9에 도시된 경우보다 높은 소스-드레인 전압을 인가할 필요가 있다. 이것은 제1 전도층(12) 및 제2 전도층(14)이 보다 높은 MR 비를 얻기 위해 절반금속 재료로 만들어진다는 것을 의미한다.
제4 실시예
본 발명의 제4 실시예에 따르는 스핀 트랜지스터는 제2 전도층(14)의 자화 방향이 스핀 주입을 통해 제어된다는 것을 제외하고는, 특성상 제1 실시예에 따른 스핀 트랜지스터와 동일하다. 도 11a는 제4 실시예에 따른 스핀 트랜지스터의 개략적인 단면도이다. 도 11b는 도 11a의 스핀 트랜지스터의 평면도이다. 이 스핀 트랜지스터(130)는 제1 다층막 및 제2 다층막이 서로 사전결정된 거리만큼 떨어져 형성된다는 점에서 도 1의 스핀 트랜지스터(100)와 상이하다.
도 11a에 도시된 바와 같이, 스핀 트랜지스터(130)는 제2 전도층(14)의 표면상에 제1 다층막이 있는 것과 같이 언급되는 순서대로 스택된(stacked) 비자성층(131a)과 자성 고정층(132a)을 가진다. 또한, 스핀 트랜지스터(130)는 제2 전도층(14)의 표면상에 제2 다층막이 있는 것과 같이 언급되는 순서대로 스택된 비자성층(131b)과 자성 고정층(132b)을 가진다. 특히, 제1 다층막과 제2 다층막은 제2 전도층(14)의 길이 방향으로 연장되며 서로 평행하게 연장된다. 따라서, 제1 다층막과 제2 다층막 사이의 갭(gap)도 제2 전도층(14)의 길이 방향으로 연장된다. 자성 고정층(132a, 132b)은 서로 "반평행"한 자화 방향을 가지며, 제1 전도층(12)과 동일한 자성체로써 만들어진다. 비자성층(131a, 131b)은 예를 들면, Ag, Cu, Au, Al, Ru, Os, Re, Si, Bi, Ta, B, C, Pd, Pt, Zr, Ir, W, Mo 또는 Nb, 또는 이들 임의 재료의 합금으로 만들어질 수 있다.
또한, 전극(133a)은 자성 고정층(132a) 상에 형성되고, 전극(133b)은 자성 고정층(132b) 상에 형성된다. 전극(133a, 133b)은 예를 들면, 알루미늄 또는 다결정 실리콘으로 만들어진다.
제2 전도층(14)에 대한 스핀 주입은 전극(133a)과 전극(133b) 사이에 전류를 인가함으로써 수행된다. 이제, 스핀 주입을 통한 자화 방향의 제어를 기술한다. 여기서, 도 11a에 도시된 바와 같이 자성 고정층(132a)의 자화 방향은 제1 전도층(12)의 자화 방향에 "반평행"이고, 자성 고정층(132b)의 자화 방향은 제1 전도층(12)의 자화 방향에 "평행"하다.
먼저, 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 "평행"인 상황을 기술한다. 그러면, 스핀 주입이 수행되어 제2 전도층(14)의 자화 방향을 "평행" 방향에서 "반평행" 방향으로 반전된다. 이 자성 반전은 전극(133b)으로부터 전극(133a)으로 전류를 인가함으로써 수행된다. 전자 이동이라는 점에서, 자성 고정층(132a)에서 "반평행" 방향으로 분극된 전자 스핀(이후로부터 "반평행 스핀"으로 참조)은 비자성층(131a)을 통하여 제2 전도층(14)으로 주입된다. 제2 전도층(14)에서 "평행" 방향으로 분극된 전자 스핀(이후로부터 "평행 스핀"으로 참조)은 주입된 반평행 스핀의 토크(torque)를 겪음으로써 스핀 방향이 반평행 방향으로 반전된다. 자성 고정층(132b)의 자화 방향은 "평행" 방향이므로, 주입을 통하여 자성 고정층(132b)에 도달한 반평행 스핀이 그곳에서 반사된다. 반사된 반평행 스핀은 제2 전도층(14)의 평행 스핀에 토크를 줌으로써, "평행" 스핀의 스핀 방향을 "반평행" 방향으로 반전시킨다. 따라서, 제2 전도층(14)의 자화 방향은 "평행" 방향으로부터 "반평행" 방향으로 반전될 수 있다.
"평행" 대 "반평행" 동작에 필요한 전류 IC AP는 다음과 같이 표현된다:
IC AP = e·α·M·At[H+Hk+2πM]/(h·g(0))
여기서, α는 길버트 감쇠 매개변수(Gilbert damping parameter)를 나타내고, M은 자화를 나타내고, At는 제2 전도층(14)의 체적을 나타내고, H는 자기장을 나타내고, Hk는 이방성 상수를 나타내고, h는 플랑크 상수(Planck's constant)를 나타낸다. 일반 공식 g(0)의 g(π)은 자성 고정층(132a)과 비자성층(131a) 사이의 계면에서, 그리고 자성 고정층(132b)과 비자성층(131b) 사이의 계면에서의 스핀 의존성을 나타낸다. 이것은 다음과 같이 표현될 수 있다:
g(θ) = 1/[-4+(1+p)3·(3+cosθ)/4p3/2]
여기서, p는 스핀 분극율을 나타낸다.
이제, 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 "반평행"인 상황을 기술한다. 그러면, 스핀 주입이 수행되어 제2 전도층(14)의 자화 방향을 "반평행" 방향으로부터 "평행" 방향으로 반전시킨다. 이 자성 반전은 전극(133a)으로부터 전극(133b)으로 전류를 인가함으로써 수행되며, 이는 전술한 "평행" 대 "반평행" 동작에서의 처리와 반대이다. 전자 이동이라는 점에서, 자성 고정층(132b)에서의 평행 스핀은 비자성층(131b)을 통하여 제2 전도층(14)으로 주입된다. 이 반전 처리는 스핀 방향이 다르다는 것을 제외하고는 전술한 "평행" 대 "반평행" 동작에서의 대응하는 처리와 동일하다.
"반평행" 대 "평행" 동작에 필요한 전류 IC P는 다음과 같이 표현된다:
IC P = e·α·M·At[H-Hk-2πM]/(h·g(π))
g(π)가 g(0) 보다 크므로, 전류 IC P는 일반적으로 전류 IC AP 보다 작다.
도 11a 및 도 11b에 도시된 자화 방향 제어구조는 도 12에 도시된 바와 같은 전술한 표면 적층 MOS 구조에 적용될 수 있다. 도 12에 도시된 스핀 트랜지스터(1130)는 반도체 기판(1110)상에 각각 형성된 터널 장벽막(11a, 11b), 터널 장벽막 상에 형성된 제1 전도층(12) 및 제2 전도층(14)을 가진다. 또한, 도 11a 및 도 11b에 도시된 제1 다층막(비자성층(131a) 및 자성 고정층(132a))과 제2 다층막(비자성층(131b) 및 자성 고정층(132b)은 제2 전도층(14) 상에 형성된다.
도 11a 및 도 11b에서 제1 다층막과 제2 다층막은 제2 전도층(14)의 길이 방향으로 서로 평행하도록 연장되지만, 배치를 90도 회전시킬 수 있고 제1 다층막의 상단부 및 제2 다층막의 상단부 사이의 갭이 있을 수 있다. 도 13a는 제4 실시예인 이 버전의 스핀 트랜지스터의 개략적인 단면도이다. 도 13b는 도 13a에 도시된 스핀 트랜지스터의 평면도이다. 도 13a에 도시된 스핀 트랜지스터(140)는 제1 다층막으로서 제2 전도층(14)의 표면상에 언급되는 순서대로 스택된 비자성층(141a)과 자성 고정층(142a)을 가진다. 또한, 스핀 트랜지스터(140)는 제2 다층막으로서 제2 전도층(14)의 표면상에 언급되는 순서대로 스택된 비자성층(도시되지 않음)과 자성 고정층(142b)을 가진다. 특히, 제1 다층막과 제2 다층막은 막의 상단부가 서로 대면하는 방식으로 배치되며, 상단부들 사이에 갭을 형성한다. 또한, 자성 고정층(142a, 142b)은 도 11a에 도시된 자성 고정층(131a, 131b)과 동일한 재료로 만들어진다. 전극(143a)은 자성 고정층(142a) 상에 형성되고, 전극(143b)은 자성 고 정층(142b) 상에 형성된다. 또한, 이들 전극(143a, 143b)은 도 11a에 도시된 전극(133a, 133b)과 동일한 재료로 만들어진다.
도 13a 및 도 13b에 도시된 자화 방향 제어구조는 도 14에 도시된 바와 같은 전술한 표면 적층 MOS 구조에 적용될 수 있다. 도 14에 도시된 스핀 트랜지스터(1140)는 반도체 기판(1110)상에 형성된 터널 장벽막(11a, 11b), 이들 터널 장벽막 상에 각각 형성된 제1 전도층(12) 및 제2 전도층(14)을 가진다. 또한, 도 13a 및 도 13b에 도시된 제1 다층막(비자성층(141a), 자성 고정층(142a))과 제2 다층막(비자성층, 자성 고정층(142b))이 제2 전도층(14) 상에 형성된다.
전술한 바와 같이, 제4 실시예의 임의 스핀 트랜지스터(130, 1130, 140, 1140))에서 제2 전도층(14)의 자화 방향은 스핀 주입을 통하여 제어될 수 있다. 제2 및 제3 실시예에 기술된 임의 구조에서 전류 자기장으로부터 발생된 합성 자기장은 스핀 트랜지스터의 배치 구조에 관계없이 3차원 공간을 차지한다. 이것은 제2 전도층(14)과 다른 구성요소에 악영향을 미칠 수 있다. 또한, MOS 구조가 차지하는 공간에 부가적으로 워드선을 위한 공간을 준비할 필요가 있다. 제4 실시예의 임의 스핀 트랜지스터에서, 전류 자기장을 발생하는 구조에 의한 문제들이 개선된다. 또한, 스핀 주입은 제2 전도층(14)의 평면 방향으로 수행된다. 따라서, 자화 방향을 제어하기 위하여 주입된 전자 스핀은 터널 장벽막(11a, 11b)을 통해 흐르지 않는다. 그러므로 터널 장벽막(11a, 11b)의 파손을 막을 수 있다.
도 11a에 도시된 구조에서, 반강자성층(16)과 동일한 재료로 만들어진 반강자성층이 자성 고정층(132a)과 전극(133a) 사이에, 그리고 자성 고정층(132b)과 전 극(133b) 사이에 형성될 수 있다. 이러한 배치에서, 자성 고정층(132a) 및 자성 고정층(132b)의 자화는 확고하고 안정되게 유지될 수 있다. 이는 도 12, 도 13a 및 도 14에 도시된 각 스핀 트랜지스터에도 동일하게 적용된다.
제4 실시예의 특성적 특징인 스핀 주입 구조는 터널 장벽막(11a, 11b)을 포함하지 않는 구조에도 적용될 수 있다. 환언하면, 제2 전도층(14)의 자화 방향은 채널과 제1 및 제2 전도층(12, 14) 사이의 쇼트키 장벽을 발생하는 MOS형 스핀 트랜지스터에서 스핀 주입을 통하여 제어될 수 있다.
제5 실시예
본 발명의 제5 실시예에 따르는 스핀 트랜지스터는 적어도 한 자기 다층막 중에 자성 고정층이 자성층, 비자성층 및 다른 자성층의 3층 구조를 가진다는 점을 제외하고는 제4 실시예에 따른 스핀 트랜지스터와 동일하다.
도 15a는 제5 실시예에 따른 스핀 트랜지스터의 개략적인 단면도이다. 도 15b는 도 15a에 도시된 스핀 트랜지스터의 평면도이다. 도 15c는 도 15b의 선 X1-X1을 따라 취한 스핀 트랜지스터의 단면도이다. 도 15a에 도시된 스핀 트랜지스터(150)는 비자성층(151a), 자성층(152a), 비자성층(153a) 및 자성층(154a)이 제2 전도층(14)의 표면상에 제1 다층막으로서 언급한 순서대로 스택되고, 비자성층(152b)과 자성층(153b)이 제2 전도층(14)의 표면상에 제2 다층막으로서 언급된 순서대로 스택된다는 점에서 도 13a의 스핀 트랜지스터(140)와 상이하다. 자성층(152a)의 자화 방향과 자성층(153b)의 자화 방향은 서로 "반평행"이고, 반면에 자성층(154a)의 자화 방향과 자성층(153b)의 자화 방향은 서로 "평행"이다. 특히, 제1 다층막 의 두 자성층(152a, 154a)은 다른 자화 방향을 가진다.
자성층(152a, 154a, 153b)은 제4 실시예에 기술된 자성 고정층과 동일한 재료로 만들어진다. 또한, 비자성층(151a, 153a, 152b)은 제4 실시예에 기술된 비자성층과 동일한 재료로 만들어진다. 전극(155a)은 자성층(154a) 상에 형성되고, 반면에 전극(154b)은 자성층(153b) 상에 형성된다. 또한, 이들 전극(155a, 154b)은 전술한 전극과 동일한 재료로 만들어진다.
자성층(152a), 비자성층(153a) 및 자성층(154a)이 결합한 것과 같이, 비자성층은 상이한 자화 방향의 두 자성층의 사이에 있게 되므로, 반강자성 상호작용이 두 자성층 간에 발생되고, 자성층의 자화 방향은 보다 확고하고 안정되게 유지된다. 따라서, 이 3층 구조는 제1 전도층(12) 상에 형성된 반강자성층(16)과 동일한 기능을 제공할 수 있다. 이 3층 구조 옆에 반강자성층을 배치하는 것이 보다 효과적이다. 또한, 자기 기록층인 제2 전도층(14)의 자화 시프트(magnetizing shift)를 임의적으로 설정하기 위하여, 자성층, 비자성층 및 자성층으로서 형성된 자성 고정층의 두 자성층의 막 두께를 조정하는 것이 가능하다. 이 3층 구조에 의해 자성 고정이 수행되어 자성층들로부터 부유 필드(stray field)를 감소시킬 수 있다.
제2 다층막은 자성층, 비자성층 및 자성층으로 구성된 3층 구조로써 형성될 수 있다. 이러한 경우에, 제1 다층막 또는 제2 다층막은 비자성층 및 자성층의 홀수의 결합층을 스택함으로써 형성된 다층 구조에 의해 형성된다. 여기서, 제1 다층막과 제2 다층막 중의 다른 다층막은 비자성층과 자성층의 짝수의 결합층을 스택함으로써 형성된 다층 구조일 필요가 있다.
또한, 3층 구조에 의한 자화 고정은 자성 고정층인 제1 전도층(12)에 적용될 수 있다. 특히, 제1 전도층(12) 및 반강자성층(16)으로서 형성된 구조는 자성층, 비자성층 및 자성층으로 구성된 3층 구조에 의해 형성될 수 있다. 또한, 반강자성층(16)은 3층 구조 옆에 배치될 수 있다.
도 15a 내지 도 15c에 도시된 자화 방향 제어구조는 도 16에 도시된 바와 같이 전술한 표면 적층 MOS 구조에 적용될 수 있다. 도 16에 도시된 스핀 트랜지스터(1150)는 반도체 기판(1110)상에 각각 형성된 터널 장벽막(11a, 11b), 이들 터널 장벽막 상에 형성된 제1 전도층(12) 및 제2 전도층(14)을 가진다. 또한, 도 13a 및 도 13b에 도시된 제1 다층막(비자성층(151a), 자성층(152a), 비자성층(153a), 자성층(154a))과 제2 다층막(비자성층(152b), 자성 고정층(153b))이 제2 전도층(14) 상에 형성된다.
전술한 바와 같이 제5 실시예에 따른 스핀 트랜지스터(150, 1150) 중의 하나에서, 제2 전도층(14)으로 스핀 주입을 수행하기 위한 자성 고정층은 자성층, 비자성층 및 자성층으로 구성된 3층 구조로써 형성된다. 자성 고정층의 자화는 이 3층 구조에 의해 보다 확고하고 쉽게 유지될 수 있다.
제6 실시예
본 발명의 제6 실시예에 따른 스핀 트랜지스터는 제1 다층막의 자성 고정층의 자화 방향이 제2 다층막의 자성 고정층의 자화 방향과 동일하다는 점을 제외하고는 제4 실시예에 따른 스핀 트랜지스터와 동일하다. 특히, 본 실시예에 따른 스핀 트랜지스터는 특성적으로, 스핀 주입을 통해 제2 전도층(14)에 발생되는 리플럭 스 자구(reflux magnetic domain)를 가진다. 도 17a는 제6 실시예에 따른 스핀 트랜지스터의 개략적인 단면도이다. 도 17b는 도 17a에 도시된 스핀 트랜지스터의 평면도이다.
스핀 트랜지스터(160)는 제2 전도층(14)의 표면상에 제1 다층막이 있는 것과 같이 언급되는 순서대로 스택된 비자성층(161a)과 자성 고정층(162a)을 가진다. 또한, 이 스핀 트랜지스터(160)는 제2 전도층(14)의 표면상에 제2 다층 막이 있는 것이 언급되는 순서대로 스택된 비자성층(161b)과 자성 고정층(162b)을 가진다. 전극(163a)은 자성 고정층(162a) 상에 형성되고, 반면에 전극(163b)은 자성 고정층(162b) 상에 형성된다. 스핀 트랜지스터(160)는 자성 고정층(162a, 162b)의 자화 방향이 동일하다는 점을 제외하고는 도 11a에 도시된 스핀 트랜지스터와 동일한 구조를 가진다. 또한, 스핀 트랜지스터(160)는 도 11a에 도시된 스핀 트랜지스터(130)와 동일한 재료로 만들어진다.
이제, 스핀 주입을 통한 자화 방향 제어동작, 특히 리플럭스 자구를 발생하는 처리를 기술할 것이다. 후술되는 경우의 예에서, 자성 고정층(162a, 162b)의 자화 방향은 제1 전도층(12)의 자화 방향에 대하여 "평행"이다.
먼저, 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 대해 "반평행"인 상황을 기술한다. 특히, 리플럭스 자구가 제2 전도층(14)에서 발생되고, 리플럭스 자구의 채널면상에 위치한 자구, 또는 비자성층(161a) 바로 아래에 위치한 자구(이후로부터 이 자구는 근접 자구(proximate magnetic domain)로 참조)의 자화 방향이 "반평행" 상태이다. 또한, 비자성층(161b) 바로 아래에 위치한 자 구(이후로부터 이 자구를 원거리 자구(distant magnetic domain)로 참조)의 자화 방향은 "평행" 상태이다. 도 18a는 이 상황에서 리플럭스 자구를 도시한다. 리플럭스 자구가 제2 전도층(14)에 형성되는 경우에, 제2 전도층(14)은 제1 전도층(12)에 대하여 "반평행" 또는 "평행"이다. 그러나 드레인 전류의 흐름량은 사실상, 제1 전도층(12)의 자화 방향, 그리고 제2 전도층(14)의 근접 자구의 자화 방향에 의해 결정된다. 따라서, 제2 전도층(14)의 기록 상태는 근접 자구의 자화 방향에 의해 표현될 수 있다.
도 18a에 도시된 상황에서, 근접 자구의 자화 방향은 스핀 주입을 통해 "평행" 방향으로 반전되고, 원거리 자구의 자화 방향은 "반평행" 방향으로 반전된다. 이 자화 반전은 전극(163b)으로부터 전극(163a)으로 전류를 인가함으로써 수행된다. 전자 이동이라는 점에서, 자성 고정층(162a)에서 평행 스핀이 비자성층(161a)을 통하여 제2 전도층(14)으로 주입된다. 근접 자구에서의 반평행 스핀은 주입된 평행 스핀의 토크를 겪으면서 평행 스핀으로 반전된다. 주입된 평행 스핀은 근접 자구 및 원거리 자구를 통과하여 자성 고정층(162b)에 도달한다. 자성 고정층(162b)의 자화 방향이 "평행"이므로, 평행 스핀은 반사되지 않고, 쉽게 전극(163b)으로 흘러간다. 그동안, 전압이 전극(163a)과 전극(163b) 사이에 인가됨으로써, 제2 전도층(14)에서 평행 스핀 뿐만 아니라 반평행 스핀은 자성 고정층(162b)으로 이동한다. 자성 고정층(162b)의 자화 방향이 "평행"이므로, 자성 고정층(162b)에 도달한 반평행 스핀은 그곳에서 반사된다. 반사된 반평행 스핀은 원거리 자구에서의 평행 스핀에 토크를 부여하고, 이로써 방향을 "반평행" 방향으로 반전시킨다. 따라서, 근접 자구의 자화 방향은 "평행' 방향으로 반전될 수 있고, 원거리 자구의 자화 방향은 "반평행" 방향으로 반전될 수 있다. 도 18b은 자화 반전 후에 리플럭스 자구를 도시한다. 도 18a와 도 18b를 비교하여 알 수 있는 바와 같이, 자성 고정층(162a)으로부터 제2 전도층(14)으로의 스핀 주입은 리플럭스 자구의 자화 방향을 시계 방향으로부터 반시계 방향으로 반전시킬 수 있다.
이제, 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 대하여 "평행"인 상황을 기술한다. 이러한 상황은 도 18b에 도시되어 있다. 이 자화 반전은 전극(163a)으로부터 전극(163b)으로 흐르는 전류를 인가함으로써 수행된다. 전자 이동이라는 점에서, 자성 고정층(162b)에서의 평행 스핀은 비자성층(161b)을 통하여 제2 전도층(14)으로 주입된다. 이 자화 반전은 스핀 방향이 상이하다는 것을 제외하고는 "반평행" 방향으로부터 "평행" 방향으로 방향을 반전시키는 전술한 동작과 동일하다.
도 18a 및 도 18b에 도시된 자화 방향 제어구조는 전술한 표면 적층 MOS 구조에 적용될 수 있다. 도 19에 도시된 스핀 트랜지스터(1160)는 반도체 기판(1110)의 표면상에 각각 형성된 터널 장벽막(11a, 11b), 이들 터널 장벽막 상에 형성된 제1 전도층(12) 및 제2 전도층(14)을 가진다. 또한, 도 17a 및 도 17b에 도시된 제1 다층막(비자성층(161a), 자성층(162a))과 제2 다층막(비자성층(161b), 자성 고정층(162b))이 제2 전도층(14) 상에 형성된다.
전술한 바와 같이, 제6 실시예에 따른 스핀 트랜지스터(160, 1160)에서, 리플럭스 자구가 스핀 주입을 통해 제2 전도층(14)에서 발생되고, 이 리플럭스 자구 의 자화 방향은 제2 전도층(14)의 기록 상태를 조정하기 위하여 제어된다. 특히, 리플럭스 자구는 열적으로 안정적이라는 점이 유리하며, 따라서 자성체로 만들어진 제2 전도층(14)이 크기가 보다 작게 될 때에 발생되는 열적 변동으로 인한 스핀 반전의 문제는 제거될 수 있다.
전술한 리플럭스 자구 발생 및 자화 반전은 제2 전도층(14) 상에 배치된 두 자성층의 자화 방향이 서로 평행하도록 고정되는 한, 제6 실시예에 따르는 도 17a 및 도 19에 도시된 임의 스핀 트랜지스터에서 구현될 수 있다.
제7 실시예
제1 실시예 내지 제6 실시예에 따른 임의 스핀 트랜지스터로써 프로그램 논리회로가 구성될 수 있다. 도 20은 본 발명의 제7 실시예에 따라 프로그램가능 논리회로를 형성한 스핀 트랜지스터의 개략적인 단면도이다. 도 20에 도시된 스핀 트랜지스터(170)는 게이트 전극(40) 및 게이트 절연막(30) 대신에 게이트 전극(41) 및 부동 게이트(31)를 제공한다는 점에서 도 1에 도시된 스핀 트랜지스터(100)와 상이하다. 제2 전도층(14)의 자화 방향은 제2 실시예 및 제3 실시예에 도시된 전류 자기장, 또는 제4 실시예 내지 제6 실시예에 도시된 스핀 주입에 의해 제어될 수 있다. 그러나 도 20은 자화 방향 제어구조를 도시하지 않는다.
도 21은 도 20의 스핀 트랜지스터로써 형성된 프로그램가능 논리회로의 예를 도시한다. 도 21에 도시된 프로그램가능 논리회로는 도 20에 도시된 구조를 각각 가지는 N형 스핀 트랜지스터(MT1)와 P형 스핀 트랜지스터(MT2)를 포함한다. 이들 스핀 트랜지스터(MT1, MT2)는 부동 게이트(FG)를 공유한다. 특히, 도 20에 도시된 부동 게이트(31)는 이웃 스핀 트랜지스터의 부동 게이트에 전기 접속된다. 스핀 트랜지스터(MT1)의 드레인(또는 소스)은 스핀 트랜지스터(MT2)의 소스(또는 드레인)에 연결된다. 스핀 트랜지스터(MT1)의 소스(또는 드레인)는 전원 전압에 연결되고, 스핀 트랜지스터(MT2)의 드레인(또는 소스)은 접지된다. 이 프로그램가능 논리회로에서, 스핀 트랜지스터(MT1, MT2)의 각 게이트는 입력단자에 연결되고, 스핀 트랜지스터(MT1)의 드레인(즉, 스핀 트랜지스터(MT2)의 소스)은 출력단자에 연결된다.
도 22는 도 21에 도시된 프로그램가능 논리회로의 배치 예를 도시한다. 도 22에서, N형 확산영역(1012a)은 제1 전도층(12)과 등가이며, N형 불순물이 확산된 SiMn 또는 GeMn과 같은 희석 자기 반도체 재료로 만들어진다. 이 N형 확산영역(1012a)은 비아홀(via-hole) 및 금속 배선층을 통하여 전원선(VDD)에 연결된다. N형 확산영역(1014a)은 제2 전도층(14)과 등가이며, N형 불순물이 확산된 반도체 강자성체로 만들어진다. 이 N형 확산영역(1014a)은 비아홀 및 금속 배선층을 통하여 출력단자(Y)에 연결된다. 또한, P형 확산영역(1012b)은 제1 전도층(12)과 등가이며, P형 불순물이 확산된 SiMn 또는 GeMn과 같은 희석 자기 반도체 재료로 만들어진다. 이 P형 확산영역(1012b)은 비아홀 및 금속 배선층을 통하여 접지선(GND)에 연결된다. P형 확산영역(1014b)은 제2 전도층(14)과 등가이며, P형 불순물이 확산된 반도체 강자성체로 만들어진다. 이 P형 확산영역(1014b)은 비아홀 및 금속 배선층을 통하여 출력단자(Y)에 연결된다. 게이트 전극(1041a, 1041b)은 게이트 전극(41)과 등가이며, 예를 들면, 폴리실리콘으로 만들어진다. 게이트 전극(1041a, 1041b)은 비아홀 및 금속 배선층을 통하여 입력단자(A) 및 입력단자(B)에 각각 연결된다.
도 23은 도 21에 도시된 프로그램가능 논리회로의 출력 특성을 보여주는 그래프로서, 부동 게이트(FG)로 부여되는 논리 레벨(Vfg)과 논리출력(Y) 사이의 관계를 도시한다. 스핀 트랜지스터(MT1)의 논리입력인 A와 스핀트랜지스터(MT2)의 논리입력인 B에 의하여 다음과 같은 관계가 표현될 수 있다:
Vfg = (A + B)/2
도 23에서, 실선은 스핀 트랜지스터(MT1, MT2)의 각각의 제2 전도층(14)의 자화 방향이 "평행" 상태인 경우에 출력 특성을 나타내고, 점선은 스핀 트랜지스터(MT1)의 제2 전도층(14)의 자화 방향이 "평행" 상태이고 스핀 트랜지스터(MT2)의 제2 전도층(14)의 자화 방향이 "반평행" 상태인 경우에 출력 특성을 나타낸다. 도 23에 도시된 바와 같이, 이 프로그램가능 논리회로의 논리출력(Y)은 스핀 트랜지스터(MT1, MT2)의 각각의 제2 전도층(14)의 자화 방향에 따라 다양한 특성을 보여준다. 특히, 부동 게이트(FG)의 논리 레벨(VFG)이 1/2인 경우, 즉 논리입력(A) 또는 논리입력(B)만이 논리레벨 "1"을 나타내는 경우에, 논리출력(Y)은 "평행" 상태에서 "0"이지만 "반평행" 상태에서는 "1"이다. 도 21에 도시된 프로그램가능 논리회로는 이러한 특성을 활용하여 각 스핀 트랜지스터(MT1, MT2)의 기록 상태에 따라 AND 회로 및 OR 회로로서 동작할 수 있다.
도 24a는 도 21에 도시된 프로그램가능 논리회로에서 각 스핀 트랜지스터(MT1, MT2)의 제2 전도층(14)의 자화 방향, 즉 스핀 방향이 제1 전도층(12)의 자화 방향에 대하여 "평행"인 경우에 입력-출력 관계를 보여주는 표이다. 표로부터 알 수 있는 바와 같이, 출력(Y)과 입력(A 및 B) 간의 관계는 AND 논리 연산의 진리표에 따른다. 이것은 도 21에 도시된 프로그램가능 논리회로가 AND 회로로서 동작한다는 것을 의미한다.
도 24b는 도 21에 도시된 프로그램가능 논리회로에서 스핀 트랜지스터(MT1)의 제2 전도층(14)의 자화 방향 또는 스핀 방향이 제1 전도층(12)의 자화 방향에 대하여 "평행"인 경우, 그리고 스핀 트랜지스터(MT2)의 제2 전도층(12)의 자화 방향이 제1 전도층(12)의 자화 방향에 대하여 "반평행"인 경우에 입력-출력 관계를 보여주는 표이다. 이 경우에, 스핀 트랜지스터(MT2)는 고임피던스(high-impedence) 상태이다. 표로부터 알 수 있는 바와 같이, 출력(Y)과 입력(A 및 B) 간의 관계는 OR 논리 연산의 진리표를 따른다. 이것은 도 21에 도시된 프로그램가능 논리회로가 OR 회로로서 동작한다는 것을 의미한다.
도 21에 도시된 프로그램가능 논리회로가, 스핀 트랜지스터(MT1)의 드레인(또는 소스)과 접지되고, 스핀 트랜지스터(MT2)의 드레인(또는 소스)은 전원 전압에 연결되고, 그리고 스핀 트랜지스터(MT1)와 스핀 트랜지스터(MT2) 사이의 접속점이 인버터(inverter)에 연결되는 회로 구조를 가질지라도, 프로그램가능 논리회로는 전술한 바와 동일한 방식으로 AND 회로 또는 OR 회로로서 동작할 수 있다. 도 25는 이러한 프로그램가능 논리회로를 도시한다. 도 25에 도시된 바와 같이, 입력 (B)을 게이트로 입력시키는 P형 스핀 트랜지스터(MT2)의 드레인(또는 소스)은 전원 전압에 연결되고, 입력(A)을 게이트로 입력시키는 N형 스핀 트랜지스터(MT1)의 소스(또는 드레인)는 접지된다. 스핀 트랜지스터(MT2)의 소스(또는 드레인)가, 스핀 트랜지스터(MT1)의 드레인(또는 소스)은 모두 인버터(INV)의 입력단자에 연결된다. 논리출력(Y')은 인버터(INV)의 출력단자로부터 얻어진다.
도 26a는 도 25에서 도시된 프로그램가능 논리회로에서 스핀 트랜지스터(MT1)의 제2 전도층(14)의 자화 방향 또는 스핀 방향이 제1 전도층(12)의 자화 방향에 대해 "반평행"인 경우와, 그리고 스핀 트랜지스터(MT2)의 제2 전도층(14)의 자화 방향이 제1 전도층(12)의 자화 방향에 대해 "평행"인 경우에 입력-출력 관계를 보여주는 표이다. 특히 이 경우에, 스핀 트랜지스터(MT1)는 고임피던스 상태이다. 표로부터 알 수 있는 바와 같이, 출력(Y')과 입력(B 및 A) 간의 관계는 AND 논리 연산의 진리표를 따른다. 이것은 도 25에 도시된 프로그램가능 논리회로가 AND 회로로서 동작한다는 것을 의미한다.
도 26b는 도 25에 도시된 프로그램가능 논리회로에서 각 스핀 트랜지스터(MT1 및 MT2)의 제2 전도층(14)의 자화 방향, 즉 스핀 방향이 제1 전도층(12)의 자화 방향에 대해 "평행"인 경우에 입력-출력 관계를 보여주는 표이다. 표로부터 알 수 있는 바와 같이, 출력(Y')과 입력(B 및 A) 간의 관계는 OR 논리 연산의 진리표를 따른다. 이것은 도 25에 도시된 프로그램가능 논리회로가 OR 회로로서 동작한다는 것을 의미한다.
전술한 사실로 볼 때, AND 회로 또는 OR 회로는 도 21 또는 도 25에 도시된 프로그램가능 논리회로에서 제2 전도층(14)의 자화 방향을 제어함으로써 구현될 수 있다. AND 회로 및 OR 회로는 기본 회로이므로, NAND 회로, NOR 회로 및 EX-OR 회로를 포함한 다양한 논리회로가 AND 회로 및 OR 회로를 결합함으로써 구성될 수 있다.
전술한 실시예에 따른 각 프로그램가능 논리회로의 상기 설명에서, 두 스핀 트랜지스터 간의 연결은 소스와 드레인 간의 연결에 의해 설명되었다. 그러나 제1 실시예의 설명에서 기술된 바와 같이, 제1 전도층(즉, 자성 고정층)과 제2 전도층(즉, 자성 기록층)이 소스 및 드레인으로서 동작할 수 있기 때문에, 두 자성 고정층이 서로 연결되거나, 혹은 두 자기 기록층이 서로 연결되거나, 혹은 자성 고정층과 자기 기록층이 두 스핀 트랜지스터 간에 서로 연결될 수 있다. 훌륭한 특성을 가진 프로그램가능 논리회로가 이러한 간단한 연결구조와 함께 제공될 수 있다.
도 21 또는 도 25에 도시된 스핀 트랜지스터(MT1 및 MT2) 중의 한 스핀 트랜지스터가 정규 MOS 트랜지스터에 의해 대체될 수 있다. 예를 들면, 도 21에서 스핀 트랜지스터(MT1)가 부동 게이트를 가진 정규 NMOS 트랜지스터로 대체될지라도, 도 23a 및 도 23b에 도시된 진리표와 동일한 결과를 얻을 수 있다.
전술한 바와 같이 제7 실시예에 따른 프로그램가능 논리회로에서, 제2 전도층(14)의 자화 방향에 따라 AND 회로와 OR 회로 간에 전환하는 논리회로를 설정할 수 있다. 특히, 프로그램가능 논리회로를 구성하는 스핀 트랜지스터들의 각각은 전환 기능 및 비휘발성 메모리 기능을 가진다. 따라서, (개별 장치에 의해 형성된 전환 유닛 및 메모리기능 유닛을 가진) 종래의 프로그램가능 논리회로에서 장치들 간의 복잡한 배선 문제가 제거될 수 있다.
제8 실시예
이제, 제1 실시예에 따른 스핀 트랜지스터(도 1에 도시된 스핀 트랜지스터와 동일한 스핀 트랜지스터)를 제조하는 절차를 본 발명의 제8 실시예로서 기술할 것이다. 도 27a 내지 도 27c는 스핀 트랜지스터를 제조하는 절차를 도시하는 단면도이다. 먼저, 장치 영역을 정의하기 위한 전계 산화막(183a, 183b)이 실리콘 기판(181)상에 형성된다. 그 후, 제1 전도층 매립영역(191a), 제2 전도층 매립영역(191b), 게이트 절연막(186) 및 게이트 전극(187)이 기지의 리소그래피 기법(lithography technique), 기지의 에칭 기법(etching technique), 그리고 기지의 막형성 기법에 의해 형성된다(도 27a). 게이트 절연막(186) 및 게이트 전극(187)은 제1 실시예에 사용된 것과 동일한 재료로 만들어진다.
터널 장벽막(185a, 185b)은 스퍼터링 및 플라즈마 산화(plasma oxidization)에 의해 전계 산화막(183a, 183b), 제1 전도층 매립영역(191a), 제2 전도층 매립영역(191b), 게이트 절연막(186) 및 게이트 전극(187)의 노출면 상에 형성된다(도 27b). 게이트 전극(187)의 표면 일부가 노출되고, 배선 및 연결은 이 노출면 상에 배치된다. 또한, 터널 장벽막(185a, 185b)은 제1 실시예에 사용된 것과 동일한 재료로 만들어진다. 그 후, 제1 전도층(182) 및 제2 전도층(184)이 스퍼터링에 의해 제1 전도층 매립영역(191a) 및 제2 전도층 매립영역(191b) 상에 각각 형성된다(도 27c). 여기서, 스퍼터링은 강한 지향성을 가진 스퍼터링 장치에 의해 수행된다. 제1 전도층(182) 및 제2 전도층(184)은 상이한 저항 마스크를 사용함으로써 서로 다른 재료로 만들어질 수 있다. 이러한 방식으로, 제1 전도층(182)과, 실리콘기판(181)의 채널 영역 사이에, 그리고 제2 전도층(184)과, 실리콘기판(181)의 채널 영역 사이에 각각 형성된 터널 장벽막(185a, 185b)을 가진 스핀 트랜지스터(180)를 얻을 수 있다.
전술한 바와 같이, 제5 실시예의 스핀 트랜지스터는 제8 실시예에 따른 제조방법에 의하여 기지의 반도체 제조기법을 사용하여 쉽게 제조될 수 있다.
제9 실시예
제4 실시예 내지 제6 실시예에 따른 임의 스핀 트랜지스터의 스핀 주입구조는 MRAM과 같은 자기 메모리의 메모리 기능을 제공하는 구조로서 유리하다. 이제, 리플럭스 자구를 발생함으로써 메모리 유지 상태 및 기록 상태를 전환하는 기능을 가지는, 제6 실시예에 따른 스핀 트랜지스터의 스핀 주입구조를 가진 자기 메모리를 기술할 것이다. 도 28은 제9 실시예에 따른 자기 메모리의 개략적인 단면도이다.
도 28에 도시된 자기 메모리(200)에서, 반강자성층(285), 자성 고정층(286), 터널 장벽층(287), 자기 기록층(214), 비자성층(261a), 비자성층(261b), 자성 고정층(262a), 자성 고정층(262b), 전극(263a) 및 전극(263b)의 각각은 재료 및 기능에서 볼 때 도 17a에 도시된 반강자성층(16), 제1 전도층(12), 터널 장벽막(11a)(및 11b), 제2 전도층(14), 비자성층(161a), 비자성층(161b), 자성 고정층(162a), 자성 고정층(162b), 전극(163a) 및 전극(163b)과 각각 등가이다. 특히 도 17a에 도시된 구조에서와 같이, 비자성층(261a)과 자성 고정층(262a)은 자기 기록층(214)의 표면 상에 제1 다층막이 있는 것과 같이 언급된 순서대로 스택되고, 비자성층(261b) 및 자성 고정층(262b)은 자기 기록층(214)의 표면상에 제2 다층막이 있는 것과 같이 언급된 순서대로 스택된다. 도 28에 도시된 구조에서, 도 17a에 도시된 구조의 채널 영역과 등가인 부분은 자기 기록층(214)과 동일한 재료로 만들어진 하부의 자기 기록층(288)이다. 자기 메모리(200)에 채널을 형성할 필요가 없으므로, 하부 자기 기록층(288)은 단순히 전자 스핀 주입을 위한 윈도우(window)로서 동작한다. 그러나 이 주입 윈도우는 자기 기록층(214)에 형성된 리플럭스 자구들 중에 제6 실시예에 기술된 근접 자구와 등가인 자구 바로 아래에만 위치할 필요가 있다. 이것은 자기 메모리의 기록 상태가 발생된 리플럭스 자구에서 근접 자구의 자화 방향에 의존하기 때문이다. 하부의 자기 기록층(288)은 생략될 수 있다.
전술한 적층 구조는 기본 전극층(296) 상에 형성된다. 특히, 전도층(284)이 기본 전극층(296)의 표면상에 더 형성된다. 도 28에 도시된 바와 같이, 반강자성층(285), 자성 고정층(286), 터널 장벽층(287) 및 하부 자기 기록층(288)은 전도층(284) 상에 언급된 순서대로 적층된다. 주요 구성요소인 자기 기록층(214)을 가진 스핀 주입구조가 하부 자기 기록층(288)상에 형성된다. 또한, 전극 확장층(264a)이 전극(263a) 상에 형성되고, 비트선(270)이 전극 확장층(264a) 상에 형성된다. 자기 메모리(200)의 메모리 기능유닛은 비트선(270)과 기본 전극층(296) 사이에 삽입된 구조에 의해 구현된다.
기본 전극층(296) 아래에, 메모리 기능유닛의 기록 상태를 판독하는 선택 트랜지스터(selective transistor)가 형성되고, 선택 트랜지스터의 소스 전극 확장층 (294)이 기본 전극층(296)에 전기 접속된다. 선택 트랜지스터는 반도체 기판(290), 이 반도체 기판(290)상에 형성된 소스 영역(292) 및 드레인 영역(293), 그리고 게이트 전극(291)으로써 형성된다. 또한, 소스 전극 확장층(294)이 소스 영역(292) 상에 형성되고, 드레인 전극 확장층(295)은 드레인 영역(293) 상에 형성된다. 전술한 적층 구조 외의 비트선(270)과 반도체 기판(290) 사이의 영역은 절연 재료에 의해 채워진다.
환언하면, 자기 메모리(200)는 종래의 MRAM의 셀에서 TMR 장치 대신에 전술한 메모리 기능유닛을 가진다. 따라서, 자기 메모리(200)는 메모리셀 배열을 구성하기 위하여 배열 형태로 배치된다.
자기 기록층(214), 하부 자기 기록층(288), 터널 장벽층(287), 그리고 자성 고정층(286)을 포함한 구조 대신에 MRAM을 형성한 TMR 장치를 사용할 수 있다. 이러한 구조에서, 리플럭스 자구는 TMR 장치 내에서 발생된다. 특히, 절연층(또는 유전층)이 터널 장벽층(287) 대신에 사용된다. 이 절연층은 예를 들면, Al2O3, SiO2, MgO, AlN, Bi2O3, MgF2, CaF2, SrTiO2, AlLaO3 또는 AlNo로 만들어질 수 있다. 이들 화합물은 화학량론에 관해서 정밀한 조성을 가질 필요가 없으며, 산소, 질소 또는 불소가 과하거나 부족할 수 있다. 이 절연막(또는 유전층)의 두께는 바람직하게, 터널 전류가 이 막을 통해 흐를 수 있도록, 특히 10nm 이하로 얇아야 한다.
도 29a 및 도 29b는 자기 기록층(214)상에 형성될 리플럭스 자구를 도시한다. 제6 실시예에 기술된 스핀 주입을 통한 자성 제어동작에서와 동일한 방식으 로, 리플럭스 자구의 자화 방향은 자기 메모리(200)의 자기 기록층(214)상에 (도 28에서 점선으로 표시된) 스핀 주입을 통해 제어될 수 있다. 이 스핀 주입은 전극(263a)과 전극(263b) 사이에 전류를 인가함으로써 수행된다. 또한, MRAM에서와 같이, 자기 메모리(200)의 기록 상태는 비트선(270)과 드레인 전극확장층(295) 사이에 흐르는(도 28에서 실선으로 표시된) 전류의 양에 의해 검출될 수 있다.
도 28에서, 기본 전극층(296)과 자기 기록층(214) 사이의 층 구조의 폭, 즉 전도층(284), 반강자성층(285), 자성 고정층(286), 터널 장벽층(287) 및 하부 자기 기록층(288)의 각 폭은 자기 기록층(214)보다 작다. 그러나 기본 전극층(296)과 자기 기록층(214) 사이의 층 구조의 폭은 도 30에 도시된 바와 같이 자기 기록층(214)의 폭과 동일할 수 있다. 도 30에 도시된 자기 메모리(300)에서, 전도층(384), 반강자성층(385), 자성 고정층(386) 및 터널 장벽층(387)이 기본 전극층(396) 상에 위에 언급한 순서대로 형성된다. 이들 각 층들의 폭은 자기 기록층(214)의 폭과 동일하다.
또한, 도 30에 도시된 구조에서, 스핀 반사층이 자기 기록층(214)과 터널 장벽층(387) 사이에 배치될 수 있다. 도 31에 도시된 자기 메모리(400)에서, 기본 전극층(496), 전도층(484), 반강자성층(485), 자성 고정층(486) 및 터널 장벽층(487)은 도 30에 도시된 기본 전극층(396), 전도층(384), 반강자성층(385), 자성 고정층(386) 및 터널 장벽층(387)과 각각 등가이다. 이 자기 메모리(400)의 스핀 반사층(490)은 자기 기록층(214)과 터널 장벽층(487) 사이에 형성된다. 스핀 반사층(490)은 자성층(491) 및 비자성층(492)이 언급된 순서대로 적층된 다층막이다.
스핀 반사층(490)은 다음의 재료 조합중의 하나를 사용할 수 있다. 따라서, 자기저항 장치 또는 자기 메모리의 자기 기록층(자유층(free layer))(214)이 Co를 함유한 강자성체(금속, 합금, 화합물 등)로 만들어진 경우에, 자기 기록층(214)과 접촉하는 비자기층(492)을 위한 물질로서 Cr, Ru, Ir, Os 및 Re로 구성된 그룹으로부터 선택된 적어도 한 성분을 함유한 금속, 합금 등을 사용하는 것이 바람직하다. 자기 기록층(214)이 Fe를 함유한 강자성체(금속, 합금, 화합물 등)로 만들어진 경우에, 자기 기록층(214)과 접촉하는 비자성층(492)을 위한 금속으로서 Cr, Ru, Os, Re, W, Mn, V, Ti 및 Mo로 구성된 그룹으로부터 선택된 적어도 한 성분을 함유한 금속, 합금 등을 사용하는 것이 바람직하다. 자기 기록층(214)이 Ni를 함유한 강자성체(금속, 합금, 화합물 등)로 만들어진 경우에, 자기 기록층(214)과 접촉하는 비자성층(492)을 위한 물질로서 Cr, Ru, Os, Re, Rh, Ir, W, Nb, V, Ta 및 Mo로 구성된 그룹으로부터 선택된 적어도 한 성분을 함유한 금속, 합금 등을 사용하는 것이 바람직하다. 여기서, 자기 기록층(214)의 재료가 Ni-Co, Ni-Fe, Co-Fe-Ni와 같은 합금이라면, Co, Fe 및 Ni인 바람직한 비자성체들 중에 공통 비자성체를 사용하는 것이 바람직하다. 각 전술한 경우에서, 자성층(491)은 자기 기록층(214)과 동일한 물질로 만들어질 수 있지만 이로 제한되는 것은 아니다. 스핀 주입 전류는 이 스핀 반사층(490)에 의해 더 감소될 수 있다. 또한, 자성 고정층(262a), 비자성층(261a), 자기 기록층(214), 비자성층(261b) 및 자성 고정층(262b)은 스핀 주입시에 증가될 수 있다. 또한, 터널 장벽층(487)에 대한 손상이 감소될 수 있다.
도 32는 도 28에 도시된 자기 메모리의 다른 변형을 도시한다. 도 32에 도 시된 자기 메모리(500)에서, 전도층(584), 반강자성층(585), 자성 고정층(586), 터널 장벽층(588), 자기 기록층(514), 비자성층(561a), 비자성층(561b), 자성 고정층(562a), 자성 고정층(562b), 전극(563a), 전극(563b) 및 전극 확장층(564a)은 도 28에 도시된 전도층(284), 반강자성층(285), 자성 고정층(286), 터널 장벽층(287), 자기 기록층(214), 비자성층(261a), 비자성층(261b), 자성 고정층(262a), 자성 고정층(262b), 전극(263a), 전극(263b) 및 전극 확장층(264a)과 각각 등가이다.
도 32에 도시된 구조는 절연층(587)이 터널 장벽층(588)과 자성 고정층(586) 사이에 형성되고, 메모리 기능 유닛을 형성하는 몇몇 층이 전도층(584)의 하부면 부분과 터널 장벽층(588)의 하부면 부분이 동일한 평면상에 위치하도록 경사진다는 점에서 도 28에 도시된 구조와 상이하다. 특히, 테이퍼형 부분(tapered portion)은 전도층(584) 부분에 형성된다. 반강자성층(585), 자성 고정층(586), 절연층(587), 터널 장벽층(588) 및 자기 기록층(514)은 전도층(584) 상에 스택된다. 따라서, 이들 각 층들도 또한 점점 가늘어진다. 도 32에 도시된 바와 같이, 비자성층(561a) 및 자성 고정층(562a)은 자기 기록층(514)의 평평한 표면 및 테이퍼형 표면상에 형성된다. 이런 방식으로 에지 부분에 터널 장벽을 형성함으로써, 접합 영역은 반강자성층(585) 및 자성 고정층(586)의 막 두께에 의해 보다 효과적으로 제어될 수 있고, 접합 영역에서의 변동이 제한될 수 있다. 도 31에 도시된 스핀 반사층이 스핀 주입 기록시에 전류를 감소하기 위하여 자기 기록층(514)과 터널 장벽층(588) 사이에 제공될 수 있다.
종래의 MRAM에서와 같이, 도 28, 도 30 내지 도 32에 도시된 각 자기 메모리 구조는 기지의 반도체 제조방법에 의해 쉽게 제조될 수 있다.
도 28, 도 30 내지 도 32에서의 각 스핀 주입 제어구조는 도 17a에 도시된 스핀 트랜지스터에서와 같이 자성층 간에 "평행" 관계를 유지한다. 그러나 도 11a, 도 12, 도 13a, 도 14, 도 15a 및 도 16에 도시된 바와 같이, 자성층이 "반평행" 관계를 가질시에도 스핀 주입 제어구조를 사용할 수 있다.
전술한 바와 같이, 제9 실시예에 따른 자기 메모리에서, MRAM의 TMR 장치에 대응하는 구성요소는 제4 실시예 내지 제6 실시예 중의 한 실시예의 스핀 트랜지스터의 스핀 주입구조에 의해 대체된다. 따라서, 스핀 주입을 통해 제어되는 자화 방향을 가지는 자기 메모리가 제공될 수 있다. 또한, 이러한 자기 메모리는 제4 실시예 내지 제6 실시예의 효과와 동일한 효과를 성취한다.
본 발명은 전술한 특정 예로 제한되지 않으며, 당업자라면 다른 효과 및 변형을 명백히 알 수 있을 것이다. 따라서, 특허청구의 범위 및 등가물의 범주를 벗어나지 않으면서 전술한 본 발명의 실시예의 다양한 변경 및 변형을 행할 수 있다.
당업자라면 부가적인 장점 및 변형을 쉽게 알 수 있을 것이다. 따라서, 보다 넓은 양상에서의 본 발명은 도시되고 기술된 상세한 설명 및 대표적인 실시예로 제한되지 않는다. 따라서, 첨부된 특허청구의 범위 및 그의 등가물에 의해 정의되는 본 발명의 일반적 개념의 사상 또는 범주를 벗어나지 않고서도 다양한 변경을 행할 수 있다.
전술한 바와 같이, 본 발명에 따른 스핀 트랜지스터는 증폭 기능 및 메모리 기능을 가지는 전환 장치로 효과적이며, 특히 프로그램가능 논리회로의 유닛장치로 사용하기에 적합하다. 또한, 본 발명에 따른 자기 메모리는 비휘발성 메모리로 사용하기에 적합하다.

Claims (20)

  1. 제1 방향으로 자화된 강자성체(ferromagnetic material)로 만들어지며, 소스와 드레인 중의 하나로서 기능하는 제1 전도층과,
    상기 제1 방향 및, 상기 제1 방향과 반평행한(antiparallel) 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제2 전도층과,
    상기 제1 전도층과 상기 제2 전도층 사이에 위치하며, 상기 제1 전도층과 상기 제2 전도층 사이에 전자 스핀(electron spin)을 도입하는 채널 영역과,
    상기 채널 영역 위에 위치한 게이트 전극과,
    상기 제1 전도층 및 상기 제2 전도층 중의 적어도 한 층과, 상기 채널 영역 사이에 위치하는 터널 장벽막(tunnel barrier film)
    을 포함하는 스핀 트랜지스터(spin transistor).
  2. 제1항에 있어서,
    상기 채널 영역의 에너지 레벨을 조정하기 위한 전압이 상기 게이트 전극에 인가되는 스핀 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 전도층과 접촉하는(contact) 반강자성층(antiferromagnetic layer) 을 더 포함하는 스핀 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 전도층을 사이에 두고(sandwich) 사실상 서로 수직인 제1 워드선과 제2 워드선을 더 포함하고,
    상기 제2 전도층의 자화 방향은 상기 제1 워드선 및 상기 제2 워드선을 통해 흐르는 전류에 의해 발생되는 합성 자기장(synthetic magnetic field)의 방향에 따라 제어되는 스핀 트랜지스터.
  5. 제4항에 있어서,
    상기 제1 워드선은 SOI(silicon on insulator) 기판 내에 형성되는 스핀 트랜지스터.
  6. 제4항에 있어서,
    상기 제1 워드선과 상기 제2 워드선 중의 적어도 한 워드선의 적어도 측면들을 커버하는 자기 커버층(magnetic cover layer)을 더 포함하는 스핀 트랜지스터.
  7. 제1항에 있어서,
    상기 채널 영역과 상기 게이트 전극 사이에 위치한 부동 게이트(floating gate)를 더 포함하는 스핀 트랜지스터.
  8. 제1 방향으로 자화된 강자성체로 만들어지며, 소스와 드레인 중의 하나로서 기능하는 제1 전도층과,
    상기 제1 방향 및, 상기 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제2 전도층과,
    상기 제1 전도층과 상기 제2 전도층 사이에 위치하며, 상기 제1 전도층과 상기 제2 전도층 사이에 전자 스핀을 도입하는 채널 영역과,
    상기 채널 영역 위에 위치한 게이트 전극과,
    상기 제2 전도층 상에 위치한 제1 다층막과,
    상기 제2 전도층 상에 위치하며, 상기 제1 다층막으로부터 떨어져 위치한 제2 다층막
    을 포함하고,
    상기 제1 다층막은 상기 제2 전도층 상에 위치한 제1 비자성층과, 상기 제1 비자성층 상에 위치하며 제3 방향으로 자화된 제1 자성층을 포함하고,
    상기 제2 다층막은 상기 제2 전도층 상에 위치한 제2 비자성층과, 상기 제2 비자성층 상에 위치하며 제4 방향으로 자화된 제2 자성층을 포함하고,
    상기 제2 전도층의 자화 방향은 상기 제2 전도층을 통하여 상기 제1 다층막과 상기 제2 다층막 사이에 흐르는 전류의 방향에 의해 제어되는
    스핀 트랜지스터.
  9. 제8항에 있어서,
    상기 제3 방향은 상기 제1 방향 또는 상기 제2 방향과 동일하고,
    상기 제3 방향과 상기 제4 방향은 서로 반대인 스핀 트랜지스터.
  10. 제8항에 있어서,
    상기 제3 방향은 상기 제1 방향 또는 상기 제2 방향과 동일하고,
    상기 제3 방향과 상기 제4 방향은 동일하고,
    상기 제2 전도층을 통하여 상기 제1 다층막과 상기 제2 다층막 사이에 흐르는 전류의 방향에 따라 배향되는 리플럭스 자구(reflux magnetic domain)가 상기 제2 전도층에 발생되는 스핀 트랜지스터.
  11. 제8항에 있어서,
    상기 제1 다층막은 상기 제1 자성층 상에 위치한 제3 비자성층과, 상기 제3 비자성층 상에 위치하며 상기 제3 방향에 대해 반평행한 제5 방향으로 자화된 제3 자성층을 가지는 스핀 트랜지스터.
  12. 제8항에 있어서,
    상기 제1 전도층과 상기 제2 전도층 중의 한 층과 상기 채널 영역 사이에 위치한 터널 장벽막을 더 포함하는 스핀 트랜지스터.
  13. 제8항에 있어서,
    상기 채널 영역과 상기 게이트 전극 사이에 위치한 부동 게이트를 더 포함하는 스핀 트랜지스터.
  14. 제1 스핀 트랜지스터와 제2 스핀 트랜지스터를 포함하는 프로그램가능 논리회로(programmable logic circuit)로서,
    상기 제1 스핀 트랜지스터는,
    제1 방향으로 자화된 강자성체로 만들어지며, 소스와 드레인 중의 하나로서 기능하는 제1 전도층과,
    상기 제1 방향 및, 상기 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제2 전도층과,
    상기 제1 전도층과 상기 제2 전도층 사이에 위치하며, 상기 제1 전도층과 상기 제2 전도층 사이에 전자 스핀을 도입하는 제1 채널 영역과,
    상기 제1 채널 영역 위에 위치한 제1 게이트 전극과,
    상기 채널 영역과 상기 제1 게이트 전극 사이에 위치한 제1 부동 게이트와,
    상기 제1 전도층 및 상기 제2 전도층 중의 적어도 한 층과, 상기 제1 채널 영역 사이에 위치한 제1 터널 장벽막
    을 포함하고,
    상기 제2 스핀 트랜지스터는,
    제3 방향으로 자화된 강자성체로 만들어지고, 상기 제1 전도층과 상기 제2 전도층 중의 한 층에 전기 접속되며, 상기 소스와 상기 드레인 중의 하나로서 기능하는 제3 전도층과,
    상기 제3 방향 및, 상기 제3 방향에 대해 반평행한 제4 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제4 전도층과,
    상기 제3 전도층과 상기 제4 전도층 사이에 위치하며, 상기 제3 전도층과 상기 제4 전도층 사이에 전자 스핀을 도입하는 제2 채널 영역과,
    상기 제2 채널 영역 위에 위치한 제2 게이트 전극과,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에 위치하며, 상기 제1 부동 게이트에 전기 접속된 제2 부동 게이트와,
    상기 제3 전도층 및 상기 제4 전도층 중의 적어도 한 층과, 상기 제2 채널 영역 사이에 위치한 제2 터널 장벽막
    을 포함하고,
    상기 제1 게이트 전극은 제1 입력 단자에 전기 접속되고,
    상기 제2 게이트 전극은 제2 입력 단자에 전기 접속되고,
    상기 제3 전도층은 출력 단자에 전기 접속되고,
    상기 프로그램가능 논리회로는 상기 제2 전도층과 상기 제4 전도층의 자화 방향에 따라서 AND 회로 또는 OR 회로로서 기능하는 적어도 한 논리회로를 포함하는
    프로그램가능 논리회로.
  15. 제1 스핀 트랜지스터와 제2 스핀 트랜지스터를 포함하는 프로그램가능 논리회로로서,
    상기 제1 스핀 트랜지스터는,
    제1 방향으로 자화된 강자성체로 만들어지며, 소스와 드레인 중의 하나로서 기능하는 제1 전도층과,
    상기 제1 방향 및, 상기 제1 방향과 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제2 전도층과,
    상기 제1 전도층과 상기 제2 전도층 사이에 위치하며, 상기 제1 전도층과 상기 제2 전도층 사이에 전자 스핀을 도입하는 제1 채널 영역과,
    상기 제1 채널 영역 위에 위치한 제1 게이트 전극과,
    상기 채널 영역과 상기 제1 게이트 전극 사이에 위치한 제1 부동 게이트와,
    상기 제1 전도층 및 상기 제2 전도층 중의 적어도 한 층과, 상기 제1 채널 영역 사이에 위치한 제1 터널 장벽막
    을 포함하고,
    상기 제2 스핀 트랜지스터는,
    제3 방향으로 자화된 강자성체로 만들어지고, 상기 제1 전도층과 상기 제2 전도층 중의 한 층에 전기 접속되며, 상기 소스와 상기 드레인 중의 하나로서 기능 하는 제3 전도층과,
    상기 제3 방향 및, 상기 제3 방향에 대해 반평행한 제4 방향 중의 한 방향으로 자화된 강자성체로 만들어지며, 상기 제1 전도층과 상기 제2 전도층 중의 한 층에 전기 접속되며, 상기 소스와 상기 드레인 중의 다른 하나로서 기능하는 제4 전도층과,
    상기 제3 전도층과 상기 제4 전도층 사이에 위치하며, 상기 제3 전도층과 상기 제4 전도층 사이에 전자 스핀을 도입하는 제2 채널 영역과,
    상기 제2 채널 영역 위에 위치한 제2 게이트 전극과,
    상기 제2 채널 영역과 상기 제2 게이트 전극 사이에 위치하며, 상기 제1 부동 게이트에 전기 접속된 제2 부동 게이트와,
    상기 제3 전도층 및 상기 제4 전도층 중의 적어도 한 층과, 상기 제2 채널 영역 사이에 위치한 제2 터널 장벽막
    을 포함하고,
    상기 제1 게이트 전극은 제1 입력 단자에 전기 접속되고,
    상기 제2 게이트 전극은 제2 입력 단자에 전기 접속되고,
    상기 제4 전도층은 출력 단자에 전기 접속되고,
    상기 프로그램가능 논리회로는 상기 제2 전도층과 상기 제4 전도층의 자화 방향에 따라서 AND 회로 또는 OR 회로로서 기능하는 적어도 한 논리회로를 포함하는
    프로그램가능 논리회로.
  16. 제1 방향으로 자화된 강자성체로 만들어진 자성 고정층(magnetism fixing layer)과,
    상기 제1 방향 및, 상기 제1 방향에 대해 반평행한 제2 방향 중의 한 방향으로 자화된 강자성체로 만들어진 자기 기록층과,
    상기 자기 기록층상에 위치한 제1 다층막과,
    상기 자기 기록층상에 위치하며, 상기 제1 다층막으로부터 떨어져 위치한 제2 다층막
    을 포함하고,
    상기 제1 다층막은 상기 자기 기록층상에 위치한 제1 비자성층과, 상기 제1 비자성층 상에 위치하며 제3 방향으로 자화된 제1 자성층을 포함하고,
    상기 제2 다층막은 상기 자기 기록층상에 위치한 제2 비자성층과, 상기 제2 비자성층 상에 위치하며 제4 방향으로 자화된 제2 자성층을 포함하고,
    상기 자기 기록층의 자화 방향은 상기 자기 기록층을 통하여 상기 제1 다층막과 상기 제2 다층막 사이에 흐르는 전류의 방향에 의해 제어되는
    자기 메모리(magnetic memory).
  17. 제16항에 있어서,
    상기 제3 방향은 상기 제1 방향 또는 상기 제2 방향과 동일하고,
    상기 제3 방향과 상기 제4 방향은 서로 반대인
    자기 메모리.
  18. 제16항에 있어서,
    상기 제3 방향은 상기 제1 방향 또는 상기 제2 방향과 동일하고,
    상기 제3 방향과 상기 제4 방향은 동일하고,
    상기 자기 기록층을 통하여 상기 제1 다층막과 상기 제2 다층막 사이에 흐르는 전류의 방향에 따라 배향되는 리플럭스 자구가 상기 자기 기록층에 발생되는 자기 메모리.
  19. 제16항에 있어서,
    상기 자성 고정층과 상기 자기 기록층 사이에 위치한 터널 장벽층을 더 포함하는 자기 메모리.
  20. 제16항에 있어서,
    상기 자성 고정층과 상기 자기 기록층 사이에 위치한 스핀 반사층(spin reflection layer)을 더 포함하는 자기 메모리.
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