KR100780131B1 - 자기 메모리, 및 그 기록 방법 - Google Patents

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    • B01F27/60—Mixers with rotary stirring devices in fixed receptacles; Kneaders with stirrers rotating about a horizontal or inclined axis

Abstract

자기 메모리는, 기록 전류를 구성하는 전자들을 스핀-분극화시키도록 구성된 스핀 분극화 유닛; 상기 기록 전류를 구성하는 전자들을 열전자들로 변환시키도록 구성된 열전자 발생 유닛; 및 스핀 분극화 유닛에 의해 스핀 분극되고 열전자 발생 유닛에 의해 열전자들로 변환된 기록 전류에 의해 자화 반전되는 자기층을 포함한다.
자기 메모리, 스핀 분극화 유닛, 열전자 발생 유닛, 자화 반전, 자기층

Description

자기 메모리, 및 그 기록 방법{MAGNETIC MEMORY, AND METHOD FOR WRITING THE SAME}
도 1은 본 발명의 일 실시예에 따른 자기 메모리 셀의 일부를 도시한 개략도.
도 2는 스핀 주입(spin injection) 원리를 기술하기 위한 개념적 렌더링.
도 3은 본 발명자가 본 발명을 착상하게 된 처리과정 중에 논의된 스핀 주입 구조를 도시한 개략도.
도 4는 도 1에 도시된 구조를 한층 더 구현하는 일 실시예를 도시한 개략 단면도.
도 5a는 도 4에 도시된 특정 실시예에서 전자의 흐름을 도시한 개념적 단면도.
도 5b는 특정 실시예의 구조에 전압(V)을 인가함으로써 기록 전류를 흐르게 할 때 얻어진 에너지도.
도 6은 접촉점(point contact)을 갖는 열전자 발생 유닛을 예시한 개략적 단면도.
도 7은 쇼트키 접합(Schottky junction)을 갖는 열전자 발생 유닛을 예시한 개략적 단면도.
도 8a 및 8b는 금(Au) 및 철(Fe) 안에서 [100] 방향으로 이동하는 전자들의 에너지 밴드를 도시한 그래프.
도 9는 이 실시예의 자기 메모리의 일부를 도시한 개략적 단면도.
도 10은 전류에 대한 미분 저항의 변화를 도시한 그래프.
도 11은 본 발명의 제2 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도.
도 12는 본 발명의 제2 실시예의 자기 메모리와 관련하여 정방향 및 반대 방향 양쪽으로 전류의 방향을 변화시킴으로써 미분 저항 dV/dI의 변화를 측정한 결과를 도시한 그래프.
도 13은 본 발명의 제3 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도.
도 14는 본 발명의 제4 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도.
도 15는 이 실시예의 자기 메모리의 매트릭스 구성을 예시한 개념적 렌더링.
도 16은 이 실시예의 자기 메모리의 매트릭스 구성의 또 다른 특정 예를 도시한 개념적 렌더링.
도 17은 본 발명의 이 실시예에 따른 자기 메모리의 주요 부분의 단면 구조를 도시한 개념적 렌더링.
<도면의 주요 부분에 대한 부호의 설명>
311: 기억 소자 부분
312: 주소 선택 트랜지스터 부분
321: 자기 저항 효과 소자
330: 트랜지스터
332 : 게이트
<관련 출원들에 대한 상호 참조>
본 출원은 2003년 3월 28에 출원된 이전의 일본 특허 출원 제2003-092262호에 근거한 것으로 이에 대한 우선권을 주장하고, 이 전체 내용은 본 명세서에 참조로 통합된다.
본 발명은 자기 메모리(magnetic memory) 및 자기 메모리에 데이터를 기록하는 방법에 관한 것이다.
종래 기술의 자기 기록 매체는 자기 디스크 또는 화일 메모리로서 기능한다. 자기 기록 매체의 데이터는 일시적으로 컴퓨터 본체의 반도체 메모리(DRAM 또는 SRAM) 내에 로드된다. 이 데이터는 후에 이용된다. 반도체 메모리, 특히 DRAM은 많은 우수한 특성을 겸비하지만, 메모리 내용(contents)을 보존하기 위해 많은 양의 전력을 소모하는 결점을 가지고 있다.
메모리 내용을 유지할 필요가 없는 플래시 메모리 및 FRAM(Ferroelectric Random Access Memory)이 최근에 개발되었고, 플래시 메모리 및 FRAM의 상품화가 추구되고 있다. 그러나, 이들 메모리 유닛들 모두는 재기록(rewriting) 동작의 횟수가 제한된다는 결점을 갖고 있다.
고체 자기 메모리(MRAM)는, 메모리 내용을 보존하기 위해서 전력이 요구되지 않고, 실질적으로 재기록 동작의 횟수가 제한되지 않는다는 점에서 이들 메모리 유닛보다 우수하다. 고체 자기 메모리(MRAM)는 DRAM의 경우와 같이, 각 셀이 하나의 비트에 대응하는 메모리 셀들의 집합으로 구성된다. 각 셀은, MOS(금속 산화물 반도체) 트랜지스터와 같은 스위칭 소자, 및 자기 터널 접합 소자와 같은 자기 소자로 구성된다. 외부 자기장을 사용하여 자기 소자의 자화를 반전시킴으로써 종래 기술의 셀 내에 데이터가 기록된다. 구체적인 방법은, 직각으로 교차하는 두개의 배선들을 자기 소자의 부근에 배치하고, 전류가 배선들을 통해 흐르게 함으로써 자기 소자에 외부 자기장을 인가하는 것이다. 두 배선의 사용으로 인해 교차점 부근에 배치된 자기 소자의 선택적인 자화 반전이 가능하게 된다.
이 기술 외에도, "E.B. Myers 등에 의한 Current-Induced Switching of Domains in Magnetic Multilayer Devices, 1999년 8월 6일자 SCIENCE VOL.285"에 발표된 바와 같이 절연체 내에 형성된 극소 구멍들(micropores) 내에 금속을 형성하여 전류의 방향성을 제어하는 또 다른 기술이 보고되어 있다. 이 기술에서는, Cu/Co/Cu/Co 다층막 내의 Cu와 Co 사이에 Si3N4층을 삽입하고 Si3N4 층 내에 보울(bowl) 형태의 극소 구멍(각 구멍은 5nm에서 10nm 크기를 가짐)을 형성하여, 극소 구멍에서 Cu를 통해 흐르는 전류에 사전 설정된 이방성을 부여한다.
종래 기술의 고체 자기 메모리의 경우에, 자기 소자의 자화는 배선에 흐르는 전류 흐름의 결과로 발생된 전류 자기장의 인가에 의해 제어된다. 그러나, 이러한 기록 방법의 경우에는, 사전 설정된 역 자기장을 발생시키기 위해서 소정의 크기의 전류가 배선으로 흐르도록 하여야만 한다. 그러므로, 종래 기술의 고체 자기 메모리는 메모리에 의해 소비되는 전류의 양이 증가하게 되는 문제를 갖는다.
더욱이, 메모리의 집적화 규모가 증가하고 메모리 셀간의 간격이 감소한다면, "누화(crosstalk)" 현상의 발생 빈도가 증가하는데, 여기서는 희망되는 셀의 자화 뿐만 아니라 희망되는 셀에 근접하여 배치된 셀의 자화도 반전된다. 이 이유는 배선을 통해 흐르는 전류 흐름의 결과로 발달한 외부 자기장이 확산되기 때문이다. 외부 자기장을 희망되는 소자에만 배치하는 데에는 어려움이 있다.
상술한 바와 같이, 자기 메모리는 데이터를 기록하기 위해서 많은 전류를 필요로 하고 또한 집적화 규모의 증가로 인해 기록 동작시 메모리 셀간의 "누화" 현상이 발생한다는 문제를 갖는다.
본 발명은 이 문제를 해결하기 위해 착상되었고 본 발명의 목적은 작은 전류를 가지고 누화 없이 기록 동작을 행할 수 있는 자기 메모리와, 자기 메모리에 데이터를 기록하는 방법을 제공하는 것이다.
이 목적을 이루기 위해서, 본 발명의 제1 특징에 따르면, 기록 전류를 구성하는 전자들을 스핀 분극화시키도록 구성된 스핀 분극화 유닛(spin polarization unit); 기록 전류를 구성하는 전자들을 열전자(hot electron)로 변환하도록 구성된 열전자 발생 유닛; 및 스핀 분극화 유닛에 의해 스핀 분극되고 열전자 발생 유닛에 의해 열전자로 변환된 기록 전류에 의해 자화 반전되는 자기층을 포함하는 자기 메모리가 제공된다.
이에 따라, 본 발명의 제1 특징에 따르면, 누화 없이 작은 전류로 데이터를 기록할 수 있는 자기 메모리가 제공된다.
또한, 본 발명의 제2 특징에 따르면, 기록 전류를 구성하는 전자들을 스핀-분극시키는 단계; 기록 전류를 구성하는 전자들을 열전자들로 변환시키는 단계; 및 열전자들에 의해 자기층의 자화를 반전시키는 단계를 포함하는 자기 메모리에 데이터를 기록하는 방법이 제공된다.
이에 따라, 본 발명의 제2 특징에 따르면, 누화 없이 작은 전류로 데이터를 기록할 수 있는, 자기 메모리에 데이터를 기록하는 방법이 제공된다.
또한, 본 발명의 제3 특징에 따르면, 제1 전극; 제1 전극 위에 형성된 제1 자기층; 제1 자기층 위에 형성된 제1 비자기층; 제1 비자기층 위에 형성된 제2 자기층; 제2 자기층 위에 형성된 제1 절연막; 제1 절연막 위에 형성된 제1 층; 제1 층 위에 형성된 제2 비자기층; 및 제2 비자기층 위에 형성된 제2 전극으로 구성된 자기 메모리가 제공된다.
그 밖에, 여기서 사용된 용어 "터널 절연막"은, 전압이 인가됨에 따라 전류가 막 표면에 수직인 방향으로 흐르게 될 때 그 전압 및 전류 특징이 비선형적인 막을 나타낸다. 터널링 현상이 일어나지 않을 때, 전압/전류 특성은 선형이 되며, 이에 따라 전압 및 전류 특성이 선형이 되는 소위 "저항 특성(ohmic characteristics)"이 얻어진다. 이와 대조적으로, 이 실시예에 따르면, 전압/전류 특성이 비선형인 터널 절연막을 이용하면 열전자들이 발생하게 된다.
본 발명의 이들 및 다른 목적들 및 장점은 첨부한 도면을 참조한 다음의 상세한 설명으로부터 보다 완전히 명백해질 것이다.
이하 도면을 참조하여 본 발명의 실시예들에 대해서 설명한다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 셀의 일부를 도시한 개략적 단면도이다. 이 도면은 메모리 셀 내에 포함된 자기 소자의 일부, 즉 스핀 분극화 유닛(S), 열전자 발생 유닛(H), 및 자기층(F)를 포함한 기본 구조를 나타낸다. 이 실시예에서, 기록 전류(I)는 화살표 방향(또는 그 반대 방향)으로 흐르게 되고, 그 때문에 사전 설정된 방향으로 자기층(F)의 자화(M)의 반전이 가능해 진다. 특히, 기록 전류(I)의 스핀은 스핀 분극화 유닛(S)에 의해 사전 설정된 방향으로 분극된다. 기록 전류(I)는 열전자 발생 유닛(H)에 의해서 고 에너지 열전자들로 변환된다. 자화는 "스핀 주입(spin injection)"에 의해 자기층(F)에 기록된다. 이 방법으로, 사전 설정된 방향으로의 자화는 외부 자기장의 준비 없이 작은 기록 전류의 사용에 의해 자기층(F)에 기록될 수 있다.
먼저, 본 발명의 자기 메모리에 사용된 용어 "스핀 주입"에 대해 이하 기술될 것이다. 스핀 주입에 대해서는 "J. Magn. Magn. Mater. 159, L1(1996)"에 개시되어 있다.
도 2는 스핀 주입의 원리를 기술하기 위한 개념적 단면도이다. 예를 들어, 예시된 바와 같이, 스핀-분극된 전류(I′)는, 비자기층(N), 자기층(F), 및 비자기층(N)으로 형성된 다층 부재의 막 표면에 수직인 방향으로 흐르게 된다. 이에 따라, 자기층(F)의 자화(M)는 스핀-분극된 전자들에 의해 반전될 수 있다. 그 이유는, 스핀-분극된 전자들이 스핀 방향으로 각 운동량(angular momentum)을 가지고, 각 운동량이 자기층(F)의 자화에 회전력(토크)를 가하기 때문이다.
도 2에 도시된 구조에 관하여, 자기층(F)의 자화(M)를 스피닝하는데 사용될 힘의 크기는, (1) 기록 전류의 크기, (2) 기록 전류의 스핀 분극도, 및 (3) 비자기층(N)/자기층(F) 사이의 경계면에서 얻어진 전자 반사력(electron reflectivity)의 스핀 의존성에 의해 결정된다. 또한, 자화(M)의 회전 방향은 기록 전류의 방향에 의해 결정된다. 특히, 스핀 분극의 단일 크기 및 단일 정도를 갖는 전류가 흐르게 되는 경우, 경계면에서 얻어진 전자 반사력의 스핀 의존성(3)이 커짐에 따라 보다 큰 회전력이 발생하는데, 이로 인해 회전 방향이 전류의 방향에 따라서 변화되기 때문이다.
도 3은 본 발명자가 본 발명을 착상해 내게 된 처리과정 중에 논의된 스핀 주입 구조를 도시한 개략적 단면도이다. 특히, 이 도면은 비자기층(N), 자기층(F1), 비자기층(N), 및 자기층(F2)이 이 순서대로 적층된 자기 소자의 일부를 나타낸다.
자기층(F1)은 큰 보자력을 갖는 두꺼운 자기층이고, 자화(M)의 방향은 고정되어서, 스핀-분극된 전류가 생성된다. 자기층(F2)은 작은 보자력을 갖는 얇은 자기층이다. 자기층(F1)에 의해 스핀-분극되고 자기층(F2)를 통하여 흐르는 전류(J) 로 인해, 자화(M)가 회전될 수 있다.
본 발명자가 도 3에 도시된 스핀 주입 구조를 검토함으로써, 코발트(Co)와 같은 자성 재료가 자기층들(F1, F2)의 재료로 사용되고 구리(Cu)와 같은 비자성 재료가 비자성층(N)의 재료로 사용되는 경우에, 자기층(F2)의 자화 반전은 대략 108 A/cm2 정도의 상당히 많은 전류 밀도를 요구하게 된다는 것을 알아내었다.
이렇게 많은 전류 밀도가 요구되는 주요한 원인은 자기층들(F1, F2)/비자기층(N)의 경계면에서 얻어진 전자 반사의 스핀 의존성이 작다고 고려되기 때문이다. 특히, 재료 또는 구조의 면에서, 경계면 반사의 스핀 의존성은 증가되어야만 한다.
경계면 반사의 스핀 의존성은 전자들의 이동 방향 및 운동 에너지(또는 속도)에 따라 변화한다. 도 3에 도시된 비교 실시예의 구조에서, 페르미 표면 위에 위치한 전도 전자들, 즉 페르미 에너지를 가지고 여러 방향(좁은 화살표로 표시됨)으로 이동하는 전자들로 인해 전도가 이루어 진다. 그러므로, 경계면 반사의 세기는 전도 전자들의 평균값으로 주어진다.
반대로, 본 발명의 실시예의 구조와 관련하여, 도 1에 도시된 방식으로 열전자 발생 유닛(H)을 준비한 결과로서, 전자들(열전자들)의 이동 방향이 경계면에 수직인 방향으로 정렬될 수 있다. 이 결과, 경계면 반사의 스핀 의존성이 증가될 수 있다.
도 4는 도 1에 도시된 구조를 한층 더 구현하는 일 실시예를 도시한 개략적 단면도이다. 이 특정 실시예는, 비자기층(N), 자기층(스핀 분극화 유닛)(S), 터널 절연막(열전자 발생 유닛)(H), 비자기층(N), 자기층(F), 및 비자기층(N)의 순서로 적층된 구조를 갖는다.
자기층(S)은 보자력을 갖는 두꺼운 자기층이다. 이 자기층의 자화(M)의 방향은 고정된다. 자기층(S)은 전류 전자들을 스핀 분극시키는 역할을 한다. 터널 절연막(H)은 얇은 절연막이다. 터널 링에 의해 막을 관통하는 기록 전류로 인해, 열전자들이 발생된다. 자기층(F)은 작은 보자력을 갖는 얇은 자기층이다.
전자들의 전류는 자기층(S)에 의해 스핀-분극된다. 터널 절연막(H)을 관통하는 전류로 인해, 열전자가 발생된다. 자화(M)는 자기층(F)을 통하여 흐르는 전류로 인해 회전될 수 있다.
도 5a는 도 4에 도시된 특정 실시예에서의 전자의 흐름을 나타내는 개념적 단면도이다. 도 5b는 이 특정 실시예의 구조에 전압(V)을 인가함으로써 기록 전류를 흐르게 할 때 적용할 수 있는 에너지도이다.
전압(V)을 인가함으로써, 터널 절연막(H)을 관통하는 전자들은 그 에너지가 페르미 에너지 EF(V)보다 큰 상태에 들어가는데, 즉 전자들은 열전자들이 된다. 이와 같은 열전자들의 발생으로, 전자들의 운동 에너지가 증가되고, 그에 의해 경계면 반사의 스핀 의존성이 증가한다.
더욱이, 터널 절연막(H)을 관통하는 전자들의 투과율은 터널 절연막(H)을 비스듬히 관통하는 전자들의 투과율보다 크다. 그러므로, 터널막을 관통하는 전자들(즉, 열전자들)은 터널 절연막(H)의 표면에 실질적으로 수직인 방향으로 이 동하고 비자기층(N)과 자기층(F)사이의 경계면에 수직인 방향으로 들어간다. 결과적으로, 경계면 반사의 스핀 의존성이 증가될 수 있다.
전자들의 에너지는 터널 절연막(H)의 제공 및 적절한 전압의 인가에 의해 증가된다. 전자들의 이동 방향은 경계면에 수직인 방향으로 정렬될 수 있다. 결과적으로 적은 양의 전류를 주입함으로써 경계면 반사의 스핀 의존성이 증가될 수 있고, 자기층(F)의 자화 반전이 유도될 수 있다.
이 실시예에서, 전자들의 스핀 분극율은 열전자들의 발생으로 인해 개선될 수 있다. 특히, 열전자들이 아닌 일반 전도 전자들의 경우에, 스핀 분극율은 도체의 재료에 의해 결정된다. 예를 들어, 철(Fe)의 경우에, 스핀 분극률은 대략 40%이다. 코발트(Co)의 경우에, 대략 35%의 스핀 분극률이 얻어진다. 니켈(Ni)의 경우에는, 대략 23%의 스핀 분극률이 얻어진다.
열전자들의 경우에, 자기층의 재료에 대한 유일한 스핀 분극률보다 더 높은 스핀 분극률이 "스핀-플립(spin-flip) 현상"을 이용함으로써 얻어질 수 있다. 예를 들어, 열전자들이 적당한 두께의 자기층(스핀 분극화 유닛)(S)을 관통하게 되는 경우, 대략 10% 까지 스핀 분극된 전류가 또한 스핀-플립 현상에 의해 얻어질 수 있다. 결과적으로, 대략 100% 스핀-분극된 전류가 자기층(F)으로 주입될 수 있다. 그러므로, 도 3에 예시된 구조의 경우와 대조를 이루어, 자기층(F)의 자화는 상당히 작은 기록 전류를 가지고 반전될 수 있다.
본 발명에서 사용된 터널 절연막(H)은, 인가된 사전 설정 전압을 받는 대로 기록 전류가 그 두께 방향으로 절연막을 관통할 수 있게 하는 절연막일 수 있다. 터널 절연막은 완전히 일정하고 연속적인 얇은 막일 필요가 없다.
소위 접촉점들이 열전자 발생 유닛(H)으로서 또한 사용될 수 있다.
도 6은 접촉점들을 갖는 열전자 발생 유닛을 예시한 개략적 단면도이다. 본 실시예의 경우에, 미세한 구멍들이 절연막에서 개방된다. 절연막 양측에 제공된 도체층들은 구멍들을 통해 서로 연결되고, 이로 인해 접촉점(C)을 형성한다. 열전자들은 기록 전류가 이들 접촉점(C)을 경유하여 절연막을 통과하여 흐르게 됨으로써 발생되고, 그 결과 막 표면에 수직인 방향으로 이동하는 전자들이 자기층으로 주입될 수 있다.
이와 같은 접촉점들은 좁은-직경 전자 빔(narrow-diameter electron beam)의 사용에 의해 얇은 유전체 내에 미세 간극들(0-차원 구멍들) 및 미세 라인(즉, 일-차원 구멍)의 형성을 가능하게 한다. 접촉점은 구멍 내에 금속(또는 반도체)을 형성함으로써 형성될 수 있다. 이 때 얻어진 간극 직경(일-차원 구멍인 경우, 폭)은 예를 들어, 대략 5Å의 값으로 설정된다. 이와 같은 구조로 인해 더 넓은 구멍에 의해 제공된 것과 비교하여 저항의 증가가 가능하게 된다. 일단 수 볼트 이하, 예를 들어 1볼트를 구멍에 가하면, 이 구멍을 관통하는 전자들의 에너지 상태는 양자화 상태에 이르게 될 수 있고, 그 때문에 열전자들이 발생한다.
2차원 구조의 접촉점들 및 도 6에 도시된 접촉점들을 생성하는 방법 및 접촉점을 생성하는데 사용된 재료는 상술한 "E.B. Myers 등의 Current-Induced Switching of Domains in Magnetic Multilayer Devices, 1999년 8월 6일자 SCIENCE VOL 285.6"에서 참조된다. 상술한 바와 같이, 이 접촉점들과 도 6에 도시된 접촉 점들과의 큰 차이는 구멍 크기이다.
소위 "쇼트키 접합(Schottky junction)"이 또한 열전자 발생 유닛(H)으로서 사용될 수 있다.
도 7은 쇼트키 접합을 갖는 열전자 발생 유닛을 예시한 개략적 단면도이다. 이 실시예의 경우에, 반도체층(SC)은 금속층(ME)과 접촉하는데, 여기서 쇼트키 접합이 이 접촉부에 형성된다. 이와 같은 쇼트키 접합은 사전 설정된 쇼트키 장벽을 갖는다. 그러므로, 기록 전류는 사전 설정된 전압의 인가로 인해 쇼트키 접합을 관통하게 되고, 그에 의해 쇼트키 장벽을 관통하는 열전자들이 얻어진다.
이제까지, 본 발명의 열전자 발생 유닛(H)의 구조와 동작이 기술되었다.
본 발명의 자기 메모리 내의 결정 배향(crystal orientation)의 작용-효과가 지금 기술될 것이다. 특히, 본 발명은 자기 메모리를 구성하는 각 층들의 결정 배향들을 사전 설정된 방향으로 배향함으로써 보다 효율적인 스핀 주입을 가능하게 한다.
예를 들어, 도 4, 5a 및 5b에 도시된 특정 실시예의 경우에, 자기층(S)의 결정 배향, 비자기층(N)의 결정 배향, 및 자기층(F)의 결정 배향은 사전 설정된 방향으로 배향되고, 전자들은 특정 결정 배향으로 향하게 된다. 철(Fe)이 자기층들(S 및 F)에 사용되고 금(Au)이 비자기층(N)에 사용되는 경우가 상세히 설명된다.
도 8a 및 8b는 결정 방향 [100]으로 금(Au)과 철(Fe)을 관통하는 전자들의 에너지 밴드를 도시한 그래프이다. 여기서, 수직축은 전자들의 에너지를, 그리고 수평축은 브리유앵 영역(Brillouin zone)의
Figure 112004012692222-pat00001
라인을 따르는 전자들의 주파수를 나타낸다.
여기서, 밴드 구조는 보통 "브리유앵 영역"이라 불리는 주파수 공간에서 표현된다. Fe 및 Au 결정에서 [100] 방향으로 이동하는 전자들의 상태들은 브리유앵 영역 내의
Figure 112004012692222-pat00002
라인 상에 점들로 표현된다. 전자들의 상태들은 파동 함수(wave function)의 대칭에 따라 서로 구별된다. 일반적인 경우에, 이 상태들은 그룹 이론(group theory)의 더이상 단순화할 수 없는 표현을 사용하여
Figure 112004012692222-pat00003
1 및
Figure 112004012692222-pat00004
2와 같은 심볼들에 의해 표시된다. 브리유앵 영역의 기점은 Γ(감마) 포인트로 불린다. 이 Γ 포인트의 상태는 그룹 이론의 사용에 의해 Γ12, Γ25로 표시된다.
도 8a에 도시된 바와 같이, [100] 방향으로 Au를 관통하는 전자들의 밴드는 페르미 준위의 부근에서
Figure 112004012692222-pat00005
1 대칭을 갖는다. 도 8b에 도시된 바와 같이, Fe 밴드는 복잡하게 된다. 업-스핀 밴드(up-spin band)는 페르미 준위의 더 높은 위치에서
Figure 112004012692222-pat00006
1 대칭을 갖는다. 다운-스핀 밴드(down-spin band)는
Figure 112004012692222-pat00007
2,
Figure 112004012692222-pat00008
2', 및
Figure 112004012692222-pat00009
5 대칭들을 갖는다. 전자들은 반사되지 않고 동일한 대칭을 갖는 밴드들 사이를 이동할 수 있다. [100] 방향으로 이동하고 페르미 준위보다 높은 에너지 준위를 갖는 업-스핀 전자들은 Au와 Fe 사이의 경계면을 관통할 수 있다.
전자들은 서로 다른 대칭을 갖는 밴드들 간에는 이동할 수 없다. 그러므로, [100] 방향으로 이동하는 다운-스핀 전자들은 Au와 Fe 사이의 경계면에서 강하게 반사된다.
특히, 비자기층(N)은 Au로 형성되고, 자기층들(S 및 F)는 Fe로 형성된다. 자기층들의 결정은 기록 전류를 [100] 방향으로 흐르게 하도록 배향된다. 이에 따라, Au 및 Fe 사이의 경계면에서 업-스핀 전자들의 반사력과 다운-스핀 전자들의 반사력 사이에 큰 차이가 일어난다. 특히, 강한 스핀 의존성을 갖는 경계면 반사가 일어난다. 도 1에서부터 도 5b와 관련하여 기술된 바와 같이, 전자 반사력의 스핀 의존성이 클수록, 자기층(F)의 자화(M)에 작용하는 회전력이 커진다. 따라서, 각 층들의 재료들이 선택되고 재료들의 결정이 배향되므로써, 큰 회전력이 자기층(F)의 자화(M)에 가해질 수 있다. 더욱이, 자화는 기록 전류에 의해 반전될 수 있다.
Au 대신에 비자기층(N)의 재료로, 예를 들어 은(Ag), 백금(Pt), 구리(Cu), 또는 알루미늄(Al)이 사용되는 경우에도 동일한 효과를 가져올 수 있다.
다운-스핀 전자들은 더 높은 페르미 준위에서 크롬(Cr) 및 철(Fe) 사이의 경계면을 관통할 수 있다. 그러나, 업-스핀 전자들은 강하게 반사된다. 이 경우에, 업-스핀 전자들의 투과율 및 다운-스핀 전자들의 투과율은 Au과 Fe 사이의 경계면에서 얻어지 것과 반대이다. 여전히, 스핀에 대한 높은 의존성을 갖는 경계면 반사가 또한 얻어질 수 있다.
망간(Mg)도 또한 크롬(Cr)과 유사한 밴드 구조를 갖는다. 그러므로, Mn이 Cr대신 사용되는 경우에도 동일한 효과를 가져올 수 있다.
(실시예들)
본 발명은 실시예들을 참조하여 이제 상세히 기술될 것이다.
(제1 실시예)
도 9는 제1 실시예의 자기 메모리 일부를 도시한 개략적 단면도이다. 이 메모리의 구조는 제조 과정에 따라서 이하 기술될 것이다.
샘플들은 멀티-챔버 분자빔 에피택시(MBE: multi-chamber molecular beam epitaxy) 시스템의 사용으로 준비되었다. 최종 진공도는 대략 1x10-8 pascal이다.
먼저, 산화 표면막을 제거하기 위해서 도핑되지 않은 GaAs(001) 기판(11)이 제1 챔버에서 350℃까지 가열된 후, 100nm의 두께를 갖는 Ag (001) 배향막이 형성되었고, 이렇게 형성된 막이 하부 전극(12)로 사용되었다. 그 다음에, 모두 [001] 방향으로 배향된, (10nm의 두께를 갖는) Fe막(13), (7nm의 두께를 갖는) Au막(14), (1.5nm의 두께를 갖는) Fe막(15), 및 (0.1nm의 두께를 갖는) Al막이 에피택셜 성장을 통해 하부 전극(12) 상에 형성되었다.
다음으로, 다층막이 MBE의 두번째 챔버에서 유도되었고, 최상위 Al층은 대략 10-1pascal의 순수 산소에 의해 자연 산화되었고, 그에 따라 AlOx 절연막(16)이 형성되었다.
다층막은 다시 MBE의 제1 챔버로 반환되어, (10nm의 두께를 갖는) Al막(17) 및 (50nm의 두께를 갖는) Au막(18)이 절연막(16) 상에 적층되었다. 다층막 내의 Fe층들(13 및 15)은 자기적으로 비결합 상태(magnetically-nonbonded state)이다. 양 다층막들은 [001] 방향이 자화용이축(magnetization easy axis)으로 사용되는 동안 단일축 이방성을 나타낸다.
이러한 다층막은 전자빔 리소그래피 및 이온 밀링(ion milling) 기술의 사용으로 100nm의 직경을 갖는 세로 구조로 처리되었다. 마지막으로, 다층막은 폴리이미드(polyimide)에 의하여 평활하게 된다. (100nm의 두께를 갖는) 상부 전극 Au는 포토리소그래피 및 반응성 이온(reactive ion) 에칭 기술에 의해 형성되었고, 그에 의해 도 9에 도시된 구조가 완성되었다.
자화 반전 및 자화 반전의 측정은 기둥 구조의 평면에 수직한 전류의 자기 저항 효과(CPP-MR: current-perendicular-to-plane magnetoresistance effect)를 검출함으로써 실행되었다. 특히, 전류는 상부 및 하부 전극들(11, 19) 사이를 흐르게 되었고, 그에 의해 하부 Fe층(13)의 자화 반전과 관련하여 상부 및 하부 전극들 사이에 발달한 저항의 변화를 측정한다.
먼저, 1000 Oe(에르스텟)의 자기장이 [110] 방향으로 평면에 인가되었고, 그에 의해 0 Oe의 자기장을 복구한다. 상부 및 하부 Fe층(13, 15)은 대략 100 Oe의 보자력을 갖는다. 그러므로, 이 상태에서, 상부 Fe층(15)의 자화 및 하부 Fe층(13)은 서로 평행하게 된다. 저항의 변화는 로크인 증폭기(lock-in amplifier)의 사용으로 미분 저항 dV/dI의 변화를 측정함으로써 얻어졌다.
도 10은 전류에 대한 미분 저항의 변화를 도시한 그래프이다. 하부 전극이 양으로 바꿔지고 전류가 차츰 증가되면, 미분 저항에서의 순차적인 상승이 대략 0.7mA에서 관찰된다. 이 단계는 Fe층(13)의 자화와 Fe층(15)의 자화가 서로 평행한 상태로부터 자화 역 평행 상태로 얇은 Fe층(15)의 자화 반전에서 시작한 자기 저항의 증가를 나타낸다. Fe층(15)의 자화 반전을 이루기 위해 요구되는 0.7mA의 전류는 대략 1x107A/㎠의 전류 밀도로 변환된다.
(비교 실시예)
AlOx 절연막(16)이 제공되지 않는 것을 제외하고 도 9에 도시된 구조와 유사한 구조가 MBE, 전자빔 리소그래피, 및 포토리소그래피 기술에 의해 제1 실시예의 비교 실시예로서 제조되었다.
이 비교 실시예의 구성 요소의 자화 반전은 제1 실시예에서 사용된 것과 동일한 방법에 따라서 관찰되었고, 이렇게 자화 반전을 이루기 위해 요구되는 전류와 전류 밀도를 결정한다. 이 결과, 자화 반전을 이루기 위해 요구된 전류는 10.4mA로 결정되었고 전류 밀도는 대략 1.4x108a/㎠로 결정되었다.
다시 말해서, 제1 실시예의 구성 요소는 비교 실시예에서 요구된 기록 전류 보다 1/10 적은 기록 전류로 자화 반전이 가능하게 되는 것을 알게 되었다.
(제2 실시예)
도 11은 본 발명의 제2 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도이다. 제2 실시예의 구조와 도 9에 도시된 구조 간의 차이점은 하부 전극(Ag)(12)과 Fe층(13)의 하측 사이에 AlOx 절연막(16)이 또 삽입되었다는 데 있다.
본 실시예의 구조에 관하여, 미분 저항 dV/dI의 변화는 양과 음의 방향 모두로 전류의 방향을 변화시킴으로써 측정되고, 그에 의해 도 12에 도시된 결과들이 얻어진다.
먼저, 전류가 양의 방향(즉, 하부 전극(12)이 양전압을 나타내는 방향)으로 흐르게 되면, 미분 저항에서의 순차적인 증가가 대략 1.2mA에서 발생함이 관찰되었다. 특히, 상부의 얇은 Fe층(15)의 자화가 1.2mA에서 반전되었고, 상부층(15)의 자화 및 하부층(13)의 자화는 평행 상태에서 역 평행 상태로 변화되었다. 다음에, 전류가 감소되어 0(제로)로 되돌아가더라도, 역 평행 상태는 유지된다. 그러나, 전류가 음의 방향으로 증가되었다면, 미분 저항에서의 순차적인 감소가 대략 0.9mA에서 발생함이 관찰되었다. Fe층(13)의 자화 및 Fe층(15)의 자화는 평행 상태로 되돌아 간다는 것이 인정되었다.
(제3 실시예)
도 13은 본 발명의 제3 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도이다.
특히, 이 실시예의 자기 메모리는 제2 실시예의 경우와 같이, 두 층의 절연막(16)을 갖는다. 이 실시예에서, (10nm의 두께를 갖는) 두꺼운 Fe층(13)이 Al층(17) 대신에 유전체층(16)을 지나서 얇은 Fe층(15) 위에 형성되었다. Fe층(15), 유전체층(16), 및 상부 Fe층(13)은 소위 "자기 터널 접합"을 구성한다.
이 실시예에서도, 전류의 방향은 양 및 음의 방향 모두에서 변화되었고, 그에 따라, 제2 실시예의 경우와 같이, 미분 저항 dV/dI의 변화를 측정한다. 전류가 양의 방향(즉, 하부 전극(12)이 양전압을 나타냄)으로 흐르게 되면, 미분 저항에서의 순차적인 증가가 대략 1.0mA에서 발생함이 관찰되었다. 특히, 얇은 Fe층(1.5nm)(15)의 자화가 상부 두꺼운 Fe층(10nm)(13)의 자화 및 하부 두꺼운 Fe 층(10nm)(13)의 자화와 역 평행하게 되도록 반전된다. 다음에, 전류가 감소되어 0(제로)로 되돌아가더라도, 역 평행 상태는 유지된다. 전류가 음의 방향으로 증가되었다면, 미분 저항에서의 순차적인 감소가 대략 1.4mA에서 발생함이 관찰되었다. Fe층(13)의 자화, Fe층(15)의 자화, 및 Fe층(13)의 자화는 평행 상태로 되돌아 간다는 것이 확인되었다.
(제4 실시예)
도 14는 본 발명의 제4 실시예에 따른 자기 메모리의 일부를 도시한 개략적 단면도이다.
특히, 이 실시예의 자기 메모리는 또한 제2 및 제3 실시예의 경우에서와 같이, 두 층의 절연막(16)을 갖는다. 본 실시예에서, 두꺼운 Fe층들(13, 13)이, 제3 실시예에서와 같이, 얇은 Fe층(15)의 상부 및 하부에 제공되었다. 본 실시예에서, 하부 Fe층(13) 및 얇은 Fe층(15) 사이에 삽입된 Au층(22)은 제3 전극으로 사용되었고, 그에 의해 소위 "3-터미널 타입" 구조를 형성한다.
양 및 음의 방향의 전류는 전극들(1 및 2) 사이를 흐르게 된다. 얇은 Fe층(15)의 자화 반전은 전극들(2 및 3) 사이의 자기 터널 접합에서의 미분 저항을 측정함으로써 관찰되었다. 전류가 전극들(1 및 2) 사이에서 양의 방향으로 흐르게 되면, 제3 실시예의 경우와 같이, 자화 반전이 대략 0.1mA에서 발생한다. 터널 접합의 자화는 역 평행 상태로 변화한다. 전류가 음의 방향으로 연속적으로 흐르게 되면, 터널 접합의 자화는 1.6mA에서 평행 상태로 되돌아 가는 것이 관찰되었다.
(제5 실시예)
다음으로, 전술한 스핀-주입형 기록 구조(spin-injection-type write structure)를 갖는 자기 메모리의 특정 실시예가 본 발명의 제5 실시예로서 기술될 것이다. 자기 메모리, 이를테면 매트릭스 패턴으로 정렬된 메모리 셀을 갖는 자기 랜덤 액세스 메모리는 도 1 내지 도 14와 관련하여 기술된 스핀 주입 구조를 사용하여 구현될 수 있다.
도 15는 이 실시예의 자기 메모리의 매트릭스 구성을 예시한 개념적 렌더링이다.
이 도면은 메모리 셀들이 어레이 패턴으로 정렬된 실시예의 회로 구성을 나타낸다. 어레이 내의 한 비트를 선택하기 위해서, 칼럼 디코더(350) 및 로우 디코더(351)가 제공된다. 스위칭 트랜지스터들(330)이 비트 라인들(334) 및 워드 라인들(322)에 의해 활성화되고 유일하게 선택된다. 이렇게 선택된 스위칭 트랜지스터들은 센스 증폭기(352)에 의해 검출되어, 자기 저항 효과 소자(321)를 구성하는 자기 기록층에 기록된 비트 정보를 판독한다.
도 1 내지 도 14와 관련하여 이전에 언급한 바와 같이, 자기 저항 효과 소자(321)는 스핀 분극화 유닛(S) 및 열전자 발생 유닛(H)을 갖는다. 자기층들의 자화는 스핀-분극된 열전자들에 의해서 반전되어, 기록 동작을 가능하게 한다.
비트 정보를 기록할 때, 사전 설정된 스위칭 트랜지스터(330)는 사전 설정된 비트 라인(334)과 워드 라인(322)에 의해 활성화된다. 기록 전류는 이 트랜지스터와 연결된 자기 저항 효과 소자(321)로 흐르게 된다.
도 16은 이 실시예의 자기 메모리의 매트릭스 구성의 또 다른 특정 실시예를 도시한 개념적 렌더링이다. 특히, 본 실시예의 경우에, 매트릭스 패턴 내에 정렬된 비트 라인들(322) 및 워드 라인들(334)은 디코더들(360, 361)에 의해 선택되고, 그에 따라 어레이 내의 특정 메모리 셀을 선택한다. 메모리 셀들 각각은 자기 저항 효과 소자(321) 및 다이오드(D)가 서로 직렬로 연결된 구조를 갖는다. 여기서, 다이오드(D)는 선택된 자기 저항 효과 소자(321) 외에 메모리 셀들에 대한 감지 전류(sense current) 및 기록 전류의 유용을 방지하는 역할을 한다.
도 17은 본 발명의 이 실시예에 따라서 자기 메모리의 주요 부분의 단면 구조를 도시한 개념적 렌더링이다.
도면에 예시된 구조는 도 15에 도시된 자기 메모리 내에 포함된 하나의 메모리 셀에 대응한다. 바꾸어 말하면, 이 구조는 랜덤 액세스 메모리로서 동작하는 자기 메모리의 일 비트에 대한 메모리 셀이다. 이 메모리 셀은 기억 소자 부분(311) 및 주소 선택 트랜지스터 부분(312)을 갖는다.
기억 소자 부분(311)은 자기 저항 효과 소자(321) 및 이것과 연결된 한 쌍의 배선들(322, 324)을 갖는다. 도 1 내지 도 14와 관련하여 기술된 바와 같이, 자기 저항 효과 소자(321)는 열전자 발생 유닛(H) 및 스핀 분극화 유닛(S)을 갖는다. 기록 동작은 스핀 분극된 열전자들을 사용하여 자기층의 자화를 반전시킴으로써 실행될 수 있다.
선택 트랜지스터 부분(312)은 비아(via)(326) 및 삽입 배선(328)을 경유하여 연결된 트랜지스터(330)를 갖는다. 트랜지스터(330)는 게이트(332)에 인가된 전압에 따라 스위칭 동작을 실행하고, 그에 의해 자기 저항 효과 소자(321)와 배선(334) 사이에서 전류 경로의 개폐를 제어한다.
비트 정보가 판독될 때, 감지 전류는 배선(322), 자기 기록층을 포함한 자기 저항 효과 소자(321), 및 하부 전극(324)을 경유하여 흐르게 되고, 자기 저항 효과 소자(321)의 저항 또는 저항의 변화가 측정된다.
비트 정보가 기록될 때, 기록 전류는 배선(322), 자기 기록층을 포함한 자기 저항 효과 소자(321), 및 하부 전극(324)을 경유하여 흐르게 되고, 동일한 방법으로, 자기 기록층(자기층 F)의 자화가 적절히 반전된다.
도 1 내지 도 14와 관련하여 언급된 바와 같이 열전자에 의해 형성될 스핀 주입 기록의 결과로서, 기록 전류가 상당히 감소될 수 있다. 따라서, 메모리에 의해 소비된 전력은 감소되고, 고밀도를 갖는 자기 메모리의 상업화가 가능해진다.
본 발명은 특정 실시예들을 참조하여 기술되었다. 그러나, 본 발명은 이들 특정 실시예들에 국한되지 않는다. 예를 들어, 당업자는 자기 메모리의 특정 구조, 이 구조를 구성하는 자기 저항 효과 소자, 스위칭 소자의 특정 구조, 이 스위칭 소자들의 배치 관계 및 연결 관계, 그리고 전극들, 주변 회로들 및 절연 구조들의 형태들과 재료들과 관련하여 알려진 범위로부터 적절한 범위를 선택함으로써 변경되지 않은 형태 또는 적절히 수정된 형태로 본 발명이 스핀 벌브 트랜지스터(spin bulb transistor)를 위해서 알려진 GMR 소자에서 사용된 스핀 벌브막(spin bulb film)의 구조를 채택할 수 있다. 이들 구조들은 또한 본 발명의 범주에 포함된다. 이 발명은 동일한 방법으로 실행되고, 유사한 효과가 얻어질 수 있다.
따라서, 기술된 열전자 발생 유닛 및 스핀 분극화 유닛이 알려진 GMR 소자 및 TMR 소자에 부가된 구조도 또한 본 발명의 범주 내에 있다.
게다가, 데이터를 메모리 유닛들에 기록하기 위한 모든 자기 메모리 유닛들 및 방법들은, 자기 메모리 및 그 기록 방법을 기초로 하여 당업자에 의해 실행될 수 있고, 양자는 적절한 설계 변경에 의해 실시예들과 관련하여 기술되어 있으며, 또한 본 발명의 범주 내에 있다.
상세히 기술된 바와 같이, 스핀 주입에 기인하는 자화 반전의 효율은, 종래의 전도 전자들 대신에 전류 운반자로서 열전자들(열 정공들)을 사용함으로써 증가되고, 그에 따라 더 작은 전류(밀도)에서 자기막의 자화 반전이 가능하게 된다.
이 방법은 자기 터널 접합들, GMR 소자들, 스핀 벌브 트랜지스터, 및 MOS 트랜지스터의 통합에 의해 형성된 MRAM 셀에 데이터를 기록하기 위해 적용되고, 그에 의해 고-집적 MRAM의 제조가 가능해지고 대규모 산업상의 이점을 갖는다.

Claims (13)

  1. 자기 메모리에 있어서,
    기록 전류를 구성하는 전자들을 스핀-분극(spin-polarize)시키도록 구성된 스핀 분극화 유닛;
    상기 전자들을 열전자들로 변환시키도록 구성된 열전자 발생 유닛 - 상기 열전자 발생 유닛은 절연막 및 도전부를 포함하고, 상기 도전부는 상기 절연막을 상기 절연막의 두께 방향으로 투과함 - ; 및
    상기 열전자들에 의해 자화가 반전되는 자기층
    을 포함하는 자기 메모리
  2. 제1항에 있어서,
    상기 열전자 발생 유닛에 전압을 인가함으로써 흐르는 전류의 응답 특성이 비선형적인 자기 메모리.
  3. 제1항에 있어서,
    상기 열전자 발생 유닛은, 전압의 인가 시에 기록 전류가 절연막을 그 두께 방향으로 통과가능하게 하는 절연막을 포함하는 자기 메모리.
  4. 제1항에 있어서,
    상기 열전자 발생 유닛은 상기 절연막을 사이에 두는 두 개의 도전층들을 포함하고,
    상기 두 개의 도전층들은 상기 열전자 발생 유닛의 도전부와 접촉하는 자기 메모리.
  5. 자기 메모리에 있어서,
    기록 전류를 구성하는 전자들을 스핀-분극시키도록 구성된 스핀 분극화 유닛;
    상기 전자들을 열전자들로 변환시키도록 구성된 열전자 발생 유닛; 및
    상기 열전자들에 의해 자화가 반전되는 자기층
    을 포함하며,
    상기 열전자 발생 유닛은 쇼트키 접합(Schottky junction)을 포함하는 자기 메모리.
  6. 제1항에 있어서,
    제1 결정축이 막 표면에 수직인 방향으로 정렬된 자기층; 및
    상기 자기층 상에 적층되고, 제2 결정축이 상기 막 표면에 수직인 방향으로 정렬된 비자기층을 더 포함하며,
    상기 자기층 내의 상기 제1 결정축의 방향으로 이동하는 전자들의 페르미 에너지 준위보다 높은 에너지 준위에서 얻어진, 업-스핀 밴드(up-spin band)의 대칭과 다운-스핀 밴드(down-spin band)의 대칭 중 하나가, 상기 비자기층 내의 상기 제2 결정축의 방향으로 이동하는 전자들의 페르미 에너지 준위보다 높은 에너지 준위에 위치되는 전자들의 밴드 내에 존재하지 않는 자기 메모리.
  7. 제1항에 있어서,
    상기 스핀 분극화 유닛은, 자화가 실질상 한 방향으로 고정된 자기층인 자기 메모리.
  8. 자기 메모리에 데이터를 기록하는 방법으로서 - 상기 자기 메모리는 열전자 발생 유닛을 포함하며, 상기 열전자 발생 유닛은 절연막을 그 절연막의 두께 방향으로 투과하는 도전부를 포함함 - ,
    기록 전류를 구성하는 전자들을 스핀 분극시키는 단계;
    상기 기록 전류가 상기 도전부를 통해 흐르게 함으로써, 상기 전자들을 열전자들로 변환시키는 단계; 및
    상기 열전자들에 의해 자기층의 자화를 반전시키는 단계
    를 포함하는 기록 방법.
  9. 자기 메모리에 있어서,
    제1 전극;
    상기 제1 전극 위에 형성된 제1 자기층;
    상기 제1 자기층 위에 형성된 제1 비자기층;
    상기 제1 비자기층 위에 형성된 제2 자기층;
    상기 제2 자기층 위에 형성된 제1 절연막;
    상기 제1 절연막 위에 형성된 제1 층;
    상기 제1 층 위에 형성된 제2 비자기층; 및
    상기 제2 비자기층 위에 형성된 제2 전극
    을 포함하는 자기 메모리.
  10. 제9항에 있어서,
    상기 제1 층은 비자기층인 자기 메모리.
  11. 제9항에 있어서,
    상기 제1 전극과 상기 제1 자기층 사이에 형성된 제2 절연막을 더 포함하며,
    상기 제1 층은 비자기층인 자기 메모리.
  12. 제9항에 있어서,
    상기 제1 전극과 상기 제1 자기층 사이에 형성된 제2 절연막을 더 포함하며,
    상기 제1 층은 자기층인 자기 메모리.
  13. 제9항에 있어서,
    상기 제1 전극과 상기 제1 자기층 사이에 형성된 제2 절연막을 더 포함하며,
    상기 제1 층은 자기층이고,
    상기 제1 비자기층은 제3 전극인 자기 메모리.
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