KR100855105B1 - 수직자화를 이용한 스핀 트랜지스터 - Google Patents
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- 230000005415 magnetization Effects 0.000 title claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 48
- 230000005294 ferromagnetic effect Effects 0.000 claims abstract description 46
- 230000005291 magnetic effect Effects 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000010409 thin film Substances 0.000 claims abstract description 27
- 230000008878 coupling Effects 0.000 claims abstract description 8
- 238000010168 coupling process Methods 0.000 claims abstract description 8
- 238000005859 coupling reaction Methods 0.000 claims abstract description 8
- 238000005253 cladding Methods 0.000 claims description 64
- 239000010408 film Substances 0.000 claims description 19
- 230000005533 two-dimensional electron gas Effects 0.000 claims description 11
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 10
- 229910003321 CoFe Inorganic materials 0.000 claims description 9
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 8
- 239000013078 crystal Substances 0.000 claims description 8
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052748 manganese Inorganic materials 0.000 claims description 8
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 claims description 7
- 229910052759 nickel Inorganic materials 0.000 claims description 7
- 230000006698 induction Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 229910052742 iron Inorganic materials 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 3
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229910052763 palladium Inorganic materials 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 238000002425 crystallisation Methods 0.000 claims 1
- 230000008025 crystallization Effects 0.000 claims 1
- 230000001939 inductive effect Effects 0.000 abstract 1
- 239000003302 ferromagnetic material Substances 0.000 description 22
- 230000004888 barrier function Effects 0.000 description 13
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 238000000992 sputter etching Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 238000003475 lamination Methods 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000004925 denaturation Methods 0.000 description 1
- 230000036425 denaturation Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001017 electron-beam sputter deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66984—Devices using spin polarized carriers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
본 발명은, 내부에 채널층이 형성된 반도체 기판부; 상기 반도체 기판부 상에 서로 이격되어 배치되고, 상기 채널층 상면에 수직인 방향으로 자화된 강자성체 소스 및 드레인; 및 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되어, 상기 채널층을 통과하는 전자의 스핀 방향을 조절하는 게이트;를 포함하는, 스핀 트랜지스터를 제공한다. 스핀 분극된 전자가 상기 소스로부터 상기 채널층으로 주입되고, 상기 채널층으로 주입된 전자는 채널층 통과 후 상기 드레인으로 주입된다. 상기 채널층 통과시 상기 전자의 스핀은 상기 게이트의 전압에 따라 스핀궤도 결합 유도 자장에 의해 세차운동을 한다. 상기 소스 및 드레인의 자화방향은 온 및 오프 동작 동안에 일정하게 고정되어 있다.
스핀 트랜지스터, 스핀, 자화
Description
도 1은 본 발명의 실시형태에 따른 스핀 트랜지스터를 나타내는 사시도이다.
도 2는 본 발명의 실시형태에 따른 스핀 트랜지스터의 기판부를 나타내는 단면도이다.
도 3은 다양한 실시예에 따른 스핀 트랜지스터의 단면 구조를 나타내는 도면이다.
도 4a 내지 도 4e는 본 발명의 실시형태에 따른 스핀 트랜지스터의 제조 공정을 설명하기 위한 도면들이다.
도 5는 본 발명의 실시형태에 따른 스핀 트랜지스터의 소스 또는 드레인으로 사용될 수 있는 수직자화된 다층박막을 개략적으로 나타낸 단면도이다.
도 6은 도 5의 다층박막의 수직방향 자기이력 곡선을 보여주는 그래프이다.
도 7은 도 5의 다층박막의 수평방향 자기이력 곡선을 보여주는 그래프이다.
<도면의 주요부분에 대한 부호의 설명>
100: 스핀 트랜지스터 1: 반절연성 InP 기판
2: 버퍼층 4: 전하 공급층
5: 하부 클래딩층 5': 상부 클래딩층
6: 캡핑층 7: 채널층
10: 반도체 기판부 14: 스핀 궤도 결합 유도자장
15: 게이트 16: 게이트 절연막
22: 소스 23: 드레인
본 발명은 스핀 트랜지스터(spin transistor)에 관한 것으로서, 특히 소자의 소형화 및 고밀도 집적화에 유리한 스핀 트랜지스터에 관한 것이다.
집적 회로 기술에서의 대표적인 전자소자는 MOSFET(Metal Oxide Semiconductor Field Efect Transistor)를 기반으로 하고 있다. DRAM(Dynamic Random Access Memory)이나 플래시(FLASH) 메모리 등의 메모리 소자 뿐만 아니라 주문형 반도체, 마이크로 프로세서 및 논리회로는 모두 MOSFET의 온/오프 동작을 기본으로 하여 동작한다. 최근 많은 연구가 이루어지고 있는 신개념 트랜지스터 소자로는 스핀 트랜지스터(Spin Transistor)가 있다. 기존의 반도체를 기반으로 하는 FET 소자는 전기장을 이용하여 반도체 내의 전하를 제어하는데 비해, 스핀 트랜지스터는 전하와 스핀을 동시에 제어하며, 스핀 분극된 전하의 제어를 통해 스위칭 소자와 논리회로 등에 이용하려 하고 있다.
현재 반도체 분야의 핵심 소자로 사용되는 MOSFET은 전하의 충전과 방전을 이용하여 전압을 읽는데, 그 소비전력과 면적을 더 이상 저감시키기가 어려우며, 게이트 산화막의 물리적 한계에 직면해 있다. 이를 개선하기 위한 차세대 소자 중 하나가 전자 스핀의 세차운동(precession)을 전압으로 제어하는 트랜지스터 소자이다. 이러한 소자들 중 스핀 트랜지스터는 소스 및 드레인과, 이들을 이어주는 채널을 포함한다.
종래 제안된 Datta-Das 스핀 트랜지스터(Applied physics letter, vol 56, 665, 1990)와 이와 유사한 구조의 스핀 트랜지스터(미국특허 제5,654,566호의 "Magnetic spin injected field effect transisor and method of operation")는 강자성체(소스)로부터 반도체로 또는 반도체로부터 강자성체(드레인)로 스핀의 주입이 필요하다. 이러한 스핀 주입시 전자 스핀의 방향을 결정하는 강자성체(소스, 드레인)는, 형상 이방성(shape anisotropy)를 이용하여 채널 방향으로 자화되어 있기 때문에, 강자성체 소스 및 드레인은 채널 방향으로 길게 연장된 형상을 갖게 되고 이에 따라 소자의 크기(또는 길이)가 채널 방향으로 커질 수 밖에 없다.
본 발명의 목적은 게이트에 의한 저항 조절이 가능하면서도 소형화 및 고밀 도 집적화에 유리한 스핀 트랜지시터를 제공하는 데에 있다.
본 발명은, 내부에 채널층이 형성된 반도체 기판부; 상기 반도체 기판부 상에 서로 이격되어 배치되고, 상기 채널층 상면에 수직인 방향으로 자화된 강자성체 소스 및 드레인; 및 상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되어, 상기 채널층을 통과하는 전자의 스핀을 조절하는 게이트;를 포함하는, 스핀 트랜지스터를 제공한다. 스핀 분극된 전자가 상기 소스로부터 상기 채널층으로 주입되고, 상기 채널층으로 주입된 전자는 채널층 통과 후 상기 드레인으로 주입된다. 상기 채널층 통과시 상기 전자의 스핀 방향은 상기 게이트의 전압에 따라 스핀궤도 결합 유도 자장에 의해 세차운동을 한다. 상기 소스 및 드레인의 자화 방향은 온 및 오프 상태 동안에 일정하게 고정되어 있다. 상기 강자성체 소스 및 드레인은 동일한 방향으로 자화될 수 있다.
본 발명의 실시형태에 따르면, 상기 소스 및 드레인은, 강자성 박막과 비자성 박막을 상기 채널층 상면에 수직인 방향으로 교대로 반복 적층한 구조를 가질 수 있다. 상기 강자성 박막은 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 것이고, 상기 비자성 박막은 Pd, Au, Pt 및 이들의 조합으로 이루어진 그룹으로부터 선택된 것일 수 있다.
본 발명의 다른 실시형태에 따르면, 상기 소스 및 드레인은, 결정 자기 이방성(crystal magnetic anisotropy)에 따른 결정 용이축이 상기 채널층 상면에 수직으로 되도록 형성될 수 있다. 본 발명의 또 다른 실시형태에 따르면, 상기 소스 및 드레인은, 높이가 폭 및 길이보다 더 큰 형상을 가짐으로써 형상 이방성(shape anisotropy)에 의해 상기 채널층 상면에 수직인 자화 방향을 가질 수 있다.
본 발명의 실시형태에 따르면, 상기 소스 및 드레인 중 적어도 하나는 Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 금속으로 형성될 수 있다. 다른 실시형태에 따르면, 상기 소스 및 드레인 중 적어도 하나는 (Ga, Mn)As, (In,Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 반도체로 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 채널층은 2차원 전자가스층 또는 2차원 전자가스 구조를 이룰 수 있다. 이러한 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성될 수 있다.
본 발명의 실시형태에 따르면, 상기 반도체 기판부는, 상기 2차원 전자가스층을 이루는 채널층을 샌드위칭하는 하부 클래딩층 및 상부 클래딩층을 포함할 수 있다. 상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함하고, 상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함할 수 있다.
상기 소스 및 드레인은 상기 반도체 기판부 상면 아래로 매립되어, 상기 제1 상부 클래딩층 또는 그 아래로 연장될 수 있다. 상기 소스 및 드레인의 하면은 상기 채널층까지 연장될 수 있다. 상기 소스 및 드레인의 하면은 상기 하부 클래딩층까지 연장될 수도 있다.
상기 채널층은 InAs로 형성되고, 상기 제1 하부 클래딩층과 제1 상부 클래딩층은 언도프 InGaAs로 형성되고, 상기 제2 하부 클래딩층과 제2 상부 클래딩층은 언도프 InAlAs로 형성될 수 있다.
상기 반도체 기판부는, 상기 채널의 길이 방향에 따라 양측부가 제거된 리지 구조를 갖고, 상기 리지 구조에 의해 채널의 폭이 한정될 수 있다. 상기 리지 구조의 제거된 양측부에는 평탄화를 위한 절연막이 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 본 발명의 실시형태에 따른 스핀 트랜지스터를 나타내는 사시도이다. 도 1을 참조하면, 스핀 트랜지스터(100)는 채널층(7)을 갖는 반도체 기판부(10)와, 그 위에 서로 이격 배치된 강자성체 소스(22) 및 드레인(23)을 포함한다. 소스(22)와 드레인(23) 사이에는 반도체 기판부(10) 상에 게이트(15)가 배치되어 있다. 게이트(15)는 게이트 절연막(16)에 의해 소스(22), 드레인(23) 및 반도체 기판부(10)로부터 절연되어 있다.
스핀 트랜지스터(100) 동작시, 스핀 분극된 전자가 소스(22)로부터 채널층(7)으로 주입된다. 채널층(7)으로 주입된 전자는 채널층(7)을 통과하고 게이트(15)에 의해 인가되는 전압(게이트 전압)에 의해 그 전자의 스핀이 제어된다. 스핀 분극된 전자는 채널층(7)을 따라 진행한 후 강자성체 드레인(23)으로 주입된다. 채널층(7)을 지나가는 전자의 웨이브 벡터(k)와 수직한 전계(E)가 존재하면 스핀궤도 결합(spin-orbit coupling)에 의해 HRashba ∝ k×E와 같이 표시되는 자기장(14)이 발생한다. 이러한 현상을 라쉬바(Rashba)라고도 하는데, 전류가 x방향으로 진행하고 게이트 전압에 의해 전계가 z 방향으로 가해지면 y 방향으로 스핀궤도 결합 유도 자장(14)이 생긴다.
채널층(7)을 통과하는 전자 스핀은, 상기 유도된 스핀궤도 결합 유도자장(14)을 축으로 하여 프리세션(precession) 즉 세차운동을 한다. 게이트에 의해 스핀의 프리세션 각도를 제어함으로써 제어함으로써 스핀 트랜지스터의 저항을 조절할 수 있다. 드레인(23)에 도달하는 전자 스핀이 드레인(23)의 자화방향과 동일한 방향을 가지면(평행) 스핀 트랜지스터(100)는 낮은 저항을 나타내어 온(on) 상태로 되고, 그 전자 스핀이 드레인(23)의 자화방향과 반대방향이면(반평행) 스핀 트랜지스터(100)는 높은 저항을 나타내어 오프(off) 상태로 된다.
본 실시형태에 따르면, 강자성체 소스(22)와 드레인(23)은, 도 1에 도시된 바와 같이 채널층(7) 상면에 수직한 방향으로 자화되어 있으며, 소스(22)와 드레인(23) 자화방향은 서로 동일하다. 이와 같이 소스(22)와 드레인(23)의 자화 방향이 채널층(7) 상면에 수직인 방향(z축 방향)이고 스핀궤도 결합 유도 자장(14)이 y축에 평행한 방향이므로, 채널층(7) 통과시 전자 스핀은 x-z 평면에서 세차운동을 하게 된다. 전자 스핀의 프리세션 정도는 게이트(15) 전압으로 조절되며, 전자 스핀의 드레인 도착시 전자 스핀이 +z 또는 -z 방향으로 도착함으로써 트랜지스터의 상태를 "온" 또는 "오프"로 제어할 수 있게 된다.
본 실시형태에 따르면, 도 1에 도시된 바와 같이 강자성체 소스(22)와 드레인(23)이 채널층(7) 상면에 수직한 방향으로 자화되어 있기 때문에(소스 및 드레인의 자화방향을 나타내는 화살표 참조), 종래의 Datta 및 Das가 제안한 스핀 트랜지스터(Applied Physics Letters, 56, 665 (1990))와 같은 '채널 방향으로 길게 연장된 강자성체의 형상 이방성(shape anisotropy)"을 이용할 필요가 없다. 따라서, 소스(22)와 드레인(23)의 채널 방향 길이를 대폭적으로 감소시킬 수 있으며 이에 따라 스핀 트랜지스터 소자의 소형화, 스핀 트랜지스터들을 채용한 전자 소자의 고집적화를 용이하게 구현할 수 있게 된다.
또한 후술하는 바와 같이, 수직으로 자화된 강자성체 소스(22) 및 드레인(23)을 반도체 기판부(10)의 상면 아래로 매립함으로써 반도체 기판부(10)에 매립된 강자성체(22, 23)의 하면을 반도체 기판부(10) 상면 아래로 연장시킬 수 있고, 이에 따라 스핀 주입의 에너지 장벽(강자성체(22, 23)와 채널층(7) 간의 에너지 장벽)을 낮출 수 있다. 이러한 스핀 장벽의 감소는 강자성체 소스(22)로부터 채널층(7)으로의 스핀 주입 효율을 높이고 스핀 신호의 감지도를 향상시키는 데에 기여한다.
도 2는 본 발명의 실시형태에 따른 스핀 트랜지스터의 반도체 기판부(10)를 나타내는 단면도이다. 도 2를 참조하면, 반도체 기판부(10)는 반절연성 InP 기판(1) 상에 순차 적층된 InAlAs 버퍼층(2), n-도프 InAlAs 전하 공급층(4), 언도프 InGaAs/InAlAs 하부 클래딩층(5), InAs 채널층(7), 언도프 InAlAs/InGaAs 상부 클래딩층(5') 및 InAs 캡핑층(6)을 포함한다.
하부 및 상부 클래딩층(5, 5') 각각은, 언도프 InGaAs층과 InAlAs층으로 이루어진 2중 클래딩 구조로 되어 있다. 즉, 하부 클래딩층(5)은 InGaAs로 된 제1 하부 클래딩층(5a)과 그 아래에 형성되고 InAlAs로 된 제2 하부 클래딩층(5b)으로 이루어져 있다. 또한 상부 클래딩층(5')은 InGaAs로 된 제1 상부 클래딩층(5a')와 그 위에 형성되고 InAlAs로 된 제2 상부 클래딩층(5b')으로 이루어져 있다. 제2 하부 클래딩층(5b)은 제1 하부 클래딩층(5a)보다 큰 에너지 밴드갭을 갖고, 제2 상부 클래딩층(5b')은 제1 상부 클래딩층(5a')보다 큰 에너지 밴드갭을 갖는다.
채널층(7)은 상하부 클래딩층(5, 5')의 에너지 배리어에 의해 양자우물을 형성한다. 특히 2중 클래딩 구조의 상부 및 하부 클래딩층(5, 5')에 의해 전자가 채널층(7)에 갇히고, 채널층(7)은 2차원 전자가스(2-DEC)층을 형성하게 된다. 이러한 2차원 전자가스층에서는 전자 이동도가 매우 높을 뿐만 아니라 스핀-궤도 결합 효과도 높다. 본 실시형태에서는, 채널층(7)으로서 InAs을 사용하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 2차원 전자가스 구조를 갖는 채널층으로서 GaAs, InGaAs 또는 InSb를 사용할 수도 있다.
n-도프 InAlAs 전하 공급층(4)은 채널층(7) 아래에 형성되어 채널층(7)에 전하를 공급해주며, InAlAs 버퍼층(2)은 InP 기판(1)과 하부 클래딩층(5) 간의 격자 불일치를 완화시킨다. 또한, 반도체 기판부(10)의 맨 위에 있는 InAs 캡핑층(6)은 공정 도중 발생할 수 있는 반도체 기판부(10)의 산화와 변성을 방지하는 역할을 한 다.
소스(23) 및 드레인(24)은 자화된 강자성체로 형성될 수 있는데, 예를 들어, Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 금속으로 형성될 수 있다. 이와 달리, 소스(23) 및 드레인(24) 중 적어도 하나는 (Ga, Mn)As, (In, Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 반도체 재료를 사용하여 형성될 수도 있다. 도 1에 도시된 바와 같이 강자성체(22, 23)의 자화 방향을 채널층(7) 상면에 수직으로 하기 위해, 여러가지 자화 방법을 사용할 수 있다. 예를 들어, 매우 얇은 박막(강자성 박막과 비자성 박막)을 교대로 반복하여 적층함으로써 강자성체(22, 23)이 수직 자화(z축에 평행한 방향)를 얻을 수 있다(도 5 참조). 그외에도 결정 자기 이방성이나 형상 이방성을 이용하여 z축에 평행한 수직자화를 얻을 수도 있다.
도 3의 (a) 내지 (c)는 여러 실시예에 따른 스핀 트랜지스터의 단면 구조를 나타내는 도면들이다.
먼저 도 3(a)을 참조하면, 수직자화된 강자성체 소스 및 드레인(22, 23)은 반도체 기판부(10)의 상면 아래로 매립되어 채널층(7)을 거쳐 제1 하부 클래딩층(5a)까지 연장되어 있다. 이에 따라 소스와 드레인(22, 23)의 하면은 제1 하부 클래딩(5a)와 접촉한다. 후술하는 바와 같이, 강자성체 소스 및 드레인(22, 23)이 매립될 반도체 기판부 부분은 이온밀링 또는 건식 식각을 통해 제거될 수 있다.
이와 같이 강자성체 소스(22)가 하부 클래딩층(5)까지 연장된 경우에, 소스(22)로부터 주입되는 전자는 높은 에너지 장벽을 갖는 하부 클래딩층의 장벽을 넘을 필요는 없게 된다. 따라서, 강자성체 소스(22)로부터 채널층(7)으로 주입되는 전자에 대한 에너지 장벽이 대폭 감소되고, 큰 잡음 없이 스핀 전자의 주입 효율이 향상되며 드레인(23)에서의 스핀 신호 감지도가 개선된다.
다음으로, 도 3(b)의 실시형태에서는, 수직자화된 소스 및 드레인(22, 23)은 반도체 기판부(10)의 상면 아래로 매립되어 채널층(7)까지 연장되어 있다. 이에 따라, 소스 및 드레인(22, 23)의 하면은 채널층(7)과 접촉하게 된다.
이와 같이 강자성체 소스(22)가 채널층(7)에 직접 접촉하는 경우에도 접촉저항은 존재하나, 소스(22)로부터 주입되는 전자는 채널층(7)으로 도달하기 위해 높은 에너지 장벽을 갖는 상부 클래딩층의 장벽을 넘을 필요는 없게 된다. 따라서, 강자성체 소스(22)로부터 채널층(7)으로 주입되는 전자에 대한 에너지 장벽이 대폭 감소되고, 이에 따라 큰 잡음 없이 스핀 전자의 주입 효율이 향상되고 드레인(23)에서의 스핀 신호 감지도가 개선된다.
도 3(a), (b)의 실시형태에 따르면, 강자성체 소스 및 드레인(22, 23)은 채널층(7) 상면에 수직인 방향으로 자화되어 있다. 따라서, 강자성체 소스 및 드레인(22, 23)은 채널 방향으로 형상 이방성을 가질 필요가 없고 채널 방향으로 길게 연장될 필요가 없다. 이에 따라, 스핀 트랜지스터를 소형화시킬 수 있고, 스핀 트랜지스터를 사용한 반도체 집적회로를 고밀도로 용이하게 집적시킬 수 있다.
도 3(c)의 실시형태에서는, 수직자화된 강자성체 소스 및 드레인(22, 23)은 반도체 기판부(10)의 상면 아래로 매립되어 있지 않고 그 기판부(10)의 상면에 배치되어 있다. 도 3(c)의 실시형태의 경우, 상술한 도 3(a), (b)에 비하여 스핀 장벽은 높지만 강자성체 소스 및 드레인(22, 23)은 채널 방향으로 형상 이방성을 갖지 않는다. 도 3(c)의 경우에도 소스 및 드레인(22, 23)이 채널층(7) 상면에 수직한 방향으로 자화되어 있기 때문에, 소자의 소형화 및 반도체 회로의 고집적화에 유리하다.
이상 설명한 실시형태들외에도 다양한 실시형태가 가능하다. 예컨대, 강자성체 소스 및 드레인(22, 23)은, 그 하면이 제2 하부 클래딩층(5b)과 접촉하도록 기판부(100) 상면 아래로 연장되거나 제2 하부 클래딩층(5b)보다 더 아래로 연장될 수도 있다. 수직자화를 갖는 강자성체 소스 및 드레인(22, 23)는, 후술하는 바와 같이 수직방향으로 적층된 다층막 구조, 결정 자기 이방성 또는 형상 이방성을 이용함으로써 도 3(a),(b)와 같이 반도체 기판부(10)에 매립된 형태로 성장 또는 증착시키기에 적합하다.
이하 도 4a 내지 도 4e를 참조하여 본 발명의 실시형태에 따른 스핀 트랜지스터의 제조 공정을 설명한다.
먼저, 도 4a를 참조하면, 도 2에 도시된 바와 같은 다층구조를 갖는 반도체 기판부(10)를 형성한 후, 리소그래피(lithography) 공정과 이온밀링(ion-milling) 공정을 이용하여, 반도체 기판(10)의 양측부를 제거하여 상기 기판부(10)에 리지(ridge) 구조를 형성한다. 이 리지 구조에 의해 2차원 전자가스의 채널층(7)이 한정된다. 채널층(107)의 폭은 사용목적에 따라 100nm ~ 800nm 정도일 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 평탄화를 위해 도 4a의 결과물에서 리지 구조의 양측부(제거된 부분)에 절연막(8)을 형성한다. 예를 들어 TaOX 또는 SiO2와 같은 산화물로 상기 절연막(108)을 형성할 수 있다. 이 절연막(8)은 이웃하는 채널로부터의 절연 역할을 할 수 있다.
다음으로, 도 4c에 도시된 바와 같이, 전자빔 리소그래피와 스퍼터링 공정을 이용하여 채널층(7) 상에 강자성체를 증착함으로써, 소스(22) 및 드레인(23)을 형성한다. 소스(22) 또는 드레인(23)은, Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 강자성 금속 재료로 만들어질 수 있다. 또한, 소스(13) 또는 드레인(14)은, (Ga, Mn)As, (In, Mn)As 등의 자성 반도체 재료로 만들 어질 수도 있다.
전술한 바와 같이, 소스(22) 및 드레인(23)은 그 자화 방향이 채널층(7) 상면에 수직한 방향이 되도록 형성된다. 이와 같이 강자성체 소스 및 드레인(22, 23)의 자화방향을 수직으로 하기 위해서, 예를 들어 높이를 폭 및 길이보다 크게 하는 방법(형상 이방성을 이용하는 방법), 결정 자기 이방성(crystal magnetic anisotropy)를 이용하는 방법, 그리고 매우 얇은 박막을 여러층 반복하여 쌓아 수직(적층방향의) 자화를 얻는 방법이 사용될 수 있다.
강자성체 소스 및 드레인(22, 23)을 증착하기 전에, 도 3(a), 3(b)와 같이 '기판부(10)에 일부 매립된 강자성체를 구비한 단면 구조'를 얻도록 반도체 기판부(10)의 일부(강자성체가 증착될 부분)를 선택적으로 제거할 수 있다. 예를 들어, 도 4b의 결과물 상에 레지스트를 도포한 후 전자빔 리소그래피를 이용하여 '강자성체가 증착될 기판부(10) 부분'의 레지스트를 제거할 수 있다. 그 후 이온 밀링이나 건식식각을 이용하여 '강자성체가 증착될 기판부(10) 부분'을 일정 두께 또는 깊이까지 제거한다. 이에 따라 기판부(10) 상면에는 일정 깊이의 홈부가 생기게 된다. 이 홈부의 바닥은 '증착될 강자성체 소스 및 드레인(22, 23)'의 하면에 해당한다. 홈부의 깊이에 따라 도 3(a) 또는 도 3(b)의 단면 구조를 얻을 수 있다. 예컨대 홈부를 채널층(7)까지 연장시키고 그 홈부를 '수직자화된 강자성체'로 채움으로써 도 3(b)의 단면 구조를 얻을 수 있다. 이러한 이온 밀링이나 건식 식각을 통해 스핀 배리어의 높이를 조절할 수 있다. 이온밀링 공정과 강자성체 소스 및 드레인 증착 공정 사이에 경계부(반도체 기판부와 강자성체 간의 경계부)에서 얇은 자연 산화막이 형성될 수 있는데, 이러한 얇은 산화막은 접촉 저항에 거의 영향을 미치지 않으면서 스핀 전달에 도움이 될 수 있을 정도로 스핀 배리어를 형성하는 것으로 보여진다.
수직자화된 소스 및 드레인 형성후에는, 도 4(d)에 도시된 바와 같이, 강자성체(22, 23)가 없는 부분에 절연막(8')을 채워 평탄한 구조물을 얻는다. 다음으로, 도 4e에 도시된 바와 같이, 도 4d의 결과물 상에 산화막으로 이루어진 게이트 절연막(16)을 형성하고, 그 위에 Al 또는 Au을 증착하여 게이트(17)를 형성한다. 이에 따라, 스핀 트랜지스터 소자를 얻게 된다. 게이트 절연막(16)은, 게이트로부터 반도체(기판부)로 전류가 직접 누설되지 않도록 하기 위해 필요하다. 게이트 절연막(16)이나 게이트(17)형성시, 포토리소그래피를 이용한 패터닝 공정이 수반될 수 있다.
도 5는 본 발명의 실시형태에 따른 스핀 트랜지스터의 소스 또는 드레인으로 사용될 수 있는 수직자화된 다층박막을 개략적으로 나타낸 단면도이다. 도 5를 참조하면, 강자성 박막인 CoFe막과 비자성막인 Pd막이 교대로 반복하여 적층되어 있다. 최상층과 최하층에는 Ta막을 형성할 수 있다. 이러한 적층구조는 그 적층방향으로(수직방향으로) 자화된 강자성체를 형성한다. 여기서 강자성 박막으로 CoFe 대신에 Co, Ni, NiFe 또는 이들의 조합을 사용할 수 있다. 또한 비자성 박막으로 Pd 대신에 Au, Pt 또는 이들의 조합을 사용할 수 있다. 반복되는 레이어의 갯수(n)은 10이하로도 충분하며, n이 5 내지 10인 경우에도 충분히 수직자화를 얻을 수 있다. 이러한 적층구조를 강자성체 소스 및 드레인(22, 23)으로 사용함으로써, 채널층(7) 상면에 수직인 소스 및 드레인(22, 23)을 쉽게 구현할 수 있다.
도 6 및 도 7은 각각 도 5의 적층구조를 갖는 다층박막 강자성체에 대한 수직방향 자기이력 곡선 및 수평방향 자기이력 곡선을 보여주는 그래프들이다. 도 6및 도 7의 그래프는, 도 5의 다층막 구조에 대해 AGM(Alternating Gradient Magnetometer)을 사용하여 수직과 수평방향으로 자기장을 가하면서 얻은 자기 모멘트(magnetic moment) 값을 나타낸 것이다. 이러한 자기 모멘트 측정을 위해 사용된 다층박막 물질은 CoFe(두께: 0.3nm)/Pd(두께: 1.3nm)의 2층구조를 7번 반복하여 증착시킴으로써 얻은 것이다. 도 6 및 7을 참조하면, 수평방향에 비하여 수직방향에서 훨씬 큰 최대자화 값을 가지는 것을 볼 수 있다. 이 측정에 사용된 다층박막 샘플은, 측정장비의 정확도를 고려하여 패터닝하지 않은 0.4mm×0.4mm 크기의 다층박막 구조이다. 특히, 자기장을 0으로 내렸을 때 수직 잔류자화(perpendicular remanent magnetization) 값이 수평 잔류자화(longitudinal remanent magnetization) 값보다 훨씬 크므로, 수직자화(채널층(7)에 수직인 방향의 자화)를 발생시키기에 용이하며 이에 따라 효과적인 수직방향의 스핀 전자 주입이 가능함을 알 수 있다.
상술한 '강자성 박막 및 비자성 박막의 반복적 교대 적층'에 의한 수직자화 구현 방법이외에도, 수직자화를 갖는 강자성체를 얻는 방법으로서 '자성체가 장축방향으로 자화되는' 형상 이방성을 이용하는 방법이 있다. 이 경우 강자성체 필름의 두께를 강자성체 필름의 폭이나 길이보다 두껍게 하여야 한다. 수직자화를 얻는 또 다른 방안으로서 결정 자기 이방성을 이용하는 방법이 있다. 예를 들어 hcp(육방밀집)의 결정 구조를 갖는 Co(코발트)는 c축 방향으로 자화되는 성질이 있으므로(c축이 자화용이축) Co를 c축의 결정방향으로 성장시킴으로써 c축이 채널층(7) 상면에 수직인 강자성체를 형성할 수 있다. 이에 따라 채널층(7) 상면에 수직인 자화방향을 갖는 강자성체 소스 및 드레인을 만들 수 있게 된다. c축 방향의 Co 성장은 고진공에서 저속으로 MBE(Molecular Beam Epitaxy: 분자선 에피택시)를 이용하여 수행될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정하고자 한다. 또한, 본 발명은 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
이상 설명한 바와 같이 본 발명에 따르면, 강자성체 소스 및 드레인의 자화 방향을 채널층 상면에 수직하게 만들어줌으로써, 게이트에 의한 저항조절이 가능하면서도 스핀 트랜지스터를 용이하게 소형화시킬 수 있고, 스핀 트랜지스터를 구비한 고밀도 소자를 얻을 수 있다. 또한 반도체 기판부의 상면 아래로 매립된 형태로 강자성체 소스 및 드레인을 형성함으로써 스핀 전자의 주입 효율을 높이고 잡음을 줄이며 드레인에서의 스핀 신호 감지도를 개선할 수 있다.
Claims (17)
- 내부에 채널층이 형성된 반도체 기판부;상기 반도체 기판부 상에 서로 이격되어 배치되고, 상기 채널층 상면에 수직인 방향으로 자화된 강자성체 소스 및 드레인; 및상기 소스와 드레인 사이에서 상기 반도체 기판부 상에 형성되어, 상기 채널층을 통과하는 전자의 스핀 방향을 조절하는 게이트;를 포함하고,스핀 분극된 전자가 상기 소스로부터 상기 채널층으로 주입되고, 상기 채널층으로 주입된 전자는 채널층 통과 후 상기 드레인으로 주입되며,상기 전자의 스핀은 상기 채널층 통과시 상기 게이트의 전압에 따라 스핀궤도 결합 유도 자장에 의해 세차운동을 하고,상기 소스 및 드레인의 자화방향은 온 및 오프 동작 동안에 일정하게 고정되어 있는 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 강자성체 소스 및 드레인은 동일한 방향으로 자화된 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인은, 강자성 박막과 비자성 박막을 상기 채널층 상면에 수직인 방향으로 교대로 반복 적층한 구조를 갖는 것을 특징으로 하는 스핀 트랜지스터.
- 제3항에 있어서,상기 강자성 박막은 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 스핀 트랜지스터.
- 제3항에 있어서,상기 비자성 박막은 Pd, Au, Pt 및 이들의 조합으로 이루어진 그룹으로부터 선택된 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인은, 결정 자기 이방성에 따른 결정 용이축이 상기 채널층 상면에 수직인 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인은, 높이가 폭 및 길이보다 더 큰 형상을 가짐으로써 형상 이방성에 의해 상기 채널층 상면에 수직인 자화 방향을 갖는 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인 중 적어도 하나는 Fe, Co, Ni, CoFe, NiFe 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 금속인 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 소스 및 드레인 중 적어도 하나는 (Ga, Mn)As, (In,Mn)As 및 이들의 조합으로 이루어진 그룹으로부터 선택된 자성 반도체인 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 채널층은 2차원 전자가스층인 것을 특징으로 하는 스핀 트랜지스터.
- 제10항에 있어서,상기 2차원 전자가스층은 GaAs, InAs, InGaAs, InSb 및 이들의 조합으로 이루어진 그룹으로부터 선택된 재료로 형성된 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 반도체 기판부는, 상기 2차원 전자가스층을 이루는 채널층을 샌드위칭하는 하부 클래딩층 및 상부 클래딩층을 포함하고,상기 하부 클래딩층은 제1 하부 클래딩층과, 상기 제1 하부 클래딩층 아래에 형성되어 상기 제1 하부 클래딩층보다 큰 밴드갭을 갖는 제2 하부 클래딩층을 포함 하고,상기 상부 클래딩층은 제1 상부 클래딩층과, 상기 제1 상부 클래딩층 위에 형성되어 상기 제1 상부 클래딩층보다 큰 밴드갭을 갖는 제2 상부 클래딩층을 포함하는 것을 특징으로 하는 스핀 트랜지스터.
- 제12항에 있어서,상기 소스 및 드레인은 상기 반도체 기판부 상면 아래로 매립되어, 상기 제1 상부 클래딩층 또는 그 아래로 연장된 것을 특징으로 하는 스핀 트랜지스터.
- 제13항에 있어서,상기 소스 및 드레인의 하면은 상기 채널층까지 연장된 것을 특징으로 하는 스핀 트랜지스터.
- 제13항에 있어서,상기 소스 및 드레인의 하면은 상기 하부 클래딩층까지 연장된 것을 특징으로 하는 스핀 트랜지스터.
- 제12항에 있어서,상기 채널층은 InAs로 형성되고, 상기 제1 하부 클래딩층과 제1 상부 클래딩층은 언도프 InGaAs로 형성되고, 상기 제2 하부 클래딩층과 제2 상부 클래딩층은 언도프 InAlAs로 형성된 것을 특징으로 하는 스핀 트랜지스터.
- 제1항에 있어서,상기 반도체 기판부는 상기 채널층의 길이 방향에 따라 양측부가 제거된 리지 구조를 갖고, 상기 리지 구조에 의해 채널의 폭이 한정되고, 상기 리지 구조의 제거된 양측부에는 평탄화를 위한 절연막이 형성된 것을 특징으로 하는 스핀 트랜지스터.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070058532A KR100855105B1 (ko) | 2007-06-14 | 2007-06-14 | 수직자화를 이용한 스핀 트랜지스터 |
| US11/949,659 US7994555B2 (en) | 2007-06-14 | 2007-12-03 | Spin transistor using perpendicular magnetization |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070058532A KR100855105B1 (ko) | 2007-06-14 | 2007-06-14 | 수직자화를 이용한 스핀 트랜지스터 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100855105B1 true KR100855105B1 (ko) | 2008-08-29 |
Family
ID=39878868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070058532A KR100855105B1 (ko) | 2007-06-14 | 2007-06-14 | 수직자화를 이용한 스핀 트랜지스터 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7994555B2 (ko) |
| KR (1) | KR100855105B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009727B1 (ko) | 2008-10-02 | 2011-01-19 | 한국과학기술연구원 | 이중 전하 공급층 구조를 이용한 스핀 트랜지스터 |
| WO2017155511A1 (en) * | 2016-03-07 | 2017-09-14 | Intel Corporation | Spin hall excited spin wave apparatus and method |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8237236B2 (en) * | 2009-06-03 | 2012-08-07 | Korea Institute Of Science And Technology | InSb-based switching device |
| KR101016437B1 (ko) * | 2009-08-21 | 2011-02-21 | 한국과학기술연구원 | 스핀 축적과 확산을 이용한 다기능 논리 소자 |
| JP5150673B2 (ja) * | 2010-03-19 | 2013-02-20 | 株式会社東芝 | スピンメモリおよびスピントランジスタ |
| KR101084020B1 (ko) | 2010-05-18 | 2011-11-16 | 한국과학기술연구원 | 이중 전하 공급층 구조를 이용한 스핀 트랜지스터 |
| KR101421075B1 (ko) | 2011-08-22 | 2014-07-18 | 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 | 정류 장치, 트랜지스터 및 정류 방법 |
| US9076537B2 (en) | 2012-08-26 | 2015-07-07 | Samsung Electronics Co., Ltd. | Method and system for providing a magnetic tunneling junction using spin-orbit interaction based switching and memories utilizing the magnetic tunneling junction |
| US9105830B2 (en) | 2012-08-26 | 2015-08-11 | Samsung Electronics Co., Ltd. | Method and system for providing dual magnetic tunneling junctions using spin-orbit interaction-based switching and memories utilizing the dual magnetic tunneling junctions |
| US9548092B2 (en) | 2012-11-30 | 2017-01-17 | The National Institute of Standards and Technology, The United States of America, as Represented by the Secretary of Commerce | Voltage controlled spin transport channel |
| US9429633B2 (en) | 2013-02-11 | 2016-08-30 | HGST Netherlands B.V. | Magnetic sensor utilizing rashba effect in a two-dimensional conductor |
| KR20140134068A (ko) * | 2013-05-13 | 2014-11-21 | 에스케이하이닉스 주식회사 | 스핀 트랜지스터 및 이 스핀 트랜지스터를 포함하는 반도체 장치, 메모리 장치, 마이크로프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| FR3031622B1 (fr) * | 2015-01-14 | 2018-02-16 | Centre National De La Recherche Scientifique | Point memoire magnetique |
| US9646666B2 (en) * | 2015-02-02 | 2017-05-09 | Globalfoundries Singapore Pte. Ltd. | Voltage controlled spin switches for low power applications |
| US9825218B2 (en) * | 2015-10-13 | 2017-11-21 | Board Of Regents, The University Of Texas System | Transistor that employs collective magnetic effects thereby providing improved energy efficiency |
| US10586916B2 (en) * | 2015-11-27 | 2020-03-10 | Tdk Corporation | Spin current magnetization reversal element, magnetoresistance effect element, and magnetic memory |
| KR101753342B1 (ko) * | 2016-04-14 | 2017-07-04 | 한국과학기술연구원 | 상온 작동 스핀제어전자소자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092412A (ja) * | 2001-09-17 | 2003-03-28 | Toshiba Corp | スピントランジスタ |
| KR20050111175A (ko) * | 2004-05-21 | 2005-11-24 | 삼성전자주식회사 | 멀티 비트 자기 램과 그 제조 및 동작방법 |
| KR20060048384A (ko) * | 2004-06-16 | 2006-05-18 | 가부시끼가이샤 도시바 | 스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654566A (en) | 1995-04-21 | 1997-08-05 | Johnson; Mark B. | Magnetic spin injected field effect transistor and method of operation |
| JP2001196661A (ja) * | 1999-10-27 | 2001-07-19 | Sony Corp | 磁化制御方法、情報記憶方法、磁気機能素子および情報記憶素子 |
| JP3284239B2 (ja) * | 2000-03-07 | 2002-05-20 | 東北大学長 | スピン偏極伝導電子生成方法および半導体素子 |
| US6355953B1 (en) * | 2000-06-19 | 2002-03-12 | Simon Fraser University | Spintronic devices and method for injecting spin polarized electrical currents into semiconductors |
| US6604966B1 (en) * | 2002-12-18 | 2003-08-12 | Fci Americas Technology, Inc. | Flexible cable electrical connector |
| KR100511077B1 (ko) * | 2003-03-14 | 2005-08-30 | 한국과학기술연구원 | 하이브리드형 자성체/반도체 스핀소자 및 그 제조방법 |
| EP1610386A4 (en) * | 2003-03-31 | 2009-04-01 | Japan Science & Tech Agency | TUNNEL TRANSISTOR WITH SPIN-DEPENDENT TRANSFER CHARACTERISTICS AND NON-VOLATILE MEMORY THEREOF |
| KR100619300B1 (ko) * | 2005-09-14 | 2006-09-06 | 한국과학기술연구원 | 스핀-궤도 결합 유도 자장을 이용한 스핀 트랜지스터 |
-
2007
- 2007-06-14 KR KR1020070058532A patent/KR100855105B1/ko not_active IP Right Cessation
- 2007-12-03 US US11/949,659 patent/US7994555B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003092412A (ja) * | 2001-09-17 | 2003-03-28 | Toshiba Corp | スピントランジスタ |
| KR20050111175A (ko) * | 2004-05-21 | 2005-11-24 | 삼성전자주식회사 | 멀티 비트 자기 램과 그 제조 및 동작방법 |
| KR20060048384A (ko) * | 2004-06-16 | 2006-05-18 | 가부시끼가이샤 도시바 | 스핀트랜지스터, 프로그램가능 논리회로 및 자기메모리 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101009727B1 (ko) | 2008-10-02 | 2011-01-19 | 한국과학기술연구원 | 이중 전하 공급층 구조를 이용한 스핀 트랜지스터 |
| WO2017155511A1 (en) * | 2016-03-07 | 2017-09-14 | Intel Corporation | Spin hall excited spin wave apparatus and method |
Also Published As
| Publication number | Publication date |
|---|---|
| US7994555B2 (en) | 2011-08-09 |
| US20080308844A1 (en) | 2008-12-18 |
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