JP5150673B2 - スピンメモリおよびスピントランジスタ - Google Patents
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Description
本発明は、スピンメモリおよびスピントランジスタに関する。
近年、トンネル磁気抵抗効果を利用した磁気抵抗効果素子を磁気ランダムアクセスメモリに応用する試みが盛んに行われている。
通常、磁気抵抗効果素子を磁気ランダムアクセスメモリのメモリ素子として用いる場合、強磁性１重トンネル接合または強磁性２重トンネル接合を有している。強磁性１重トンネル接合は、トンネルバリア層を挟む２つの強磁性層のうちの一方を磁化方向が固定される磁気固定層（磁気参照層）とし、他方を磁化方向が変化する磁気記録層とした構成を有している。強磁性２重トンネル接合は、第１磁気参照層／第１トンネルバリア層／磁気記録層／第２トンネルバリア層／第２磁気参照層の積層構造を備えている。以下、強磁性１重トンネル接合又は強磁性２重トンネル接合を単にＭＴＪともいう。このようなＭＴＪを有するモリ素子は、データを不揮発に記憶できるととともに、書き込み時間または読み出し時間が１０ｎｓ以下と速く、書き換え回数も１０１５回以上という特徴を有する。
この磁気抵抗効果素子に対する書き込み方式としては、スピン注入磁化反転法が提案されている（例えば、特許文献１を参照）。スピン注入磁化反転法においては、スピン偏極電子（スピン注入電流）をメモリ素子の磁気記録層に注入することによって磁気記録層の磁化を反転する。書き込みに必要とされるスピン注入電流の電流値は、磁気記録層の微細化に伴って減少するため、磁気ランダムアクセスメモリの書き込み方法として大いに期待されている。
しかしながら、このスピン注入磁化反転による磁化書き込みを行うためには磁気抵抗効果素子に双方向の電流を流す必要があるため、ビット線とワード線との間に、磁気抵抗効果素子とダイオードとを直列接続するダイオード型アーキテクチャ（いわゆるクロスポイント型アーキテクチャ）を適用することができない。したがって、１つのメモリセルが少なくとも１個のトランジスタと１個の磁気抵抗効果素子とからなるアーキテクチャを採用しなければならず、セルサイズをダイナミックランダムアクセスメモリ（ＤＲＡＭ）のそれ以下に小さくできないという問題を抱えている。
また、スピン注入磁化反転方式のメモリ素子として、ソース電極およびドレイン電極の少なくとも一方にＭＴＪを有するスピントランジスタ（以下、スピンＭＯＳトランジスタとも云う）が知られている（例えば、特許文献２参照）。このスピントランジスタにおいても書き込み時に双方向の電流を必要とするため、スピントランジスタのソース電極およびドレイン電極にそれぞれ電流の向きを切り替える切り替えトランジスタを接続する必要がある。このため、スピン注入磁化反転による磁化書き込みを行う磁気抵抗効果素子と同様に、全体としての回路面積が増大するという問題が生じる。
以上説明したように、従来のスピン注入磁化反転型のスピンメモリやスピントランジスタにおいては書き込み時に双方向の電流を必要とするため、全体としての回路面積を縮小化できないという問題を抱えている。
本発明は上記事情を考慮してなされたものであって、単方向電流で書き込みをすることができかつ回路面積が増大するのを防止することのできるスピンメモリおよびスピントランジスタを提供することを目的とする。
本発明の第１の態様によるスピンメモリは、第１強磁性層、第１非磁性層、第２強磁性層、第２非磁性層、および第３強磁性層がこの順序または逆の順序で積層された積層構造を有し前記第３強磁性層と前記第２強磁性層とが前記第２非磁性層を介して反強磁性的な交換結合をする強磁性積層膜を含むメモリセルを備え、前記第１強磁性層から前記第３強磁性層に向かう単一方向の電流を前記強磁性積層膜に流して、前記電流の大きさに応じて前記第１強磁性層に異なる磁化状態の書き込みを行うとともに前記第１強磁性層からの読み出しを行なうことを特徴とする。
また、本発明の第２の態様によるスピントランジスタは、半導体層に離間して設けられたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体層上に設けられたゲート電極と、前記ソース領域および前記ドレイン領域の一方の領域上に設けられ第１強磁性層、第１非磁性層、第２強磁性層、第２非磁性層、および第３強磁性層がこの順序で積層され前記第３強磁性層と前記第２強磁性層とが前記第２非磁性層を介して反強磁性的な交換結合をする第１積層構造を有し、前記第１強磁性層から前記第３強磁性層に向かう単一方向の電流を前記第１積層構造に流して、前記電流の大きさに応じて前記第１強磁性層の磁化状態が変化する第１電極と、前記ソース領域および前記ドレイン領域の他方の領域上に設けられ、第４強磁性層を含む第２電極と、を備えていることを特徴とする。
また、本発明の第３の態様によるスピントランジスタは、半導体基板上に設けられた磁化容易軸が膜面に略垂直な第１強磁性層を含む第１電極と、前記第１強磁性層上に設けられたチャネルとなる半導体層と、前記半導体層上に設けられた、磁化容易軸が膜面に略垂直な第２強磁性層と、前記第２強磁性層上に設けられた第１非磁性層と、前記第１非磁性層上に設けられた磁化容易軸が膜面に略垂直な第３強磁性層と、前記第３強磁性層上に設けられた第２非磁性層と、前記第２非磁性層上に設けられた磁化容易軸が膜面に略垂直な第４強磁性層とを含み前記第４強磁性層が前記第３強磁性層と前記第２非磁性層を介して反強磁性的な磁気結合をする積層構造を有する第２電極と、前記半導体層の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、を備えていることを特徴とする。
本発明によれば、単方向電流で書き込みをすることができかつ回路面積が増大するのを防止することができる。
以下、本発明の実施形態について図面を参照しつつ具体的に説明する。
（第１実施形態）
本発明の第１実施形態によるスピンメモリを図１に示す。この第１実施形態のスピンメモリは、マトリクス状に配列された複数（図１では２個）のメモリセル１０を有している。このメモリセル１０は、強磁性積層膜２０と、ダイオード３０とを備えている。強磁性積層膜２０は、強磁性層２１、非磁性層２３、強磁性層２５、非磁性層２７、および強磁性層２９がこの順序で積層された積層構造を有している。強磁性層２１、強磁性層２５、強磁性層２９はそれぞれ、膜面に略垂直な磁化容易軸を有している。すなわち、外部磁界が印加されない場合には、強磁性層のそれぞれの磁化の向きは、膜面に略垂直となる。ここで、膜面とは強磁性層の上面を意味する。強磁性層２１、２５は強磁性層２９に比べて、磁化反転磁界が小さい。また、強磁性層２９と強磁性層２５とは、非磁性層２７を介して反強磁性的磁気交換結合を行っており、強磁性層２９の磁化の向きと強磁性層２５の磁化の向きは、互いに逆向き（反平行）となっている。すなわち、図１に示すように、強磁性層２９の磁化の向きが上向きであるとした場合、強磁性層２５の磁化の向きは下向きとなる。
本発明の第１実施形態によるスピンメモリを図１に示す。この第１実施形態のスピンメモリは、マトリクス状に配列された複数（図１では２個）のメモリセル１０を有している。このメモリセル１０は、強磁性積層膜２０と、ダイオード３０とを備えている。強磁性積層膜２０は、強磁性層２１、非磁性層２３、強磁性層２５、非磁性層２７、および強磁性層２９がこの順序で積層された積層構造を有している。強磁性層２１、強磁性層２５、強磁性層２９はそれぞれ、膜面に略垂直な磁化容易軸を有している。すなわち、外部磁界が印加されない場合には、強磁性層のそれぞれの磁化の向きは、膜面に略垂直となる。ここで、膜面とは強磁性層の上面を意味する。強磁性層２１、２５は強磁性層２９に比べて、磁化反転磁界が小さい。また、強磁性層２９と強磁性層２５とは、非磁性層２７を介して反強磁性的磁気交換結合を行っており、強磁性層２９の磁化の向きと強磁性層２５の磁化の向きは、互いに逆向き（反平行）となっている。すなわち、図１に示すように、強磁性層２９の磁化の向きが上向きであるとした場合、強磁性層２５の磁化の向きは下向きとなる。
ダイオード３０のアノードはワード線ＷＬに電気的に接続され、カソードは強磁性層２１に電気的に接続されている。また、強磁性層２９はビット線ＢＬに接続されている。すなわち、各メモリセル１０は一端がワード線ＷＬに接続され他端がビット線ＢＬに接続されたクロスポイント型アーキテクチャとなっている。なお、ダイオード３０のアノードとワード線ＷＬとの間、およびカソードと強磁性層２１との間に接触抵抗を低減するために
低抵抗のバリアメタル、例えば、Ｔｉ、ＴｉＮ、Ｗ等の金属層を挿入してもよい。
低抵抗のバリアメタル、例えば、Ｔｉ、ＴｉＮ、Ｗ等の金属層を挿入してもよい。
なお、図１ではダイオード３０のアノードがワード線ＷＬに、カソードが強磁性層２１に接続されているが、ビット線ＢＬ側の方に接続してもよい。すなわち、ダイオード３０のカソードがビット線ＢＬに、アノードが強磁性層２９に接続されていてもよい。
次に、第１実施形態のスピンメモリのメモリセルへの書き込み方法を図２乃至図４を参照して説明する。
まず図２に示すように、電流の大きさがＩ１（＞０）である電子を強磁性層２９から強磁性層２１に向かって流すと、スピン注入磁化反転の原理により強磁性層２１と強磁性層２５の相対的な磁化方向は略平行となる（図２）。なお、図２において、矢印は電子の流れる向きを示しており、電流Ｉ１はこの矢印と反対の向きに流れる。このとき、電流の大きさＩ１は、強磁性層２５と強磁性層２９との反強磁性的磁気交換結合に打ち勝たない大きさである。この状態で電流の大きさＩ１よりも十分小さな（スピン注入磁化反転の起こらない）電流Ｉ２（＞０）を流してメモリセルの抵抗を読み取ると、強磁性層２５と強磁性層２１との相対的な磁化方向は略平行となるので、強磁性積層膜２０すなわちメモリセル１０は低抵抗状態となる。
次に、電流の大きさをＩ１よりも増加させて書き込みを行った場合について説明する。
いま、強磁性層２９と強磁性層２５は非磁性層２７を介して接触しているため、強磁性層２９、２５と非磁性層２７の適切な材料を選択しかつ非磁性層２７の厚さを適切に選択することにより、強磁性層２９と強磁性層２５との間でスピン注入磁化反転を行うことができる。このような状況において、強磁性層２９と強磁性層２１との間にＩ１よりも大きな電流、すなわち強磁性層２５にスピン注入磁化反転が生じる大きさの電流Ｉ３（＞０）を流すと、強磁性層２９と強磁性層２５との間でスピン注入磁化反転が誘起され、強磁性層２９と強磁性層２５の相対的な磁化方向は略平行（同じ向き）となる。なお、図３において、矢印は電子の流れる向きを示しており、電流Ｉ３はこの矢印と反対の向きに流れる。また、強磁性層２５と強磁性層２１との間は非磁性層２３を介してスピン注入磁化反転が誘起されるため、強磁性層２５と強磁性層２１の相対的な磁化方向は略反平行となる（図３）。なお、上記説明においては、電流Ｉ３を強磁性層２５にスピン注入磁化反転が生じる大きさと定義したが、強磁性層２９と強磁性層２５との間の反強磁性的磁気交換結合から強磁性的磁気交換結合に変える電流の大きさと定義してもよい。
次に、図３に示す状態において、電流を切断した状況を考える。強磁性層２９と強磁性層２５は非磁性層２７を介して略反平行の磁気交換結合をしているので、電流が流れなくなるという状況においては、強磁性層２９と強磁性層２５の相対的な磁化方向は略反平行となる。すなわち、強磁性層２５の磁化の向きが電流を切断すると反転する、すなわち逆向きとなる。したがって、図４に示すように、強磁性層２５と強磁性層２９の相対的な磁化方向は略反平行となる。このとき、強磁性積層膜２０には電流が流れていないので、強磁性層２１の磁化の向きは変化しない。この状態でＩ１よりも十分小さな（スピン注入磁化反転の起こらない）電流Ｉ２を流してメモリセルの抵抗を読み取ると、強磁性層２３と強磁性層２１の相対的な磁化方向は略反平行となっているので、強磁性積層膜２０すなわちメモリセル１０は高抵抗状態となる。
以上説明したことにより、単方向電流のみを用いてメモリセル１０における強磁性層２１の磁化状態を書き換える、すなわちメモリセルを低抵抗状態または高抵抗状態へ書き換えることができる。
なお、強磁性層２１と強磁性層２５の材料を適宜選択することにより、書き込み電流Ｉ１またはＩ３を流した後の強磁性層２１と強磁性層２５の相対的な磁化方向を、それぞれ高抵抗状態または低抵抗状態に設定することもできる。例えば、強磁性層２１と強磁性層２５に異種の金属磁性材料を用い、フェルミ準位において一方がマイノリティの状態密度が多く、他方がマジョリティの状態密度が多い材料の組み合わせを用いればよい。
なお、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。すなわち、書き込み電流Ｉ１またはＩ３を用いて書き込みを行った後に、これらの書き込み電流Ｉ１およびＩ３よりも低い読み出し電流を用いて、書き込んだメモリセルの磁化方向を読み出し、所望の書き込みが行われたか否かの判定を行い、所望の書き込みが行われていない場合には、再度、上記書き込み電流を用いて、所望の書き込みを行ってもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。
以上説明したように、本実施形態によれば、単方向電流で書き込みをすることができるとともに、クロスポイント型アーキテクチャとなっているので回路面積が増大するのを防止することができる。
なお、本実施形態においては、メモリセル１０はダイオード３０を含んでいる。このダイオード３０は単方向電流しか流さないようにする機能、すなわち整流機能のために用いているので、整流機能を有している他の素子（整流素子）、例えばクーロンブロッケード素子等をダイオードの代わりに用いてもよい。
また、メモリセル１０は、ダイオード３０等の整流素子を削除した構成としてもよい。この場合、ビット線およびワード線を介して周辺メモリセルからの回りこみ電流が生じる可能性があるため、抵抗変化率、すなわち低抵抗状態と高抵抗状態の抵抗値の差を大きくする必要がある。
第１実施形態によるスピンメモリの回路構成の一具体例を図５に示す。このスピンメモリは、マトリクス状に配列されたメモリセル１０と、複数のワード線ＷＬと、これらのワード線に交差する複数のビット線ＢＬと、行デコーダ／書き込み回路／読み出し回路１００と、列デコーダ／読み出し回路１５０と、を備えている。各メモリセル１０は、ワード線ＷＬと、ビット線ＢＬの交差領域に近接して設けられ、図１で説明したダイオード３０と、強磁性積層膜２０とを備えている。
行デコーダ／書き込み回路／読み出し回路１００、および列デコーダ／読み出し回路１５０の一具体例を図６に示す。行デコーダ／書き込み回路／読み出し回路１００は、３個の電流源１０１１、１０１２、１０１３と、例えばｐ型ＭＯＳトランジスタからなる３個のスイッチ１０３１、１０３２、１０３３と、ワード線ＷＬに対応して設けられた例えばｎ型ＭＯＳトランジスタからなる選択トランジスタ１１０と、を備えている。電流源１０１１、１０１２、１０１３から発生する電流の強さをそれぞれＩ１、Ｉ２、Ｉ３とする。ここで、電流の強さはＩ２＜Ｉ１＜Ｉ３とする。電流源１０１１とスイッチ１０３１とは直列に接続されて第１直列回路を構成し、電流源１０１２とスイッチ１０３２とは直列に接続されて第２直列回路を構成し、電流源１０１３とスイッチ１０３３とは直列に接続されて第３直列回路を構成する。第１直列回路と第３直列回路は、書き込み回路を構成し、第２直列回路は読み出し回路を構成する。これらの第１乃至第３直列回路はそれぞれ選択トランジスタ１１０の一端に接続されている。この選択トランジスタ１１０の他端は対応するワード線ＷＬに接続されている。
また、列デコーダ／読み出し回路１５０は、ビット線ＢＬに対応して設けられたｎ型ＭＯＳトランジスタからなる選択トランジスタ１５２と、抵抗１５４とを備えている。選択トランジスタは一端は対応するビット線ＢＬに接続され、他端は抵抗１５４を介して接地される。
また、列デコーダ／読み出し回路１５０は、ビット線ＢＬに対応して設けられたｎ型ＭＯＳトランジスタからなる選択トランジスタ１５２と、抵抗１５４とを備えている。選択トランジスタは一端は対応するビット線ＢＬに接続され、他端は抵抗１５４を介して接地される。
このように構成された第１実施形態のスピンメモリの動作を説明する。
まず、強さがＩ１の電流を用いて、メモリセル１０の強磁性層２１の磁化方向が図２に示す磁化方向となる書き込みについて説明する。この場合、まず、行デコーダ／書き込み回路／読み出し回路１００によって選択トランジスタ１１０のゲートに制御信号を送りＯＮさせるとともに列デコーダ／読み出し回路１５０によって選択トランジスタ１５２のゲートに制御信号を送りＯＮさせることにより、書き込みを行うメモリセル１０を選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３１のゲートに制御信号を送りＯＮさせる。すると、電流源１０１１からスイッチ１０３１を通って選択されたメモリセル１０に書き込み電流Ｉ１が流れ、選択されたメモリセルに図２に示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３１のゲートに制御信号を送りＯＦＦさせることにより終了する。
次に、強さがＩ３の電流を用いて、メモリセル１０の強磁性層２１の磁化方向が図４に示す磁化方向となる書き込みについて説明する。上述したと同様にして、書き込みを行うメモリセルを選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３３のゲートに制御信号を送りＯＮさせる。すると、電流源１０１３からスイッチ１０３３を通って選択されたメモリセル１０に書き込み電流Ｉ３が流れ、選択されたメモリセルに図４に示す磁化方向を有するように書き込みが行われる。上記書き込みは、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３３のゲートに制御信号を送りＯＦＦさせることにより終了する。
次に、読み出し動作について説明する。上述したと同様にして、読み出しが行われるメモリセルを選択する。続いて、行デコーダ／書き込み回路／読み出し回路１００からスイッチ１０３２のゲートに制御信号を送りＯＮさせる。すると、電流源１０１２からスイッチ１０３２を通って選択されたメモリセル１０に読み出し電流Ｉ２が流れる。この時、選択されたメモリセル１０の強磁性層２１の磁化方向に応じた電圧が、選択トランジスタ１５２と抵抗１５４との接続ノード１５３に現れ、この接続ノード１５３の電圧を読み出すことにより選択されたメモリセル１０が高抵抗状態にあるかまたは低抵抗状態にあるかを判別することができる。接続ノード１５３の電圧を読み出す装置と、上記電圧に基づいて高抵抗状態にあるかまたは低抵抗状態にあるかを判別する装置は図６には図示していないが、列デコーダ／読み出し回路１５０に含まれる。
以上説明したように、第１実施形態によれば、単方向電流で書き込みをすることができるとともに回路面積が増大するのを防止することできる。
（第２実施形態）
次に、本発明の第２実施形態によるスピントランジスタを図７に示す。この第２実施形態のスピントランジスタは、半導体層４１上に形成されるスピントランジスタである。ここで、半導体層とは、半導体基板、半導体基板に形成されたウェル領域、ＳＯＩ(Silicon On Insulator)基板におけるＳＯＩ層等を意味する。半導体層４１の表面領域には、高濃度に不純物がドープされた不純物領域４３ａおよび不純物領域４３ｂが離間して設けられている。なお、本実施形態においては、半導体層４１をｎ型半導体層、不純物領域４３ａおよび不純物領域４３ｂをｐ型不純物領域４３ａおよびｐ型不純物領域４３ｂとし、スピントランジスタはｐ型スピントランジスタとして説明する。この場合、ｐ型不純物領域４３ａおよびｐ型不純物領域４３ｂはそれぞれソース領域４３ａおよびドレイン領域４３ｂとなる。ソース領域４３ａおよびドレイン領域４３ｂとの間の半導体層４１にはチャネル領域４２が設けられ、このチャネル領域４２上には、ゲート絶縁膜４５が設けられ、このゲート絶縁膜４５上にはゲート電極４７が設けられている。なお、ソース領域４３ａおよびドレイン領域４３ｂとして、高濃度に不純物をドープする代わりに半導体−金属間化合物（シリサイドなど）を用いても良い。
次に、本発明の第２実施形態によるスピントランジスタを図７に示す。この第２実施形態のスピントランジスタは、半導体層４１上に形成されるスピントランジスタである。ここで、半導体層とは、半導体基板、半導体基板に形成されたウェル領域、ＳＯＩ(Silicon On Insulator)基板におけるＳＯＩ層等を意味する。半導体層４１の表面領域には、高濃度に不純物がドープされた不純物領域４３ａおよび不純物領域４３ｂが離間して設けられている。なお、本実施形態においては、半導体層４１をｎ型半導体層、不純物領域４３ａおよび不純物領域４３ｂをｐ型不純物領域４３ａおよびｐ型不純物領域４３ｂとし、スピントランジスタはｐ型スピントランジスタとして説明する。この場合、ｐ型不純物領域４３ａおよびｐ型不純物領域４３ｂはそれぞれソース領域４３ａおよびドレイン領域４３ｂとなる。ソース領域４３ａおよびドレイン領域４３ｂとの間の半導体層４１にはチャネル領域４２が設けられ、このチャネル領域４２上には、ゲート絶縁膜４５が設けられ、このゲート絶縁膜４５上にはゲート電極４７が設けられている。なお、ソース領域４３ａおよびドレイン領域４３ｂとして、高濃度に不純物をドープする代わりに半導体−金属間化合物（シリサイドなど）を用いても良い。
また、ソース領域４３ａ上にはソース電極５０が設けられ、ドレイン領域４３ｂ上にはドレイン電極６０が設けられている。ソース電極５０は、非磁性層５１、および強磁性層５２がこの順序で積層された第１強磁性積層膜を備えている。また、ドレイン電極６０は、非磁性層６１、強磁性層６２、非磁性層６３、強磁性層６４、非磁性層６５、および強磁性層６６がこの順序で積層された第２強磁性積層膜を有している。したがって、強磁性層５２と、強磁性層６２は、非磁性層５１、ソース領域４３ａ、チャネル領域４２、ドレイン領域４３ｂ、非磁性層６１を介して電気的に接続されるようになっている。
非磁性層５１および非磁性層６１を設けることにより、半導体層４１の表面と強磁性層５２との間で生じうる反応および半導体層４１の表面と強磁性層６２との間で生じうる反応をそれぞれ防止する役割を果たす。したがって、強磁性層５２と半導体層４１の表面との間の接合および強磁性層６２と半導体層４１の表面との間の接合を良好に形成することができ、トランジスタの製造歩留まりを向上させることが可能である。さらに、非磁性層５１および非磁性層６１を設けることで、チャネル領域４２に高スピン偏極率でキャリアを注入できる。その結果、強磁性層５２や強磁性層６２の磁化方向の変化に伴うコンダクタンスの変化を大きくとることができる。なお、求められるトランジスタの性能等に応じて、半導体層４１の表面と強磁性層６２との間、および半導体層４１の表面と強磁性層５２との間のうち一方のみに非磁性層を形成する構造を採用することも可能である。
強磁性層５２、強磁性層６２、強磁性層６４、強磁性層６６はそれぞれ、膜面に略垂直な磁化容易軸を有している。すなわち、外部磁界が印加されない場合には、強磁性層のそれぞれの磁化の向きは、膜面に略垂直となる。また強磁性層６２、６４は強磁性層５２、６６に比べて、磁化反転磁界が小さい。また、強磁性層６６と強磁性層６４とは、非磁性層６５を介して反強磁性的磁気交換結合を行っており、強磁性層６６の磁化の向きと強磁性層６４の磁化の向きは、互いに逆向き（反平行）となっている。
この第２実施形態のスピントランジスタにおいては、強磁性層５２と強磁性層６６との間に電圧を印加した際の電流は、ゲート電極４７に印加された電圧および強磁性層５２と強磁性層６２の相対的な磁化方向に依存する。すなわち、ゲート電圧が印加された際に、強磁性層５２と強磁性層６２との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。
この第２実施形態のスピントランジスタにおいては、第１強磁性積層膜５０からチャネル領域４２を通って第２強磁性積層膜６０に強さの異なる電流（電子の流れとは逆向き）を流すことによって、第１実施形態で説明したように、強磁性層６２の磁化方向を変えることが可能となる。すなわち、第１実施形態で説明したように単方向の電流のみで強磁性層６２の磁化方向を変化させることができる。このように、本実施形態のｐ型スピントランジスタにおいては、電流をソース電極となる第１強磁性積層膜５０からチャネル領域４２を通ってドレイン電極となる第２強磁性膜６０に電流を流す。しかし、ｎ型スピントランジスタの場合には、すなわち、半導体層４１がｐ型半導体層でかつ不純物領域４３ａ、４３ｂがｎ型の不純物領域の場合には、不純物領域４３ａおよび第１強磁性積層膜５０がそれぞれドレイン領域およびドレイン電極となり、不純物領域４３ｂおよび第２強磁性積層膜６０がそれぞれソース領域およびソース電極となる。
本実施形態のスピントランジスタに対して、例えば特許文献２に記載されているスピントランジスタにおいては、書き込み時に双方向の電流を必要としていたため、周辺回路が巨大化する、使用箇所に制限があるなどの問題がある。
しかし、本実施形態のスピントランジスタにおいては単方向電流による書き込みが可能となるため、周辺回路を簡略化でき、また、通常の論理回路とのコンパチビリティーも確保することができる。
なお、ソース電極として設けた第１積層膜５０の代わりに、図８に示す第１変形例のようにドレイン電極６０として設けた第２積層膜６０と同じ構成の積層膜６０Ａを設けてもよい。すなわち、積層膜６０Ａは、非磁性層６１Ａ、強磁性層６２Ａ、非磁性層６３Ａ、強磁性層６４Ａ、非磁性層６５Ａ、および強磁性層６６Ａがこの順序で積層された積層構造を有している。この場合、ソース電極４３ａとしての積層膜６０Ａは、積層膜６０Ａからチャネル領域４２を通って積層膜６０に電流（電子の流れと反対向き）を流したときに
強磁性層６２Ａの磁化が反転しないように、ドレイン電極としての第２積層膜６０よりも大きくすることが好ましい。
強磁性層６２Ａの磁化が反転しないように、ドレイン電極としての第２積層膜６０よりも大きくすることが好ましい。
なお、図７および図８に示す本実施形態および第１変形例においては、ゲート絶縁膜４５が形成された、いわゆるＭＯＳＦＥＴ構造を示したが、図９および図１０に示す第２および第３変形例のように、ゲート絶縁膜４５を取り除いた、いわゆるＭＥＳＦＥＴ構造を用いることもできる。
また、図７乃至図１０に示す本実施形態およびその変形例においては、ソース電極５０として半導体層４１と強磁性層５２との間には非磁性層５１が設けられ、ドレイン電極６０として半導体層４１と強磁性層６２との間には非磁性層６１が設けられていたが、例えば図１１および図１２に示す第４および第５変形例のように、非磁性層５１を取り除いたソース電極５０Ａおよび磁性層６１を取り除いたドレイン電極６０Ａを用いてもよい。
以上説明したように、第２実施形態およびその変形例によれば、単方向電流で書き込みをすることができかつ電流の向きを切り替えるトランジスタが不要となるので、回路面積が増大するのを防止することができる。
なお、この第２実施形態においても、第１実施形態と同様に、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。
（第３実施形態）
次に、本発明の第３実施形態によるスピントランジスタを説明する。図７に示す第２実施形態のスピントランジスタは横型、すなわち強磁性層を有するソース電極およびソース領域と、ドレイン領域およびドレイン電極とは、チャネル領域の左右に配置された構成となっている。第３実施形態のスピントランジスタは、縦型のスピントランジスタであって、半導体層上に、ソース電極、チャンネル領域、およびドレイン電極が、この順序で積層された構造を有している。
次に、本発明の第３実施形態によるスピントランジスタを説明する。図７に示す第２実施形態のスピントランジスタは横型、すなわち強磁性層を有するソース電極およびソース領域と、ドレイン領域およびドレイン電極とは、チャネル領域の左右に配置された構成となっている。第３実施形態のスピントランジスタは、縦型のスピントランジスタであって、半導体層上に、ソース電極、チャンネル領域、およびドレイン電極が、この順序で積層された構造を有している。
第３実施形態のスピントランジスタを図１３に示す。この第３実施形態のスピントランジスタは、Ｓｉからなる支持基板７１、埋め込み酸化膜７２、ＳＯＩ層７３を有するＳＯＩ基板７０上に設けられる。なお、ＳＯＩ基板ではなく、Ｓｉのバルク基板上に設けてもよい。ＳＯＩ層７３上には導電性の下地層７５が設けられ、この下地層７５上に、ソース電極８０、チャネル領域となる半導体結晶層８４、およびドレイン電極９０がこの順序で積層された積層構造を有している。なお、下地層上に、ドレイン電極、チャネル領域、およびソース電極がこの順序で積層された構造であってもよい。そして、この積層構造のチャネル領域となる半導体結晶層８４を取り囲むように、ゲート絶縁膜８８ａを挟むようにゲート電極８６が形成されている。なお、本実施形態においては、ゲート電極８６は、半導体結晶層８４を取り囲むように設けているが、半導体結晶層８４の側面の一部上にゲート絶縁膜８８ａを挟むように設けてもよい。また、このゲート電極８６と下地層７５との間にも絶縁膜８８が設けられている。
なお、本実施形態においては、スピントランジスタはｎ型スピントランジスタ、すなわち半導体結晶層８４がｐ型半導体結晶層であるとして説明する。ｐ型スピントランジスタの場合、すなわち半導体結晶層８４がｎ型半導体結晶層である場合には、図１３に示す電極８０および電極９０がそれぞれドレイン電極およびソース電極となる。
ソース電極８０は、下地層７５上に設けられた強磁性層８１と、この強磁性層８１上に設けられた非磁性層８２とを備えている。ドレイン電極９０は、半導体結晶層８１上に、非磁性層９１、強磁性層９２、非磁性層９３、強磁性層９４、非磁性層９５、および強磁性層９６がこの順序で積層された積層構造を有している。 強磁性層８１、強磁性層９２、強磁性層９４、強磁性層９６はそれぞれ、膜面に略垂直な磁化容易軸を有している。すなわち、外部磁界が印加されない場合には、強磁性層のそれぞれの磁化の向きは、膜面に略垂直となる。また強磁性層９２、９４は強磁性層８１、９６に比べて、磁化反転磁界が小さい。また、強磁性層９６と強磁性層９４とは、非磁性層９５を介して反強磁性的磁気交換結合を行っており、強磁性層９６の磁化の向きと強磁性層９４の磁化の向きは、互いに逆向き（反平行）となっている。
この第３実施形態のスピントランジスタにおいては、強磁性層８１と強磁性層９６との間、すなわち下地層７５と強磁性層９６との間に電圧を印加した際の電流は、ゲート電極８６に印加された電圧および強磁性層８１と強磁性層９２の相対的な磁化方向に依存する。すなわち、ゲート電圧が印加された際に、強磁性層８１と強磁性層９２との相対的な磁化方向が略平行であれば大きな電流が流れ、略反平行であれば流れる電流量は小さくなる。
この第３実施形態のスピントランジスタにおいては、第２実施形態で説明したと同様に、単方向の電流のみで強磁性層９２の磁化方向を変化させることができる。
なお、第３実施形態において、非磁性層８２と半導体結晶層８４との界面の半導体結晶層８４側、および非磁性層９１と半導体結晶層８４との界面の半導体結晶層８４側に、半導体結晶層８４と逆導電型の不純物が高濃度にドープされたソース領域およびドレイン領域が形成されていることが好ましい。
また、ソース電極８０として、ドレイン電極９０と同じ構成の強磁性積層膜を用いてもよい。この場合、ソース電極の強磁性積層膜は、ドレイン電極の強磁性積層膜と逆の順序で積層されるとともに、各層の膜厚または面積を大きくして電流を流したときに磁化方向が反転しないように体積を大きくすることが好ましい。
なお、第３実施形態において、最下層のＳＯＩ層７３は、Ｓｉ結晶あるいはＳｉＧｅ結晶層であってもよい。半導体結晶層８４の材料としては、Ｇｅ、Ｓｉ、ＳｉＧｅ、ＧａＡｓ、ＩｎＧａＡｓなども選ぶことも可能である。ここで、最下層であるＳＯＩ層７３の結晶格子が強磁性層８１および半導体結晶層８４の格子間隔に与える影響を考慮することが重要である。特に、半導体結晶層８４の格子とひずみは半導体結晶層８４中のキャリアの移動度に大きな影響を与える。強磁性層８１の格子の間隔は下地層７５の格子に整合させることが望ましいが、半導体結晶層８４の結晶格子は、下地層７５の結晶格子とわずかに異なるものを選択し、積極的にひずみを導入することにより、チャネル移動度を向上させることが可能となる。例えば、下地層７５としてＧｅ組成８０％のＳｉＧｅ結晶を配置し、この結晶に格子整合する強磁性層８１を積層した上で、チャネル領域となる半導体結晶層８４としてＧｅ結晶層を積層する。すると、半導体結晶層８４のＧｅの結晶格子は下地層７５であるＳｉＧｅ結晶層の格子よりわずかに大きくなるため、下地層７５に整合する形で横方向に圧縮ひずみを受け縮み、縦方向には引っ張り応力が加えられ伸びる。すなわち、スピントランジスタの電流方向に引っ張り応力を受けるため、電子の移動度を増大することに効果がある。なお、本実施形態においては、強磁性層８１と半導体結晶層８４との間には、非磁性層８２が設けられているが、この非磁性層８２が結晶質であれば、この非磁性層８２も強磁性層８１を介して下地層７５の影響を受けるため、半導体結晶層８４のＧｅの結晶格子は下地層７５であるＳｉＧｅ結晶層の格子よりわずかに大きくなる。
また、スピントランジスタがｐ型スピントランジスタである場合には、半導体結晶層８４の材料としてＧｅの組成を小さくしたＳｉＧｅ結晶を用いて半導体結晶層８４の結晶格子を下地層７５であるＳｉＧｅ結晶層の格子より小さくし、スピントランジスタの電流方向に圧縮応力を受けるようにすることが好ましい。
ゲート絶縁膜８８ａとしては、従来のＭＯＳＦＥＴに用いられているＳｉＯ２膜の他に、Ｈｆシリケート、ＺｒシリケートなどのＳｉＯ２中にＺｒ、Ｈｆ、Ｌａなどの金属が固溶した高誘電体材料を用いても良い。ゲート電極８６としては、ｐ型またはｎ型にドーピングされたポリＳｉまたはポリＳｉＧｅを用いるが、これも高誘電体絶縁膜と組み合わせる場合はＴｉＮ、ＴａＮ、ＴａＣ、希土類金属または、希土類遷移金属合金など金属系材料を用いても良い。
なお、第３実施形態において、ソース電極８０およびドレイン電極９０の、チャネル領域となる半導体結晶層８４との界面には、非磁性層８２および非磁性層９１がそれぞれ設けられていたが、図１４に示す変形例のように、非磁性層８２および非磁性層９１を取り除いたソース電極８０Ａおよびドレイン電極９０Ａとしてもよい。
以上説明したように、第３実施形態およびその変形例によれば、第２実施形態と同様に、単方向電流で書き込みをすることができかつ電流の向きを切り替えるトランジスタが不要となるので、回路面積が増大するのを防止することができる。
なお、この第３実施形態においても、第１実施形態と同様に、所望の書き込みが正しく行われたかをチェックするために、ベリファイ書き込み方式を用いてもよい。なお、所望の書き込みが行われていない場合には、所望の書き込みが行われる確率を高めるために、書き込みパルスの幅を長くして書き込みを行ってもよいし、複数回書き込みを行ってもよい。また、読み出しの結果に応じて書き込み電流を大きくするかまたは小さくして再度、書き込みを行ってもよい。例えば、電流Ｉ３で書き込みができなかった場合には、電流Ｉ３よりも大きな電流で再度書き込みを行い、例えば電流Ｉ１で書き込みができなかった場合には、電流Ｉ１よりも小さな電流で再度書き込みを行う。
上述した第１乃至第３実施形態およびその変形例において、以下の材料を採用することができる。
まず、半導体層として、ｎ型およびｐ型シリコン基板を用いることができ、さらに、Ｇｅ基板、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）基板や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体層や、磁性半導体層などを用いることもできる。また、絶縁体上に形成された半導体（例えば、ＳＯＩ、ＧＯＩ、ＳｉＧｅ Ｏｎ Ｉ、III−Ｖ Ｏｎ Ｉ、II−VI Ｏｎ Ｉなど）も使用することができる。
強磁性層の各層は一方向異方性を有することが望ましい。その膜厚は０．１ｎｍから１００ｎｍが好ましい。さらに、これらの強磁性層の膜厚は、超常磁性にならない程度の厚さが必要であり、０．４ｎｍ以上であることがより望ましい。その材料は、ホイスラー合金、例えばＣｏ２ＦｅＡｌ１−ｘＳｉｘ（０＜ｘ≦１）や、Ｃｏ２Ｍｎ１−ｘＦｅｘＳｉ（０＜ｘ≦１）などを用いることができる。
また、強磁性層の各層として、Ｃｏ、Ｆｅ、Ｎｉまたはそれらの合金、Ｃｏ、Ｆｅ、Ｎｉ、Ｒｕ、Ｒｈ、Ｐｄ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群の少なくとも一つの元素を含む合金、またはＣｏ−Ｐｔ、Ｃｏ−Ｆｅ−Ｐｔ、Ｆｅ−Ｐｔ、Ｃｏ−Ｆｅ−Ｃｒ−Ｐｔ、Ｃ０−Ｃｒ−Ｐｔ、Ｃｏ−Ｐｄや、ＮｉＭｎＳｂ、Ｃｏ２ＭｎＧｅ、Ｃｏ２ＭｎＡｌ、Ｃｏ２ＭｎＳｉ、ＣｏＣｒＦｅＡｌなどの合金や、ＧｅＭｎ、ＳｉＣＮｉ、ＳｉＣＭｎ、ＳｉＣＦｅ、ＺｎＭｎＴｅ、ＺｎＣｒＴｅ、ＢｅＭｎＴｅ、ＺｎＶＯ、ＺｎＭｎＯ、ＺｎＣｏＯ、ＧａＭｎＡｓ、ＩｎＭｎＡｓ、ＩｎＭｎＡｂ、ＧａＭｎＰ、ＧａＭｎＮ、ＧａＣｒＮ、ＡｌＣｒＮ、ＢｉＦｅＴｅ、ＳｂＶＴｅ、ＰｂＳｎＭｎＴｅ、ＧｅＭｎＴｅ、ＣｄＭｎＧｅＰ、ＺｎＳｉＮＭｎ、ＺｎＧｅＳｉＮＭｎ、ＢｅＴｉＦｅＯ、ＣｄＭｎＴｅ、ＺｎＭｎＳ、ＴｉＣｏＯ、ＳｉＭｎ、ＳｉＧｅＭｎなどの磁性半導体からなる群からなる磁性体を用いてもよい。なお、上記磁性材料に、Ａｇ（銀）、Ｃｕ（銅）、Ａｕ（金）、Ａｌ（アルミニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスニウム）、Ｒｅ（レニウム）、Ｔａ（タンタル）、Ｂ（ボロン）、Ｃ（炭素）、Ｏ（酸素）、Ｎ（窒素）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｚｒ（ジルコニウム）、Ｉｒ（イリジウム）、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｎｂ（ニオブ）などの非磁性元素を添加して、磁気特性を調節したり、結晶性、機械的特性、化学的特性などの各種物性を調節することができる。
また、非磁性層２３、５１、６１、８２、９１、９３としては、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いることが好ましい。
また、非磁性層２７、６５、９５としては、Ｃｕ、Ｒｕ、Ｃｒ、Ａｕ、Ａｇ、Ｈｆ、Ｚｒ、Ｒｈ、Ｐｔ、Ｉｒ、Ａｌ、Ｌａ、Ｍｇから選ばれた少なくとも１種の元素を含む金属層か、またはこれらの合金やその酸化物層を用いることが好ましい。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯ、または、ＳｉｘＧｅ１−ｘ（０＜ｘ＜１）や、ＩＩＩ−Ｖ族やＩＩ−ＶＩ族の化合物半導体や、磁性半導体を用いることができる。また、Ｓｉ、Ｇｅ、Ａｌ、Ｇａ、Ｍｇ、Ｔｉ等の酸化物または窒化物や、ＳｒＴｉＯ、ＮｄＧａＯなどを用いてもよい。
次に、本発明の実施例について図面を用いつつ詳細に説明する。
（実施例１）
本発明の実施例１として、図１に示す構造を有するスピンメモリの製造方法を説明する。このスピンメモリの製造手順は、以下の通りである。
本発明の実施例１として、図１に示す構造を有するスピンメモリの製造方法を説明する。このスピンメモリの製造手順は、以下の通りである。
まず、ダイオードを形成したシリコン基板上に、Ｔａ（５０ｎｍ）、Ｒｕ（１０ｎｍ）の積層膜からなる下地電極（図示せず）を形成する。なお、括弧内の数値は膜厚を示す（以降も同様）。続いて、下地電極上にＴｂＦｅＣｏ（３ｎｍ）からなる磁性層２１、ＭｇＯ（０．８ｎｍ）からなる非磁性層２３、ＧｄＦｅＣｏ（３ｎｍ）からなる強磁性層２５、Ｃｕ（０．９ｎｍ）からなる非磁性層２７、ＧｄＦｅＣｏ（６ｎｍ）からなる強磁性層２９、およびＴａ（１５０ｎｍ）からなるコンタクト層（図示せず）をスパッタ法により順次成膜し、強磁性積層膜２０を形成する。
ＡｒＦステッパー装置を用いて強磁性積層膜２０上にレジストからなるマスクを形成し、このマスクを用いてＡｒイオンミリングによって強磁性積層膜２０をパターニングし、メモリセル毎に分離する。上記マスクを除去した後、強磁性積層膜の側面を保護するために酸化シリコンからなる膜厚３５ｎｍの保護膜を成膜する。続いて、Ｔａ／Ｒｕからなる下地電極のパターニング用のマスクを形成し、このマスクを用いてＡｒイオンミリングによって下地電極をエッチングし、各メモリセルに分離する。続いて、酸化シリコンからなる層間絶縁膜（図示せず）を成膜した後に、エッチバックすることにより上記コンタクト層を露出させる。次に、コンタクトの上面のクリーニングを行い、Ｔｉ（１５ｎｍ）／Ａｌ（３００ｎｍ）／Ｔｉ（１５ｎｍ）からなる金属積層膜をスパッタ法で形成し、この金属積層膜に対してＲＩＥ(Reactive Ion Etching)法を用いてエッチングを行うことにより上部電極を形成する。
上記の手順で作製したスピンメモリに対してスピン注入磁化反転を試みた。具体的な手順は以下の通りである。
まず、接合に対して電流密度８×１０５Ａ／ｃｍ２で書き込み電流Ｊ１を流した後に、電流密度５×１０４Ａ／ｃｍ２で読み出し電流J２を流して素子抵抗を測定した。その結果、素子抵抗はＲＡ(Resistance-Area product)に換算して１１Ωμｍ２であった。次に、接合に対して電流密度５×１０６Ａ／ｃｍ２で書き込み電流Ｊ３を流した後に、電流密度５×１０４Ａ／ｃｍ２で読み出し電流Ｊ２を印加して素子抵抗を測定した。その結果、素子抵抗はＲＡに換算して３２Ωμｍ２であった。なお、電流Ｊ１、Ｊ２、Ｊ３はすべて同一方向に流している。
この結果から、実施例１のスピンメモリに対して単方向電流で低抵抗状態および高抵抗状態の書き込みが可能であることが明らかになった。
（実施例２）
本実施例として、図８に示す構造を有するスピントランジスタの製造方法を説明する。このスピントランジスタの製造手順は、以下の通りである。
本実施例として、図８に示す構造を有するスピントランジスタの製造方法を説明する。このスピントランジスタの製造手順は、以下の通りである。
まず、通常のＣＭＯＳプロセスを用いて素子分離領域（図示せず）、ゲート絶縁膜４５、ゲート電極４７を形成する。次に、イオンインプランテーションと活性化アニールを行ってソース領域４３ａおよびドレイン領域４３ｂを形成し、その後に、ゲート電極４７の側面に絶縁体からなる側壁（図示せず）を形成する。その後、ＭｇＯ（０．６ｎｍ）からなる非磁性層（トンネルバリア層）、ＴｂＦｅＣｏ（３ｎｍ）からなる磁性層、ＭｇＯ（０．８ｎｍ）からなる非磁性層（トンネルバリア層）、ＧｄＦｅＣｏ（３ｎｍ）、Ｃｕ（０．９ｎｍ）、ＧｄＦｅＣｏ（６ｎｍ）からなる磁性層、Ｔａ（１５０ｎｍ）からなるコンタクト層（図示せず）をスパッタ法により順次成膜し、強磁性積層膜を形成する。
ＡｒＦステッパー装置を用いて強磁性積層膜上にレジストからなるマスクを形成し、このマスクを用いてＡｒイオンミリングによって強磁性積層膜のパターニングを行い、ソース領域およびドレイン領域上にのみ強磁性積層膜６０Ａ、６０を残置する。続いて、酸化シリコンからなる層間絶縁膜（図示せず）を成膜した後、エッチバックすることにより上記コンタクト層の上面を露出させる。その後、コンタクト層の上面のクリーニングを行い、Ｔｉ（１５ｎｍ）／Ａｌ（３００ｎｍ）／Ｔｉ（１５ｎｍ）からなる金属積層膜をスパッタで形成し、これら金属積層膜に対してＲＩＥ法を用いてエッチングを行い、ソース電極６０Ａおよびドレイン電極６０上にそれぞれ上部電極（図示せず）を形成する。
なお、本実施例においては素子の作製を簡略化するために、トランジスタのソース領域およびドレイン領域上にそれぞれ、ソース電極およびドレイン電極もしくは一部として、トンネル接合を有する強磁性積層膜６０Ａ、６０を作製した。
上記の手順で作製したスピントランジスタに対してスピン注入磁化反転を試みた。具体的な手順は以下の通りである。
まず、ゲート電極に電圧を印加してチャネルを導通させる。次に、強磁性積層膜６０の強磁性層６２と強磁性積層膜６０Ａの強磁性層６２Ａとの間で書き込み電流を流す。このとき、流した電流量Ｊ１を強磁性積層膜６０の接合面積に対して電流密度に換算すると８×１０５Ａ／ｃｍ２であった（以降、電流密度はすべて強磁性積層膜６０の接合面積に対して規定する）。次に、電流密度５×１０４Ａ／ｃｍ２で読み出し電流Ｊ２を印加して強磁性積層膜６０Ａの強磁性層６２Ａと、強磁性積層膜６０の強磁性層６２との間の抵抗を測定したところ、１０１Ωであった。次に、電流密度５×１０６Ａ／ｃｍ２で書き込み電流Ｊ３を流した後に、電流密度５×１０４Ａ／ｃｍ２で読み出し電流Ｊ２を流して素子抵抗を測定結果、１５２Ωであった。なお、Ｊ１、Ｊ２、Ｊ３はすべて同一方向に流している。
この結果から、本実施例のスピントランジスタに対して単方向電流で低抵抗状態および高抵抗状態の書き込みが可能であることが明らかになった。
なお、本発明は上記実施形態、実施例に限定されることは無い。例えば、チャネルの型としてはエンハンス型に限らずデプリーション型のものを用いることができる。チャネルの製造方法としては、イオン注入のみならず、変調ドープを用いたヘテロ界面成長プロセスにより作製してもよい。
また、上記実施形態、実施例のスピンメモリやスピントランジスタを用いて集積回路を構成してもよい。上記実施形態、実施例のスピンメモリやスピントランジスタと電界効果トランジスタとその他の記憶素子とをメモリセルに備えるメモリを構成してもよい。例えば、誘電体キャパシタと組み合わせればＤＲＡＭ(Dynamic Random Access Memory)を、強誘電体キャパシタと組み合わせればＦＲＡＭ(Ferroelectric Random Access Memory)を、磁気抵抗効果素子と組み合わせればＭＲＡＭ(Magnetic Random Access Memory）を構成することができる。さらにまた、ＥＥＰＲＯＭ（データの書込みや消去を電気的に行うプログラム可能なリードオンリメモリ）のトランジスタにも上記実施形態、実施例のスピントランジスタを適用することが可能である。
さらにまた、上記実施形態、実施例のスピントランジスタの磁化可変電極を記憶部として用い、データを当該電極の磁化方向として記憶し、磁化固定電極と磁化可変電極間に生ずる磁気抵抗効果を利用して当該データを読み出すメモリを提供することもできる。
その他、本発明は上記実施形態や実施例そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態や実施例に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態や実施例に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態や実施例にわたる構成要素を適宜組み合わせてもよい。
１０ メモリセル
２０ 強磁性積層膜
２１ 強磁性層
２３ 非磁性層
２５ 強磁性層
２７ 非磁性層
２９ 強磁性層
３０ ダイオード（整流素子）
４１ 半導体層
４２ チャネル領域
４３ａ 不純物領域
４３ｂ 不純物領域
４５ ゲート絶縁膜
４７ ゲート電極
５０ 電極（第１強磁性積層膜）
５１ 非磁性層
５２ 強磁性層
６０ 電極（第２強磁性積層膜）
６０Ａ 電極（強磁性積層膜）
６１ 非磁性層
６１Ａ 非磁性層
６２ 強磁性層
６２Ａ 強磁性層
６３ 非磁性層
６３Ａ 非磁性層
６４ 強磁性層
６４Ａ 強磁性層
６５ 非磁性層
６５Ａ 非磁性層
６６ 強磁性層
６６Ａ 強磁性層
１００ 行デコーダ／書き込み回路／読み出し回路
１０１１〜１０１３ 電流源
１０３１〜１０３３ スイッチ
１１０ 選択トランジスタ
１５０ 列デコーダ／読み出し回路
１５２ 選択トランジスタ
１５３ 接続ノード
１５４ 抵抗
２０ 強磁性積層膜
２１ 強磁性層
２３ 非磁性層
２５ 強磁性層
２７ 非磁性層
２９ 強磁性層
３０ ダイオード（整流素子）
４１ 半導体層
４２ チャネル領域
４３ａ 不純物領域
４３ｂ 不純物領域
４５ ゲート絶縁膜
４７ ゲート電極
５０ 電極（第１強磁性積層膜）
５１ 非磁性層
５２ 強磁性層
６０ 電極（第２強磁性積層膜）
６０Ａ 電極（強磁性積層膜）
６１ 非磁性層
６１Ａ 非磁性層
６２ 強磁性層
６２Ａ 強磁性層
６３ 非磁性層
６３Ａ 非磁性層
６４ 強磁性層
６４Ａ 強磁性層
６５ 非磁性層
６５Ａ 非磁性層
６６ 強磁性層
６６Ａ 強磁性層
１００ 行デコーダ／書き込み回路／読み出し回路
１０１１〜１０１３ 電流源
１０３１〜１０３３ スイッチ
１１０ 選択トランジスタ
１５０ 列デコーダ／読み出し回路
１５２ 選択トランジスタ
１５３ 接続ノード
１５４ 抵抗
Claims (12)
- 第１強磁性層、第１非磁性層、第２強磁性層、第２非磁性層、および第３強磁性層がこの順序または逆の順序で積層された積層構造を有する強磁性積層膜を含むメモリセルであって、前記第３強磁性層の磁化方向は固定され、前記第１強磁性層と前記第３強磁性層との間に電流を流さないときに、前記第３強磁性層と前記第２強磁性層とが前記第２非磁性層を介して反強磁性的な交換結合をする、メモリセルと、
前記第１強磁性層から前記第３強磁性層に向かう単一方向の電流を前記強磁性積層膜に流して、前記電流の大きさに応じて前記第１強磁性層に異なる磁化状態の書き込みを行う書き込み部であって、前記書き込みは、第１書き込み電流を用いて前記第２強磁性層の磁化方向が前記第３強磁性層の磁化方向に略反平行となる状態で前記第１強磁性層の磁化方向を前記第３強磁性層の磁化方向に略反平行にする第１書き込みと、前記第１書き込み電流よりも大きな第２書き込み電流を用いて前記第２強磁性層の磁化方向を前記第３強磁性層の磁化方向に略平行にすることにより前記第１強磁性層の磁化方向を前記第３強磁性層の磁化方向に略平行にする第２書き込みと、を有する書き込み部と、
前記第１書き込み電流よりも小さな読み出し電流を用いて前記第１強磁性層からの読み出しを行なう読み出し部と、
を備えていることを特徴とするスピンメモリ。 - 前記メモリセルは、前記電流が流れる方向にのみ前記強磁性積層膜に電流を流す整流素子を更に備えていることを特徴とする請求項１記載のスピンメモリ。
- 前記第１乃至第３強磁性層はそれぞれ、膜面に略垂直な磁化を有することを特徴とする請求項１または２記載のスピンメモリ。
- 前記第１および第２強磁性層は、前記第３強磁性層よりも磁化反転磁界が小さいことを特徴とする請求項１乃至３のいずれかに記載のスピンメモリ。
- 前記第１および第２書き込み電流を前記メモリセルに供給する書き込み回路と、前記読み出し電流を前記メモリセルに供給する読み出し回路とを備えていることを特徴する請求項１乃至４のいずれかに記載のスピンメモリ。
- 半導体層に離間して設けられたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域となる前記半導体層上に設けられたゲート電極と、
前記ソース領域および前記ドレイン領域の一方の領域上に設けられ第１強磁性層、第１非磁性層、第２強磁性層、第２非磁性層、および第３強磁性層がこの順序で積層された第１積層構造であって、前記第３強磁性層の磁化方向は固定され、前記第１強磁性層と前記第３強磁性層との間に電流を流さないときに、前記第３強磁性層と前記第２強磁性層とが前記第２非磁性層を介して反強磁性的な交換結合をする、第１積層構造と、
前記第１強磁性層から前記第３強磁性層に向かう単一方向の電流を前記第１積層構造に流して、前記電流の大きさに応じて前記第１強磁性層に異なる磁化状態の書き込みを行う書き込み部であって、前記書き込みは、第１書き込み電流を用いて前記第２強磁性層の磁化方向が前記第３強磁性層の磁化方向に略反平行となる状態で前記第１強磁性層の磁化方向を前記第３強磁性層の磁化方向に略反平行にする第１書き込みと、前記第１書き込み電流よりも大きな第２書き込み電流を用いて前記第２強磁性層の磁化方向を前記第３強磁性層の磁化方向に略平行にすることにより前記第１強磁性層の磁化方向を前記第３強磁性層の磁化方向に略平行にする第２書き込みと、を有する、書き込み部と、
前記ソース領域および前記ドレイン領域の他方の領域上に設けられ、第４強磁性層を含む強磁性膜と、
を備えていることを特徴とするスピントランジスタ。 - 前記第１乃至第４強磁性層はそれぞれ、膜面に略垂直な磁化容易軸を有することを特徴とする請求項６記載のスピントランジスタ。
- 前記チャネル領域と前記ゲート電極との間に設けられたゲート絶縁膜を更に備えていることを特徴とする請求項６または７記載のスピントランジスタ。
- 前記一方の領域と前記第１強磁性層との間に設けられた第１トンネルバリア層と、前記他方の領域と前記第４強磁性層との間に設けられた第２トンネルバリア層と、を更に備えていることを特徴とする請求項６乃至８のいずれかに記載のスピントランジスタ。
- 前記強磁性膜は、前記第４強磁性層上に設けられた第３非磁性層と、前記第３非磁性層上に設けられた第５強磁性層と、前記第５強磁性層上に設けられた第４非磁性層と、前記第４非磁性層上に設けられた第６強磁性層とを有し、前記第５強磁性層と前記第６強磁性層とが前記第４非磁性層を介して反強磁性的な交換結合をする第２積層構造を含み、
前記第４強磁性層は、前記第１強磁性層よりも膜面の面積が大きいことを特徴とする請求項６乃至９のいずれかに記載のスピントランジスタ。 - 半導体基板上に設けられた磁化容易軸が膜面に略垂直な第１強磁性層を含む第１電極と、
前記第１強磁性層上に設けられたチャネルとなる半導体層と、
前記半導体層上に設けられた、磁化容易軸が膜面に略垂直な第２強磁性層と、前記第２強磁性層上に設けられた第１非磁性層と、前記第１非磁性層上に設けられた磁化容易軸が膜面に略垂直な第３強磁性層と、前記第３強磁性層上に設けられた第２非磁性層と、前記第２非磁性層上に設けられた磁化容易軸が膜面に略垂直な第４強磁性層とを含む積層構造であって、前記第４強磁性層の磁化方向は固定され、前記第２強磁性層と前記第４強磁性層との間に電流を流さないときに、前記第４強磁性層と前記第３強磁性層とが前記第２非磁性層を介して反強磁性的な交換結合をする、積層構造と、
前記第２強磁性層から前記第４強磁性層に向かう単一方向の電流を前記積層構造に流して、前記電流の大きさに応じて前記第２強磁性層に異なる磁化状態の書き込みを行う書き込み部であって、前記書き込みは、第１書き込み電流を用いて前記第３強磁性層の磁化方向が前記第４強磁性層の磁化方向に略反平行となる状態で前記第２強磁性層の磁化方向を前記第４強磁性層の磁化方向に略反平行にする第１書き込みと、前記第１書き込み電流よりも大きな第２書き込み電流を用いて前記第３強磁性層の磁化方向を前記第４強磁性層の磁化方向に略平行にすることにより前記第２強磁性層の磁化方向を前記第４強磁性層の磁化方向に略平行にする第２書き込みと、を有する、書き込み部と、
前記半導体層の側面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜に対して前記半導体層と反対側に設けられたゲート電極と、
を備えていることを特徴とするスピントランジスタ。 - 前記第１強磁性層と前記半導体層との間に設けられた第１トンネルバリア層と、前記半導体層と前記第２強磁性層との間に設けられた第２トンネルバリア層とを、更に備えていることを特徴とする請求項１１記載のスピントランジスタ。
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