JP5072392B2 - 縦型スピントランジスタ及びその製造方法 - Google Patents

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Description

本発明は、縦型スピントランジスタ及びその製造方法に関する。
従来、MOSFETの高速化及び高性能化は主に、素子寸法を縮小する事で実現されてきた。しかし近年、リソグラフィ技術の限界から、新たなチャネル材料やチャネル構造に関する提案が盛んに行われている。代表例として、チャネル部のSi結晶にひずみを印加するひずみ印加技術が挙げられる。他には、p型MOSFETのチャネル部に、SiGe結晶やGe結晶を用いる手法も報告されている。ひずみの印加は、これらSiGe結晶やGe結晶に対しても有効である事が解っている。
また、これらのひずみ半導体層を半導体基板と埋め込み絶縁膜と半導体層とを含む基板上に形成することで、素子容量を低減する手法も提案されている。この手法によれば、ひずみSi層は、SiGe基板上にSi層を堆積することで形成される代わりに、SGOI(Silicon Germanium on Insulator)基板のSiGe層上にSi層を堆積することで形成される。この場合、n型MOSFETを形成するのに、Ge組成率20%程度の格子緩和したSiGe層を持つSGOI基板を用いることで、駆動能力の高い素子を実現できることが報告されている。一方、p型MOSFETを形成する際には、ひずみSiGe層やひずみGe層をGOI(Germanium on Insulator)基板上に形成するのが有効である。
SGOI構造やGOI構造は、酸化濃縮法によって形成可能である。酸化濃縮法では、SOI(Silicon on Insulator)基板のSi層上にSiGe結晶層をエピタキシャル成長で成膜し、SOI基板を高温で熱酸化する事で、Si原子が選択的にO原子と結合する特性を利用している。これにより、Si層とSiGe層とが混合されながら、Si原子が酸化される。その結果、SiGe層が薄膜化されてSiGe層内のGe原子が濃縮され、Ge濃度の高いSGOI構造が形成される。具体的には例えば、SOI基板上の厚さ50nmのSi層上に、Ge組成率10%で厚さ200nmのSiGe層をエピタキシャル成長で成膜し、SOI基板を摂氏1200度で熱酸化する事で、Ge組成率20%で厚さ100nmのSiGe層(SGOI層)が得られる。更に熱酸化を継続すると、厚さ20nmのGe層(GOI層)が得られる。この場合、Ge組成率の上昇に伴いSiGe層の融点が下がるため、酸化温度を当該融点以下になるよう下げて行く必要がある。
ここで、ひずみ半導体層について再考する。ひずみSiをチャネルに用いたn型MOSFETでは、数十%から2倍程度の駆動力向上が期待できる。一方、GeやひずみGeをチャネル用いたp型MOSFETについては、数倍以上の移動度向上が報告されている。このようなp型MOSFETとの組合せを考えると、n型MOSFETにはより駆動力の大きなトランジスタが求められる。
リソグラフィ技術の限界に対処するための他の技術として、チャネル長の短いチャネル構造を実現可能にする縦型トランジスタが提案されている。特許文献1には、Si基板上に、格子緩和したSiGe層からなるソース層を形成し、当該ソース層上に、ひずみSi層からなるチャネル層を形成し、当該チャネル層上に、SiGe層からなるドレイン層を形成した縦型MOSFETが開示されている。この構造によれば、ソース/チャネル界面のバンド構造において、伝導帯のエネルギー準位がソース側で高くなるため、加速された電子をチャネル層に導入できる。特に、チャネル長が短ければ、加速された電子の速度が低下する前に電子がソース層に到達するため、チャネル長を短くする事により、チャネル層のひずみとの相乗効果で、従来の限界を超えた高速のスイッチング素子を実現する事ができる。更には、縦型トランジスタをSGOI基板やGOI基板に形成するような提案もなされている。
これらチャネル材料やチャネル構造を改良した新型トランジスタとは別に、新たな機能を盛り込んだトランジスタも提案されている。その一例が、スピントランジスタである。スピントランジスタでは、ソース部とドレイン部が共に磁性材料で形成され、ソース部とドレイン部のスピン方向の一致・不一致でトランジスタのON特性を変化させる。スピン方向は、トランジスタにスピン書き込み配線を設けておけば、トランジスタ形成後に何度でも変更することができる。そのため、多数のトランジスタで構成されるゲートアレイをスピントランジスタで構成すれば、集積回路の作成後に回路特性を書き換えることが可能になる。これにより、プログラマブルな集積回路が実現される。
しかしながら、スピントランジスタには、製造が困難であるという問題がある、特に、ソースドレイン部を形成する困難性が問題となる事が多い。理由は、ソースドレイン部を形成する際には、基板に溝を形成し、当該溝に磁性材料を埋め込むというプロセスが必要となるからである。
特開平10−22501号公報
本発明は、トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案することを課題とする。
本発明は例えば、磁性体で形成された層を含んでいる第1のソースドレイン層と;前記第1のソースドレイン層上に形成されており、半導体で形成された層を含んでいる、チャネル層と、前記チャネル層上に形成されており、磁性体で形成された層を含んでいる、第2のソースドレイン層と、を含む突起構造と;前記チャネル層の側面に形成されたゲート絶縁膜と;前記ゲート絶縁膜の表面に形成されたゲート電極と;を具備することを特徴とする縦型スピントランジスタである。
本発明は例えば、磁性体で形成された層を含む第1のソースドレイン層を形成し;前記第1のソースドレイン層上に形成され、半導体で形成された層を含む、チャネル層と、前記チャネル層上に形成され、磁性体で形成された層を含む、第2のソースドレイン層と、を含む突起構造を形成し;前記チャネル層の側面にゲート絶縁膜を形成し;前記ゲート絶縁膜の表面にゲート電極を形成する;ことを特徴とする縦型スピントランジスタの製造方法である。
本発明は、トランジスタ及びその製造方法に関して、新たな構造のスピントランジスタ及びその製造方法を提案するものである。
(第1実施例)
図1は、第1実施例の縦型スピントランジスタ101の側方断面図である。縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113が存在する。縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、絶縁層141と、スピン書き込み配線142とを具備する。
基板111はここでは、半導体基板、具体的には、シリコンで形成されたシリコン基板である。基板111上には、絶縁膜112が形成されている。絶縁膜112はここでは、絶縁物で形成された埋め込み絶縁膜、具体的には、シリコン酸化物で形成された埋め込みシリコン酸化膜である。絶縁膜112上には、半導体層113が形成されている。半導体層113はここでは、Ge(ゲルマニウム)で形成されたGe層である。縦型スピントランジスタ101は、半導体基板111と埋め込み絶縁膜112と半導体層113とを含む多層基板201上に設けられている。多層基板201はここでは、GOI(Germanium on Insulator)基板である。
第1のソースドレイン層121は、半導体層113上に形成されている。第1のソースドレイン層121はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。チャネル層122は、第1のソースドレイン層121上に形成されている。チャネル層122はここでは、半導体で形成された半導体層、詳細には、GaAs又はGeで形成されたIII-V族化合物半導体層又はIV族半導体層である。第2のソースドレイン層123は、チャネル層122上に形成されている。第2のソースドレイン層123はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。縦型スピントランジスタ101は、第1のソースドレイン層121上に突き出ており、チャネル層122と第2のソースドレイン層123とを含んでいる、突起構造202を備えている。突起構造202の形状は、ここでは板状とするが、板状でなくても構わない。第1及び第2のソースドレイン層121及び123は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
ゲート絶縁膜131及びゲート電極132は、図1のように、チャネル層122の側面に積層されている。ゲート絶縁膜131は、チャネル層122の側面に形成されており、ゲート電極132は、ゲート絶縁膜131の表面に形成されている。ゲート絶縁膜131はここでは、シリコン酸化物で形成されている。ゲート電極132はここでは、p型又はn型にドーピングされたポリシリコン又はポリシリコンゲルマニウムで形成されている。ゲート絶縁膜131は、HfシリケートやZrシリケート等のシリコン酸化膜中にZrやHfやLa等の金属が添加された高誘電率絶縁膜でもよい。ゲート電極132は、TiNやTaN等のメタル電極でもよい。なお、ゲート絶縁膜131及びゲート電極132は、ここではチャネル層122の側面を周回していると想定するが、チャネル層122の側面を周回していなくてもよい。
絶縁層141及びスピン書き込み配線142は、図1のように、第2のソースドレイン層123の上面に積層されている。絶縁層141は、第2のソースドレイン層123上に形成されており、スピン書き込み配線142は、絶縁層141上に形成されている。絶縁層141は、ここではゲート絶縁膜131と同じ層であるが、ゲート絶縁膜131とは別の層としてもよい。スピン書き込み配線142は、磁性層である第2のソースドレイン層123のスピン方向を制御するための配線である。このスピン方向は、第1実施例では、電流制御書き込みにより制御するが、第2乃至第5実施例のように、スピン注入書き込みや電圧制御書き込みにより制御してもよい。
このように、図1のスピントランジスタ101は、第1のソースドレイン層121と、第1のソースドレイン層121上に形成されたチャネル層122と、チャネル層122上に形成された第2のソースドレイン層123と、チャネル層122(突起構造202)の側面に形成されたゲート絶縁膜131と、ゲート絶縁膜131の表面に形成されたゲート電極132とを備えている。即ち、図1のスピントランジスタ101は、平面構造が採用された平面スピントランジスタではなく、縦型構造が採用された縦型スピントランジスタとなっている。そのため、図1のスピントランジスタ(縦型スピントランジスタ)101は、従来のスピントランジスタ(平面スピントランジスタ)に比べて製造が容易である。例えば、図1のスピントランジスタ101のソースドレイン部を形成する際には、基板に溝を形成し、当該溝に磁性材料を埋め込む必要はない。このように、本実施例によれば、スピントランジスタの製造の困難性が軽減される。加えて、本実施例によれば、書き換え可能性という利点を備えるスピントランジスタに更に、リソグラフィ技術の限界を超える短チャネル長という縦型トランジスタの利点を取り入れる事ができる。
図2は、III-V族化合物半導体及びIV族半導体の格子定数の比較図である。
本実施例の第1及び第2のソースドレイン層121及び123はそれぞれ、FeSiで形成されている。FeSiの格子定数は、成膜温度等によってわずかに変化するが、GeやGaAsの格子定数とほぼ一致する。そのため、FeSi層上には好適なGe層やGaAs層を形成できると共に、Ge層やGaAs層上には好適なFeSi層を形成できる。そのため、本実施例では、チャネル層122の形成材料として、GeやGaAsが採用されている。IV族半導体であるGeを採用する事には、材料の確保が比較的容易であるという利点がある。III-V族化合物半導体であるGaAsを採用する事には、高電子移動度のIII-V族化合物半導体でチャネル層122を形成でき、駆動力の高いn型MOSFETを実現できるという利点がある。
チャネル層122の形成材料として採用可能なIII-V族化合物半導体の別の例として、InGaPが挙げられる。図2に示す通り、GaPの格子定数はFeSiの格子定数に比べて小さく、InPの格子定数はFeSiの格子定数に比べて大きい。よって、InGaPの格子定数は、InとGaの混合比を調整する事で、FeSiの格子定数に近い値とする事ができる。そのようなInGaPが、チャネル層122の形成材料として採用される。これにより、駆動力の高いn型MOSFETが実現される。チャネル層122の形成材料として、FeSiと格子定数が近いその他のIII-V族化合物半導体を採用してもよい。
また、本実施例では、半導体層113の形成材料として、Geが採用されている。Geの格子定数が、FeSiの格子定数とほぼ一致するからである。本実施例の半導体層113は、半導体基板上に形成された絶縁膜上に形成されている半導体層であるが、半導体基板でもよい。即ち、Ge層113は、GOI(Germanium on Insulator)基板201のGOI層ではなく、Ge基板でもよい。但し、半導体層113として半導体基板上部の半導体層を採用する事には、素子容量の低減が可能という利点がある。また、Ge層113としてGOI基板201のGOI層を採用する事には、Ge基板より大口径基板が容易に利用できるという利点がある。
なお、半導体層113とチャネル層122との格子不整合は、1%以下である事が望ましい。格子不整合が1%以下であれば一般に、良質なヘテロ成長が可能である。逆に格子不整合が1%以上であると一般に、膜厚の増大に伴って転位の発生確率が増大するため、膜厚設計に注意が必要となる。同様に、半導体層113と第1及び第2のソースドレイン層121及び123とチャネル層122との間の格子不整合は、1%以下である事が望ましい。なお、GeとGaAsとの格子不整合は、図2の格子定数から算出して、約0.4%である。一方、SiとGaAsとの格子不整合は、図2の格子定数から算出して、約4%である。
1)半導体層113
半導体層113について説明する。
半導体層113は、Si(シリコン)層又はSiGe(シリコンゲルマニウム)層でもよい。前者の場合、半導体層113は、SOI(Silicon on Insulator)基板のSOI層でも、Si基板でもよい。一般的には、SOI基板よりもSi基板の方が低コストである。後者の場合、半導体層113は、SGOI(Silicon Germanium on Insulator)基板のSGOI層でも、SiGe基板でもよい。
これらの場合には、第1,第2のソースドレイン層121,123やチャネル層122の形成材料として、FeSiやGaAs以外の材料を選ぶ事も可能である。この場合、半導体層113の格子間隔が第1,第2のソースドレイン層121,123やチャネル層122の格子間隔に与える影響を考慮する必要がある。第1,第2のソースドレイン層121,123の格子定数は、半導体層113の格子定数とできるだけ整合させる事が望ましい。しかしながら、チャネル層122の格子定数は、半導体層113の格子定数とわずかに異なるものとしてもよい。これにより、チャネル層122を構成する半導体にひずみが導入され、チャネル層122内のキャリアの移動度が向上するからである。
例えば、半導体層113をGe組成率80%のSiGe層とし、第1のソースドレイン層121をこの層と整合する磁性層とし、チャネル層122をGe層とする。この場合、チャネル層122の格子定数が、半導体層113の格子定数よりもわずかに大きいため、チャネル層122は、横方向には圧縮ひずみを受けて縮み、縦方向には引っ張りひずみを受けて伸びる(図3)。引っ張りひずみの印加方向がチャネル電流方向となっているため、引っ張りひずみによりチャネル層122内のキャリアの移動度が増大する。
なお、第1及び第2のソースドレイン層121及び123を構成する磁性体の例としては、FeSiの他、フルホイスラー合金が挙げられる。また、第1のソースドレイン層121の形成材料と第2のソースドレイン層123の形成材料は、同じ材料でも別の材料でも構わない。
2)半導体層113の表面構造
半導体層113の表面構造について説明する。
半導体層113の表面(上面)はここでは、図4の座標系Xに示すように、(100)面とする。Si−LSIでは通常、(100)面を主面とする基板が採用される。そのため、半導体層113の表面を(100)面とする事に特別な困難はない。
この場合、トランジスタ101のチャネル電流方向は<100>方向となり、素子設計上問題はない。また、この場合には、突起構造202の形状を、広い2側面と狭い2側面とを有する薄い板状とし、広い2側面を(001)面とする事ができる。そして、チャネル層122の側面にゲート絶縁膜131を形成する際、ゲート絶縁膜131と接する面を主に(001)面とする事で、界面準位の低い界面を形成する事ができる。また、板形状の厚さを20nm以下とすれば、ショートチャネル効果に有利な構造が得られる。
半導体層113の表面(上面)は、図4の座標系Yに示すように、(110)面としてもよい。この場合、トランジスタ101のチャネル電流方向は<110>方向となるため、p型チャネルの移動度が向上する。また、この場合にも、突起構造202の形状を、広い2側面と狭い2側面とを有する薄い板状とし、広い2側面を(001)面とする事が可能である。その効果は、前述の場合と同様である。
3)スピン書き込み配線142
スピン書き込み配線142について説明する。
本実施例では、スピントランジスタ101に、スピン書き込み配線142が設けられている。よって、本実施例では、トランジスタ101の形成後にトランジスタ101の特性を変更することができる。
また、本実施例では、上部のソースドレイン層123と下部のソースドレイン層121とが共に磁性層となっている。しかし、本実施例では、上部のソースドレイン層123のスピン方向を制御するためのスピン書き込み配線142は設けられているものの、下部のソースドレイン層121のスピン方向を制御するためのスピン書き込み配線は設けられていない。これは、上部のソースドレイン層123と下部のソースドレイン層121のスピン方向の一致・不一致を制御するという目的のためには、これらの両方にスピン書き換え機構を設ける必要はなく、これらの片方のみにスピン書き換え機構を設ければ十分だからである。本実施例では、素子形成時に、上部のソースドレイン層123と下部のソースドレイン層121とが共に磁化され、これらのスピン方向が揃えられる。一方、特性変更時には、上部のソースドレイン層123のスピン方向が書き換えられ、トランジスタ101の特性が変更される。
更に、本実施例では、スピントランジスタ101の構造として、縦型構造が採用されている。そのため、本実施例では、スピン書き込み配線142を、縦型構造の上部、即ち、上部のソースドレイン層123の上部に設けることができる。そのため、本実施例では、スピン書き込み配線142を容易に作製することができる。
4)CMOSFET
本実施例では、SOI(Silicon on Insulator)基板のSi層上にSiGe結晶層をエピタキシャル成長で成膜し、SOI基板を高温で熱酸化する事で、GOI構造を実現する。従って、本実施例では、図1のように、基板111上のある領域にはGe層(半導体層)113を形成し、基板111上のある領域にはSi層(残存半導体層)151を残す事が可能である。
よって、本実施例では、図5のように、残存半導体層151上にトランジスタ301を形成する事ができる。図5のトランジスタ301は、残存半導体層151上に形成されたゲート絶縁膜311と、ゲート絶縁膜311上に形成されたゲート電極312とを備えるp型トランジスタである。残存半導体層151上には、メモリ素子を形成してもよい。
また、本実施例では、図6のように、絶縁膜112を剥離し、基板111を露出させ、基板111の露出面上にトランジスタ401を形成する事もできる。図6のトランジスタ401は、基板111の上記露出面上に形成されたゲート絶縁膜411と、ゲート絶縁膜411上に形成されたゲート電極412とを備えるp型トランジスタである。基板111の上記露出面上には、メモリ素子を形成してもよい。
更には、エピタキシャル成長と熱酸化とをいくつかの条件で繰り返し、絶縁膜112上にGe層とSiGe層の両方を形成し、Ge層上とSiGe層上とに互いに特性の異なるトランジスタを形成してもよい。例えば、Ge層上にn型の縦型スピントランジスタを形成し、SiGe層上にp型のトランジスタを形成する事で、CMOSFETを形成する事が可能である。この場合、p型のトランジスタは、プレーナー型(平面型)、マルチゲート型、ゲートオールアラウンド型等、縦型トランジスタ以外のトランジスタでもよい。上記n型の縦型トランジスタと上記p型のトランジスタはそれぞれ、Ge層上とSiGe層上に形成する代わりに、SiGe層上とGe層上に形成してもよいし、互いにGe組成率の異なる第1のSiGe層上と第2のSiGe層上に形成してもよい。
5)縦型スピントランジスタ101の製造方法
図7A乃至Hは、第1実施例の縦型スピントランジスタ101の製造工程図である。
先ず、SOI(Silicon on Insulator)基板501を用意する。SOI基板501は、基板111と、絶縁膜112と、Si層(SOI層)511とを有している。Si層511の厚さはここでは、20nmとする。次に、UHV−CVD法、LP−CVD法、又はMBE法により、Si層511上にSiGe層512を形成すると共に、SiGe層512上にSiキャップ層513を形成する。SiGe層512内のSiとGeの組成比はここでは、Si:Ge=0.9:0.1とする。SiGe層512の厚さはここでは、150nmとする。Siキャップ層513の厚さはここでは、5nmとする(図7A)。
なお、SiGe層512及びSiキャップ層513の膜厚は共に、成長温度における臨界膜厚を下回っているため、SiGe層512及びSiキャップ層513の膜中に転位は生じない。
次に、このSOI基板501を酸化炉に投入し、摂氏1000度の温度下にて、窒素で50%に希釈した酸素ガスを用いて、SiGe層512の厚さが25nmになるまで酸化を行う。この酸化により、Ge原子は、埋め込み酸化膜112と熱酸化膜522とに挟まれた結晶層521内で十分に拡散するが、これらの酸化膜を透過する事はできない。そのため、熱酸化の進行に伴い、結晶層521の厚さは薄くなり、結晶層521内のGe組成率は70%まで増大する(図7B)。
この酸化の際には、酸化温度がSiGeの融点を超えないよう注意する必要がある。熱酸化の進行に伴い、Geが濃縮され、SiGeの融点が低下するからである。Ge組成率70%のSiGe結晶層521を得るためには、最終的な酸化温度は摂氏1025度以下でなければならない。酸化時間をできるだけ短くするためには、酸化開始直後は酸化温度を高くしておき、熱酸化の進行に伴い酸化温度を連続的又は段階的に下げていくのが有効である。
その後、更に熱酸化を継続する事で、Ge層(半導体層)113が得られる。半導体層113は、Ge組成率70%のSiGe結晶層521でも構わない。次に、表面洗浄を実施した後、UHV−CVD法、LP−CVD法、MBE法、又はスパッタ法により、第1のFeSi層(第1のソースドレイン層)121と、GaAs層(チャネル層)122と、第2のFeSi層(第2のソースドレイン層)123とを、順次全面に堆積する。第1のFeSi層121の厚さはここでは、50nmとする。GaAs層122の厚さはここでは、20nmとする。第2のFeSi層123の厚さはここでは、50nmとする。チャネル層122は、Ge層でも構わない(図7C)。
次に、第2のFeSi層123上に堆積酸化膜等の保護層を形成し、当該保護層上にフォトレジストを形成し、当該フォトレジストからなるレジストパターンを形成する。次に、当該レジストパターンをマスクとするRIEにより、第2のFeSi層123及びGaAs層122をエッチング加工する。これにより、第2のFeSi層123とGaAs層122とを含む突起構造202が形成される。上記レジストパターンは、エッチング加工後に剥離される(図7D)。
なお、FeSi層には、GaAs層よりもエッチングされにくいという特性がある。そのため、上記エッチング加工では、第2のFeSi層123のエッチングの完了後、GaAs層122のエッチングが即座に完了する。そのため、GaAs層122のエッチング完了直後に上記エッチング加工を停止するのは難しい。よって、本実施例では、第1のFeSi層121のエッチングがわずかに開始したところで、上記エッチング加工が停止するようにしてもよい。この場合、突起構造202には、第2のFeSi層123とGaAs層122とに加え、第1のFeSi層121の一部(上部)が含まれる事になる。
次に、CVD法により、ゲート絶縁膜131を全面に堆積する。これにより、突起構造202(チャネル層122)を取り囲むゲート絶縁膜131が形成される。ゲート絶縁膜131の厚さはここでは、2nmとする。ゲート絶縁膜131は、突起構造202の側面と上面に堆積される。突起構造202の上面に堆積されたゲート絶縁膜131は、スピン書き換え機構を構成する絶縁層141となる(図7E)。
ゲート絶縁膜131は、ここではシリコン酸化膜(SiO)とするが、シリコン窒化膜(Si)やシリコン酸窒化膜(SiO)でも構わない。また、ゲート絶縁膜131は、AlやTaやTiOやYやHfO等の高誘電率絶縁膜でも構わない。また、ゲート絶縁膜131は、SiOとAl,Ta,TiO,Y,又はHfOとを混合した高誘電率絶縁膜でも構わない。また、ゲート絶縁膜131は、Ge窒化膜やGe酸窒化膜でも構わない。Ge酸窒化膜は、プラズマCVD法の他、Ge層表面をアンモニアガス又は窒素ガスを用いて酸窒化する事でも形成可能である。
次に、CVD法により、ゲート電極層132を全面に堆積する。これにより、突起構造202(チャネル層122)を取り囲むゲート電極層132が形成される。ゲート電極層132の厚さはここでは、20〜25nmとする。ゲート電極層132はここでは、ポリシリコン層とする。次に、ゲート電極層132に対するイオン注入を行い、ゲート電極層132を高濃度のn型層とする。当該イオン注入では、5×1015cm−2のドース量でリンが注入される。次に、ウェーハのアニーリングを行う(図7F)。
なお、ゲート電極層132をCVD法により堆積する際に、ゲート電極層132にドーパントを添加しても構わない。これにより、低抵抗のゲート電極層132が形成される。また、ゲート電極層132は、メタル層でも構わない。
次に、平坦化処理により、突起構造202上のゲート電極層132を除去する。これにより、突起構造202上のゲート絶縁膜131(絶縁層141)が露出する。次に、フォトリソグラフィにより、ゲート電極層132を加工する。これにより、突起構造202を取り囲むゲート電極132が完成する(図7G)。
次に、CVD法により、スピン書き込み配線層142を全面に堆積する。次に、フォトリソグラフィにより、スピン書き込み配線層142を加工する。これにより、スピン書き込み配線142が絶縁層141上に形成される(図7H)。同様に、ゲート用、ソース用、ドレイン用の電極も形成される。これらの電極の形成前には予め、ゲート絶縁膜131等に開口部が設けられる。
このようにして、図1の縦型スピントランジスタ101が、GOI基板201上に形成される。更に、既知の方法等により、図5のトランジスタ301や、図6のトランジスタ401や、第4節(CMOSFET)で説明したトランジスタ等を、基板111上に形成してもよい。
以下、第2乃至第5実施例について説明する。第2乃至第5実施例は第1実施例の変形実施例であり、第2乃至第5実施例については第1実施例との相違点を中心に説明する。
(第2実施例)
図8Aは、第2実施例の縦型スピントランジスタ101の側方断面図である。図8Aの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Aの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
第2実施例の縦型スピントランジスタ101は、スピン書き込み配線142ではなく、磁性層を含むスピン書き込み層161を備えており、第2実施例の縦型スピントランジスタ101では、電流制御書き込み方式の代わりに、スピン注入書き込み方式が採用されている。
第1のソースドレイン層121は、半導体層113上に形成されている。第1のソースドレイン層121はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。第1のソースドレイン層121は、フルホイスラー合金磁性薄膜でも構わない。第1のソースドレイン層121に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
チャネル層122は、第1のソースドレイン層121上に形成されている。チャネル層122はここでは、半導体で形成された半導体層、詳細には、GaAs又はGeで形成されたIII-V族化合物半導体層又はIV族半導体層である。
第2のソースドレイン層123は、チャネル層122上に形成されている。第2のソースドレイン層123はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。第2のソースドレイン層123は、フルホイスラー合金磁性薄膜でも構わない。第2のソースドレイン層123に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
スピン書き込み層161は、第2のソースドレイン層123上に形成されている。スピン書き込み層161はここでは、非磁性体で形成された非磁性層161Aと、磁性体で形成された磁性層161Bと、磁性体で形成された磁性層161Cとを順次積層した3層膜である。非磁性層161Aはここでは、トンネル障壁として機能するトンネル障壁層である。スピン書き込み層161に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。非磁性層161Aは、CrやV等のbcc非磁性金属層でも構わない。磁性層161Bはここでは、FeSiで形成されたFeSi強磁性層である。磁性層161Bは、フルホイスラー合金磁性薄膜でも構わない。磁性層161Bに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。磁性層161Cはここでは、反強磁性体で形成された反強磁性層である。磁性層161Cに採用する反強磁性体としては、特に制限は無いが、IrMnやPtMnやFeMnが例示される。
スピン書き込み層161は、磁性層である第2のソースドレイン層123のスピン方向を制御するための層である。本実施例では、電流を上向きに流すか下向きに流すかにより、第2のソースドレイン層123のスピン方向(磁化方向)を変化させる事ができる。
縦型スピントランジスタ101は、チャネル層122と第2のソースドレイン層123とスピン書き込み層161とを含む突起構造202を備えている。突起構造202の形状は、ここでは板状とするが、板状でなくても構わない。第1及び第2のソースドレイン層121及び123は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
(第3実施例)
図8Bは、第3実施例の縦型スピントランジスタ101の側方断面図である。図8Bの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Bの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
第3実施例の縦型スピントランジスタ101は、スピン書き込み配線142ではなく、磁性層を含むスピン書き込み層161を備えており、第3実施例の縦型スピントランジスタ101では、電流制御書き込み方式の代わりに、スピン注入書き込み方式が採用されている。
第1のソースドレイン層121は、半導体層113上に形成されている。第1のソースドレイン層121はここでは、磁性体で形成された磁性層121Aと、非磁性体で形成された非磁性層121Bとを順次積層した2層膜である。磁性層121Aはここでは、FeSiで形成されたFeSi強磁性層である。磁性層121Aは、フルホイスラー合金磁性薄膜でも構わない。磁性層121Aに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。非磁性層121Bはここでは、トンネル障壁として機能するトンネル障壁層である。第1のソースドレイン層121に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。非磁性層121Bは、CrやV等のbcc非磁性金属層でも構わない。
チャネル層122は、第1のソースドレイン層121上に形成されている。チャネル層122はここでは、半導体で形成された半導体層、詳細には、GaAs又はGeで形成されたIII-V族化合物半導体層又はIV族半導体層である。
第2のソースドレイン層123は、チャネル層122上に形成されている。第2のソースドレイン層123はここでは、非磁性体で形成された非磁性層123Aと、磁性体で形成された磁性層123Bとを順次積層した2層膜である。非磁性層123Aはここでは、トンネル障壁として機能するトンネル障壁層である。第2のソースドレイン層123に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。非磁性層123Aは、CrやV等のbcc非磁性金属層でも構わない。磁性層123Bはここでは、FeSiで形成されたFeSi強磁性層である。磁性層123Bは、フルホイスラー合金磁性薄膜でも構わない。磁性層123Bに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
スピン書き込み層161は、第2のソースドレイン層123上に形成されている。スピン書き込み層161はここでは、非磁性体で形成された非磁性層161Aと、磁性体で形成された磁性層161Bと、磁性体で形成された磁性層161Cとを順次積層した3層膜である。非磁性層161Aはここでは、トンネル障壁として機能するトンネル障壁層である。スピン書き込み層161に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。非磁性層161Aは、CrやV等のbcc非磁性金属層でも構わない。磁性層161Bはここでは、FeSiで形成されたFeSi強磁性層である。磁性層161Bは、フルホイスラー合金磁性薄膜でも構わない。磁性層161Bに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。磁性層161Cはここでは、反強磁性体で形成された反強磁性層である。磁性層161Cに採用する反強磁性体としては、特に制限は無いが、IrMnやPtMnやFeMnが例示される。
スピン書き込み層161は、磁性層を含む第2のソースドレイン層123のスピン方向を制御するための層である。本実施例では、電流を上向きに流すか下向きに流すかにより、第2のソースドレイン層123のスピン方向(磁化方向)を変化させる事ができる。
縦型スピントランジスタ101は、チャネル層122と第2のソースドレイン層123とスピン書き込み層161とを含む突起構造202を備えている。突起構造202の形状は、ここでは板状とするが、板状でなくても構わない。第1及び第2のソースドレイン層121及び123は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
(第4実施例)
図8Cは、第4実施例の縦型スピントランジスタ101の側方断面図である。図8Cの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Cの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
第4実施例の縦型スピントランジスタ101は、スピン書き込み配線142ではなく、磁性層であるスピン書き込み層161を備えており、第4実施例の縦型スピントランジスタ101では、電流制御書き込み方式の代わりに、電圧制御書き込み方式が採用されている。
第1のソースドレイン層121は、半導体層113上に形成されている。第1のソースドレイン層121はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。第1のソースドレイン層121は、フルホイスラー合金磁性薄膜でも構わない。第1のソースドレイン層121に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
チャネル層122は、第1のソースドレイン層121上に形成されている。チャネル層122はここでは、半導体で形成された半導体層、詳細には、GaAs又はGeで形成されたIII-V族化合物半導体層又はIV族半導体層である。
第2のソースドレイン層123は、チャネル層122上に形成されている。第2のソースドレイン層123はここでは、磁性体で形成された磁性層、詳細には、FeSiで形成されたFeSi強磁性層である。第2のソースドレイン層123は、フルホイスラー合金磁性薄膜でも構わない。第2のソースドレイン層123に採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
スピン書き込み層161は、第2のソースドレイン層123上に形成されている。スピン書き込み層161はここでは、磁性体で形成された磁性層、詳細には、反強磁性強誘電体、強磁性強誘電体、又はフェリ磁性強誘電体で形成された反強磁性強誘電層、強磁性強誘電層、又はフェリ磁性強誘電層である。スピン書き込み層161に採用する磁性体としては、CrやBiFeCrOやBi1−xBaFeOやBiFeOやBaTiO−CoFeナノ構造やPbTiO−CoFeナノ構造が好ましい。
スピン書き込み層161は、磁性層である第2のソースドレイン層123のスピン方向を制御するための層である。本実施例では、図8Cに±Vで示すように、ゲート−ドレイン(又はゲート−ソース)間に電圧を印加する事で、スピン書き込みを行う事ができる。本実施例では、書き込み時と読み出し時で電圧印加方法が異なるため、書き込み時と読み出し時の電圧マージンに注意する必要はない。これは、電圧制御書き込み方式がスピン注入書き込み方式よりも優れている点の一例である。本実施例では、電圧±Vの変化により、第2のソースドレイン層123のスピン方向(磁化方向)を変化させる事ができる。
縦型スピントランジスタ101は、チャネル層122と第2のソースドレイン層123とスピン書き込み層161とを含む突起構造202を備えている。突起構造202の形状は、ここでは板状とするが、板状でなくても構わない。第1及び第2のソースドレイン層121及び123は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
(第5実施例)
図8Dは、第5実施例の縦型スピントランジスタ101の側方断面図である。図8Dの縦型スピントランジスタ101の下方には、基板111と、絶縁膜112と、半導体層113とが存在する。図8Dの縦型スピントランジスタ101は、第1のソースドレイン層121と、チャネル層122と、第2のソースドレイン層123と、ゲート絶縁膜131と、ゲート電極132と、スピン書き込み層161とを具備する。
第5実施例の縦型スピントランジスタ101は、スピン書き込み配線142ではなく、磁性層であるスピン書き込み層161を備えており、第5実施例の縦型スピントランジスタ101では、電流制御書き込み方式の代わりに、電圧制御書き込み方式が採用されている。
第1のソースドレイン層121は、半導体層113上に形成されている。第1のソースドレイン層121はここでは、磁性体で形成された磁性層121Aと、非磁性体で形成された非磁性層121Bとを順次積層した2層膜である。磁性層121Aはここでは、FeSiで形成されたFeSi強磁性層である。磁性層121Aは、フルホイスラー合金磁性薄膜でも構わない。磁性層121Aに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。非磁性層121Bはここでは、トンネル障壁として機能するトンネル障壁層である。第1のソースドレイン層121に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。
チャネル層122は、第1のソースドレイン層121上に形成されている。チャネル層122はここでは、半導体で形成された半導体層、詳細には、GaAs又はGeで形成されたIII-V族化合物半導体層又はIV族半導体層である。
第2のソースドレイン層123は、チャネル層122上に形成されている。第2のソースドレイン層123はここでは、非磁性体で形成された非磁性層123Aと、磁性体で形成された磁性層123Bとを順次積層した2層膜である。非磁性層123Aはここでは、トンネル障壁として機能するトンネル障壁層である。第2のソースドレイン層123に設けられたトンネル障壁層は、拡散バリアとして機能すると共に、素子耐圧の向上に寄与する。トンネル障壁層の例としては、GaAsやGeと格子定数が近くエピタキシャル成長可能なMgOが挙げられる。磁性層123Bはここでは、FeSiで形成されたFeSi強磁性層である。磁性層123Bは、フルホイスラー合金磁性薄膜でも構わない。磁性層123Bに採用するフルホイスラー合金としては、強磁性転移温度が高いなどの理由から、CoFeAlSi1−xやCoMnSiAl1−x等のCo系フルホイスラー合金が好ましい。
スピン書き込み層161は、第2のソースドレイン層123上に形成されている。スピン書き込み層161はここでは、磁性体で形成された磁性層、詳細には、反強磁性強誘電体、強磁性強誘電体、又はフェリ磁性強誘電体で形成された反強磁性強誘電層、強磁性強誘電層、又はフェリ磁性強誘電層である。スピン書き込み層161に採用する磁性体としては、CrやBiFeCrOやBi1−xBaFeOやBiFeOやBaTiO−CoFeナノ構造やPbTiO−CoFeナノ構造が好ましい。
スピン書き込み層161は、磁性層を含む第2のソースドレイン層123のスピン方向を制御するための層である。本実施例では、図8Dに±Vで示すように、ゲート−ドレイン(又はゲート−ソース)間に電圧を印加する事で、スピン書き込みを行う事ができる。本実施例では、書き込み時と読み出し時で電圧印加方法が異なるため、書き込み時と読み出し時の電圧マージンに注意する必要はない。これは、電圧制御書き込み方式がスピン注入書き込み方式よりも優れている点の一例である。本実施例では、電圧±Vの変化により、第2のソースドレイン層123のスピン方向(磁化方向)を変化させる事ができる。
縦型スピントランジスタ101は、チャネル層122と第2のソースドレイン層123とスピン書き込み層161とを含む突起構造202を備えている。突起構造202の形状は、ここでは板状とするが、板状でなくても構わない。第1及び第2のソースドレイン層121及び123は、ここでは前者がソース層で後者がドレイン層とするが、前者がドレイン層で後者がソース層でも構わない。
1)スピン書き込み層161
第2乃至第5実施例では、スピントランジスタ101に、スピン書き込み層161が設けられている。よって、第2乃至第5実施例では、第1実施例と同様、トランジスタ101の形成後にトランジスタ101の特性を変更することができる。
また、これらの実施例では、上部のソースドレイン層123と下部のソースドレイン層121とが共に磁性層を含んでいる。しかし、これらの実施例では、上部のソースドレイン層123のスピン方向を制御するためのスピン書き込み層161は設けられているものの、下部のソースドレイン層121のスピン方向を制御するためのスピン書き込み層は設けられていない。これは、上部のソースドレイン層123と下部のソースドレイン層121のスピン方向の一致・不一致を制御するという目的のためには、これらの両方にスピン書き換え機構を設ける必要はなく、これらの片方のみにスピン書き換え機構を設ければ十分だからである。これらの実施例では、素子形成時に、上部のソースドレイン層123と下部のソースドレイン層121とが共に磁化され、これらのスピン方向が揃えられる。一方、特性変更時には、上部のソースドレイン層123のスピン方向が書き換えられ、トランジスタ101の特性が変更される。
更に、これらの実施例では、スピントランジスタ101の構造として、縦型構造が採用されている。そのため、これらの実施例では、スピン書き込み層161を、縦型構造の上部、即ち、上部のソースドレイン層123の上部に設けることができる。そのため、これらの実施例では、スピン書き込み層161を容易に作製することができる。
2)縦型スピントランジスタ101の製造方法
第2乃至第5実施例の縦型スピントランジスタ101の製造方法は、第1実施例の縦型スピントランジスタ101の製造方法とほぼ同様である。主な相違点は、図7Cの工程の最後で更に、第2のソースドレイン層123上にスピン書き込み層161を堆積する点と、図7Dの工程で、スピン書き込み層161と第2のソースドレイン層123とチャネル層122とを含む突起構造202を形成する点と、図7Hの工程で、スピン書き込み配線142を形成する必要がない点である。
3)縦型スピントランジスタ101の縦型構造
第1乃至第5実施例における第1のソースドレイン層121は、その全部又はその一部が磁性体で形成されている層である。例えば、第2実施例における第1のソースドレイン層121は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。例えば、第3実施例における第1のソースドレイン層121は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。
同様に、第1乃至第5実施例における第2のソースドレイン層123は、その全部又はその一部が磁性体で形成されている層である。例えば、第4実施例における第2のソースドレイン層123は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。例えば、第5実施例における第2のソースドレイン層123は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。
また、第1乃至第5実施例におけるチャネル層122は、1層の半導体層を含む単層膜であるが、1層以上の半導体層を含む多層膜でもよい。
このように、第1乃至第5実施例の縦型スピントランジスタ101はそれぞれ、磁性体で形成された層(磁性層)を含む第1のソースドレイン層121と、半導体で形成された層(半導体層)を含むチャネル層122と、磁性体で形成された層(磁性層)を含む第2のソースドレイン層123とを備えている。これら磁性層の例としては、FeSi層が挙げられる。これら磁性層は、フルホイスラー合金層でもよい。上記半導体層の例としては、GaAs層(III-V族化合物半導体層)及びGe層(IV族半導体層)が挙げられる。上記半導体層は、ひずみ半導体層でもよい。縦型トランジスタ101の下地となる層は、Ge基板でもGOI基板のGOI層でもよい。
更に、第2乃至第5実施例におけるスピン書き込み層161は、その全部又はその一部が磁性体で形成されている層である。例えば、第2実施例におけるスピン書き込み層161は、その一部が磁性体で形成されている層であり、磁性層と非磁性層とを含んでいる。例えば、第4実施例におけるスピン書き込み層161は、その全部が磁性体で形成されている層であり、磁性層のみを含んでいる。
第1実施例の縦型スピントランジスタの側方断面図である。 III-V族化合物半導体及びIV族半導体の格子定数の比較図である。 半導体層113について説明するための図である。 半導体層113の表面構造について説明するための図である。 第1実施例の縦型スピントランジスタの側方断面図である(変形例)。 第1実施例の縦型スピントランジスタの側方断面図である(変形例)。 第1実施例の縦型スピントランジスタの製造工程図(1/8)である。 第1実施例の縦型スピントランジスタの製造工程図(2/8)である。 第1実施例の縦型スピントランジスタの製造工程図(3/8)である。 第1実施例の縦型スピントランジスタの製造工程図(4/8)である。 第1実施例の縦型スピントランジスタの製造工程図(5/8)である。 第1実施例の縦型スピントランジスタの製造工程図(6/8)である。 第1実施例の縦型スピントランジスタの製造工程図(7/8)である。 第1実施例の縦型スピントランジスタの製造工程図(8/8)である。 第2実施例の縦型スピントランジスタの側方断面図である。 第3実施例の縦型スピントランジスタの側方断面図である。 第4実施例の縦型スピントランジスタの側方断面図である。 第5実施例の縦型スピントランジスタの側方断面図である。
符号の説明
101 縦型スピントランジスタ
111 基板
112 絶縁膜
113 半導体層
121 第1のソースドレイン層
122 チャネル層
123 第2のソースドレイン層
131 ゲート絶縁膜
132 ゲート電極
141 絶縁層
142 スピン書き込み配線
151 残存半導体層
161 スピン書き込み層
201 GOI基板
202 突起構造
301 トランジスタ
311 ゲート絶縁膜
312 ゲート電極
401 トランジスタ
411 ゲート絶縁膜
412 ゲート電極
501 SOI基板
511 Si層
512 SiGe層
513 Siキャップ層
521 結晶層
522 熱酸化膜

Claims (17)

  1. 単結晶の第1半導体層と、
    前記第1半導体層上に設けられた第1磁性層と、
    前記第1磁性層上に設けられた第2半導体層と、
    前記第2半導体層上に設けられた第2磁性層と、
    前記第2半導体層の側面に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に対して前記第2半導体層と反対側に位置するように設けられたゲート電極と、
    備えることを特徴とする縦型スピントランジスタ。
  2. 前記第1半導体層が、Si、SiGe、またはGeを含むことを特徴とする請求項記載の縦型スピントランジスタ。
  3. 前記第1半導体層が、半導体基板上に形成された絶縁膜上に形成されている半導体層であることを特徴とする請求項1または2記載の縦型スピントランジスタ。
  4. 前記第1半導体層が、半導体基板であることを特徴とする請求項1または2記載の縦型スピントランジスタ。
  5. 前記第1半導体層の表面が、(100)面又は(110)面であることを特徴とする請求項1乃至のいずれか1項に記載の縦型スピントランジスタ。
  6. 前記第1半導体層が、Geを含み
    前記第1および第2磁性層はそれぞれ、Fe Siまたはフルホイスラ合金を含み
    前記第2半導体層が、GaAsまたはGeをことを特徴とする請求項1乃至のいずれか1項に記載の縦型スピントランジスタ。
  7. 前記第2半導体層が、III-V族化合物半導体又はIV族半導体ことを特徴とする請求項1乃至のいずれか1項に記載の縦型スピントランジスタ。
  8. 前記第2半導体層が、ひずみ半導体ことを特徴とする請求項1乃至のいずれか1項に記載の縦型スピントランジスタ。
  9. 前記第1および第2磁性層のそれぞれと、前記第2半導体層との間にトンネル障壁層を備えていることを特徴とする請求項1乃至8のいずれか1項に記載の縦型スピントランジスタ。
  10. 前記第1磁性層は、前記第2半導体層が設けられる第1領域と、前記第1領域と異なる第2領域とを有し、
    前記第1磁性層の下面から前記第1領域の上面までの距離は、前記第1磁性層の下面から前記第2領域の上面までの距離以上であることを特徴とする請求項1乃至9のいずれか1項に記載の縦型スピントランジスタ。
  11. 前記第2磁性層上に形成された絶縁層と
    前記絶縁層上に形成されたスピン書き込み配線と、
    備えていることを特徴とする請求項1乃至10のいずれか1項に記載の縦型スピントランジスタ。
  12. 前記第2磁性層上に形成されたスピン書き込み層を備えることを特徴とする請求項1乃至10のいずれか1項に記載の縦型スピントランジスタ。
  13. 前記スピン書き込み層は、トンネル障壁膜と、磁性膜と、反強磁性膜と、がこの順序で積層された積層構造を備えることを特徴とする請求項12記載の縦型スピントランジスタ。
  14. 前記スピン書き込み層は、反強磁性強誘電層、強磁性強誘電層、およびフェリ磁性強誘電層のいずれかであることを特徴とする請求項12記載の縦型スピントランジスタ。
  15. 単結晶の第1半導体層を形成する工程と、
    前記第1半導体層上に第1磁性層を形成する工程と、
    前記第1磁性層上に第2半導体層を形成する工程と、
    前記第2半導体層上に第2磁性層を形成する工程と、
    前記第2磁性層および前記第2半導体層をエッチング加工し、前記第2半導体層および前記第2磁性層を含む突起構造を形成する工程と、
    前記突起構造の前記第2半導体層の側面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜に対して前記第2半導体層と反対側にゲート電極を形成する工程と、
    を備えることを特徴とする縦型スピントランジスタの製造方法。
  16. 前記第2磁性層上に絶縁層を形成する工程と、
    前記絶縁層上にスピン書き込み配線を形成する工程と、
    を更に備えることを特徴とする請求項15記載の縦型スピントランジスタの製造方法。
  17. 前記第2磁性層上にスピン書き込み層を形成する工程を更に備えることを特徴とする請求項15記載の縦型スピントランジスタの製造方法。
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