JP2011187861A - スピントランジスタ - Google Patents
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Abstract
【課題】本発明は、ゲート長の短いスピントランジスタにおいてもスピンの回転制御性を維持し、漏れ電流を抑止するためのスピントランジスタを提供するものである。
【解決手段】強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
【選択図】図1
【解決手段】強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
【選択図】図1
Description
本発明は、スピントランジスタに関するものである。
近年半導体中の電子のスピンを用いたエレクトロニクス素子、いわゆるスピントロニクスデバイスの研究が進展している。
従来のエレクトロニクス素子の電荷情報にあわせて、上向き及び下向きの2方向を取る電子のスピン状態により、電子の伝導を制御し、電流制御を行うことを意図して様々な研究開発が活発化しており、また特許出願もなされている(例えば特許文献1〜3参照)。
従来のエレクトロニクス素子の電荷情報にあわせて、上向き及び下向きの2方向を取る電子のスピン状態により、電子の伝導を制御し、電流制御を行うことを意図して様々な研究開発が活発化しており、また特許出願もなされている(例えば特許文献1〜3参照)。
図5に従来の代表的なスピントランジスタの平面図及び断面図を示す。スピントランジスタのソース及びドレインには強磁性体としては、Ni、Fe、Coやそれらの合金に代表される強磁性金属、あるいはIII−V族半導体等にMn等の磁性金属を添加し、一部の結晶格子を磁性金属で置き換えた強磁性半導体、あるいはCrO2、Fe2O3、ホイスラー合金等に代表されるハーフメタルが用いられる。ハーフメタル強磁性体では、フェルミ準位が一方のスピンバンドを横切り、もう一方のスピンバンドでは、フェルミ準位はバンドギャップ中に位置する。すなわち、多数スピンは金属バンド的なスピンバンドに属し、少数スピンは絶縁体的なスピンバンドに属する。この金属バンドのみが伝導に寄与するので、従って100%のスピン分極率が得られ、理想的なスピン注入源となる。
また強磁性体からなるソース20とドレイン30との間には、非磁性体のチャネル層としてSiやGe、GaAs等の半導体を用い、強磁性体ソース・ドレインは、半導体チャネル層にトンネル酸化膜を介してもしくはショットキー接続させる。その半導体チャネル層上に、ゲート酸化膜41を介してあるいは直接にポリシリコンゲート電極40が設けられる。このトンネル酸化膜もしくはショットキーバリアをトンネルバリアとして利用し、スピンを持ったキャリアを半導体チャネル層に注入する。続いて、ゲート電極より半導体中に印加する電界により、チャネル表面に反転層を形成させると同時に、スピン軌道相互作用を制御し、注入されたキャリアのスピンを回転制御する。
すなわちゲート電界により、注入したスピンの向きをドレイン電極のスピンの向きと平行にしたり、あるいは反平行にしたりすることが可能になり、するとドレイン電流の大きさを変えることが可能となる。例えばキャリアのスピンが、ドレイン電極のスピンから反転すると、ドレイン電極には反転した電子スピンを受け入れる状態密度がないためドレイン電流は遮断される。一方、ゲート電圧によってスピンの向きを360度回転させると、キャリアのスピンはドレイン電極と同じ向きになり,キャリアはドレイン電極に電流は流れこむことができる。すなわちスピンの回転角度によって電流のオン・オフを制御することが可能となる。
以上説明したスピントロニクスデバイスにおいても、従来の金属・絶縁膜・半導体型(MOS型)電界効果トランジスタと同様に超高集積化のためのデバイス微細化が必須であり、特にスピントランジスタの微細化、すなわちゲート電極長さ(ゲート長)の微細化は今後の必須課題である。
しかしながら、電子が通過するゲートの長さが短くなると、電子がチャネルを移動する際に十分にトルクを受けることが出来ず、スピンの回転制御性が劣化するという問題が生じ、従来の構造のままではゲート長を0.1ミクロン以下に低減させることが出来ないでいる。
更には、通常のMOS電界効果トランジスタと同様に、ゲート長が短くなると、ゲート電界により、ソース・ドレイン間の電界を効率的に制御することが出来なくなり、いわゆる短チャネル効果により漏れ電流の増大が生じる。
しかしながら、電子が通過するゲートの長さが短くなると、電子がチャネルを移動する際に十分にトルクを受けることが出来ず、スピンの回転制御性が劣化するという問題が生じ、従来の構造のままではゲート長を0.1ミクロン以下に低減させることが出来ないでいる。
更には、通常のMOS電界効果トランジスタと同様に、ゲート長が短くなると、ゲート電界により、ソース・ドレイン間の電界を効率的に制御することが出来なくなり、いわゆる短チャネル効果により漏れ電流の増大が生じる。
本発明は、上記事情を鑑みてなされたものであり、ゲート長の短いスピントランジスタにおいてもスピンの回転制御性を維持し、漏れ電流を抑止するためのスピントランジスタを提供するものである。
上記課題を解決するための手段は次のとおりである。
(1)強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
(2)上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極がそれぞれ上記半導体層の上下に位置するようにしたことを特徴とする(1)に記載のスピントランジスタ。
(3)上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の上下に位置することを特徴とする(1)に記載のスピントランジスタ。
(4)上記強磁性体からなるソース及びドレインと半上記導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする(1)に記載のスピントランジスタ。
(5)上記強磁性体からなるソース及びドレインと上記半導体層が基板上に縦に積層されるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする(1)に記載のスピントランジスタ。
(6)上記半導体層の少なくとも3つの側面を3つのゲート電極が覆うことを特徴とする(1)に記載のスピントランジスタ。
(1)強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
(2)上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極がそれぞれ上記半導体層の上下に位置するようにしたことを特徴とする(1)に記載のスピントランジスタ。
(3)上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の上下に位置することを特徴とする(1)に記載のスピントランジスタ。
(4)上記強磁性体からなるソース及びドレインと半上記導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする(1)に記載のスピントランジスタ。
(5)上記強磁性体からなるソース及びドレインと上記半導体層が基板上に縦に積層されるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする(1)に記載のスピントランジスタ。
(6)上記半導体層の少なくとも3つの側面を3つのゲート電極が覆うことを特徴とする(1)に記載のスピントランジスタ。
本発明のスピントランジスタによれば、ゲート長が0.1ミクロン以下の短チャネルデバイスにおいても、半導体中のキャリアのスピンを効率よく回転させることが可能となり、また、漏れ電流の低減化が可能となり、よりゲート長の短い、微細なスピントランジスタの実現が可能となる。
以下、本発明の実施形態に係るスピントランジスタについて説明する。
(第1実施形態)
図1は第1実施形態の平面型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。
本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
(第1実施形態)
図1は第1実施形態の平面型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。
本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
また、本実施形態では、ソース20、ドレイン30、シリコンチャネル層50は同一のウエハー面上に形成され、それぞれ膜厚は0.1ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜41、第2のゲート酸化膜43を介して、ポリシリコンゲート電極、第2のポリシリコンゲート電極がシリコンチャネル層の上下にそれぞれ設けられており、ミスアライメントなく上下で正確に対向している。ポリシリコンゲート電極の膜厚は100nmである。
なお、ゲートの電位は上下で同電位であるのが通常であるが、上下の電極を電気的に独立させて、上下独立にゲート電圧を印加してもよい。
なお、ゲートの電位は上下で同電位であるのが通常であるが、上下の電極を電気的に独立させて、上下独立にゲート電圧を印加してもよい。
(第2実施形態)
図2は、第2実施形態のフィン型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
図2は、第2実施形態のフィン型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
また、本実施形態では、ソース20、ドレイン30、シリコンチャネル層50は同一のウエハー面上に形成され、それぞれ膜厚は0.1ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜41、第2のゲート酸化膜43を介して、ポリシリコンゲート電極、第2のポリシリコンゲート電極がシリコンチャネル層の左右にそれぞれ設けられており、ミスアライメントなく左右で正確に対向している。ポリシリコンゲート電極の膜厚は100nmである。
なお、ゲートの電位は左右で同電位であるのが通常であるが、左右の電極を電気的に独立させて、左右独立にゲート電圧を印加してもよい。
なお、ゲートの電位は左右で同電位であるのが通常であるが、左右の電極を電気的に独立させて、左右独立にゲート電圧を印加してもよい。
(第3実施形態)
図3は、第3実施形態のトリプルゲート型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
図3は、第3実施形態のトリプルゲート型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ポリシリコンゲート電極を備える。
SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。埋め込み酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
また、本実施形態では、ソース、ドレイン、シリコンチャネル層は同一のウエハー面上に形成され、それぞれ膜厚は0.1ミクロンである。またソース・ドレインとシリコンチャネル層はショットキー接続されている。シリコンチャネル層に隣接した5nmのゲート酸化膜41、第2のゲート酸化膜43、第3のゲート酸化膜45を介して、ポリシリコンゲート電極40、第2のポリシリコンゲート電極42、第3のポリシリコンゲート電極44が、シリコンチャネル層50の左右及び上部の3箇所を覆う様にそれぞれ設けられている。ポリシリコンゲート電極の膜厚は100nmである。
(第4実施形態)
図4は、第4実施形態の縦型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ゲート電極を備える。SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。また、埋込酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
図4は、第4実施形態の縦型スピントランジスタの平面図及び断面図である。スピントランジスタは、SOI基板上の埋込酸化膜10、ハーフメタルによって構成されたソース20・ドレイン30、p型シリコンチャネル層50、ゲート酸化膜、ゲート電極を備える。SOI基板は、支持基板上に埋め込み酸化膜を介してSOI層が積層した構造をしており、SOI層は微細加工によりシリコンチャネル層として利用する。支持基板は例えばn型シリコンから成るものであり、膜厚は650ミクロンである。また、埋込酸化膜の厚さは本実施形態では0.5ミクロンであり、SOI層の厚さは0.1ミクロンである。本実施形態では、ソース・ドレインに適用するハーフメタルを、Co2MnSiとしている。
また、本実施形態では、ソース、ドレイン、シリコンチャネル層はウエハー面上に積層構造として形成され、それぞれ膜厚は0.1ミクロンである。またソース・ドレインとチャネルはショットキー接続されている。シリコンチャネル層に隣接した5nmのSiO2ゲート酸化膜を介して、2つのポリシリコンゲート電極がシリコンチャネル層の左右に設けられている。ゲート電極の膜厚は100nmである。なお、ゲートの電極は左右で同電位であるのが通常であるが、同様に左右独立にゲート電圧を印加してもよい。
上記各実施形態において、ソース及びドレインをハーフメタルによって構成した場合について説明したが、ソース及びドレインを、ハーフメタル以外の強磁性金属や強磁性半導体によって構成することもできる。またハーフメタルがCo2MnSiの場合について説明したが、Co2MnAlのような他のハーフメタルとすることができる。
さらに、ソース・ドレインのハーフメタルとシリコンチャネル層とがショットキー接続された構成について説明したが、ソース・ドレインとシリコンチャネル層との間に、AlO等のトンネル酸化膜や、それ以外のアモルファス構造トンネル酸化膜、あるいはMgOのような結晶質構造のトンネル酸化膜を挿入することができる。
またゲート電極としてポリシリコンゲート電極を構成した場合について記載したが、アルミニウム、モリブデン、タンタル、チタン、窒化チタン膜の様な、金属ゲート電極によって構成することもできる。またシリコン酸化膜で構成されたゲート酸化膜について記載したが、ハフニア(HfO3)膜に代表される高誘電率のゲート絶縁膜を用いてもよい。
10 SOI基板の埋め込み酸化膜
20 ソース
30 ドレイン
40 ポリシリコンゲート電極
41 ゲート酸化膜
42 第2のポリシリコンゲート電極
43 第2のゲート酸化膜
44 第3のポリシリコンゲート電極
45 第3のゲート酸化膜
50 シリコンチャネル層
60 コンタクト
20 ソース
30 ドレイン
40 ポリシリコンゲート電極
41 ゲート酸化膜
42 第2のポリシリコンゲート電極
43 第2のゲート酸化膜
44 第3のポリシリコンゲート電極
45 第3のゲート酸化膜
50 シリコンチャネル層
60 コンタクト
Claims (6)
- 強磁性体からなるソース及びドレインと、該ソース及び該ドレインと直接あるいはトンネル絶縁層を介して接合を成す半導体層と、該半導体層上に直接又はゲート絶縁体層を介して設けられ、対向して独立に半導体層の電位を制御する複数のゲート電極を備えることを特徴とするスピントランジスタ。
- 上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極がそれぞれ上記半導体層の上下に位置するようにしたことを特徴とする請求項1に記載のスピントランジスタ。
- 上記強磁性体からなるソース及びドレインと上記半導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の上下に位置することを特徴とする請求項1に記載のスピントランジスタ。
- 上記強磁性体からなるソース及びドレインと半上記導体層が同一平面上に設けられるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする請求項1に記載のスピントランジスタ。
- 上記強磁性体からなるソース及びドレインと上記半導体層が基板上に縦に積層されるとともに、2つのゲート電極が、それぞれ基板上の上記半導体層の左右に位置することを特徴とする請求項1に記載のスピントランジスタ。
- 上記半導体層の少なくとも3つの側面を3つのゲート電極が覆うことを特徴とする請求項1に記載のスピントランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010054131A JP2011187861A (ja) | 2010-03-11 | 2010-03-11 | スピントランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010054131A JP2011187861A (ja) | 2010-03-11 | 2010-03-11 | スピントランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
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---|---|---|---|
JP2010054131A Pending JP2011187861A (ja) | 2010-03-11 | 2010-03-11 | スピントランジスタ |
Country Status (1)
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2565734A2 (en) | 2011-08-30 | 2013-03-06 | Seiko Epson Corporation | Electronic timepiece |
WO2014027555A1 (ja) | 2012-08-14 | 2014-02-20 | 独立行政法人科学技術振興機構 | スピン偏極トランジスタ素子 |
JP2014090004A (ja) * | 2012-10-29 | 2014-05-15 | Toshiba Corp | 積層構造、スピントランジスタおよびリコンフィギャラブル論理回路 |
-
2010
- 2010-03-11 JP JP2010054131A patent/JP2011187861A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2565734A2 (en) | 2011-08-30 | 2013-03-06 | Seiko Epson Corporation | Electronic timepiece |
WO2014027555A1 (ja) | 2012-08-14 | 2014-02-20 | 独立行政法人科学技術振興機構 | スピン偏極トランジスタ素子 |
JP5569851B2 (ja) * | 2012-08-14 | 2014-08-13 | 独立行政法人科学技術振興機構 | スピン偏極トランジスタ素子 |
US9190500B2 (en) | 2012-08-14 | 2015-11-17 | Japan Science And Technology Agency | Spin polarization transistor element |
JP2014090004A (ja) * | 2012-10-29 | 2014-05-15 | Toshiba Corp | 積層構造、スピントランジスタおよびリコンフィギャラブル論理回路 |
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