JPH11330273A - 半導体素子 - Google Patents
半導体素子Info
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- JPH11330273A JPH11330273A JP10125898A JP12589898A JPH11330273A JP H11330273 A JPH11330273 A JP H11330273A JP 10125898 A JP10125898 A JP 10125898A JP 12589898 A JP12589898 A JP 12589898A JP H11330273 A JPH11330273 A JP H11330273A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 239000010419 fine particle Substances 0.000 claims abstract description 85
- 239000010410 layer Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000002344 surface layer Substances 0.000 claims abstract description 10
- 238000003860 storage Methods 0.000 claims description 49
- 239000012212 insulator Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 238000009825 accumulation Methods 0.000 abstract description 4
- 238000009413 insulation Methods 0.000 abstract 2
- 239000000696 magnetic material Substances 0.000 description 15
- 238000000034 method Methods 0.000 description 13
- 239000002096 quantum dot Substances 0.000 description 10
- 230000014759 maintenance of location Effects 0.000 description 8
- 229910002837 PtCo Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000006249 magnetic particle Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 229910002555 FeNi Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910019035 PtC Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005566 electron beam evaporation Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000005415 magnetization Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7888—Transistors programmable by two single electrons
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42332—Gate electrodes for transistors with a floating gate with the floating gate formed by two or more non connected parts, e.g. multi-particles flating gate
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Abstract
(57)【要約】
【課題】 フローティングゲート型単一電子素子のよう
にしきい値電圧を小さくすることができ、且つ電荷を保
持する時間を十分に長くする。 【解決手段】 フローティングゲート型の単一電子素子
において、Ｓｉ基板１上に第１のゲート絶縁膜としての
トンネル酸化膜２を介して形成された微粒子からなる電
荷蓄積層３と、この電荷蓄積層３上に第２のゲート絶縁
膜としてのＳｉ酸化膜４を介して形成されたゲート電極
５と、基板１の表面層にゲート電極５を挟んで形成され
たソース・ドレイン領域６，７とを備えた半導体素子に
おいて、電荷蓄積層３として１０ｎｍ程度の大きさのＣ
ｏの微粒子を用いる。
にしきい値電圧を小さくすることができ、且つ電荷を保
持する時間を十分に長くする。 【解決手段】 フローティングゲート型の単一電子素子
において、Ｓｉ基板１上に第１のゲート絶縁膜としての
トンネル酸化膜２を介して形成された微粒子からなる電
荷蓄積層３と、この電荷蓄積層３上に第２のゲート絶縁
膜としてのＳｉ酸化膜４を介して形成されたゲート電極
５と、基板１の表面層にゲート電極５を挟んで形成され
たソース・ドレイン領域６，７とを備えた半導体素子に
おいて、電荷蓄積層３として１０ｎｍ程度の大きさのＣ
ｏの微粒子を用いる。
Description
【０００１】
【発明の属する技術分野】本発明は、トランジスタ構造
を有する半導体素子に係わり、特にゲート電極下に電荷
蓄積層を設けた半導体素子に関する。
を有する半導体素子に係わり、特にゲート電極下に電荷
蓄積層を設けた半導体素子に関する。
【０００２】
【従来の技術】近年、単一電子現象をＭＯＳ型半導体素
子に応用した構造として、フローティングゲート型のメ
モリ素子が提案されている（IBM, S.Tiwari, IEDM95,p5
21）。この素子においては、ゲート酸化膜内に形成され
た半導体微粒子に基板のチャネルを流れる電子が蓄えら
れるか否かでソース・ドレイン間の電流電圧特性に履歴
が現れるため、メモリ素子としての応用が期待されてい
る。
子に応用した構造として、フローティングゲート型のメ
モリ素子が提案されている（IBM, S.Tiwari, IEDM95,p5
21）。この素子においては、ゲート酸化膜内に形成され
た半導体微粒子に基板のチャネルを流れる電子が蓄えら
れるか否かでソース・ドレイン間の電流電圧特性に履歴
が現れるため、メモリ素子としての応用が期待されてい
る。
【０００３】図６は、上記文献に提案されている素子構
造の断面図であり、１はＳｉ基板、２はトンネル酸化
膜、４はＳｉＯ2 膜、５はゲート電極、６はソース領
域、７はドレイン領域、８は反転層、２１はＳｉ微粒子
を示している。５ｎｍ程度の大きさを持つＳｉ微粒子２
１を２ｎｍ以下の厚さを持つトンネル酸化膜２の上に形
成し、この構造上にゲート電極５を持つという特徴を持
っている。
造の断面図であり、１はＳｉ基板、２はトンネル酸化
膜、４はＳｉＯ2 膜、５はゲート電極、６はソース領
域、７はドレイン領域、８は反転層、２１はＳｉ微粒子
を示している。５ｎｍ程度の大きさを持つＳｉ微粒子２
１を２ｎｍ以下の厚さを持つトンネル酸化膜２の上に形
成し、この構造上にゲート電極５を持つという特徴を持
っている。
【０００４】この素子において、ゲート電圧を印加する
ことにより、トンネル酸化膜２上のＳｉ微粒子２１内に
反転層８の電子が直接トンネリングを行う。電子がＳｉ
微粒子２１へトンネリングすると、Ｓｉ微粒子２１の下
方の反転層内におけるコンダクションバンドの電子分布
が変化し、チャネルが通じるゲート電圧のしきい値が変
化する。このしきい値の変化は０．３６Ｖ程度となるの
で、Ｓｉ微粒子２１内の電子の状態を、反転層８を流れ
る電流のゲート電圧に対する変化として感知することが
できるのである。
ことにより、トンネル酸化膜２上のＳｉ微粒子２１内に
反転層８の電子が直接トンネリングを行う。電子がＳｉ
微粒子２１へトンネリングすると、Ｓｉ微粒子２１の下
方の反転層内におけるコンダクションバンドの電子分布
が変化し、チャネルが通じるゲート電圧のしきい値が変
化する。このしきい値の変化は０．３６Ｖ程度となるの
で、Ｓｉ微粒子２１内の電子の状態を、反転層８を流れ
る電流のゲート電圧に対する変化として感知することが
できるのである。
【０００５】図７（ａ）〜（ｃ）は、上記素子における
コンダクションバンドの変化を示す図である。図７
（ａ）に示すように、基板に対してゲート側に正の電圧
を印加すると、反転層からトンネル酸化膜を介してＳｉ
微粒子に電荷が注入され蓄積される（書込）。また、図
７（ｂ）に示すように、この電荷は、ゲートの電圧印加
を止めてもＳｉ微粒子に保持される。（ストア）。そし
てこの状態では、トランジスタとしてのしきい値が大き
くなる。さらに、図７（ｃ）に示すように、基板に対し
てゲート側に負の電圧を印加すると、Ｓｉ微粒子に蓄積
された電荷はトンネル酸化膜を介して基板側に排出され
る。そしてこの状態では、しきい値は元に戻る（消
去）。
コンダクションバンドの変化を示す図である。図７
（ａ）に示すように、基板に対してゲート側に正の電圧
を印加すると、反転層からトンネル酸化膜を介してＳｉ
微粒子に電荷が注入され蓄積される（書込）。また、図
７（ｂ）に示すように、この電荷は、ゲートの電圧印加
を止めてもＳｉ微粒子に保持される。（ストア）。そし
てこの状態では、トランジスタとしてのしきい値が大き
くなる。さらに、図７（ｃ）に示すように、基板に対し
てゲート側に負の電圧を印加すると、Ｓｉ微粒子に蓄積
された電荷はトンネル酸化膜を介して基板側に排出され
る。そしてこの状態では、しきい値は元に戻る（消
去）。
【０００６】つまり、Ｓｉ微粒子に対して電荷を注入、
保持、排出することができ、かつＳｉ微粒子に電荷が蓄
積されているか否かによりしきい値が変わることから、
これをメモリとして用いることが可能となる。
保持、排出することができ、かつＳｉ微粒子に電荷が蓄
積されているか否かによりしきい値が変わることから、
これをメモリとして用いることが可能となる。
【０００７】しかしながら、この種の素子においては次
のような問題があった。即ち、従来のフローティングゲ
ート型単一電子素子においては、量子ドットと基板のチ
ャネル層との距離が２ｎｍ程度と近いために、フラッシ
ュメモリで課題となっていた大きなしきい値電圧を抑制
することが可能になった反面、電子が基板内に戻る確率
も高くなり、リテンション時間、つまり量子ドット内の
電荷が基板側に出ていってしまう時間が、数ヶ月と短く
なってしまっていた。これは、単一電子効果を用いない
通常のフラッシュメモリが数年持つのに比べてかなり短
い。
のような問題があった。即ち、従来のフローティングゲ
ート型単一電子素子においては、量子ドットと基板のチ
ャネル層との距離が２ｎｍ程度と近いために、フラッシ
ュメモリで課題となっていた大きなしきい値電圧を抑制
することが可能になった反面、電子が基板内に戻る確率
も高くなり、リテンション時間、つまり量子ドット内の
電荷が基板側に出ていってしまう時間が、数ヶ月と短く
なってしまっていた。これは、単一電子効果を用いない
通常のフラッシュメモリが数年持つのに比べてかなり短
い。
【０００８】
【発明が解決しようとする課題】このように、Ｓｉ微粒
子を電荷蓄積層として用いたフローティングゲート型単
一電子素子においては、しきい値電圧を小さくすること
はできるが電荷を保持する時間が短くなり、これがメモ
リ素子としての応用を妨げる要因となっていた。
子を電荷蓄積層として用いたフローティングゲート型単
一電子素子においては、しきい値電圧を小さくすること
はできるが電荷を保持する時間が短くなり、これがメモ
リ素子としての応用を妨げる要因となっていた。
【０００９】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、フローティングゲート
型単一電子素子のようにしきい値電圧を小さくすること
ができ、且つ電荷を保持する時間を十分に長くすること
が可能な半導体素子を提供することにある。
ので、その目的とするところは、フローティングゲート
型単一電子素子のようにしきい値電圧を小さくすること
ができ、且つ電荷を保持する時間を十分に長くすること
が可能な半導体素子を提供することにある。
【００１０】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
即ち本発明は、フローティングゲート型の半導体素子に
おいて、半導体基板上に絶縁体若しくは高抵抗体からな
る第１のゲート絶縁膜を介して形成された磁性体微粒子
若しくは磁性体層からなる電荷蓄積層と、この電荷蓄積
層上に絶縁体若しくは高抵抗体からなる第２のゲート絶
縁膜を介して形成されたゲート電極と、前記基板の表面
層に前記ゲート電極を挟んで形成されたソース・ドレイ
ン領域とを具備してなることを特徴とする。
するために本発明は、次のような構成を採用している。
即ち本発明は、フローティングゲート型の半導体素子に
おいて、半導体基板上に絶縁体若しくは高抵抗体からな
る第１のゲート絶縁膜を介して形成された磁性体微粒子
若しくは磁性体層からなる電荷蓄積層と、この電荷蓄積
層上に絶縁体若しくは高抵抗体からなる第２のゲート絶
縁膜を介して形成されたゲート電極と、前記基板の表面
層に前記ゲート電極を挟んで形成されたソース・ドレイ
ン領域とを具備してなることを特徴とする。
【００１１】また本発明は、ショットキーゲート型の半
導体素子において、半導体基板上に該基板と接して形成
された磁性体微粒子若しくは磁性体層からなる電荷蓄積
層と、この電荷蓄積層上に絶縁体若しくは高抵抗体から
なるゲート絶縁膜を介して形成されたゲート電極と、前
記基板の表面層に前記ゲート電極を挟んで形成されたソ
ース・ドレイン領域とを具備してなることを特徴とす
る。
導体素子において、半導体基板上に該基板と接して形成
された磁性体微粒子若しくは磁性体層からなる電荷蓄積
層と、この電荷蓄積層上に絶縁体若しくは高抵抗体から
なるゲート絶縁膜を介して形成されたゲート電極と、前
記基板の表面層に前記ゲート電極を挟んで形成されたソ
ース・ドレイン領域とを具備してなることを特徴とす
る。
【００１２】また本発明は、フローティングゲート型の
半導体素子において、半導体基板上に絶縁体若しくは高
抵抗体からなる第１のゲート絶縁膜を介して形成された
磁性体微粒子若しくは磁性体層からなる第１の電荷蓄積
層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体か
らなる第２のゲート絶縁膜を介して形成された少なくと
も１層の第２の電荷蓄積層と、第２の電荷蓄積層上に絶
縁体若しくは高抵抗体からなる第３のゲート絶縁膜を介
して形成されたゲート電極と、前記基板の表面層に前記
ゲート電極を挟んで形成されたソース・ドレイン領域と
を具備してなることを特徴とする。
半導体素子において、半導体基板上に絶縁体若しくは高
抵抗体からなる第１のゲート絶縁膜を介して形成された
磁性体微粒子若しくは磁性体層からなる第１の電荷蓄積
層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体か
らなる第２のゲート絶縁膜を介して形成された少なくと
も１層の第２の電荷蓄積層と、第２の電荷蓄積層上に絶
縁体若しくは高抵抗体からなる第３のゲート絶縁膜を介
して形成されたゲート電極と、前記基板の表面層に前記
ゲート電極を挟んで形成されたソース・ドレイン領域と
を具備してなることを特徴とする。
【００１３】また本発明は、ショットキーゲート型の半
導体素子において、半導体基板上に該基板と接して形成
された磁性体微粒子若しくは磁性体層からなる第１の電
荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵
抗体からなる第１のゲート絶縁膜を介して形成された少
なくとも１層の第２の電荷蓄積層と、第２の電荷蓄積層
上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁
膜を介して形成されたゲート電極と、前記基板の表面層
に前記ゲート電極を挟んで形成されたソース・ドレイン
領域とを具備してなることを特徴とする。
導体素子において、半導体基板上に該基板と接して形成
された磁性体微粒子若しくは磁性体層からなる第１の電
荷蓄積層と、第１の電荷蓄積層上に絶縁体若しくは高抵
抗体からなる第１のゲート絶縁膜を介して形成された少
なくとも１層の第２の電荷蓄積層と、第２の電荷蓄積層
上に絶縁体若しくは高抵抗体からなる第２のゲート絶縁
膜を介して形成されたゲート電極と、前記基板の表面層
に前記ゲート電極を挟んで形成されたソース・ドレイン
領域とを具備してなることを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は次のものがあげられる。 (1) 第２の電荷蓄積層は、磁性体微粒子若しくは磁性体
層からなること。 (2) 半導体基板は、Ｓｉ基板又はＳＯＩ基板であるこ
と。 (3) 電荷蓄積層として、Ｃｏ，Ｆｅ，Ｎｉ，又はＰｔＣ
ｏを用いたこと。 (4) 磁性体微粒子の大きさは、１〜５０ｎｍであるこ
と。 (5) ２層目以上の電荷蓄積層として、ポリＳｉ等の低抵
抗半導体を用いたこと。
は次のものがあげられる。 (1) 第２の電荷蓄積層は、磁性体微粒子若しくは磁性体
層からなること。 (2) 半導体基板は、Ｓｉ基板又はＳＯＩ基板であるこ
と。 (3) 電荷蓄積層として、Ｃｏ，Ｆｅ，Ｎｉ，又はＰｔＣ
ｏを用いたこと。 (4) 磁性体微粒子の大きさは、１〜５０ｎｍであるこ
と。 (5) ２層目以上の電荷蓄積層として、ポリＳｉ等の低抵
抗半導体を用いたこと。
【００１５】（作用）本発明は、電荷蓄積層に磁性体を
用いることを特徴としており、特にゲート絶縁膜内に形
成される量子ドットに磁性体を用いることを特徴として
いる。磁性体微粒子の中での電子のハミルトンニアン
は、以下のように表される。
用いることを特徴としており、特にゲート絶縁膜内に形
成される量子ドットに磁性体を用いることを特徴として
いる。磁性体微粒子の中での電子のハミルトンニアン
は、以下のように表される。
【００１６】
【数１】
【００１７】図８は電子の状態密度を説明するための図
であり、（ａ）は非磁性体微粒子の場合、（ｂ）は磁性
体微粒子の場合を示している。保持時間は、フェルミ面
における電子の透過確率で表される。透過確率が電子の
状態密度に比例するので、微粒子が磁性体である場合と
非磁性体である場合における電子の透過確率の差ΔＴ
は、
であり、（ａ）は非磁性体微粒子の場合、（ｂ）は磁性
体微粒子の場合を示している。保持時間は、フェルミ面
における電子の透過確率で表される。透過確率が電子の
状態密度に比例するので、微粒子が磁性体である場合と
非磁性体である場合における電子の透過確率の差ΔＴ
は、
【００１８】
【数２】 従って、微粒子が磁性体であることによって電子が量子
ドットに余計に保持されるエネルギーΔＥｍは、
ドットに余計に保持されるエネルギーΔＥｍは、
【００１９】
【数３】 と書くことができる。例えば、ＥF ＝５ｅＶ，ｈ＝１ｅ
Ｖの時、ΔＥｍ＝０．０５ｅＶである。このエネルギー
障壁に逆らって、電子が量子ドットの外に出ていく時間
は熱的な揺らぎとして考えると、ｔ〜ｔ0 exp （ΔＥｍ
／ｋB Ｔ）と評価できる（ここで、ｔ0 は従来のTiwari
型素子の保持時間）。従って室温の場合、ｋB Ｔ＝２．
３５×１０-2ｅＶであるから、exp(0.05/0.235) 〜８．
４倍、リテンション時間が増加することになる。量子ド
ットがいくつか並んだ一般の場合のエネルギーは量子ド
ット間の結合エネルギーが存在するため、単一量子ドッ
トの場合に比べて、更に安定となり、保持時間が増え
る。
Ｖの時、ΔＥｍ＝０．０５ｅＶである。このエネルギー
障壁に逆らって、電子が量子ドットの外に出ていく時間
は熱的な揺らぎとして考えると、ｔ〜ｔ0 exp （ΔＥｍ
／ｋB Ｔ）と評価できる（ここで、ｔ0 は従来のTiwari
型素子の保持時間）。従って室温の場合、ｋB Ｔ＝２．
３５×１０-2ｅＶであるから、exp(0.05/0.235) 〜８．
４倍、リテンション時間が増加することになる。量子ド
ットがいくつか並んだ一般の場合のエネルギーは量子ド
ット間の結合エネルギーが存在するため、単一量子ドッ
トの場合に比べて、更に安定となり、保持時間が増え
る。
【００２０】また、磁性体微粒子を半導体基板に接触さ
せて形成した場合、磁性体微粒子と基板との間が金属・
半導体のショットキー接合となるために、量子ドットと
基板との間には酸化膜を介したのと同じトンネル障壁が
形成され、上記の効果が現れる。なお、書き込み時のし
きい値電圧は、主に半導体基板と微粒子間の距離とその
間に存在する絶縁膜の誘電率、又はショットキーバリア
の高さで決まるので、前述した（S.Tiwari）らが提案し
ている素子と同等のものができる。
せて形成した場合、磁性体微粒子と基板との間が金属・
半導体のショットキー接合となるために、量子ドットと
基板との間には酸化膜を介したのと同じトンネル障壁が
形成され、上記の効果が現れる。なお、書き込み時のし
きい値電圧は、主に半導体基板と微粒子間の距離とその
間に存在する絶縁膜の誘電率、又はショットキーバリア
の高さで決まるので、前述した（S.Tiwari）らが提案し
ている素子と同等のものができる。
【００２１】なお、上記した磁気的なバリアによってリ
テンション時間が増加する現象は、微粒子に限るもので
はなく、通常の層構造の電荷蓄積層に関しても同様に言
えることである。従って、電荷蓄積層を微粒子ではなく
層構造にした場合にも、上記と同じ効果が得られる。
テンション時間が増加する現象は、微粒子に限るもので
はなく、通常の層構造の電荷蓄積層に関しても同様に言
えることである。従って、電荷蓄積層を微粒子ではなく
層構造にした場合にも、上記と同じ効果が得られる。
【００２２】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によつて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体素子の構造を示す断面図である。
形態によつて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わる半導体素子の構造を示す断面図である。
【００２３】ｎ型Ｓｉ基板１上にトンネル酸化膜（第１
のゲート絶縁膜）２を介して磁性体微粒子（電荷蓄積
層）３が形成され、その上にＳｉ酸化膜（第２のゲート
絶縁膜）４を介してゲート電極５が形成されている。そ
して、ゲート電極部を挟んで基板１の表面層にはソース
・ドレイン領域６，７が形成されている。
のゲート絶縁膜）２を介して磁性体微粒子（電荷蓄積
層）３が形成され、その上にＳｉ酸化膜（第２のゲート
絶縁膜）４を介してゲート電極５が形成されている。そ
して、ゲート電極部を挟んで基板１の表面層にはソース
・ドレイン領域６，７が形成されている。
【００２４】本実施形態素子の製造工程としては、Ｓｉ
基板１上に通常のＬＳＩ工程で素子領域を形成した後、
厚さ２ｎｍ程度のトンネル酸化膜２を作成する。ここ
で、Ｓｉ基板１の代わりにＳＯＩ基板を用いることもで
きる。さらに、トンネル酸化膜２として自然酸化膜を用
いることも可能である。
基板１上に通常のＬＳＩ工程で素子領域を形成した後、
厚さ２ｎｍ程度のトンネル酸化膜２を作成する。ここ
で、Ｓｉ基板１の代わりにＳＯＩ基板を用いることもで
きる。さらに、トンネル酸化膜２として自然酸化膜を用
いることも可能である。
【００２５】次いで、トンネル酸化膜２上にスパッタ法
を用いて、例えば１０ｎｍの大きさのＣｏの磁性体微粒
子３を形成する。この過程で磁場中成膜により磁性体微
粒子３に磁化の一軸異方性を付けても良い。ここで、磁
性体微粒子としてＣｏを用いたが、Ｆｅ，ＦｅＮｉ，Ｎ
ｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。続
いて、磁性体微粒子３上にＣＶＤ法により厚さ７ｎｍ程
度のＳｉ酸化膜（ＳｉＯ2 ）４を生成する。その後、ポ
リＳｉ膜をＬＰＣＶＤ法により堆積し、ゲート電極５と
なるようにパターニングを行う。
を用いて、例えば１０ｎｍの大きさのＣｏの磁性体微粒
子３を形成する。この過程で磁場中成膜により磁性体微
粒子３に磁化の一軸異方性を付けても良い。ここで、磁
性体微粒子としてＣｏを用いたが、Ｆｅ，ＦｅＮｉ，Ｎ
ｉ，ＰｔＣｏ等の他の磁性体微粒子を用いても良い。続
いて、磁性体微粒子３上にＣＶＤ法により厚さ７ｎｍ程
度のＳｉ酸化膜（ＳｉＯ2 ）４を生成する。その後、ポ
リＳｉ膜をＬＰＣＶＤ法により堆積し、ゲート電極５と
なるようにパターニングを行う。
【００２６】次いで、ゲート電極部をマスクとして用
い、基板表面にｐ型不純物のイオンインプランテーショ
ンを行い、ソース領域６とドレイン領域７を形成する。
これ以降は、層間絶縁膜を形成した後にコンタクトホー
ルをあけ、３端子としての電極を外部電極につなぐライ
ンを作成する。
い、基板表面にｐ型不純物のイオンインプランテーショ
ンを行い、ソース領域６とドレイン領域７を形成する。
これ以降は、層間絶縁膜を形成した後にコンタクトホー
ルをあけ、３端子としての電極を外部電極につなぐライ
ンを作成する。
【００２７】このように構成された本実施形態素子で
は、反転層８と微粒子３間のトンネリングによりトラン
ジスタとしてのしきい値を変えることができ、前記図６
に示した従来素子と同様にメモリ素子として用いること
ができる。しきい値が変わる原理は、前記図７に示した
のと基本的には同様である。そしてこの場合、電荷蓄積
層として磁性体微粒子３を用いているので、磁気的なバ
リアによってリテンション時間の増大をはかることがで
きる。
は、反転層８と微粒子３間のトンネリングによりトラン
ジスタとしてのしきい値を変えることができ、前記図６
に示した従来素子と同様にメモリ素子として用いること
ができる。しきい値が変わる原理は、前記図７に示した
のと基本的には同様である。そしてこの場合、電荷蓄積
層として磁性体微粒子３を用いているので、磁気的なバ
リアによってリテンション時間の増大をはかることがで
きる。
【００２８】ちなみに、微粒子３に電荷を蓄積していな
い状態でのしきい値電圧は１．２５Ｖで、基板１に対し
てゲート側に＋２Ｖの電圧を印加することにより微粒子
３に電荷を注入することができ、この場合のしきい値は
１．６Ｖになった。また、基板側に−２Ｖの電圧を印加
することにより、微粒子３から電荷を基板側に排出する
ことができ、しきい値電圧を１．２５Ｖに戻すことがで
きた。従って、読み出し電圧として例えば１．４Ｖを印
加することにより、トランジスタのオン・オフ状態から
データの読み出しが可能となる。これに加えて本実施形
態では、微粒子３に磁性体を用いているので、リテンシ
ョン時間がＳｉ微粒子を用いた場合と比較して格段に長
くなった。
い状態でのしきい値電圧は１．２５Ｖで、基板１に対し
てゲート側に＋２Ｖの電圧を印加することにより微粒子
３に電荷を注入することができ、この場合のしきい値は
１．６Ｖになった。また、基板側に−２Ｖの電圧を印加
することにより、微粒子３から電荷を基板側に排出する
ことができ、しきい値電圧を１．２５Ｖに戻すことがで
きた。従って、読み出し電圧として例えば１．４Ｖを印
加することにより、トランジスタのオン・オフ状態から
データの読み出しが可能となる。これに加えて本実施形
態では、微粒子３に磁性体を用いているので、リテンシ
ョン時間がＳｉ微粒子を用いた場合と比較して格段に長
くなった。
【００２９】このように本実施形態によれば、不揮発性
メモリセルの電荷蓄積層として微粒子３を用いることに
より、前述したフローティングゲート型単一電子素子の
ようにしきい値電圧を小さくすることができ、さらに微
粒子３の数によりしきい値の厳密な制御を行うことも可
能となる。しかも、微粒子３として磁性体を用いること
によって、電荷を保持する時間を十分に長くすることが
でき、不揮発性メモリとしての使用に十分に堪えること
が可能となる。
メモリセルの電荷蓄積層として微粒子３を用いることに
より、前述したフローティングゲート型単一電子素子の
ようにしきい値電圧を小さくすることができ、さらに微
粒子３の数によりしきい値の厳密な制御を行うことも可
能となる。しかも、微粒子３として磁性体を用いること
によって、電荷を保持する時間を十分に長くすることが
でき、不揮発性メモリとしての使用に十分に堪えること
が可能となる。
【００３０】（第２の実施形態）図２は、本発明の第２
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００３１】基本的な構成は先に説明した第１の実施形
態と同じであり、本実施形態が第１の実施形態と異なる
点は、磁性体微粒子３をＳｉ基板１上に直接形成し、シ
ョットキー接合を形成したことにある。
態と同じであり、本実施形態が第１の実施形態と異なる
点は、磁性体微粒子３をＳｉ基板１上に直接形成し、シ
ョットキー接合を形成したことにある。
【００３２】作成過程としては、Ｓｉ基板１若しくはＳ
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、スパッタ法を用いてＣｏの磁性体微粒子３を蒸着す
る。続いて、熱酸化によりゲート絶縁膜となるＳｉ酸化
膜４を形成し、その上にゲート電極５となるポリＳｉ膜
を蒸着で形成する。その後、ポリＳｉ膜をパターニング
した後、ソース領域６，ドレイン領域７を第１の実施形
態と同様に形成する。
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、スパッタ法を用いてＣｏの磁性体微粒子３を蒸着す
る。続いて、熱酸化によりゲート絶縁膜となるＳｉ酸化
膜４を形成し、その上にゲート電極５となるポリＳｉ膜
を蒸着で形成する。その後、ポリＳｉ膜をパターニング
した後、ソース領域６，ドレイン領域７を第１の実施形
態と同様に形成する。
【００３３】ここで、Ｓｉ基板１の代わりにＳＯＩ基板
を用いることができ、磁性体微粒子３としてＣｏの代わ
りに、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体
微粒子を用いることも可能である。
を用いることができ、磁性体微粒子３としてＣｏの代わ
りに、Ｆｅ，ＦｅＮｉ，Ｎｉ，ＰｔＣｏ等の他の磁性体
微粒子を用いることも可能である。
【００３４】本実施形態のように、磁性体微粒子３をＳ
ｉ基板１に接触させて形成した場合、微粒子３と基板１
との間が金属・半導体のショットキー接合となるため
に、量子ドットと基板との間には酸化膜を介したのと同
じトンネル障壁が形成される。従って本実施形態素子に
おいても、フローティングゲート型単一電子素子のよう
にしきい値電圧を小さくすることができ、かつ電荷を保
持する時間を十分に長くすることができ、第１の実施形
態と同様の効果が得られる。
ｉ基板１に接触させて形成した場合、微粒子３と基板１
との間が金属・半導体のショットキー接合となるため
に、量子ドットと基板との間には酸化膜を介したのと同
じトンネル障壁が形成される。従って本実施形態素子に
おいても、フローティングゲート型単一電子素子のよう
にしきい値電圧を小さくすることができ、かつ電荷を保
持する時間を十分に長くすることができ、第１の実施形
態と同様の効果が得られる。
【００３５】（第３の実施形態）図３は、本発明の第３
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１及び図２と同一部分には同一符号を付し
て、その詳しい説明は省略する。
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１及び図２と同一部分には同一符号を付し
て、その詳しい説明は省略する。
【００３６】本実施形態は、第１及び第２の実施形態に
おける磁性体微粒子の代わりに、磁性体層を用いたこと
にある。即ち、図３（ａ）では、図１の磁性体微粒子３
の代わりに、ＰｔＣｏの磁性体アイランド（磁性体層）
１１が形成されており、その他の構成は図１と全く同様
である。図３（ｂ）では、図１の磁性体微粒子３の代わ
りに、ＰｔＣｏの磁性体アイランド１１が形成されてお
り、その他の構成は図１と全く同様である。
おける磁性体微粒子の代わりに、磁性体層を用いたこと
にある。即ち、図３（ａ）では、図１の磁性体微粒子３
の代わりに、ＰｔＣｏの磁性体アイランド（磁性体層）
１１が形成されており、その他の構成は図１と全く同様
である。図３（ｂ）では、図１の磁性体微粒子３の代わ
りに、ＰｔＣｏの磁性体アイランド１１が形成されてお
り、その他の構成は図１と全く同様である。
【００３７】このような構成は、単一電子素子とは言え
ないが、リテンション時間に関しては、フローティング
ゲートとして磁性体を用いたことにより十分に長くする
ことができ、第１及び第２の実施形態と同様の効果が得
られる。
ないが、リテンション時間に関しては、フローティング
ゲートとして磁性体を用いたことにより十分に長くする
ことができ、第１及び第２の実施形態と同様の効果が得
られる。
【００３８】（第４の実施形態）図４は、本発明の第４
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図１と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００３９】本実施形態が第１の実施形態と異なる点
は、電荷蓄積層を２層に形成したことにある。即ち、図
４（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上
にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積
層）９が形成され、図４（ｂ）では、磁性体微粒子（第
１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体
微粒子（第２の電荷蓄積層）１０が形成されている。そ
して、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化
膜４ｂを介してゲート電極５が形成されている。
は、電荷蓄積層を２層に形成したことにある。即ち、図
４（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上
にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積
層）９が形成され、図４（ｂ）では、磁性体微粒子（第
１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体
微粒子（第２の電荷蓄積層）１０が形成されている。そ
して、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化
膜４ｂを介してゲート電極５が形成されている。
【００４０】作成過程としては、Ｓｉ基板１若しくはＳ
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、２ｎｍ程度のトンネル酸化膜（第１のゲート絶縁
膜）２を作成する。この酸化膜２上にスパッタ法を用い
て、Ｃｏの磁性体微粒子３を作成する。この過程で、磁
場中成膜により磁性体微粒子３に一軸異方性を付けても
良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸
化膜（第２のゲート絶縁膜）４ａを２ｎｍ程度生成す
る。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体
アイランド９又はＣｏの微粒子１０を形成する。そし
て、磁性体アイランド９又は微粒子１０上にＣＶＤ法に
よりＳｉ酸化膜（第３のゲート絶縁膜）４ｂを３ｎｍ程
度生成する。
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、２ｎｍ程度のトンネル酸化膜（第１のゲート絶縁
膜）２を作成する。この酸化膜２上にスパッタ法を用い
て、Ｃｏの磁性体微粒子３を作成する。この過程で、磁
場中成膜により磁性体微粒子３に一軸異方性を付けても
良い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸
化膜（第２のゲート絶縁膜）４ａを２ｎｍ程度生成す
る。ここで、再びスパッタ法を用いてＰｔＣｏの磁性体
アイランド９又はＣｏの微粒子１０を形成する。そし
て、磁性体アイランド９又は微粒子１０上にＣＶＤ法に
よりＳｉ酸化膜（第３のゲート絶縁膜）４ｂを３ｎｍ程
度生成する。
【００４１】次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜を
ＬＰＣＶＤ法により蒸着し、ゲート電極５となるように
パターニングを行う。その後、イオンインプランテーシ
ョンを行い、ソース領域６とドレイン領域７を形成す
る。これ以降は、層間絶縁膜を形成した後にコンタクト
ホールをあけ、３端子としての電極を外部電極につなぐ
ラインを形成する。
ＬＰＣＶＤ法により蒸着し、ゲート電極５となるように
パターニングを行う。その後、イオンインプランテーシ
ョンを行い、ソース領域６とドレイン領域７を形成す
る。これ以降は、層間絶縁膜を形成した後にコンタクト
ホールをあけ、３端子としての電極を外部電極につなぐ
ラインを形成する。
【００４２】このような構成であれば、磁性体微粒子３
と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄
積層として働くため、先の第１の実施形態と同様の効果
が得られるのは勿論のこと、トンネル電荷の蓄積量を増
やすことができ、しきい値のシフト量を増大させること
ができる。しきい値のシフト量が大きくなることは、メ
モリ素子として用いる場合に読み出しマージンの増大に
つながる。
と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄
積層として働くため、先の第１の実施形態と同様の効果
が得られるのは勿論のこと、トンネル電荷の蓄積量を増
やすことができ、しきい値のシフト量を増大させること
ができる。しきい値のシフト量が大きくなることは、メ
モリ素子として用いる場合に読み出しマージンの増大に
つながる。
【００４３】（第５の実施形態）図５は、本発明の第５
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図２と同一部分には同一符号を付して、その
詳しい説明は省略する。
の実施形態に係わる半導体素子の構造を示す断面図であ
る。なお、図２と同一部分には同一符号を付して、その
詳しい説明は省略する。
【００４４】本実施形態が第２の実施形態と異なる点
は、電荷蓄積層を２層に形成したことにある。即ち、図
５（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上
にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積
層）９が形成され、図５（ｂ）では、磁性体微粒子（第
１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体
微粒子（第２の電荷蓄積層）１０が形成されている。そ
して、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化
膜４ｂを介してゲート電極５が形成されている。
は、電荷蓄積層を２層に形成したことにある。即ち、図
５（ａ）では、磁性体微粒子（第１の電荷蓄積層）３上
にＳｉ酸化膜４ａを介して磁性体層（第２の電荷蓄積
層）９が形成され、図５（ｂ）では、磁性体微粒子（第
１の電荷蓄積層）３上にＳｉ酸化膜４ａを介して磁性体
微粒子（第２の電荷蓄積層）１０が形成されている。そ
して、磁性体層９又は磁性体微粒子１０の上にＳｉ酸化
膜４ｂを介してゲート電極５が形成されている。
【００４５】作成過程としては、Ｓｉ基板１若しくはＳ
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、スパッタ法を用いてＣｏの磁性体微粒子３を形成
し、ショットキーゲートを作成する。この過程で、磁場
中成膜により磁性体微粒子３に一軸異方性を付けても良
い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化
膜（第１のゲート絶縁膜）４ａを２ｎｍ程度生成する。
ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイ
ランド９又はＣｏの微粒子１０を形成する。そして、磁
性体アイランド９又は微粒子１０上にＣＶＤ法によりＳ
ｉ酸化膜（第２のゲート絶縁膜）４ｂを３ｎｍ程度生成
する。
ＯＩ基板上に通常のＬＳＩ工程で素子領域を形成した
後、スパッタ法を用いてＣｏの磁性体微粒子３を形成
し、ショットキーゲートを作成する。この過程で、磁場
中成膜により磁性体微粒子３に一軸異方性を付けても良
い。さらに、この微粒子３上にＣＶＤ法によりＳｉ酸化
膜（第１のゲート絶縁膜）４ａを２ｎｍ程度生成する。
ここで、再びスパッタ法を用いてＰｔＣｏの磁性体アイ
ランド９又はＣｏの微粒子１０を形成する。そして、磁
性体アイランド９又は微粒子１０上にＣＶＤ法によりＳ
ｉ酸化膜（第２のゲート絶縁膜）４ｂを３ｎｍ程度生成
する。
【００４６】次いで、Ｓｉ酸化膜４ｂ上にポリＳｉ膜を
ＬＰＣＶＤ法により蒸着し、ゲート電極５となるように
パターニングを行う。その後、イオンインプランテーシ
ョンを行い、ソース領域６とドレイン領域７を形成す
る。これ以降は、層間絶縁膜を形成した後にコンタクト
ホールをあけ、３端子としての電極を外部電極につなぐ
ラインを形成する。
ＬＰＣＶＤ法により蒸着し、ゲート電極５となるように
パターニングを行う。その後、イオンインプランテーシ
ョンを行い、ソース領域６とドレイン領域７を形成す
る。これ以降は、層間絶縁膜を形成した後にコンタクト
ホールをあけ、３端子としての電極を外部電極につなぐ
ラインを形成する。
【００４７】このような構成であれば、磁性体微粒子３
と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄
積層として働くため、先の第２の実施形態と同様の効果
が得られるのは勿論のこと、トンネル電荷の蓄積量を増
やすことができ、しきい値のシフト量を増大させること
ができる。しきい値のシフト量が大きくなることは、メ
モリ素子として用いる場合に読み出しマージンの増大に
つながる。
と磁性体層９若しくは磁性体微粒子１０とが共に電荷蓄
積層として働くため、先の第２の実施形態と同様の効果
が得られるのは勿論のこと、トンネル電荷の蓄積量を増
やすことができ、しきい値のシフト量を増大させること
ができる。しきい値のシフト量が大きくなることは、メ
モリ素子として用いる場合に読み出しマージンの増大に
つながる。
【００４８】なお、本発明は上述した各実施形態に限定
されるものではない。電荷蓄積層の形成方法としては、
スパッタに限らず、電子ビーム蒸着法、抵抗加熱法など
を用いても良い。さらに、ＣＶＤ法を用いることも可能
である。また、実施形態では磁性体微粒子としてＣｏを
用いたが、Ｆｅ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子
を用いても良い。ここで、電荷蓄積層としての磁性体微
粒子の大きさは、トンネル電子を制御性良く制御する観
点から１００ｎｍ以下、望ましくは１ｎｍ以上で５０ｎ
ｍ以下が良い。
されるものではない。電荷蓄積層の形成方法としては、
スパッタに限らず、電子ビーム蒸着法、抵抗加熱法など
を用いても良い。さらに、ＣＶＤ法を用いることも可能
である。また、実施形態では磁性体微粒子としてＣｏを
用いたが、Ｆｅ，Ｎｉ，ＰｔＣｏ等の他の磁性体微粒子
を用いても良い。ここで、電荷蓄積層としての磁性体微
粒子の大きさは、トンネル電子を制御性良く制御する観
点から１００ｎｍ以下、望ましくは１ｎｍ以上で５０ｎ
ｍ以下が良い。
【００４９】また、実施形態ではゲート絶縁膜にＳｉ酸
化膜を用いたが、この他にＳｉＮや磁性体よりも酸化し
やすい酸化Ｍｇ，アルミナ，酸化Ｃａ，酸化Ｌｉ，酸化
窒素，又は窒化アルミなどを用いても良い。磁性体微粒
子とＡｌ，Ｔｉ，Ａｕ等とを同時にスパッタした合金と
しても良い。さらに、磁性体微粒子とＳｉ，Ｇｅ，Ｇａ
Ａｓなどの半導体との合金としても良い。また、電荷蓄
積層下の膜、ゲート下の膜に絶縁体を用いたが、これに
限らず高抵抗Ｓｉなどの半導体をエピタキシャル成長し
ても良い。つまり、ゲート絶縁膜は絶縁体に限らず高抵
抗体であっても良い。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
化膜を用いたが、この他にＳｉＮや磁性体よりも酸化し
やすい酸化Ｍｇ，アルミナ，酸化Ｃａ，酸化Ｌｉ，酸化
窒素，又は窒化アルミなどを用いても良い。磁性体微粒
子とＡｌ，Ｔｉ，Ａｕ等とを同時にスパッタした合金と
しても良い。さらに、磁性体微粒子とＳｉ，Ｇｅ，Ｇａ
Ａｓなどの半導体との合金としても良い。また、電荷蓄
積層下の膜、ゲート下の膜に絶縁体を用いたが、これに
限らず高抵抗Ｓｉなどの半導体をエピタキシャル成長し
ても良い。つまり、ゲート絶縁膜は絶縁体に限らず高抵
抗体であっても良い。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。
【００５０】
【発明の効果】以上詳述したように本発明によれば、電
荷蓄積層として磁性体微粒子又は磁性体層を用いること
により、フローティング型単一電子素子のようにしきい
値電圧を小さくすることができ、且つ電荷を保持する時
間を十分に長くすることが可能となり、不揮発性メモリ
としての用途に適用することができる。
荷蓄積層として磁性体微粒子又は磁性体層を用いること
により、フローティング型単一電子素子のようにしきい
値電圧を小さくすることができ、且つ電荷を保持する時
間を十分に長くすることが可能となり、不揮発性メモリ
としての用途に適用することができる。
【図１】第１の実施形態に係わる半導体素子の構造を示
す断面図。
す断面図。
【図２】第２の実施形態に係わる半導体素子の構造を示
す断面図。
す断面図。
【図３】第３の実施形態に係わる半導体素子の構造を示
す断面図。
す断面図。
【図４】第４の実施形態に係わる半導体素子の構造を示
す断面図。
す断面図。
【図５】第５の実施形態に係わる半導体素子の構造を示
す断面図。
す断面図。
【図６】従来のフローティングゲート型単一電子素子の
構造を示す断面図。
構造を示す断面図。
【図７】図６の素子の動作原理を示す模式図。
【図８】磁性体と非磁性体との状態密度の違いを示す
図。
図。
１…Ｓｉ基板 ２…トンネル酸化膜 ３，１０…磁性体微粒子 ４…Ｓｉ酸化膜 ５…ゲート電極 ６…ソース領域 ７…ドレイン領域 ８…反転層 ９，１１…磁性体層
Claims (5)
- 【請求項１】半導体基板上に絶縁体若しくは高抵抗体か
らなる第１のゲート絶縁膜を介して形成された磁性体微
粒子若しくは磁性体層からなる電荷蓄積層と、この電荷
蓄積層上に絶縁体若しくは高抵抗体からなる第２のゲー
ト絶縁膜を介して形成されたゲート電極と、前記基板の
表面層に前記ゲート電極を挟んで形成されたソース・ド
レイン領域とを具備してなることを特徴とする半導体素
子。 - 【請求項２】半導体基板上に該基板と接して形成された
磁性体微粒子若しくは磁性体層からなる電荷蓄積層と、
この電荷蓄積層上に絶縁体若しくは高抵抗体からなるゲ
ート絶縁膜を介して形成されたゲート電極と、前記基板
の表面層に前記ゲート電極を挟んで形成されたソース・
ドレイン領域とを具備してなることを特徴とする半導体
素子。 - 【請求項３】半導体基板上に絶縁体若しくは高抵抗体か
らなる第１のゲート絶縁膜を介して形成された磁性体微
粒子若しくは磁性体層からなる第１の電荷蓄積層と、第
１の電荷蓄積層上に絶縁体若しくは高抵抗体からなる第
２のゲート絶縁膜を介して形成された少なくとも１層の
第２の電荷蓄積層と、第２の電荷蓄積層上に絶縁体若し
くは高抵抗体からなる第３のゲート絶縁膜を介して形成
されたゲート電極と、前記基板の表面層に前記ゲート電
極を挟んで形成されたソース・ドレイン領域とを具備し
てなることを特徴とする半導体素子。 - 【請求項４】半導体基板上に該基板と接して形成された
磁性体微粒子若しくは磁性体層からなる第１の電荷蓄積
層と、第１の電荷蓄積層上に絶縁体若しくは高抵抗体か
らなる第１のゲート絶縁膜を介して形成された少なくと
も１層の第２の電荷蓄積層と、第２の電荷蓄積層上に絶
縁体若しくは高抵抗体からなる第２のゲート絶縁膜を介
して形成されたゲート電極と、前記基板の表面層に前記
ゲート電極を挟んで形成されたソース・ドレイン領域と
を具備してなることを特徴とする半導体素子。 - 【請求項５】第２の電荷蓄積層は、磁性体微粒子若しく
は磁性体層からなることを特徴とする請求項３又は４に
記載の半導体素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12589898A JP3769120B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体素子 |
| US09/304,343 US6208000B1 (en) | 1998-05-08 | 1999-05-04 | Semiconductor element having charge accumulating layer under gate electrode and using single electron phenomenon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12589898A JP3769120B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330273A true JPH11330273A (ja) | 1999-11-30 |
| JP3769120B2 JP3769120B2 (ja) | 2006-04-19 |
Family
ID=14921648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12589898A Expired - Fee Related JP3769120B2 (ja) | 1998-05-08 | 1998-05-08 | 半導体素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6208000B1 (ja) |
| JP (1) | JP3769120B2 (ja) |
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Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6413819B1 (en) | 2000-06-16 | 2002-07-02 | Motorola, Inc. | Memory device and method for using prefabricated isolated storage elements |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3769120B2 (ja) | 2006-04-19 |
| US6208000B1 (en) | 2001-03-27 |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 4 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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